CN111477550B - 一种功率半导体器件及其制作方法 - Google Patents

一种功率半导体器件及其制作方法 Download PDF

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Abstract

本发明提供的功率半导体器件的制作方法通过在所述屏蔽栅多晶硅层的侧壁上形成侧墙，所述侧墙位于所述屏蔽栅多晶硅层外侧的沟槽上方，以使得屏蔽栅多晶硅层上可以直接设置连接孔，节省了定义连接孔连接栅极的区域的掩模版，还减少了工序，降低了工艺成本，还避免了后续在屏蔽栅多晶硅层上形成的连接孔与栅极多晶硅层之间接触。该侧墙保护了第二氧化层，避免了后续形成源极时，位于上方的N型离子注入时离子注入到第二氧化层中，以避免了第二氧化层的性能的降低，还避免N型离子注入时N型离子通过第二氧化层的减薄处散射向下传递进入位于P型离子注入的区域，以避免了其对沟道的影响，提高了器件的阈值电压，提高了功率半导体器件电性性能。

Description

一种功率半导体器件及其制作方法
技术领域
本发明涉及半导体集成电路制造领域，特别涉及一种功率半导体器件及其制作方法。
背景技术
随着半导体器件的集成程度越来越高，使得集成电路的间距也越来越小。在功率半导体器件中的屏蔽栅极沟槽(SGT，Split gate trench)的屏蔽栅多晶硅层(sourcepoly)无法直接引出，即在屏蔽栅多晶硅层上无法直接设置连接孔(contact)，由于对连接孔的对准以及CD值都有很高的要求，因此需要专门的光罩来定义该预设区域A(如图1a所示)，这就使得半导体器件的集成程度较低，并且在形成该预设区域还需要专门的光罩，使得其工艺成本较高。另外，在栅极多晶硅层形成时，容易出现栅极多晶硅层不一致的问题，导致所形成的功率半导体器件电性性能较差。
因此，需要一种功率半导体器件及其制作方法，以提高半导体器件的电路集成度，从而降低工艺成本，同时提高功率半导体器件电性性能。
发明内容
本发明提供了一种功率半导体器件及其制作方法，以解决上述问题。
本发明提供一种功率半导体器件的制作方法，包括以下步骤：
步骤S1：在半导体衬底中形成有若干沟槽；
步骤S2：在所述半导体衬底的表面上依次形成第一氧化层和屏蔽栅多晶硅层，所述第一氧化层还形成于所述沟槽的内壁上，所述第一氧化层包裹所述屏蔽栅多晶硅层；
步骤S3：依次刻蚀所述屏蔽栅多晶硅层和第一氧化层，以暴露出所述半导体衬底的表面，此时，所述沟槽中的屏蔽栅多晶硅层高出所述沟槽的开口的表面，所述第一氧化层低于所述沟槽的开口表面，并暴露出部分高度的屏蔽栅多晶硅层以及部分长度的沟槽的内壁；
步骤S4：形成第二氧化层和栅极多晶硅层，所述第二氧化层覆盖了暴露出的屏蔽栅多晶硅层的表面，以及暴露出的沟槽的内壁，所述栅极多晶硅层位于所述第一氧化层上方的沟槽中，且所述第二氧化层包裹所述栅极多晶硅层，其中，所述栅极多晶硅层低于所述沟槽的开口表面，所述栅极多晶硅层的高度低于屏蔽栅多晶硅层的高度；
步骤S5：在所述屏蔽栅多晶硅层的侧壁上形成侧墙，所述侧墙位于所述屏蔽栅多晶硅层外侧的沟槽上方；
步骤S6：以所述侧墙为掩膜，对所述栅极多晶硅层和屏蔽栅多晶硅层外侧的半导体衬底进行注入工艺，以形成源极，从而形成功率半导体器件。
可选的，相邻设置的沟槽的延伸方向相同，且相互平行。
进一步的，步骤S2包括：
沉积第一氧化层，所述第一氧化层覆盖了所述半导体衬底的表面，同时还覆盖了所述沟槽的内壁；
形成屏蔽栅多晶硅层，所述屏蔽栅多晶硅层填充了所述沟槽，并覆盖了半导体衬底的表面上的第一氧化层。
进一步的，步骤S3包括：
第一步刻蚀所述屏蔽栅多晶硅层，并暴露出所述第一氧化层，所述屏蔽栅多晶硅层依然填充所述沟槽，且所述沟槽中的屏蔽栅多晶硅层高出所述沟槽的开口的表面；
进一步刻蚀屏蔽栅多晶硅层，以对所述沟槽中的刻蚀屏蔽栅多晶硅层进行过刻蚀工艺；
刻蚀所述第一氧化层，并暴露出所述半导体衬底的表面，还刻蚀了沟槽的内壁上部分深度的第一氧化层，并暴露出了该部分的沟槽的内壁以及屏蔽栅多晶硅层。
进一步的，过刻蚀工艺的工艺之后，所述屏蔽栅多晶硅层高出所述半导体衬底的表面。
进一步的，步骤S4包括：
沉积所述第二氧化层，所述第二氧化层包裹了暴露出的所述屏蔽栅多晶硅层，同时还覆盖了所述沟槽的内壁上的暴露出的所述沟槽内壁，所述沟槽内壁还形成于所述半导体衬底的表面上；
在所述第二氧化层上形成栅极多晶硅层，所述栅极多晶硅层填充了所述第二氧化层上方的沟槽；
以所述第二氧化层为掩膜，至少分两步刻蚀所述栅极多晶硅层，刻蚀后的栅极多晶硅层的高度低于屏蔽栅多晶硅层的高度。
进一步的，所述侧墙包括氧化层和氮化硅层叠层，或者，氧化层，或者氧化层-氮化层-氧化层叠层。
进一步的，所述侧墙包裹了暴露出的所述屏蔽栅多晶硅层，同时还覆盖了所述第二氧化层。
进一步的，步骤S6包括：
以所述侧墙为掩膜，对所述栅极多晶硅层和屏蔽栅多晶硅层的外侧的半导体衬底中进行P型离子注入工艺，该工艺形成的P型离子注入区域位于半导体衬底中；
以所述侧墙为掩膜，对所述栅极多晶硅层和屏蔽栅多晶硅层的外侧的半导体衬底的表面进行N型离子注入工艺，该工艺形成的N型离子注入区域位于所述P型离子注入区域的上方，且N型离子注入区域的厚度为P型离子注入区域与半导体衬底的表面之间的距离，从而形成了源极，最终形成功率半导体器件。
另一方面，本发明提供一种功率半导体器件，由上述功率半导体器件的制作方法制备而成。
与现有技术相比，本发明具有以下有益效果：
本发明提供的一种功率半导体器件及其制作方法，包括以下步骤：步骤S1：在半导体衬底中形成有若干沟槽；步骤S2：在所述半导体衬底的表面上依次形成第一氧化层和屏蔽栅多晶硅层，所述第一氧化层还形成于所述沟槽的内壁上，所述第一氧化层包裹所述屏蔽栅多晶硅层；步骤S3：依次刻蚀所述屏蔽栅多晶硅层和第一氧化层，以暴露出所述半导体衬底的表面，此时，所述沟槽中的屏蔽栅多晶硅层高出所述沟槽的开口的表面，所述第一氧化层低于所述沟槽的开口表面，并暴露出部分高度的屏蔽栅多晶硅层以及部分长度的沟槽的内壁；步骤S4：形成第二氧化层和栅极多晶硅层，所述第二氧化层覆盖了暴露出的屏蔽栅多晶硅层的表面，以及暴露出的沟槽的内壁，所述栅极多晶硅层位于所述第一氧化层上方的沟槽中，且所述第二氧化层包裹所述栅极多晶硅层，其中，所述栅极多晶硅层低于所述沟槽的开口表面，所述栅极多晶硅层的高度低于屏蔽栅多晶硅层的高度；步骤S5：在所述屏蔽栅多晶硅层的侧壁上形成侧墙，所述侧墙位于所述屏蔽栅多晶硅层外侧的沟槽上方；步骤S6：以所述侧墙为掩膜，对所述栅极多晶硅层和屏蔽栅多晶硅层外侧的半导体衬底进行注入工艺，以形成源极，从而形成功率半导体器件。本发明通过形成侧墙使得屏蔽栅多晶硅层上可以直接设置连接孔，节省了定义连接孔连接栅极的区域的掩模版，还减少了工序，降低了工艺成本，还避免了后续在屏蔽栅多晶硅层上形成的连接孔与栅极多晶硅层之间接触的风险发生。该侧墙保护了第二氧化层，避免了后续形成源极时，位于上方的N型离子注入时离子注入到第二氧化层中，以避免了第二氧化层的性能的降低，还避免N型离子注入时N型离子通过第二氧化层的减薄处散射向下传递进入位于P型离子注入的区域，以避免了其对沟道的影响，提高了器件的阈值电压，提高了功率半导体器件电性性能。
附图说明
图1a-1c为现有技术中功率半导体器件的结构示意图；
图2为本发明一实施例的功率半导体器件的制作方法的流程示意图；
图3a-3f为本发明一实施例的功率半导体器件的制作方法的各步骤的结构示意图。
附图标记说明：
图1a-1c中：
A-预设区域；B-栅极氧化层位置；a-缺陷凹槽；1-栅极氧化层；2-屏蔽栅多晶硅；3-栅极多晶硅层；
图3a-3f中：
100-半导体衬底；110-沟槽；120-第一氧化层；130-屏蔽栅多晶硅层；140-第二氧化层；150-栅极多晶硅层；
200-侧墙；
300-源极；310-P型离子注入区域与；320-N型离子注入区域。
具体实施方式
如背景技术所述，功率半导体器件的栅极多晶硅在形成时，由于设备制程的原因，容易出现栅极多晶硅层不一致的问题，造成晶圆的栅极多晶硅层过刻蚀程度的均一性较差，如图1b所示，容易在栅极多晶硅层(gate poly)3远离屏蔽栅多晶硅2的一侧的栅极氧化层1的位置B处出现栅极氧化层减薄的现象，具体如图1c所示，在栅极氧化层1的位置B处出现了纵向的缺陷凹槽a，该缺陷凹槽a使得在形成源极时的离子注入工艺中(先p型离子掺杂，再N型离子掺杂，p型离子掺杂的区域位于N型离子掺杂区域的下方)，N型离子注入到栅极氧化层1中，降低了栅极氧化层1本身的特性，同时，N型离子通过栅极氧化层1向下传递进入了p型离子掺杂的区域，从而对沟道产生了影响，导致器件的阈值电压较低，从而导致所形成的功率半导体器件电性性能较差。
基于上述研究，本发明通过形成侧墙使得屏蔽栅多晶硅层上可以直接设置连接孔，节省了定义连接孔连接栅极的区域的掩模版，还减少了工序，降低了工艺成本，还避免了后续在屏蔽栅多晶硅层上形成的连接孔与栅极多晶硅层之间接触的风险发生。该侧墙保护了栅极多晶硅层，避免了本步骤离子注入工艺中离子通过该减薄的第二氧化层处进入栅极多晶硅层中，进而避免了其对沟道的影响，提高了器件的阈值电压，提高了功率半导体器件电性性能。
以下将对本发明的一种功率半导体器件及其制作方法作进一步的详细描述。下面将参照附图对本发明进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用以方便、明晰地辅助说明本发明实施例的目的。
图2为本实施例的功率半导体器件的制作方法的流程示意图。如图2所示，本实施例提供了一种功率半导体器件的制作方法，包括以下步骤：
步骤S1：在半导体衬底中形成有若干沟槽；
步骤S2：在所述半导体衬底的表面上依次形成第一氧化层和屏蔽栅多晶硅层，所述第一氧化层还形成于所述沟槽的内壁上，所述第一氧化层包裹所述屏蔽栅多晶硅层；
步骤S3：依次刻蚀所述屏蔽栅多晶硅层和第一氧化层，以暴露出所述半导体衬底的表面，此时，所述沟槽中的屏蔽栅多晶硅层高出所述沟槽的开口的表面，所述第一氧化层低于所述沟槽的开口表面，并暴露出部分高度的屏蔽栅多晶硅层以及部分长度的沟槽的内壁；
步骤S4：形成第二氧化层和栅极多晶硅层，所述第二氧化层覆盖了暴露出的屏蔽栅多晶硅层的表面，以及暴露出的沟槽的内壁，所述栅极多晶硅层位于所述第一氧化层上方的沟槽中，且所述第二氧化层包裹所述栅极多晶硅层，其中，所述栅极多晶硅层低于所述沟槽的开口表面，所述栅极多晶硅层的高度低于屏蔽栅多晶硅层的高度；
步骤S5：在所述屏蔽栅多晶硅层的侧壁上形成侧墙，所述侧墙位于所述屏蔽栅多晶硅层外侧的沟槽上方；
步骤S6：以所述侧墙为掩膜，对所述栅极多晶硅层和屏蔽栅多晶硅层外侧的半导体衬底进行注入工艺，以形成源极，从而形成功率半导体器件。
下面结合图2-3f对本实施例提供的一种功率半导体器件的制作方法进行详细说明。
如图3a所示，首先执行步骤S1，在半导体衬底100中形成有若干沟槽110，若干所述沟槽110相邻设置，具体的，若干所述沟槽110平行且相邻设置，也就是说，相邻设置的沟槽110的延伸方向相同，且相互平行。所述沟槽110在其延伸方向上的形状例如是长条状，具体例如是矩形长条状或者中间大两端小的长条状。本实施例以在半导体衬底上形成了两个沟槽为例，实际上在半导体衬底可以形成其它数量个沟槽。
如图3b所示，接着执行步骤S2，在所述半导体衬底100的表面上依次形成第一氧化层120和屏蔽栅多晶硅层130，所述第一氧化层120还形成于所述沟槽110的内壁上，所述第一氧化层120包裹所述屏蔽栅多晶硅层130。
本步骤具体包括以下步骤：
首先，沉积第一氧化层120，所述第一氧化层120覆盖了所述半导体衬底100的表面，同时还覆盖了所述沟槽110的内壁，所述沟槽110内壁上的第一氧化层120的厚度均一，所述第一氧化层120的厚度例如是3000埃～6000埃。
接着，形成屏蔽栅多晶硅层130，所述屏蔽栅多晶硅层130填充了所述沟槽110，并覆盖了半导体衬底100的表面上的第一氧化层120，此时，位于沟槽110中的屏蔽栅多晶硅层130的表面与半导体衬底100的表面上的屏蔽栅多晶硅层130的表面基本上在同一平面上。所述第一氧化层120包裹所述屏蔽栅多晶硅层130。
如图3c所示，接着执行步骤S3，依次刻蚀所述屏蔽栅多晶硅层130和第一氧化层120，以暴露出所述半导体衬底100的表面，此时，所述沟槽110中的屏蔽栅多晶硅层130高出所述沟槽110的开口的表面，所述第一氧化层120低于所述沟槽110的开口表面，并暴露出部分高度的屏蔽栅多晶硅层130以及部分长度的沟槽110的内壁。
本步骤具体包括以下步骤：
首先，第一步刻蚀所述屏蔽栅多晶硅层130，并暴露出所述第一氧化层120，所述屏蔽栅多晶硅层130依然填充所述沟槽110，且所述沟槽110中的屏蔽栅多晶硅层130高出所述沟槽110的开口的表面。
接着，进一步刻蚀屏蔽栅多晶硅层130，以对所述沟槽110中的刻蚀屏蔽栅多晶硅层130进行过刻蚀工艺，该工艺时间短于现有工艺中对所述刻蚀屏蔽栅多晶硅层130的过刻蚀工艺，在过刻蚀工艺的工艺之后，所述屏蔽栅多晶硅层130高出所述半导体衬底100的表面。该过刻蚀工艺之后，所述沟槽110中的屏蔽栅多晶硅层130依然高出所述沟槽110的开口表面。
接着，刻蚀所述第一氧化层120，并暴露出所述半导体衬底100的表面，还刻蚀了沟槽110的内壁110上部分深度的第一氧化层120，并暴露出了该部分的沟槽110的内壁以及屏蔽栅多晶硅层130。此时，被暴露出的屏蔽栅多晶硅层130的长度大于暴露出的沟槽110的内壁的长度。所述第一氧化层120低于所述沟槽110的开口表面。
如图3d所示，接着执行步骤S4，形成第二氧化层140和栅极多晶硅层150，所述第二氧化层140覆盖了暴露出的屏蔽栅多晶硅层130的表面，以及暴露出的沟槽110内壁，所述栅极多晶硅层150位于第一氧化层120上方沟槽110中，且第二氧化层140包裹所述栅极多晶硅层150，其中，所述栅极多晶硅层150的高度低于屏蔽栅多晶硅层130的高度。
本步骤具体包括以下步骤：
首先，沉积所述第二氧化层140，所述第二氧化层140包裹了暴露出的所述屏蔽栅多晶硅层130，同时还覆盖了暴露出的所述沟槽110内壁，所述沟槽110内壁还形成于所述半导体衬底100的表面上。所述第一氧化层120上方的第二氧化层140的高度低于所述沟槽110的开口表面。
接着，在所述第二氧化层140上形成栅极多晶硅层150，所述栅极多晶硅层150填充了所述第二氧化层140上方的沟槽110。
接着，以所述第二氧化层140为掩膜，至少分两步刻蚀所述栅极多晶硅层150(第一次刻蚀和过刻蚀所述栅极多晶硅层150)，刻蚀后的栅极多晶硅层150的高度低于屏蔽栅多晶硅层130的高度。进一步的，所述栅极多晶硅层150的高度低于所述沟槽110的开口表面。在本步骤中，由于过刻蚀工艺使得栅极多晶硅层150的过刻蚀程度不一致，造成晶圆的栅极多晶硅层过刻蚀程度的均一性较差，同时位于所述屏蔽栅多晶硅层130和栅极多晶硅层150外侧，且暴露在刻蚀环境中的所述第二氧化层140出现了减薄的现象。
如图3e所示，接着执行步骤S5，在所述屏蔽栅多晶硅层130的侧壁上形成侧墙200，所述侧墙200位于所述屏蔽栅多晶硅层130外侧的沟槽110的上方。
其中，所述侧墙200可以包括氧化层和氮化硅层叠层，或者，氧化层，或者氧化层-氮化层-氧化层(ONO)叠层。所述侧墙200包裹了暴露出的所述屏蔽栅多晶硅层130，同时还覆盖了沟槽110内壁上的所述第二氧化层140，以保护所述第二氧化层140，从而改善了位于所述屏蔽栅多晶硅层130和栅极多晶硅层150外侧减薄了的所述第二氧化层140的厚度。所述侧墙200使得屏蔽栅多晶硅层130上可以直接设置连接孔，节省了定义连接孔连接栅极的区域的掩模版，还减少了工序，降低了工艺成本，还避免了后续在屏蔽栅多晶硅层130上形成的连接孔与栅极多晶硅层150之间接触的风险发生。
如图3f所示，接着执行步骤S6，以所述侧墙200为掩膜，对所述栅极多晶硅层150和屏蔽栅多晶硅层130的外侧的半导体衬底100进行注入工艺，以形成源极300，从而形成功率半导体器件。
首先，以所述侧墙200为掩膜，对所述栅极多晶硅层150和屏蔽栅多晶硅层130的外侧的半导体衬底100内进行P型离子注入工艺，该工艺形成的P型离子注入区域310位于半导体衬底中，其与所述半导体衬底100的表面具有一定的距离。
接着，以所述侧墙200为掩膜，对所述栅极多晶硅层150和屏蔽栅多晶硅层130的外侧的半导体衬底100的表面进行N型离子注入工艺，该工艺形成的N型离子注入区域320位于所述P型离子注入区域310的上方，且N型离子注入区域320的厚度为P型离子注入区域310与半导体衬底100的表面之间的距离，形成了源极300，从而形成功率半导体器件。
在本步骤中，所述侧墙200保护了栅极多晶硅层150，避免了N型离子注入工艺中的N型离子注入到第二氧化层，以避免了第二氧化层的性能的降低，还避免N型离子注入时N型离子通过步骤S4中该减薄的第二氧化层140处散射向下传递进入位于P型离子注入的区域，进而避免了其对沟道的影响，提高了器件的阈值电压，提高了功率半导体器件电性性能。在本步骤中的P型离子注入工艺所采用的P型离子和N型离子注入工艺所采用的N型离子均为本领域常规使用的离子，因此，在此不做赘述。
本实施例还提供了一种功率半导体器件，由上述方法制备而成。如图3f所示，所述功率半导体器件包括半导体衬底，形成于所述半导体衬底内的若干沟槽，形成于所述沟槽内的第一氧化层和第二氧化层，所述第一氧化层覆盖了部分深度的所述沟槽的内壁，位于所述第一氧化层内侧的屏蔽栅多晶硅层，所述沟槽所述屏蔽栅多晶硅层高出所述沟槽的开口表面，所述第一氧化层包裹了部分高度的所述屏蔽栅多晶硅层。所述第二氧化层覆盖了所述剩余部分的所述沟槽的内壁，未被所述第一氧化层包裹的所述屏蔽栅多晶硅层，以及形成于所述第一氧化层的表面。所述第一氧化层上方的第二氧化层上形成有栅极多晶硅层，所述栅极多晶硅层的高度低于屏蔽栅多晶硅层的高度，在所述屏蔽栅多晶硅层的侧壁上形成有侧墙，所述侧墙位于所述栅极多晶硅层的上方。在所述侧墙外侧(屏蔽栅多晶硅层和栅极多晶硅层的外侧)的半导体衬底中还形成有源极。
综上，本发明提供的一种功率半导体器件及其制作方法，包括以下步骤：步骤S1：在半导体衬底中形成有若干沟槽；步骤S2：在所述半导体衬底的表面上依次形成第一氧化层和屏蔽栅多晶硅层，所述第一氧化层还形成于所述沟槽的内壁上，所述第一氧化层包裹所述屏蔽栅多晶硅层；步骤S3：依次刻蚀所述屏蔽栅多晶硅层和第一氧化层，以暴露出所述半导体衬底的表面，此时，所述沟槽中的屏蔽栅多晶硅层高出所述沟槽的开口的表面，所述第一氧化层低于所述沟槽的开口表面，并暴露出部分高度的屏蔽栅多晶硅层以及部分长度的沟槽的内壁；步骤S4：形成第二氧化层和栅极多晶硅层，所述第二氧化层覆盖了暴露出的屏蔽栅多晶硅层的表面，以及暴露出的沟槽的内壁，所述栅极多晶硅层位于所述第一氧化层上方的沟槽中，且所述第二氧化层包裹所述栅极多晶硅层，其中，所述栅极多晶硅层低于所述沟槽的开口表面，所述栅极多晶硅层的高度低于屏蔽栅多晶硅层的高度；步骤S5：在所述屏蔽栅多晶硅层的侧壁上形成侧墙，所述侧墙位于所述屏蔽栅多晶硅层外侧的沟槽上方；步骤S6：以所述侧墙为掩膜，对所述栅极多晶硅层和屏蔽栅多晶硅层外侧的半导体衬底进行注入工艺，以形成源极，从而形成功率半导体器件。本发明通过形成侧墙使得屏蔽栅多晶硅层上可以直接设置连接孔，节省了定义连接孔连接栅极的区域的掩模版，还减少了工序，降低了工艺成本，还避免了后续在屏蔽栅多晶硅层上形成的连接孔与栅极多晶硅层之间接触的风险发生。该侧墙保护了第二氧化层，避免了后续形成源极时，位于上方的N型离子注入时离子注入到第二氧化层中，以避免了第二氧化层的性能的降低，还避免N型离子注入时N型离子通过第二氧化层的减薄处散射向下传递进入位于P型离子注入的区域，以避免了其对沟道的影响，提高了器件的阈值电压，提高了功率半导体器件电性性能。
此外，需要说明的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”等的描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (10)

1.一种功率半导体器件的制作方法，其特征在于，包括以下步骤：
步骤S1：在半导体衬底中形成有若干沟槽；
步骤S2：在所述半导体衬底的表面上依次形成第一氧化层和屏蔽栅多晶硅层，所述第一氧化层还形成于所述沟槽的内壁上，所述第一氧化层包裹所述屏蔽栅多晶硅层；
步骤S3：依次刻蚀所述屏蔽栅多晶硅层和第一氧化层，以暴露出所述半导体衬底的表面，此时，所述沟槽中的屏蔽栅多晶硅层高出所述沟槽的开口的表面，所述第一氧化层低于所述沟槽的开口表面，并暴露出部分高度的屏蔽栅多晶硅层以及部分长度的沟槽的内壁；
步骤S4：形成第二氧化层和栅极多晶硅层，所述第二氧化层覆盖了暴露出的屏蔽栅多晶硅层的表面，以及暴露出的沟槽的内壁，所述栅极多晶硅层位于所述第一氧化层上方的沟槽中，且所述第二氧化层包裹所述栅极多晶硅层，其中，所述栅极多晶硅层低于所述沟槽的开口表面，所述栅极多晶硅层的高度低于屏蔽栅多晶硅层的高度；
步骤S5：在所述屏蔽栅多晶硅层的侧壁上形成侧墙，所述侧墙位于所述屏蔽栅多晶硅层外侧的沟槽上方，所述侧墙包裹了暴露出的所述屏蔽栅多晶硅层，同时还覆盖了所述沟槽的内壁上的第二氧化层，以保护所述第二氧化层；
步骤S6：以所述侧墙为掩膜，对所述栅极多晶硅层和屏蔽栅多晶硅层外侧的半导体衬底进行注入工艺，以形成源极，从而形成功率半导体器件。
2.如权利要求1所述的制作方法，其特征在于，相邻设置的沟槽的延伸方向相同，且相互平行。
3.如权利要求2所述的制作方法，其特征在于，步骤S2包括：
沉积第一氧化层，所述第一氧化层覆盖了所述半导体衬底的表面，同时还覆盖了所述沟槽的内壁；
形成屏蔽栅多晶硅层，所述屏蔽栅多晶硅层填充了所述沟槽，并覆盖了半导体衬底的表面上的第一氧化层。
4.如权利要求3所述的制作方法，其特征在于，步骤S3包括：
第一步刻蚀所述屏蔽栅多晶硅层，并暴露出所述第一氧化层，所述屏蔽栅多晶硅层依然填充所述沟槽，且所述沟槽中的屏蔽栅多晶硅层高出所述沟槽的开口的表面；
进一步刻蚀屏蔽栅多晶硅层，以对所述沟槽中的屏蔽栅多晶硅层进行过刻蚀工艺；
刻蚀所述第一氧化层，并暴露出所述半导体衬底的表面，还刻蚀了沟槽的内壁上部分深度的第一氧化层，并暴露出了该部分的沟槽的内壁以及屏蔽栅多晶硅层。
5.如权利要求4所述的制作方法，其特征在于，过刻蚀工艺的工艺之后，所述屏蔽栅多晶硅层高出所述半导体衬底的表面。
6.如权利要求5所述的制作方法，其特征在于，步骤S4包括：
沉积所述第二氧化层，所述第二氧化层包裹了暴露出的所述屏蔽栅多晶硅层，同时还覆盖了暴露出的所述沟槽内壁，所述第二氧化层还形成于所述半导体衬底的表面上；
在所述第二氧化层上形成栅极多晶硅层，所述栅极多晶硅层填充了所述第二氧化层上方的沟槽；
以所述第二氧化层为掩膜，至少分两步刻蚀所述栅极多晶硅层，刻蚀后的栅极多晶硅层的高度低于屏蔽栅多晶硅层的高度。
7.如权利要求6所述的制作方法，其特征在于，所述侧墙包括氧化层和氮化硅层叠层，或者，氧化层，或者氧化层-氮化层-氧化层叠层。
8.如权利要求7所述的制作方法，其特征在于，所述侧墙包裹了暴露出的所述屏蔽栅多晶硅层，同时还覆盖了所述沟槽的内壁上的所述第二氧化层。
9.如权利要求8所述的制作方法，其特征在于，步骤S6包括：
以所述侧墙为掩膜，对所述栅极多晶硅层和屏蔽栅多晶硅层的外侧的半导体衬底中进行P型离子注入工艺，该工艺形成的P型离子注入区域位于半导体衬底中；
以所述侧墙为掩膜，对所述栅极多晶硅层和屏蔽栅多晶硅层的外侧的半导体衬底的表面进行N型离子注入工艺，该工艺形成的N型离子注入区域位于所述P型离子注入区域的上方，且N型离子注入区域的厚度为P型离子注入区域与半导体衬底的表面之间的距离，从而形成了源极，最终形成功率半导体器件。
10.一种功率半导体器件，其特征在于，由如权利要求1-9中任意一项所述的制作方法制备而成。
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