CN113193046B - 半导体器件及其制备方法 - Google Patents

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Abstract

本发明提供了一种半导体器件及其制备方法，包括：基底；若干栅极沟槽，形成于所述基底中；栅极结构，位于每个所述栅极沟槽中，包括屏蔽栅多晶硅层、栅极多晶硅层、第一氧化层、第二氧化层第三氧化层，所述第一氧化层覆盖所述栅极沟槽的内壁，所述屏蔽栅多晶硅层位于所述第一氧化层上并填充所述栅极沟槽，所述栅极沟槽的侧壁与所述屏蔽栅多晶硅层之间形成第一开口，所述第二氧化层覆盖所述基底的表面及所述第一开口的内壁，所述第三氧化层覆盖所述第一开口内的第二氧化层，所述栅极多晶硅层位于所述第三氧化层上并填充所述第一开口的部分深度；本发明改善了半导体器件中信号串扰的现象。

Description

半导体器件及其制备方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件及其制备方法。
背景技术
屏蔽栅栅极沟槽型MOSFET管是一种典型的栅极沟槽型MOSFET管，具有传统栅极沟槽型MOSFET管低导通损耗的优点，因此屏蔽栅栅极沟槽型MOSFET管应用广泛。在屏蔽栅栅极沟槽型MOSFET管制造过程中，在栅极沟槽中形成第一氧化层后，第一氧化层覆盖栅极沟槽的内壁，再在栅极沟槽中形成屏蔽栅多晶硅层，屏蔽栅多晶硅层填充于栅极沟槽中，屏蔽栅多晶硅层的顶部高于栅极沟槽的顶部，需要对第一氧化层进行回刻以形成开口，后续工艺在开口中形成栅多晶硅层以形成栅极。
在现有技术中，对第一氧化层进行回刻一般采用的是湿法刻蚀工艺，由于屏蔽栅多晶硅层的顶部与栅极沟槽的顶部具有高度差，高度差会导致在湿法刻蚀后，第一氧化层的顶部不齐。图1为半导体器件的局部电镜图，参考图1，在第一氧化层的顶部与屏蔽栅多晶硅层形成尖角A，该尖角会导致后续形成的第二氧化层，位于尖角处的第二氧化层较薄，尖角处较薄的第二氧化层会导致屏蔽栅多晶硅层与后续工艺形成的栅多晶硅层的电位不易区分，导致信号串扰问题。
发明内容
本发明的目的在于提供一种半导体器件及其制备方法，以改善半导体器件中信号串扰的现象。
为了达到上述目的，本发明提供了一种半导体器件，包括：
基底；
若干栅极沟槽，形成于所述基底中；
栅极结构，位于每个所述栅极沟槽中，包括屏蔽栅多晶硅层、栅极多晶硅层、第一氧化层、第二氧化层、第三氧化层，所述第一氧化层覆盖所述栅极沟槽的内壁，所述屏蔽栅多晶硅层位于所述第一氧化层上并填充所述栅极沟槽，所述屏蔽栅多晶硅层的顶部高于所述栅极沟槽的顶部，所述第一氧化层的顶部低于所述栅极沟槽的顶部，以使所述栅极沟槽的侧壁与所述屏蔽栅多晶硅层之间形成第一开口，所述第二氧化层覆盖所述基底的表面及所述第一开口的内壁，所述第三氧化层覆盖所述第一开口内的第二氧化层，所述栅极多晶硅层位于所述第三氧化层上并填充所述第一开口的部分深度。
可选的，所述第三氧化层对应所述第一开口底部的部分的厚度大于对应所述第一开口侧壁的部分的厚度。
可选的，所述第三氧化层对应所述第一开口底部的厚度为
可选的，所述基底包括衬底及位于所述衬底上的外延层，所述栅极沟槽位于所述外延层中，所述栅极沟槽两侧的外延层中形成有源区和阱区，所述源区位于所述阱区内，所述衬底的背面形成有漏区。
可选的，所述第二氧化层上还形成有第四氧化层，所述第四氧化层中具有第二开口、第三开口及第四开口，所述第二开口显露出所述栅极多晶硅层的至少部分顶面，所述第三开口显露出所述屏蔽栅多晶硅层的至少部分顶面，所述第四开口延伸至所述阱区中；
以及，所述第四氧化层上形成有正面金属层，所述正面金属层覆盖所述第三氧化层并填充所述第二开口、所述第三开口及所述第四开口，以与所述栅极多晶硅层、所述屏蔽栅多晶硅层、所述源区及所述阱区电性连接；
在所述漏区的背面形成有背面金属层，所述背面金属层与所述漏区电性连接。
可选的，若干所述栅极沟槽的深度及宽度均相同且沿同一方向延伸。
一种半导体器件的制造方法，包括：
提供基底，在所述基底中形成有若干栅极沟槽；
在每个所述栅极沟槽中形成栅极结构，所述栅极结构包括屏蔽栅多晶硅层、栅极多晶硅层、第一氧化层、第二氧化层、第三氧化层，所述第一氧化层覆盖所述栅极沟槽的内壁，所述屏蔽栅多晶硅层位于所述第一氧化层上并填充所述栅极沟槽，所述屏蔽栅多晶硅层的顶部高于所述栅极沟槽的顶部，所述第一氧化层的顶部低于所述栅极沟槽的顶部，以使所述栅极沟槽的侧壁与所述屏蔽栅多晶硅层之间形成第一开口，所述第二氧化层覆盖所述基底的表面及所述第一开口的内壁，所述第三氧化层覆盖所述第一开口内的第二氧化层，所述栅极多晶硅层位于所述第三氧化层上并填充所述第一开口的部分深度。
可选的，形成所述栅极结构的步骤包括：
在所述栅极沟槽的内壁上形成所述第一氧化层，所述第一氧化层覆盖所述栅极沟槽的内壁并延伸覆盖所述基底的表面；
在所述第一氧化层上形成所述屏蔽栅多晶硅层，所述屏蔽栅多晶硅层的顶部高于所述栅极沟槽的顶部；
对所述第一氧化层进行湿法刻蚀以使所述第一氧化层的顶部低于所述栅极沟槽的顶部，并形成所述第一开口；
在所述第一开口内形成所述第二氧化层，所述第二氧化层覆盖所述第一开口的内壁并延伸覆盖所述基底的表面；
在所述第二氧化层上形成所述第三氧化层，所述第三氧化层覆盖所述第一开口内的第二氧化层；
在所述第三氧化层上形成所述栅极多晶硅层，所述栅极多晶硅层覆盖所述第三氧化层并填充所述第一开口；
对所述栅极多晶硅层进行刻蚀以使所述栅极多晶硅层的顶部低于所述第一开口的顶部。
可选的，在形成所述第三氧化层时，施加垂直于所述基底表面的电场，以使所述第三氧化层对应所述第一开口底部的部分的厚度大于对应所述第一开口侧壁的部分的厚度。
可选的，形成所述栅极结构之后，还包括：
对所述栅极沟槽两侧的基底进行离子注入，以形成阱区和源区，所述源区位于所述阱区内。
可选的，在离子注入之后，还包括：
在所述基底上形成第四氧化层，所述第四氧化层覆盖所述第二氧化层的表面并填充所述第一开口；
刻蚀所述第四氧化层以形成第二开口、第三开口及第四开口，所述第二开口显露出所述栅极多晶硅层的至少部分顶面，所述第三开口显露出所述屏蔽栅多晶硅层的至少部分顶面，所述第四开口延伸至所述阱区；
在所述第四氧化层上形成正面金属层，所述正面金属层覆盖所述第四氧化层并填充所述第二开口、所述第三开口及所述第四开口，以与所述栅极多晶硅层、所述屏蔽栅多晶硅层、所述源区及所述阱区电性连接；
在所述基底的背面上形成漏区，在所述漏区的背面形成有背面金属层，所述背面金属层与所述漏区电性连接。
在本发明提供的一种半导体器件及制备方法中，第二氧化层覆盖基底的表面及第一开口的内壁，第三氧化层覆盖第一开口内的第二氧化层，当栅极多晶硅层位于所述第三氧化层上并填充第一开口中时，由于第三氧化层会覆盖第二氧化层上，使栅极多晶硅层与屏蔽栅多晶硅层之间的氧化层的厚度满足要求，防止第二氧化层存在缺陷时导致栅极多晶硅层与屏蔽栅多晶硅层的电位不易区分；因此本发明能够保证栅极多晶硅层与屏蔽栅多晶硅层的电位易区分，改善了半导体器件的信号串扰问题。
附图说明
图1为半导体器件的局部电镜图；
图2A-2F为本发明一实施例提供的半导体器件的制造方法的相应步骤对应的结构示意图；
其中，附图标记为：
A-尖角；10-基底；20-栅极沟槽；30-栅极结构；101-衬底；102-外延层；301-第一氧化层；302-屏蔽栅多晶硅层；303-第二氧化层；304-第三氧化层；305-栅极多晶硅层；306-第一开口；401-阱区；402-源区；501-第四氧化层；502-栅极；503-源极；504-漏极；505-第二开口；506-第三开口；507-第四开口。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图2A-2F为本实施例提供的半导体器件的制造方法的相应步骤对应的结构示意图。本实施例提供了一种半导体器件，以改善半导体器件中信号串扰的现象，请参考图2F，其中包括基底10、若干栅极沟槽20及若干栅极结构30，栅极结构30位于每个栅极沟槽20中。
其中，基底10包括衬底101及位于衬底101上的外延层102，若干栅极沟槽20形成于基底10中，具体是若干栅极沟槽20形成于外延层102中，若干栅极沟槽20的深度及宽度均相同且沿同一方向延伸，在本实施例中只示出了两个栅极沟槽20。
栅极结构30包括屏蔽栅多晶硅层302、栅极多晶硅层305、第一氧化层301、第二氧化层303及第三氧化层304；其中，第一氧化层301覆盖栅极沟槽20的内壁，屏蔽栅多晶硅层302位于第一氧化层301上并填充栅极沟槽20，第一氧化层301的顶部低于栅极沟槽20的顶部，以使栅极沟槽20的侧壁与屏蔽栅多晶硅层302之间形成第一开口，屏蔽栅多晶硅层302的顶部高于栅极沟槽20的顶部。
第二氧化层303覆盖外延层102的表面及第一开口的内壁，第三氧化层304覆盖第一开口内的第二氧化层303，且第三氧化层304对应第一开口底部的部分的厚度大于第三氧化层304对应第一开口侧壁的部分的厚度。由于第三氧化层304会覆盖第二氧化层303上，使栅极多晶硅层305与屏蔽栅多晶硅层302之间的氧化层的厚度满足要求，能够保证栅极多晶硅层305与屏蔽栅多晶硅层302的电位易区分，使栅极多晶硅层305与屏蔽栅多晶硅层302的电位互不影响，避免信号之间的串扰。在本实施例中，第三氧化层304对应第一开口底部的厚度为其中/>为厚度单位埃，但不限于此深度范围。
栅极多晶硅层305位于第三氧化层304上并填充第一开口的部分深度，第二氧化层303为栅极氧化层；栅极沟槽20两侧的外延层102中形成有阱区401和源区402，源区402位于阱区401内。
进一步地，基底10上还形成有第四氧化层501，具体是在第二氧化层303上形成有第四氧化层501，第四氧化层501中具有第二开口、第三开口及第四开口，第二开口显露出栅极多晶硅层305的至少部分顶面，第三开口显露出屏蔽栅多晶硅层302的至少部分顶面，第四开口延伸至阱区401中。第四氧化层501上形成有正面金属层，正面金属层覆盖第四氧化层501并填充第二开口、第三开口及第四开口，以与栅极多晶硅层305、屏蔽栅多晶硅层302、阱区401及源区402电性连接。正面金属层通过光刻刻蚀工艺图形化后以形成栅极502与源极503，栅极502通过第二开口与栅极多晶硅层305电性连接，源极503通过第三开口与屏蔽栅多晶硅层302电性连接，且源极503还通过第四开口与源区402及阱区401电性连接。
在衬底101的背面形成有漏区，在漏区的背面形成有背面金属层，背面金属层与漏区电性连接，以背面金属层作为漏极504。在本实施例中，半导体器件为沟槽型场效应晶体管。
本发明还提供了一种半导体器件的制造方法，用于改善半导体器件信号串扰的问题，请参考图2F，包括：提供基底10，在基底10中形成有若干栅极沟槽20，基底10中包括衬底101和外延层102，具体是在外延层102中形成若干栅极沟槽20。
在每个栅极沟槽20中形成栅极结构30，栅极结构30包括屏蔽栅多晶硅层302、栅极多晶硅层305、第一氧化层301、第二氧化层303及第三氧化层304，第一氧化层301覆盖栅极沟槽20的内壁，屏蔽栅多晶硅层302位于第一氧化层301上并填充栅极沟槽20，屏蔽栅多晶硅层302的顶部高于栅极沟槽20的顶部，第一氧化层301的顶部低于栅极沟槽20的顶部，以使栅极沟槽20的侧壁与屏蔽栅多晶硅层302之间形成第一开口306，第二氧化层303覆盖外延层102的表面及第一开口的内壁，第三氧化层304覆盖第一开口内的第二氧化层303，栅极多晶硅层305位于第三氧化层304上并填充第一开口306的部分深度。
形成栅极结构的具体步骤包括：请参考图2A，在栅极沟槽20的内壁上形成第一氧化层301，第一氧化层301覆盖栅极沟槽20的内壁及延伸覆盖外延层102的表面；在第一氧化层301上形成屏蔽栅多晶硅层302，屏蔽栅多晶硅层302填充栅极沟槽20及覆盖外延层102的表面的第一氧化层301。
请参考图2B，对屏蔽栅多晶硅层302进行刻蚀，刻蚀去除外延层102的表面上的屏蔽栅多晶硅层302，保留栅极沟槽20内的屏蔽栅多晶硅层302且使屏蔽栅多晶硅层302的顶部高于栅极沟槽20的顶部。对第一氧化层301进行湿法刻蚀，去除栅极沟槽20中的部分第一氧化层301及外延层102的表面的第一氧化层301，以使栅极沟槽20中的第一氧化层301的顶部低于栅极沟槽20的顶部，并且使栅极沟槽20的侧壁与屏蔽栅多晶硅层302之间形成第一开口306。由于刻蚀后的屏蔽栅多晶硅层302的顶部与栅极沟槽20的顶部具有高度差，在湿法刻蚀后，容易导致第一氧化层301的顶部不齐，具体是第一氧化层301的顶部靠近屏蔽栅多晶硅层302的一端低于靠近栅极沟槽20的内壁的一端且形成一尖角。
请参考图2C，在第一开口306的内壁上形成第二氧化层303，第二氧化层303覆盖外延层102的表面及第一开口的内壁，第二氧化层303为栅极氧化层，在本实施例中，第二氧化层303采用炉管生长方式，但不限制其形成方式。若第一氧化层301的顶部靠近屏蔽栅多晶硅层302的一端低于靠近栅极沟槽20的内壁的一端形成有一尖角，在第二氧化层303形成后，会导致尖角处的第二氧化层303会较薄。
采用化学气相淀积在第二氧化层303上形成第三氧化层304，第三氧化层304覆盖第一开口306内的第二氧化层303。在形成第三氧化层304时，施加垂直于基底10表面的电场，在电场的作用下，第三氧化层304对应第一开口306底部的部分与第三氧化层304对应第一开口306侧壁的部分的生长速率不一致，使第三氧化层304对应第一开口306底部的部分的厚度大于第三氧化层304对应第一开口306侧壁的部分的厚度。一般第二氧化层303易存在缺陷的位置在第二氧化层303覆盖第一开口306的底部夹角处，使覆盖第一开口306侧壁的第二氧化层303上的第三氧化层304的厚度较薄，避免第一开口306侧壁的氧化层太厚，影响半导体器件的电学性能。若第二氧化层303存在缺陷，第三氧化层304覆盖第二氧化层303，使栅极多晶硅层305与屏蔽栅多晶硅层302的电位互不影响，避免信号之间的串扰。
在第三氧化层304上形成栅极多晶硅层305，栅极多晶硅层305填充第一开口306及覆盖第三氧化层304；再对栅极多晶硅层305进行干法刻蚀以使以使栅极多晶硅层305的顶部低于第一开口306的顶部。在本实施例中，第二氧化层303可以不需要去除就进行后续离子注入工艺，也可以对第二氧化层303进行刻蚀以使第二氧化层303减薄便于后续离子注入。
请参考图2D，在形成栅极结构30之后，还包括：对栅极沟槽20两侧的外延层102进行离子注入，以形成阱区401和源区402，源区402位于阱区401内，具体是通过二次不同类型离子的注入以形成阱区401和源区402。在图2D中箭头所指方向即为离子注入的方向，所指区域即为离子注入的区域。在本实施例中，若阱区401的离子类型为P型，则源区402的离子类型为N型；若阱区401的离子类型为N型，则源区402的离子类型为P型。
请参考图2E，在离子注入工艺之后，还包括：在第二氧化层303的表面上形成第四氧化层501，第四氧化层501覆盖外延层102的表面并填充第一开口。采用刻蚀工艺刻蚀第三氧化层以形成第二开口、第三开口及第四开口，其中，第二开口505显露出栅极多晶硅层305的至少部分顶面，第三开口506显露出屏蔽栅多晶硅层302的至少部分顶面，第四开口507延伸至阱区401中。
请参考图2F，在第四氧化层501上形成正面金属层，正面金属层覆盖第四氧化层501并填充第二开口、第三开口及第四开口，正面金属层以与栅极多晶硅层305、屏蔽栅多晶硅层302、阱区401及源区402电性连接；正面金属层通过光刻刻蚀工艺图形化后以形成栅极502与源极503，栅极502通过第二开口与栅极多晶硅层305电性连接，源极503通过第三开口与屏蔽栅多晶硅层302电性连接，且源极503还通过第四开口与源区402及阱区401电性连接。在衬底101的背面形成有漏区，在漏区的背面形成有背面金属层，背面金属层与漏区电性连接，以背面金属层作为漏极504。
综上，在本发明提供的一种半导体器件及制备方法中，第二氧化层覆盖基底的表面及第一开口的内壁，第三氧化层覆盖第一开口内的第二氧化层，当栅极多晶硅层位于所述第三氧化层上并填充第一开口中时，由于第三氧化层会覆盖第二氧化层上，使栅极多晶硅层与屏蔽栅多晶硅层之间的氧化层的厚度满足要求，防止第二氧化层存在缺陷时导致栅极多晶硅层与屏蔽栅多晶硅层的电位不易区分；因此本发明能够保证栅极多晶硅层与屏蔽栅多晶硅层的电位易区分，改善了半导体器件的信号串扰问题。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。

Claims (11)

1.一种半导体器件，其特征在于，包括：
基底；
若干栅极沟槽，形成于所述基底中；
栅极结构，位于每个所述栅极沟槽中，包括屏蔽栅多晶硅层、栅极多晶硅层、第一氧化层、第二氧化层、第三氧化层，所述第一氧化层覆盖所述栅极沟槽的内壁，所述屏蔽栅多晶硅层位于所述第一氧化层上并填充所述栅极沟槽，所述屏蔽栅多晶硅层的顶部高于所述栅极沟槽的顶部，所述第一氧化层的顶部低于所述栅极沟槽的顶部，以使所述栅极沟槽的侧壁与所述屏蔽栅多晶硅层之间形成第一开口，所述第二氧化层覆盖所述基底的表面及所述第一开口的内壁，所述第三氧化层覆盖所述第一开口内的第二氧化层，所述栅极多晶硅层位于所述第三氧化层上并填充所述第一开口的部分深度。
2.如权利要求1所述的半导体器件，其特征在于，所述第三氧化层对应所述第一开口底部的部分的厚度大于对应所述第一开口侧壁的部分的厚度。
3.如权利要求2所述的半导体器件，其特征在于，所述第三氧化层对应所述第一开口底部的厚度为
4.如权利要求1所述的半导体器件，其特征在于，所述基底包括衬底及位于所述衬底上的外延层，所述栅极沟槽位于所述外延层中，所述栅极沟槽两侧的外延层中形成有源区和阱区，所述源区位于所述阱区内，所述衬底的背面形成有漏区。
5.如权利要求4所述的半导体器件，其特征在于，所述第二氧化层上还形成有第四氧化层，所述第四氧化层中具有第二开口、第三开口及第四开口，所述第二开口显露出所述栅极多晶硅层的至少部分顶面，所述第三开口显露出所述屏蔽栅多晶硅层的至少部分顶面，所述第四开口延伸至所述阱区中；
以及，所述第四氧化层上形成有正面金属层，所述正面金属层覆盖所述第三氧化层并填充所述第二开口、所述第三开口及所述第四开口，以与所述栅极多晶硅层、所述屏蔽栅多晶硅层、所述源区及所述阱区电性连接；
在所述漏区的背面形成有背面金属层，所述背面金属层与所述漏区电性连接。
6.如权利要求1所述的半导体器件，其特征在于，若干所述栅极沟槽的深度及宽度均相同且沿同一方向延伸。
7.一种半导体器件的制造方法，其特征在于，包括：
提供基底，在所述基底中形成有若干栅极沟槽；
在每个所述栅极沟槽中形成栅极结构，所述栅极结构包括屏蔽栅多晶硅层、栅极多晶硅层、第一氧化层、第二氧化层、第三氧化层，所述第一氧化层覆盖所述栅极沟槽的内壁，所述屏蔽栅多晶硅层位于所述第一氧化层上并填充所述栅极沟槽，所述屏蔽栅多晶硅层的顶部高于所述栅极沟槽的顶部，所述第一氧化层的顶部低于所述栅极沟槽的顶部，以使所述栅极沟槽的侧壁与所述屏蔽栅多晶硅层之间形成第一开口，所述第二氧化层覆盖所述基底的表面及所述第一开口的内壁，所述第三氧化层覆盖所述第一开口内的第二氧化层，所述栅极多晶硅层位于所述第三氧化层上并填充所述第一开口的部分深度。
8.如权利要求7所述的半导体器件的制造方法，其特征在于，形成所述栅极结构的步骤包括：
在所述栅极沟槽的内壁上形成所述第一氧化层，所述第一氧化层覆盖所述栅极沟槽的内壁并延伸覆盖所述基底的表面；
在所述第一氧化层上形成所述屏蔽栅多晶硅层，所述屏蔽栅多晶硅层的顶部高于所述栅极沟槽的顶部；
对所述第一氧化层进行湿法刻蚀以使所述第一氧化层的顶部低于所述栅极沟槽的顶部，并形成所述第一开口；
在所述第一开口内形成所述第二氧化层，所述第二氧化层覆盖所述第一开口的内壁并延伸覆盖所述基底的表面；
在所述第二氧化层上形成所述第三氧化层，所述第三氧化层覆盖所述第一开口内的第二氧化层；
在所述第三氧化层上形成所述栅极多晶硅层，所述栅极多晶硅层覆盖所述第三氧化层并填充所述第一开口；
对所述栅极多晶硅层进行刻蚀以使所述栅极多晶硅层的顶部低于所述第一开口的顶部。
9.如权利要求8所述的半导体器件的制造方法，其特征在于，在形成所述第三氧化层时，施加垂直于所述基底表面的电场，以使所述第三氧化层对应所述第一开口底部的部分的厚度大于对应所述第一开口侧壁的部分的厚度。
10.如权利要求8或9所述的半导体器件的制造方法，其特征在于，形成所述栅极结构之后，还包括：
对所述栅极沟槽两侧的基底进行离子注入，以形成阱区和源区，所述源区位于所述阱区内。
11.如权利要求10所述的半导体器件的制造方法，其特征在于，在离子注入之后，还包括：
在所述基底上形成第四氧化层，所述第四氧化层覆盖所述第二氧化层的表面并填充所述第一开口；
刻蚀所述第四氧化层以形成第二开口、第三开口及第四开口，所述第二开口显露出所述栅极多晶硅层的至少部分顶面，所述第三开口显露出所述屏蔽栅多晶硅层的至少部分顶面，所述第四开口延伸至所述阱区；
在所述第四氧化层上形成正面金属层，所述正面金属层覆盖所述第四氧化层并填充所述第二开口、所述第三开口及所述第四开口，以与所述栅极多晶硅层、所述屏蔽栅多晶硅层、所述源区及所述阱区电性连接；
在所述基底的背面上形成漏区，在所述漏区的背面形成有背面金属层，所述背面金属层与所述漏区电性连接。
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