JP2009158587A - 半導体装置 - Google Patents
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Abstract
【解決手段】半導体装置1では、エピタキシャル層3の基層部がN−型領域4をなし、エピタキシャル層3には、そのN−型領域4に接して、P−型のボディ領域5が形成されている。ゲート絶縁膜7を介してゲート電極8が埋設されるトレンチ6は、エピタキシャル層3の表面から掘り下げて形成され、ボディ領域5を貫通して、その最深部がN−型領域4に達している。そして、ゲート電極8の表面には、上向きの突部8Aが形成されている。突部8Aは、トレンチ6の内部から上方に向けて突出し、その先端がトレンチ6外に達している。
【選択図】図1
Description
図3は、従来のトレンチゲート型VDMOSFETを備える半導体装置の模式的な断面図である。
N−型エピタキシャル層103上には、層間絶縁膜(図示しない)が積層される。層間絶縁膜上には、たとえばAl(アルミニウム)配線からなるゲート配線(図示しない)が形成される。ゲート配線は、層間絶縁膜に形成されたゲート用コンタクト孔(図示しない)を介して、ゲート電極108にコンタクト(電気接続)される。また、N+型ソース領域109およびボディコンタクト領域110には、層間絶縁膜に形成されたソース用コンタクト孔(図示しない)を介して、ソース配線(図示しない)が電気的に接続される。
半導体装置1を製造する工程においては、トレンチ106の内面を含むN−型エピタキシャル層103の表面にシリコン酸化膜が形成され、このシリコン酸化膜上に、ドープドシリコンの堆積層が形成される。ドープドシリコンの堆積層は、トレンチ106内を埋め尽くし、トレンチ106外のシリコン酸化膜を覆うような厚さに形成される。その後、エッチバックによって、ドープドシリコンの堆積層のトレンチ106外に存在する部分が除去されて、トレンチ106内に、ドープドシリコンからなるゲート電極108が形成される。
請求項2に記載のように、前記突部は、前記トレンチの内部から前記トレンチの外方に向けて突出し、その先端が前記トレンチ外に達していることが好ましい。
この場合、半導体層の表面を基準に、コンタクト孔を形成するためのエッチング時間(量)を設定すれば、半導体層が掘り下がることなく、コンタクト孔をゲート電極の突部に確実に到達させることができる。その結果、ジャンクションリークの発生を確実に防止することができながら、ゲート電極に対する良好なコンタクトを達成することができる。
図1は、本発明の一実施形態に係る半導体装置の構造を模式的に示す断面図である。
半導体装置1は、トレンチゲート型VDMOSFETを有するユニットセルがマトリクス状に配置されたアレイ構造を有している。
半導体装置1の基体をなすN+型基板2上には、N+型基板2よりもN型不純物が低濃度(たとえば、1016/cm3)にドーピングされたシリコンからなる、半導体層としてのN−型のエピタキシャル層3が積層されている。エピタキシャル層3の基層部は、エピタキシャル成長後のままの状態を維持し、N−型領域4をなしている。また、エピタキシャル層3には、N−型領域4上に、P−型のボディ領域5がN−型領域4に接して形成されている。
トレンチ6内には、その内面全域を覆うように、SiO2(酸化シリコン)からなるゲート絶縁膜7が形成されている。そして、トレンチ6内には、ゲート絶縁膜7の内側に、N型不純物が高濃度(たとえば、1020/cm3)にドーピングされたシリコン(ドープドシリコン)からなるゲート電極8が埋設されている。ゲート電極8にドーピングされているN型不純物としては、たとえば、P(リン)やAs(ヒ素)を例示することができる。ゲート電極8の表面には、上向きの突部8Aが形成されている。突部8Aは、トレンチ6の内部から上方に向けて突出しており、トレンチ6におけるゲート幅と直交する方向(図1における左右方向)の中央部に先端を有している。突部8Aの先端は、トレンチ6外に達している。
ドレイン電極17に適当な大きさの正電圧を印加しつつ、ゲート電極8の電位を制御することにより、ボディ領域5におけるゲート絶縁膜7との界面近傍にチャネルを形成して、ソース領域9とドレイン電極17との間に電流を流すことができる。
図2A〜図2Mは、半導体装置1の製造方法を工程順に示す模式的な断面図である。
次いで、図2Eに示すように、熱酸化処理によって、エピタキシャル層3の表面およびトレンチ6の内面に、SiO2からなる酸化膜20が形成される。 次いで、CVD法により、酸化膜20上に、ドープドシリコンの堆積層であるドープドシリコン層21が形成される。ドープドシリコン層21は、図2Fに示すように、トレンチ6内を埋め尽くし、トレンチ6外における酸化膜20にも形成される。ドープドシリコン層21がトレンチ6の側面を含むエピタキシャル層3の表面から膜成長する時に、全表面で同じ割合で成長するために、ドープドシリコン層21の表面には、トレンチ6と対向する位置に凹み22が形成される。この凹み22は、トレンチ6のゲート幅と直交する方向(図2Fにおける左右方向)の断面形状がV字状を有している。
その後、エッチバックによって、ドープドシリコン層21の表面が露出するまでエッチング抑制層23が除去される。これにより、図2Hに示すように、ドープドシリコン層21上のエッチング抑制層23は、凹み22のエッチング抑制層23を除いて除去される。凹み22内のエッチング抑制層23は、トレンチ6のゲート幅と直交する方向におけるトレンチ6の中央部の上方において、最も厚くなっている。
次いで、熱酸化処理により、エピタキシャル層3の表面およびドープドシリコン層21の表面に、再び酸化膜が形成される。
その後、エピタキシャル層3の表層部におけるボディコンタクト領域10を形成すべき部分に、N型不純物のイオンが注入される。次いで、エピタキシャル層3の表層部における、ボディコンタクト領域10を形成すべき部分と対向する部分に、P型不純物のイオンが注入され、図2Kに示すように、エピタキシャル層3の表層部に、ソース領域9およびボディコンタクト領域10が形成される。
さらに、突部8Aが、トレンチ6の内部から上方に向けて突出し、その先端がトレンチ6外に達しているので、エピタキシャル層3の表面を基準に、ゲート用コンタクト孔15を形成するためのエッチング時間(量)を設定すれば、エピタキシャル層3が掘り下がることなく、ゲート用コンタクト孔15をゲート電極8の突部8Aに確実に到達させることができる。その結果、ジャンクションリークの発生を確実に防止することができながら、ゲート電極8に対する良好なコンタクトを達成することができる。
前述の実施形態では、エッチング抑制層23の材料として、BARCの材料として用いられる有機材料を例示したが、たとえばSiO2、SiN(窒化シリコン)およびレジストなど、エッチバックによるエッチングレートがシリコンよりも低く、かつ、表面が平坦な膜を得ることのできる材料を採用することができる。たとえばSiO2の堆積層は、スピンコート法またはCVD法により形成することができる。また、SiNの堆積層は、CVD法により形成することができ、レジストの堆積層は、スピンコート法により形成することができる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
3 エピタキシャル層(半導体層)
4 N−型領域
5 ボディ領域
6 トレンチ
7 ゲート絶縁膜
8 ゲート電極
8A 突部
9 ソース領域
14 ゲート配線
15 ゲート用コンタクト孔
21 ドープドシリコン層
23 エッチング抑制層
Claims (3)
- シリコンからなる半導体層と、
前記半導体層を、その表面から掘り下げて形成されたトレンチと、
前記トレンチの内面上に形成され、酸化シリコンからなるゲート絶縁膜と、
前記ゲート絶縁膜を介して前記トレンチに埋設され、不純物がドーピングされたシリコンからなるゲート電極とを備え、
前記ゲート電極の表面上には、突部が形成されている、半導体装置。 - 前記突部は、前記トレンチの内部から前記トレンチの外方に向けて突出し、その先端が前記トレンチ外に達している、請求項1記載の半導体装置。
- シリコンからなる半導体層にトレンチを形成する工程と、
前記トレンチの内面を含む前記半導体層の表面に、シリコン酸化膜を形成する工程と、
前記シリコン酸化膜上に、不純物がドーピングされたシリコンからなり、前記トレンチを埋め尽くす厚さのドープドシリコン層を形成する工程と、
前記ドープドシリコン層上に、前記ドープドシリコンよりもエッチングレートの低い材料からならエッチング抑制層を積層させる工程と、
エッチバックにより、前記ドープドシリコン層の表面が露出するまで前記エッチング抑制層を除去し、前記ドープドシリコン層の表面上における前記トレンチと対向する位置に前記エッチング抑制層の一部を残留させる工程と、
エッチバックにより、前記エッチング抑制層および前記ドープドシリコン層を除去し、前記トレンチの内部に前記ドープドシリコン層の一部を残存させる工程と含む、半導体装置の製造方法。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2015162990A1 (ja) * | 2014-04-25 | 2015-10-29 | トヨタ自動車株式会社 | 半導体装置の製造方法及び半導体装置 |
JP2019057596A (ja) * | 2017-09-20 | 2019-04-11 | 株式会社東芝 | 半導体装置及びその製造方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06326308A (ja) * | 1992-09-29 | 1994-11-25 | Texas Instr Inc <Ti> | 最小規模化トランジスタの製造方法 |
JPH07135247A (ja) * | 1993-11-10 | 1995-05-23 | Citizen Watch Co Ltd | 半導体装置の製造方法 |
JP2001326273A (ja) * | 2000-05-16 | 2001-11-22 | Denso Corp | 半導体装置の製造方法 |
JP2004063625A (ja) * | 2002-07-26 | 2004-02-26 | Toko Inc | 半導体装置の製造方法 |
-
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06326308A (ja) * | 1992-09-29 | 1994-11-25 | Texas Instr Inc <Ti> | 最小規模化トランジスタの製造方法 |
JPH07135247A (ja) * | 1993-11-10 | 1995-05-23 | Citizen Watch Co Ltd | 半導体装置の製造方法 |
JP2001326273A (ja) * | 2000-05-16 | 2001-11-22 | Denso Corp | 半導体装置の製造方法 |
JP2004063625A (ja) * | 2002-07-26 | 2004-02-26 | Toko Inc | 半導体装置の製造方法 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2015162990A1 (ja) * | 2014-04-25 | 2015-10-29 | トヨタ自動車株式会社 | 半導体装置の製造方法及び半導体装置 |
JP2015211113A (ja) * | 2014-04-25 | 2015-11-24 | トヨタ自動車株式会社 | 半導体装置の製造方法及び半導体装置 |
JP2019057596A (ja) * | 2017-09-20 | 2019-04-11 | 株式会社東芝 | 半導体装置及びその製造方法 |
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