JP5767430B2 - 半導体装置および半導体装置の製造方法 - Google Patents
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Description
図9は、従来のトレンチゲート型VDMOSFETを備える半導体装置の模式的な断面図である。
N-型エピタキシャル層103には、トレンチ106がその表面から掘り下がって形成されている。トレンチ106は、P-型ボディ領域105を貫通し、その最深部がN-型領域104に達している。トレンチ106内には、ゲート絶縁膜107を介して、N型不純物が高濃度にドープされたポリシリコンからなるゲート電極108が埋設されている。
N-型エピタキシャル層103上には、層間絶縁膜111が積層されている。層間絶縁膜111上には、ソース配線112が形成されている。ソース配線112は、接地されている。そして、ソース配線112は、層間絶縁膜111に形成されたコンタクト孔113を介して、N+型ソース領域109およびP+型ソースコンタクト領域110にコンタクト(電気接続)されている。また、ゲート電極108には、層間絶縁膜111に形成されたコンタクト孔(図示せず)を介して、ゲート配線114が電気的に接続されている。
ドレイン電極115に適当な大きさの正電圧を印加しつつ、ゲート電極108の電位を制御することにより、P-型ボディ領域105におけるゲート絶縁膜107との界面近傍にチャネルを形成して、N+型ソース領域109とドレイン電極115との間に電流を流すことができる。
そこで、本発明の目的は、耐圧の向上を図ることができ、トレンチの深さを小さくすることができる構造の半導体装置およびその製造方法を提供することである。
トレンチゲート型VDMOSFETでは、ボディ領域におけるゲート絶縁膜との界面近傍、つまり、ボディ領域におけるトレンチの側面近傍の不純物濃度が低いと、オフ時に、空乏層が側壁に沿って広がりやすく、第1導電型領域とソース領域との間でパンチスルーが発生しやすい。
また、請求項4に記載の発明は、前記半導体層の表層部には、前記ソース領域を貫通して前記ボディ領域に接する前記第2導電型のコンタクト領域が形成されており、前記高濃度領域が、前記コンタクト領域の下方に形成されている、請求項1または2に記載の半導体装置である。
そのため、たとえば、誘導負荷におけるターンオフ時に発生するフライバック電圧により、第1導電型領域、ゲート電極および第1導電型のソース領域からなる縦型MOSFETに大きな逆起電圧が印加されたときには、第1導電型領域から高濃度領域を通過して、コンタクト領域へとアバランシェ電流が流れる。これにより、第1導電型領域、ボディ領域およびソース領域により形成される寄生バイポーラトランジスタがオンになるのを防止することができ、その寄生バイポーラトランジスタがオンすることによる熱破壊(アバランシェ破壊)を防止することができる。その結果、アバランシェ耐量を向上することができる。
図1は、本発明の第1の実施形態に係る半導体装置の構造を模式的に示す断面図である。
半導体装置1は、トレンチゲート型VDMOSFETを有するユニットセルがマトリクス状に配置されたアレイ構造を有している。
エピタキシャル層3上には、層間絶縁膜13が積層されている。層間絶縁膜13上には、ソース配線14が形成されている。ソース配線14は、接地されている。そして、ソース配線14は、層間絶縁膜13に形成されたコンタクト孔15を介して、ソース領域9およびソースコンタクト領域10にコンタクト(電気接続)されている。また、ゲート電極8には、層間絶縁膜13に形成されたコンタクト孔(図示せず)を介して、ゲート配線16が電気的に接続されている。
ドレイン電極17に適当な大きさの正電圧を印加しつつ、ゲート電極8の電位を制御することにより、ボディ領域5におけるゲート絶縁膜7との界面近傍にチャネルを形成して、ソース領域9とドレイン電極17との間に電流を流すことができる。
そして、ボディ領域5には、トレンチ6に対してゲート幅と直交する方向に対向する位置に、その周囲のP型不純物濃度よりも高いP型不純物濃度を有する高濃度領域11が形成されている。この高濃度領域11が形成されていることにより、空乏層がソース領域9に向かって延びるのを抑制することができる。その結果、トレンチ6の深さを小さくすることができる。トレンチ6の深さを小さくすることにより、トレンチ6の上端付近および下端付近に大きなストレスが作用するのを防止でき、ストレスに起因する結晶欠陥の発生を防止することができる。
図2A〜図2Lは、半導体装置1の製造方法を工程順に示す模式的な断面図である。
その後、図2Cに示すように、P型不純物(たとえば、ボロン)のイオンが、トレンチ6内に向けてゲート幅と直交する両側から斜めに注入される(第1注入工程)。すなわち、エピタキシャル層3の内部に、犠牲酸化膜23のゲート幅と直交する方向に対向する両側面を介して、P型不純物のイオンが斜め注入される。たとえば、トレンチ6のゲート幅と直交する方向の幅が0.5μmであり、トレンチ6の深さが1.0μmであり、ハードマスク22の厚さが0.5μmである場合、ハードマスク22の表面と直交する方向に対して18°以上の傾斜角度(注入角度)で斜め注入を行なうことにより、犠牲酸化膜23のゲート幅と直交する方向に対向する両側面のみを介して、P型不純物のイオンをエピタキシャル層3の内部(高濃度領域11を形成すべき部分)に良好に注入することができる。高濃度領域11の上端部は、ソース領域9とソースコンタクト領域10との境界部の近傍に配置され、その下端部は、N-型領域4の近傍に配置されている。このときのドーズ量は、たとえば、1011〜1013/cm2である。
N型不純物のイオンの斜め注入が行なわれた後、図2Eに示すように、ハードマスク22が除去される。さらに、犠牲酸化膜21,23が除去される。これにより、エピタキシャル層3の表面が露出する。
次いで、CVD法により、酸化膜24上に、N型不純物が高濃度にドーピングされたポリシリコンの堆積層が形成される。トレンチ6内は、ポリシリコンの堆積層により埋め尽くされる。そして、エッチングによって、ポリシリコンの堆積層のトレンチ6外に存在する部分が除去される。これにより、図2Gに示すように、トレンチ6に埋設されたゲート電極8が得られる(ゲート電極埋設工程)。
次いで、ドライブイン拡散処理が行なわれる。このドライブイン拡散処理により、先の工程でエピタキシャル層3に注入されたN型不純物およびP型不純物のイオンが拡散し、図2Iに示すように、エピタキシャル層3に、ボディ領域5、高濃度領域11およびチャネルインプラ領域12が形成される(ボディ領域および高濃度領域を形成する工程)。
さらに、図2Kに示すように、酸化膜24上に、ソースコンタクト領域10を形成すべき部分と対向する部分に開口を有するマスク26が形成される。そして、マスク26の開口を介して、エピタキシャル層3の表層部に、P型不純物のイオンが注入される(第4注入工程)。このイオン注入後、マスク26は除去される。
以上の工程を経た後、酸化膜24のトレンチ6外に存在する部分が除去され、トレンチ6の内面上のみに酸化膜24が残されることにより、ゲート絶縁膜7が得られる(ゲート絶縁膜形成工程)。その後、CVD法により、エピタキシャル層3上に層間絶縁膜13が形成される。そして、エッチングにより、層間絶縁膜13にコンタクト孔15などが形成された後、ソース配線14、ゲート配線16およびドレイン電極17が形成されることにより、図1に示す半導体装置1が得られる。
図3の半導体装置31では、高濃度領域11は、トレンチ6のゲート幅と直交する方向に対向する1対の側面30に隣接して形成されている。具体的には、高濃度領域11は、ソース領域9の下方において、ゲート幅と直交する方向におけるソース領域9の中央よりもトレンチ6側に形成されている。
図4A〜図4Kは、半導体装置31の製造方法を工程順に示す模式的な断面図である。
次に、図4Bに示すように、図2Bと同様の工程により、トレンチ6の内面に、SiO2からなる犠牲酸化膜23が形成される。
その後、図4Eに示すように、熱酸化処理によって、トレンチ6の内面を含むエピタキシャル層3の表面の全域に、SiO2からなる酸化膜24が形成される。
次いで、CVD法により、酸化膜24上に、N型不純物が高濃度にドーピングされたポリシリコンの堆積層が形成される。トレンチ6内は、ポリシリコンの堆積層により埋め尽くされる。そして、エッチングによって、ポリシリコンの堆積層のトレンチ6外に存在する部分が除去される。これにより、図4Fに示すように、トレンチ6に埋設されたゲート電極8が得られる(ゲート電極埋設工程)。
次いで、ドライブイン拡散処理が行なわれる。このドライブイン拡散処理により、先の工程でエピタキシャル層3に注入されたP型不純物のイオンが拡散する。これにより、図4Hに示すように、エピタキシャル層3に、ボディ領域5および高濃度領域11が形成される(ボディ領域および高濃度領域を形成する工程)。
さらに、図4Jに示すように、酸化膜24上に、ソースコンタクト領域10を形成すべき部分と対向する部分に開口を有するマスク26が形成される。そして、マスク26の開口を介して、エピタキシャル層3の表層部に、P型不純物のイオンが注入される(第4注入工程)。このイオン注入後、マスク26は除去される。
以上の工程を経た後、酸化膜24のトレンチ6外に存在する部分が除去され、トレンチ6の内面上のみに酸化膜24が残されることにより、ゲート絶縁膜7が得られる(ゲート絶縁膜形成工程)。その後、CVD法により、エピタキシャル層3上に層間絶縁膜13が形成される。そして、エッチングにより、層間絶縁膜13にコンタクト孔15などが形成された後、ソース配線14、ゲート配線16およびドレイン電極17が形成されることにより、図3に示す半導体装置31が得られる。
そのため、図4Hで示されるドライブイン拡散処理時や、この処理以降の熱処理工程(たとえば、図4Kに示すアニール処理工程など)時に、側面30や側面30と隣接する部分に含有されるP型不純物が酸化膜24中に吸い出されても、側面30近傍のP型不純物濃度を、少なくともその周囲(高濃度領域11を除く。)のP型不純物濃度と同じ程度に留めることができる。また、それとともに、側面30と隣接する部分に高濃度領域11を形成することができる。その結果、N-型領域4とソース領域9との間でのパンチスルーの発生を抑制することができる半導体装置を提供することができる。
図5の半導体装置41では、トレンチ6と高濃度領域11との間にチャネルインプラ領域12が形成されておらず、高濃度領域11は、第1の実施形態と同様に、その上端部が、ソース領域9とソースコンタクト領域10との境界部の近傍に配置され、その下端部が、N-型領域4の近傍に配置されている。これにより、高濃度領域11は、ゲート幅と直交する方向におけるトレンチ6から遠い側の約半分が、ソースコンタクト領域10の下方に配置されている。
そのため、たとえば、誘導負荷におけるターンオフ時に発生するフライバック電圧により、N-型領域4、ゲート電極8およびN+型のソース領域9からなるトレンチゲート型VDMOSFETに大きな逆起電圧が印加されたときには、N-型領域4から高濃度領域11を通過して、ソースコンタクト領域10へとアバランシェ電流が流れる。これにより、N-型領域4、ボディ領域5およびソース領域9により形成される寄生バイポーラトランジスタがオンになるのを防止することができ、その寄生バイポーラトランジスタがオンすることによる熱破壊(アバランシェ破壊)を防止することができる。その結果、アバランシェ耐量を向上することができる。
まず、図6Aに示すように、図2Aと同様の工程により、N+型基板2上に、エピタキシャル層3が形成され、さらに、エピタキシャル層3がエッチングされることにより、トレンチ6が形成される(トレンチ形成工程)。
次に、図6Bに示すように、図2Bと同様の工程により、トレンチ6の内面に、SiO2からなる犠牲酸化膜23が形成される。
その後は、図2Dに示される、エピタキシャル層3の内部へのN型不純物イオンの注入が行なわれずに、図6D〜図6Kに示すように、図2E〜図2Lと同様の工程が行なわれることにより、図5に示す半導体装置41が得られる。なお、上記の工程において、ソースコンタクト領域10の下方に高濃度領域11を形成するには、図6Cで示される工程において、たとえば、トレンチ6のゲート幅と直交する方向の幅が0.5μmであり、トレンチ6の深さが1.0μmであり、ハードマスク22の厚さが0.5μmである場合、ハードマスク22の表面と直交する方向に対して18°以上の傾斜角度(注入角度)で、P型不純物を斜め注入すればよい。
また、第3の実施形態における高濃度領域11は、たとえば、図7に示されるように、そのゲート幅と直交する方向における幅が幅広に形成されていてもよい。具体的には、ソースコンタクト領域10の同方向における幅とほぼ同じ幅で形成されていてもよい。そして、高濃度領域11は、その一部がソースコンタクト領域10の下方に配置されていてもよいし、図7に示されるように、その全部がソースコンタクト領域10の下方に配置されていてもよい。
3 エピタキシャル層
4 N-型領域
5 ボディ領域
6 トレンチ
7 ゲート絶縁膜
8 ゲート電極
9 ソース領域
10 ソースコンタクト領域
11 高濃度領域
12 チャネルインプラ領域
30 側面
31 半導体装置
41 半導体装置
51 半導体装置
Claims (5)
- 半導体層と、
前記半導体層の基層部に形成された第1導電型の第1導電型領域と、
前記半導体層に形成され、前記第1導電型領域に接する第2導電型のボディ領域と、
前記半導体層を表面から掘り下げて形成され、前記ボディ領域を貫通し、最深部が前記第1導電型領域に達するトレンチであって、深くなるにつれて幅が狭まるテーパ状に形成されたトレンチと、
前記トレンチの底面および側面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記トレンチに埋設されたゲート電極と、
前記半導体層の表層部において、前記トレンチに対してゲート幅と直交する方向の側方に形成され、前記ボディ領域に接する前記第1導電型のソース領域と、
前記ボディ領域において、前記トレンチに対してゲート幅と直交する方向に対向する位置に、前記トレンチの側面に沿って前記半導体層の表面に垂直な方向に対して傾斜する方向に延びるように、前記トレンチの外部に形成され、その周囲よりも高い第2導電型不純物濃度を有する前記第2導電型の高濃度領域とを備える、半導体装置。 - 前記ボディ領域において、前記トレンチと前記高濃度領域との間に、前記トレンチの側面に沿って前記半導体層の表面に垂直な方向に対して傾斜する方向に延びるように形成され、第1導電型不純物を含有するチャネルインプラ領域を備える、請求項1に記載の半導体装置。
- 前記高濃度領域が、前記トレンチの側面に隣接して形成されている、請求項1に記載の半導体装置。
- 前記半導体層の表層部には、前記ソース領域を貫通して前記ボディ領域に接する前記第2導電型のコンタクト領域が形成されており、
前記高濃度領域が、前記コンタクト領域の下方に形成されている、請求項1または2に記載の半導体装置。 - 第1導電型の半導体層を表面から掘り下げることにより、深くなるにつれて幅が狭まるテーパ状にトレンチを形成するトレンチ形成工程と、
前記半導体層の表面に対して傾斜する注入角度で、前記トレンチの側面から前記半導体層の内部に、第2導電型の不純物を注入する第1注入工程と、
前記半導体層の表面から前記半導体層の内部に、前記第2導電型の不純物を注入する第2注入工程と、
前記半導体層を熱処理して、前記第1注入工程および前記第2注入工程で注入された不純物を拡散させることにより、前記第2導電型のボディ領域を前記トレンチの側方に形成するとともに、このボディ領域における、前記トレンチに対して前記トレンチの幅方向に対向する位置に、その周囲よりも高い第2導電型不純物濃度を有する前記第2導電型の高濃度領域を、前記トレンチの側面に沿って前記半導体層の表面に垂直な方向に対して傾斜する方向に延びるように、前記トレンチの外部に形成する工程と、
前記ボディ領域に接する第1導電型のソース領域を形成するために、前記半導体層の表面から前記トレンチの周囲に、第1導電型の不純物を注入する第3注入工程と、
前記ソース領域を貫通して前記ボディ領域に接する前記第2導電型のコンタクト領域を形成するために、前記半導体層の表面から前記ソース領域に、前記第2導電型の不純物を注入する第4注入工程と、
前記トレンチの底面および側面上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記トレンチにゲート電極を埋設する工程と
を含む、半導体装置の製造方法。
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