JP2008130983A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】ツェナーダイオードの形成を埋込電極の形成とは別個に行うと、拡散工程数の増加、ひいては製造コストの増大につながってしまう。
【解決手段】半導体装置１は、半導体基板１０内に埋め込まれ、電界効果トランジスタを構成する埋込ゲート電極１０４と、半導体基板１０上に設けられ、埋込ゲート電極１０４に接続された引出電極１０５と、半導体基板１０上に設けられたツェナーダイオード１０６と、を備えている。埋込ゲート電極１０４は、第１導電型の第１の不純物がドープされた第１導電型の第１のポリシリコンからなる。引出電極１０５は、第１の不純物とは異なる、第１導電型の第２の不純物がドープされた第１導電型の第２のポリシリコンからなる。また、ツェナーダイオード１０６の第１領域１０６ａは、第２の不純物がドープされた第１導電型の第３のポリシリコンからなる。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関する。
トレンチゲート型ＭＯＳＦＥＴ構造を採用しているトランジスタは、セルシュリンクが容易であり、低いオン抵抗性能を示す。その一方で、かかるトランジスタにおいては、半導体基板のトレンチ内に埋め込まれている埋込ゲート電極（主にポリシリコンからなる）を表面に引き出し、半導体基板上の非埋込ゲート電極に接続するために、セルの最外周部分に引出電極を形成する必要がある。
特許文献１には、上記トランジスタを備える半導体装置の製造方法が記載されている。図６〜図１０を参照しつつ、同文献に記載の製造方法を説明する。まず、シリコン基板上に形成した窒化膜２０１をマスクとしてパターニングを行い、フィールド酸化膜２０２を形成する。これにより、ツェナーダイオードおよびゲート電極の基礎を作る（図６（ａ））。その後、フォトレジスト（以下、ＰＲ）マスク２０３を用いてエッチングを行い、トレンチ２０４を形成する（図６（ｂ））。続いて、ゲート絶縁膜２０５を形成する（図６（ｃ））。
次に、トレンチ２０４を埋め込むように、ノンドープポリシリコン２０６を成長させる（図７（ａ））。続いて、ＰＲマスク２０７でツェナーダイオードが形成される部分を覆った状態で高濃度リン拡散を行い、ノンドープポリシリコン２０６を高濃度（１×１０２０ｃｍ−２程度）ポリシリコン２０８とする（図７（ｂ））。その後、ＰＲマスク２０９を用い、引出電極となる部分およびツェナーダイオードとなる部分を除いて、ポリシリコン２０６，２０８を除去する。これにより、トレンチゲート２２１および引出電極２２２が形成される（図７（ｃ））。
次に、ＰＲマスク２１０を用いて、ツェナーダイオードが形成される部分のノンドープポリシリコン２０６に、ボロン（５０〜１５０ｋｅＶで１×１０１４ｃｍ−２程度）を注入する。さらに、１０００〜１１００℃で２０〜６０分程度の押込みを行うことにより、Ｐ型ポリシリコン２１１が形成される（図８（ａ））。続いて、ＰＲマスク２１２を用いて、Ｐ型ポリシリコン２１１の一部に、ヒ素（３０〜７０ｋｅＶで１×１０１６ｃｍ−２程度）を注入する。さらに、９００〜１０００℃で２０〜６０分程度の押込を行うことにより、Ｎ型ポリシリコン２１３が形成される（図８（ｂ））。これにより、ツェナーダイオード２１４が得られる。
次に、ボロン（１００〜２００ｋｅＶで１×１０１２〜１×１０１４ｃｍ−２）を注入することにより、セル部分にＰベース層２１５を形成する（図８（ｃ））。続いて、ヒ素（３０〜７０ｋｅＶで１×１０１５〜１×１０１６ｃｍ−２）を注入することにより、Ｎ＋ソース層２１７を形成する（図９（ａ））。その後、ボロン（３０〜７０ｋｅＶで１×１０１４〜１×１０１６ｃｍ−２）を注入することにより、Ｐ＋バックゲート２１９を形成する（図９（ｂ））。さらに、押込（Ｐベース層２１５は９５０〜１１００℃で５〜１２０分程度、Ｎ＋ソース層２１７は８５０〜１０００℃で３０〜６０分程度）を行う。これにより、セル部分の拡散層が形成される。なお、工程順序は、拡散条件により変化する場合がある。ここでは、Ｐベース層２１５を全面注入により形成するとともに、Ｎ＋ソース層２１７およびＰ＋バックゲート２１９をそれぞれＰＲマスク２１６およびＰＲマスク２１８を用いた注入により形成する例を挙げた。
次に、層間絶縁膜２２０を形成し、トレンチゲート２２１、ツェナーダイオード２１４および引出電極２２２を保護する（図１０（ａ））。その後、ソース電極２２３およびゲート電極２２４を形成する（図１０（ｂ））。以上により、トレンチゲート型ＭＯＳＦＥＴおよびツェナーダイオードを備える半導体装置が得られる。
図１１は、図１０（ｂ）の半導体装置におけるツェナーダイオードの動作を説明するための断面図である。ツェナーダイオード２１４の両極にそれぞれソース電極２２３およびゲート電極２２４が接続されることにより、ソース−ゲート間に一定の電圧が印加されると、ツェナーダイオード２１４が動作し、ソース−ゲート間が通電される。このときの電流経路を矢印３０１で示している。ツェナーダイオード２１４の動作電圧をゲート絶縁膜３０２の破壊電圧より低く設定することにより、ゲート絶縁膜３０２の過電圧破壊を防止できる。
なお、本発明に関連する先行技術文献としては、特許文献１の他に、特許文献２，３が挙げられる。
特開平１０−１２８７７号公報 特開２０００−９１３４４号公報 特開２００３−２６４２８９号公報
上述した従来の製造方法におけるツェナーダイオードを形成に際しては、図７（ｂ）に示したように、ポリシリコンの高濃度部分と低濃度部分とを分けるためにフォトリソグラフィー工程によって拡散部分と非拡散部分とを分割する必要がある。このため、ポリシリコンの高濃度リン拡散すなわち高濃度ポリシリコン２０８の形成に、フォトリソグラフィー工程が必要となる。
また、ツェナーダイオードが形成される部分を低濃度で維持するため、初期から高濃度ポリシリコンを成長させることができず、ノンドープポリシリコンの成長後、拡散による高濃度化を行う必要がある。
さらに、図７（ａ）に示したように、ポリシリコンの成長条件（厚さ等）は、トレンチゲートの埋込性等を考慮して設定される。すなわち、ポリシリコンの成長条件は、埋込ゲート電極の形成に最適化されており、必ずしもツェナーダイオードの形成に最適化されていない。そのため、動作電圧やツェナーダイオードの動作抵抗に設計上の制約があり、条件によってはツェナーダイオードの作成が困難な場合がある。このように、ポリシリコンの成長がトレンチゲートの埋込条件に拘束されると、ツェナーダイオード形成の設計自由度が抑えられてしまう。
これらの問題を回避するためには、ツェナーダイオードの形成を埋込電極の形成とは別個に行う必要がある。しかしながら、このことは、拡散工程数の増加、ひいては製造コストの増大につながってしまう。
本発明による半導体装置は、半導体基板内に埋め込まれ、電界効果トランジスタを構成する埋込ゲート電極と、上記半導体基板上に設けられ、上記埋込ゲート電極に接続された引出電極と、上記半導体基板上に設けられ、第１導電型の第１領域、および上記第１領域に隣接する第２導電型の第２領域を有するツェナーダイオードと、を備え、上記埋込ゲート電極は、上記第１導電型の第１の不純物がドープされた上記第１導電型の第１のポリシリコンからなり、上記引出電極は、上記第１の不純物とは異なる、上記第１導電型の第２の不純物がドープされた上記第１導電型の第２のポリシリコンからなり、上記ツェナーダイオードの上記第１領域は、上記第２の不純物がドープされた上記第１導電型の第３のポリシリコンからなることを特徴とする。
この半導体装置においては、埋込ゲート電極が第１の不純物がドープされた第１のポリシリコンからなる一方で、引出電極が第２の不純物がドープされた第２のポリシリコンからなっている。すなわち、これらの埋込ゲート電極および引出電極は、別々に形成されたものである。これに対して、引出電極を構成する第２のポリシリコン、およびツェナーダイオードの第１領域を構成する第３のポリシリコンには、共通の不純物（第２の不純物）がドープされている。したがって、この半導体装置の製造においては、これらの引出電極およびツェナーダイオードの第１領域を同時に形成することが可能である。これにより、拡散工程数の増加を抑えつつ、ツェナーダイオードの設計自由度を高めることができる。
また、本発明による半導体装置の製造方法は、半導体基板内に埋め込まれるように、第１導電型の第１のポリシリコンからなり、電界効果トランジスタを構成する埋込ゲート電極を形成する工程と、上記半導体基板上に、上記埋込ゲート電極に接続されるように、上記第１導電型の第２のポリシリコンからなる引出電極を形成する工程と、上記半導体基板上に、上記第１導電型の第３のポリシリコンからなる第１領域、および上記第１領域に隣接するとともに第２導電型の第４のポリシリコンからなる第２領域を有するツェナーダイオードを形成する工程と、を含み、上記埋込ゲート電極を形成する工程は、上記引出電極を形成する工程および上記ツェナーダイオードを形成する工程の何れとも別の工程として実行されることを特徴とする。
この製造方法においては、埋込ゲート電極および引出電極を別々に形成している。また、埋込ゲート電極は、ツェナーダイオードとも別個に形成される。したがって、引出電極およびツェナーダイオードの第１領域を同時に形成することが可能である。これにより、拡散工程数の増加を抑えつつ、ツェナーダイオードの設計自由度を高めることができる。
本発明によれば、拡散工程数の増加を抑えつつ、ツェナーダイオードの設計自由度を高めることが可能な半導体装置およびその製造方法が実現される。
以下、図面を参照しつつ、本発明による半導体装置およびその製造方法の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
図１（ａ）および図１（ｂ）は、それぞれ本発明による半導体装置の一実施形態を示す断面図および平面図である。図１（ａ）は、図１（ｂ）中の破線に沿った断面を示している。半導体装置１は、半導体基板１０内に埋め込まれ、電界効果トランジスタ（縦型ＭＯＳＦＥＴ）を構成する埋込ゲート電極１０４と、半導体基板１０上に設けられ、埋込ゲート電極１０４に接続された引出電極１０５と、半導体基板１０上に設けられ、第１導電型の第１領域１０６ａ、および第１領域１０６ａに隣接する第２導電型の第２領域１０６ｂを有するツェナーダイオード１０６と、を備えている。半導体基板１０は、ｎ＋型シリコン基板１１１、およびその上に形成されたｎ型エピ層１１３によって構成されている。半導体基板１０には、フィールド酸化膜１０８が形成されている。また、半導体基板１０の裏面上には、ドレイン電極１１０が形成されている。
埋込ゲート電極１０４は、第１導電型の第１の不純物がドープされた第１導電型の第１のポリシリコンからなる。引出電極１０５は、第１の不純物とは異なる、第１導電型の第２の不純物がドープされた第１導電型の第２のポリシリコンからなる。また、ツェナーダイオード１０６の第１領域１０６ａは、第２の不純物がドープされた第１導電型の第３のポリシリコンからなる。これらの第２および第３のポリシリコンの厚みは、互いに略等しい。本実施形態において第１導電型および第２導電型は、それぞれｎ型およびｐ型である。また、第１および第２の不純物は、それぞれリンおよびヒ素である。
ツェナーダイオード１０６の第２領域１０６ｂは、第２導電型の第３の不純物がドープされた第２導電型の第４のポリシリコンからなる。上述の第２のポリシリコンには、第２および第３の不純物の双方がドープされている。本実施形態において第３の不純物は、ボロンである。
半導体基板１０上には、引出電極１０５に接続された非埋込ゲート電極１０３が設けられている。この非埋込ゲート電極１０３は、引出電極１０５を介して埋込ゲート電極１０４と電気的に接続されている。非埋込ゲート電極１０３は、引出電極１０５とツェナーダイオード１０６の第１領域１０６ａとの双方に接続されている。
半導体基板１０中には、ｐ型ベース層１１４、ｐ＋型バックゲート１１５、およびｎ＋型ソース層１１６（ソース領域）が形成されている。バックゲート１１５およびｎ＋型ソース層１１６は、埋込ゲート電極１０４と共に縦型ＭＯＳＦＥＴを構成している。ソース層１１６は、ゲート絶縁膜１０７を挟んで埋込ゲート電極１０４に隣接している。ソース層１１６には、上記第２の不純物がドープされている。このソース層１１６は、半導体基板１０上に設けられたソース電極１０２に接続されている。ソース電極１０２は、ツェナーダイオード１０６の第１領域１０６ａにも接続されている。すなわち、ツェナーダイオード１０６の両極にそれぞれ、ソース電極１０２および非埋込ゲート電極１０３が接続されている。
図２および図３を参照しつつ、本発明による半導体装置の製造方法の一実施形態として、半導体装置１の製造方法の一例を説明する。この製造方法は、概括すると、半導体基板１０内に埋め込まれるように、埋込ゲート電極１０４を形成する工程と、半導体基板１０上に、埋込ゲート電極１０４に接続されるように、引出電極１０５を形成する工程と、半導体基板１０上に、ツェナーダイオード１０６を形成する工程と、を含む。ここで、埋込ゲート電極１０４を形成する工程は、引出電極１０５を形成する工程およびツェナーダイオード１０６を形成する工程の何れとも別の工程として実行されることを特徴とする。
より詳細には、まず、半導体基板１０に、フィールド酸化膜１０８、トレンチおよびゲート絶縁膜１０７を形成する。その後、半導体基板１０の全面にポリシリコン１０４ａを成長させ、高濃度リン拡散を行う（図２（ａ））。ここでは、図７（ｂ）で説明した従来技術とは異なり、ＰＲマスクを用いることなく、全面に高濃度リン拡散を行っている。なお、高濃度リン拡散の代わりに、初めから高濃度ポリシリコンを成長させてもよい。
次に、ポリシリコン１０４ａに対して、ＰＲを用いることなく全面エッチバックを行うことにより、トレンチの外のポリシリコン１０４ａを除去する。これにより、トレンチ内に埋込ゲート電極１０４が形成される（図２（ｂ））。続いて、半導体基板１０上にポリシリコン１０５ａを成長させる（図２（ｃ））。このポリシリコン１０５ａは、低濃度もしくはノンドープのポリシリコンとする。
次に、ＰＲマスク４０５を用い、引出電極が形成される部分とツェナーダイオードが形成される部分とを除き、ポリシリコン１０５ａを除去する（図３（ａ））。このように、埋込ゲート電極１０４は、引出電極およびツェナーダイオードの何れとも別々に形成される。引出電極部分およびツェナーダイオード部分は、低濃度もしくはノンドープで維持されているので、ツェナーダイオードの形成は容易である。また、ポリシリコン１０５ａの形成条件をツェナーダイオード形成に最適化できる。このため、設計の自由度が上がり、セル部分の拡散層と共通の工程で、ツェナーダイオードの形成、および引出電極部分のポリシリコンの低抵抗化が可能となる。
実際、図３（ｂ）においては、ツェナーダイオード部分へのボロン注入とベース層部分へのボロン注入を共通化し、ツェナーダイオードの第２領域とｐ型ベース層１１４とを同時に形成している。また、続く図４（ａ）においては、ツェナーダイオード部分へのヒ素注入とソース層部分へのヒ素注入を共通化し、ツェナーダイオード１０６の第１領域とｎ＋型ソース層１１６とを同時に形成している。ここでは、Ｐ層を全面注入により形成するとともに、N層をＰＲマスク４１１を用いて形成する例を示した。
引出電極部分のポリシリコン１０５ａは、ボロン注入時にＰ型化しその後のヒ素注入によりＮ型化する。これにより、引出電極１０５が形成される。その後、ｐ＋型バックゲート１１５、層間絶縁膜１０１、ソース電極１０２、および非埋込ゲート電極１０３を形成する（図４（ｂ））。以上により、図１（ａ）および図１（ｂ）に示した半導体装置１が得られる。
図５は、半導体装置１におけるツェナーダイオード１０６の動作を説明するための断面図である。ゲート電極１０３とソース電極１０２との間にダイオードの動作電圧以上の電圧が印加された場合、ツェナーダイオード１０６に電流が流れる。このときの電流経路を矢印５０３で示している。ツェナーダイオード１０６の動作電圧をゲート絶縁膜１０７の破壊電圧以下とすることにより、ゲート絶縁膜１０７の過電圧破壊を防止し、それによりゲート絶縁膜１０７を保護することができる。
ツェナーダイオード１０６の動作特性は、ポリシリコンの成長条件、ならびにツェナーダイオード１０６の拡散種および濃度によって変動する。よって、ツェナーダイオード１０６の形成に際しては、ゲート絶縁膜１０７の破壊耐圧に対して最適の動作性能を確保する必要がある。ゲート絶縁膜が熱酸化膜である場合、その破壊耐圧は、厚さ２０〜５０ｎｍで２０Ｖ〜４０Ｖ程度である。ツェナーダイオードの動作電圧は、上記破壊耐圧以下で、且つデバイス動作時のゲート印加電圧以上である必要がある。
また、埋込ゲート電極１０４と非埋込ゲート電極１０３との間の電気的接続は、引出電極１０５によって行われる。これにより、トレンチゲートの微細化が進んでもトレンチゲートからのゲート電極の引き出しが容易に行える。本実施形態においては、図２（ａ）〜図２（ｃ）に示したように、埋込ゲート電極１０４の形成に用いたポリシリコン１０４ａ（第１ポリシリコン）をエッチバックにより半導体基板１０の表面から除去した後、引出電極１０５およびツェナーダイオード１０６用のポリシリコン１０５ａ（第２ポリシリコン）を成長させている。そのため、第１ポリシリコンとして高濃度ポリシリコンを成長させることができるとともに、第２ポリシリコンを引出電極１０５およびツェナーダイオード１０６に最適な条件で成長させることができる。
また、トレンチゲートからのゲート電極の引き出しをポリシリコンで行うため、上述した従来技術と同様にしてゲート電極を引き出すことが可能である。その一方で、従来技術とは異なり、埋込ゲート電極を構成するポリシリコンと引出電極を構成するポリシリコンとは、拡散種が相違する（前者はリン、後者はヒ素）ので、識別が容易である。
第１ポリシリコンの全面エッチバックの後で第２ポリシリコンを形成するので、埋込ゲート電極用のポリシリコンとツェナーダイオード用のポリシリコンとを、フォトリソグラフィー技術を用いずに別個に形成できる。これにより、埋込ゲート電極を高濃度リンドープポリシリコンによって形成でき、ポリシリコンへの高濃度リン拡散のためのフォトリソグラフィー工程の省略、およびゲート抵抗の低減を図れる。また、埋込ゲート電極用のポリシリコンの拡散に高濃度のリンを用いるとともに、引出電極およびツェナーダイオード用のポリシリコンの拡散には、拡散層と同様にボロンおよびヒ素を用いることができる。これにより、拡散工程数の削減を図れる。
ツェナーダイオード用のポリシリコンを埋込ゲート電極用のポリシリコンと別個に形成するので、前者のポリシリコンの形成条件をツェナーダイオード形成に最適化することができる。これにより、ツェナーダイオード形成を簡略化することができる。例えば、ツェナーダイオードの拡散工程をセル部分の拡散工程と共通化することにより、拡散工程数の削減を図れる。
本実施形態によれば、引出電極１０５の不純物濃度を従来技術よりも少なくできるため、抵抗値を増加させることができる。ツェナーダイオード１０６の第１領域１０６ａに接続された非埋込ゲート電極１０３に対して外部から過電圧が印加された場合、抵抗値を増加させた引出電極１０５により過電圧を吸収できるため、さらにゲート絶縁膜１０７の絶縁破壊が防止できる。また、個々の縦型ＭＯＳＦＥＴを構成する埋込ゲート電極１０４は、非埋込ゲート電極１０３とは別に不純物拡散できるため、セル部のゲート抵抗を低抵抗化でき、電気的特性を向上できる。
以上説明したように、本実施形態においては、埋込ゲート電極１０４および引出電極１０５を別々に形成している。また、埋込ゲート電極１０４は、ツェナーダイオード１０６とも別個に形成される。したがって、引出電極１０５およびツェナーダイオード１０６を同時に形成することが可能である。これにより、拡散工程数の増加を抑えつつ、ツェナーダイオードの設計自由度を高めることが可能な半導体装置およびその製造方法が実現されている。
本発明による半導体装置およびその製造方法は、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、上記実施形態においては埋込ゲート電極１０４の形成にリンを用いる例を示したが、ヒ素を用いてもよい。
（ａ）および（ｂ）は、それぞれ本発明による半導体装置の一実施形態を示す断面図および平面図である。 （ａ）〜（ｃ）は、本発明による半導体装置の製造方法の一実施形態を示す工程図である。 （ａ）および（ｂ）は、本発明による半導体装置の製造方法の一実施形態を示す工程図である。 （ａ）および（ｂ）は、本発明による半導体装置の製造方法の一実施形態を示す工程図である。 図１（ａ）および図１（ｂ）の半導体装置におけるツェナーダイオードの動作を説明するための断面図である。 （ａ）〜（ｃ）は、従来の半導体装置の製造方法を示す工程図である。 （ａ）〜（ｃ）は、従来の半導体装置の製造方法を示す工程図である。 （ａ）〜（ｃ）は、従来の半導体装置の製造方法を示す工程図である。 （ａ）および（ｂ）は、従来の半導体装置の製造方法を示す工程図である。 （ａ）および（ｂ）は、従来の半導体装置の製造方法を示す工程図である。 従来の半導体装置におけるツェナーダイオードの動作を説明するための断面図である。
符号の説明
１ 半導体装置
１０ 半導体基板
１０１ 層間絶縁膜
１０２ ソース電極
１０３ 非埋込ゲート電極
１０４ 埋込ゲート電極
１０４ａ ポリシリコン
１０５ 引出電極
１０５ａ ポリシリコン
１０６ ツェナーダイオード
１０６ａ 第１領域
１０６ｂ 第２領域
１０７ ゲート絶縁膜
１０８ フィールド酸化膜
１１０ ドレイン電極
１１１ ｎ＋型シリコン基板
１１３ ｎ型エピ層
１１４ ｐ型ベース層
１１５ ｐ＋型バックゲート
１１６ ｎ＋型ソース層

Claims (17)

  1. 半導体基板内に埋め込まれ、電界効果トランジスタを構成する埋込ゲート電極と、
    前記半導体基板上に設けられ、前記埋込ゲート電極に接続された引出電極と、
    前記半導体基板上に設けられ、第１導電型の第１領域、および前記第１領域に隣接する第２導電型の第２領域を有するツェナーダイオードと、を備え、
    前記埋込ゲート電極は、前記第１導電型の第１の不純物がドープされた前記第１導電型の第１のポリシリコンからなり、
    前記引出電極は、前記第１の不純物とは異なる、前記第１導電型の第２の不純物がドープされた前記第１導電型の第２のポリシリコンからなり、
    前記ツェナーダイオードの前記第１領域は、前記第２の不純物がドープされた前記第１導電型の第３のポリシリコンからなることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第２および第３のポリシリコンの厚みは、互いに略等しい半導体装置。
  3. 請求項１または２に記載の半導体装置において、
    前記ツェナーダイオードの前記第２領域は、前記第２導電型の第３の不純物がドープされた前記第２導電型の第４のポリシリコンからなり、
    前記第２のポリシリコンには、前記第２および第３の不純物の双方がドープされている半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記第３の不純物は、ボロンである半導体装置。
  5. 請求項１乃至４いずれかに記載の半導体装置において、
    前記半導体基板上に設けられ、前記引出電極に接続された非埋込ゲート電極を備える半導体装置。
  6. 請求項５に記載の半導体装置において、
    前記非埋込ゲート電極は、前記引出電極と前記ツェナーダイオードの前記第１領域との双方に接続されている半導体装置。
  7. 請求項１乃至６いずれかに記載の半導体装置において、
    前記半導体基板中に設けられ、前記埋込ゲート電極と共に前記電界効果トランジスタを構成するソース領域を備え、
    前記ソース領域には、前記第２の不純物がドープされている半導体装置。
  8. 請求項１乃至７いずれかに記載の半導体装置において、
    前記第１の不純物は、リンであり、
    前記第２の不純物は、ヒ素である半導体装置。
  9. 半導体基板内に埋め込まれるように、第１導電型の第１のポリシリコンからなり、電界効果トランジスタを構成する埋込ゲート電極を形成する工程と、
    前記半導体基板上に、前記埋込ゲート電極に接続されるように、前記第１導電型の第２のポリシリコンからなる引出電極を形成する工程と、
    前記半導体基板上に、前記第１導電型の第３のポリシリコンからなる第１領域、および前記第１領域に隣接するとともに第２導電型の第４のポリシリコンからなる第２領域を有するツェナーダイオードを形成する工程と、を含み、
    前記埋込ゲート電極を形成する工程は、前記引出電極を形成する工程および前記ツェナーダイオードを形成する工程の何れとも別の工程として実行されることを特徴とする半導体装置の製造方法。
  10. 請求項９に記載の半導体装置の製造方法において、
    前記埋込ゲート電極を形成する工程は、前記引出電極を形成する工程および前記ツェナーダイオードを形成する工程の何れよりも先に実行される半導体装置の製造方法。
  11. 請求項９または１０に記載の半導体装置の製造方法において、
    前記引出電極を形成する工程と前記ツェナーダイオードを形成する工程とは、同時に実行される半導体装置の製造方法。
  12. 請求項９乃至１１いずれかに記載の半導体装置の製造方法において、
    前記埋込ゲート電極を形成する工程は、前記半導体基板にトレンチを形成する工程と、前記トレンチ内に前記第１のポリシリコンとなるポリシリコンを形成する工程と、前記第１のポリシリコンとなる前記ポリシリコンに前記第１導電型の第１の不純物をドープする工程と、を含み、
    前記引出電極を形成する工程は、前記半導体基板上に前記第２のポリシリコンとなるポリシリコンを形成する工程と、前記第２のポリシリコンとなる前記ポリシリコンに前記第１の不純物とは異なる前記第１導電型の第２の不純物をドープする工程と、を含み、
    前記ツェナーダイオードを形成する工程は、前記半導体基板上に前記第３および第４のポリシリコンとなるポリシリコンを形成する工程と、前記第３のポリシリコンとなる前記ポリシリコンに前記第２の不純物をドープする工程と、前記第４のポリシリコンとなる前記ポリシリコンに前記第２導電型の第３の不純物をドープする工程と、を含む半導体装置の製造方法。
  13. 請求項１２に記載の半導体装置の製造方法において、
    前記引出電極を形成する工程における前記第２のポリシリコンとなる前記ポリシリコンを形成する工程、および前記第２の不純物をドープする工程は、それぞれ、前記ツェナーダイオードを形成する工程における前記第３および第４のポリシリコンとなる前記ポリシリコンを形成する工程、および前記第２の不純物をドープする工程と同時に実行される半導体装置の製造方法。
  14. 請求項１２または１３に記載の半導体装置の製造方法において、
    前記第３の不純物をドープする工程においては、前記第４のポリシリコンとなる前記ポリシリコンのみならず、前記第２のポリシリコンとなる前記ポリシリコンにも前記第３の不純物がドープされる半導体装置の製造方法。
  15. 請求項１２乃至１４いずれかに記載の半導体装置の製造方法において、
    前記半導体基板中に、前記第２の不純物をドープすることにより、前記埋込ゲート電極と共に前記電界効果トランジスタを構成するソース領域を形成する工程を含み、
    前記ソース領域を形成する工程における前記第２の不純物のドープは、前記引出電極を形成する工程における前記第２の不純物のドープと同時に行われる半導体装置の製造方法。
  16. 請求項９乃至１５いずれかに記載の半導体装置の製造方法において、
    前記半導体基板上に、前記引出電極に接続されるように、非埋込ゲート電極を形成する工程を含む半導体装置の製造方法。
  17. 請求項１６に記載の半導体装置の製造方法において、
    前記非埋込ゲート電極を形成する工程においては、前記引出電極と前記ツェナーダイオードの前記第１領域との双方に接続されるように、前記非埋込ゲート電極を形成する半導体装置の製造方法。
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