JP2010118622A - 半導体装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 126
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 31
- 239000012535 impurity Substances 0.000 claims abstract description 104
- 210000000746 body region Anatomy 0.000 claims abstract description 96
- 239000000758 substrate Substances 0.000 claims abstract description 63
- 230000003068 static effect Effects 0.000 abstract description 36
- 230000015556 catabolic process Effects 0.000 abstract description 11
- 239000010410 layer Substances 0.000 description 39
- 150000002500 ions Chemical class 0.000 description 29
- 238000000034 method Methods 0.000 description 27
- 230000005684 electric field Effects 0.000 description 15
- 239000011229 interlayer Substances 0.000 description 13
- 230000000052 comparative effect Effects 0.000 description 12
- 238000009826 distribution Methods 0.000 description 11
- 125000006850 spacer group Chemical group 0.000 description 10
- 238000009792 diffusion process Methods 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 229910008484 TiSi Inorganic materials 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Images
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0873—Drain regions
- H01L29/0878—Impurity concentration or distribution
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
- H01L29/66689—Lateral DMOS transistors, i.e. LDMOS transistors with a step of forming an insulating sidewall spacer
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- Engineering & Computer Science (AREA)
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- Ceramic Engineering (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
【課題】静止耐圧の向上と低オン抵抗化とを両立できる半導体装置及びその製造方法を提供する。
【解決手段】Ｐ型の半導体基板１１１内に下から順にＮ- 型の第１ドレインオフセット領域１１２、Ｎ- 型の第２ドレインオフセット領域１１３、及びＮ- 型の第３ドレインオフセット領域１１４が形成されている。第２及び第３ドレインオフセット領域１１３及び１１４内にＰ- 型のボディ領域１１５が形成されている。第２ドレインオフセット領域１１３の不純物濃度は、第１及び第３ドレインオフセット領域１１２及び１１４よりも低い。ボディ領域１１５のカーバチャー部１３１は第２ドレインオフセット領域１１３内に位置する。
【選択図】図１
【解決手段】Ｐ型の半導体基板１１１内に下から順にＮ- 型の第１ドレインオフセット領域１１２、Ｎ- 型の第２ドレインオフセット領域１１３、及びＮ- 型の第３ドレインオフセット領域１１４が形成されている。第２及び第３ドレインオフセット領域１１３及び１１４内にＰ- 型のボディ領域１１５が形成されている。第２ドレインオフセット領域１１３の不純物濃度は、第１及び第３ドレインオフセット領域１１２及び１１４よりも低い。ボディ領域１１５のカーバチャー部１３１は第２ドレインオフセット領域１１３内に位置する。
【選択図】図１
Description
本発明は、高耐圧ＭＯＳ（Metal Oxide Semiconductor）型ＦＥＴ（Field Effect Transistor）の半導体装置及びその製造方法に関するものである。
近年、半導体集積回路装置の高集積化に伴って、高耐圧ＭＯＳ素子、低耐圧ＣＭＯＳ（Complementary Metal Oxide Semiconductor ）素子、及びバイポーラ素子等を同一基板に集積した半導体集積回路装置が求められるようになってきた。高耐圧ＭＯＳ素子に要求される特性としては、高耐圧性と共に、チップシュリンクやチップコスト削減等の観点から低いオン抵抗が要求されている。
従来、高耐圧ＭＯＳトランジスタにおいては、ドレイン領域に電界緩和層を設けることによって静止耐圧（ゲートオフ時のドレイン耐圧）を向上させる技術が用いられてきた。しかし、ドレイン領域に設ける電界緩和層は、トランジスタ動作時には抵抗成分として作用するために、素子の単位面積当たりのオン抵抗が上昇してしまう。このように、静止耐圧とオン抵抗とはトレードオフの関係にある。
静止耐圧とオン抵抗とのトレードオフの関係を改善する技術として、例えば従来の高耐圧ＭＯＳトランジスタにおいて、ボディ層の表面に、サイドウォールスペーサに対して自己整合的にソース領域を形成することにより、表面パンチスルーを効果的に抑制して高耐圧化及び大電流容量化を実現する技術などが開示されている（例えば特許文献１参照）。
以下、図７を参照しながら、従来の高耐圧ＭＯＳトランジスタの特徴について説明する。図７に示すように、Ｐ型半導体基板１上に形成されたＮ型エピタキシャル層３の表面部にＰウェル４とＮウェル５とが互いに離れて形成されている。ここで、Ｐ型半導体基板１とＮ型エピタキシャル層３との間にはＮ+ 型埋め込み層２が形成されており、これによって、Ｐウェル４とＮ型エピタキシャル層３とＰ型半導体基板１とから構成される寄生トランジスタの動作を抑制している。
Ｐウェル４上にはゲート絶縁膜１１を介してゲート電極１２が形成されている。このゲート電極１２をマスクとして、Ｐウェル４の表面部に自己整合的にＰ型ベース領域（チャネル拡散領域）７が形成されている。ここで、Ｐ型ベース領域７の拡散深さは、ゲート電極１２下側のチャネルイオン打ち込み層６の拡散深さよりも深い。尚、ゲート電極１２はＮウェル５上まで延伸しており、当該延伸部分とＰ型半導体基板１との間には局所酸化膜１７が形成されている。
ゲート電極１２の側面には、ＣＶＤ（chemical vapor deposition ）法により酸化膜などからなる絶縁性サイドウォールスペーサ１０が形成されている。また、この絶縁性サイドウォールスペーサ１０及びゲート電極１２をマスクとした２重拡散により、Ｐ型ベース領域７内にＮ+ 型ソース領域８が自己整合的に形成されていると共にＮウェル５内にＮ+ 型ウェルコンタクト（ドレイン）領域９が形成されている。
ゲート電極１２の上を含むＰ型半導体基板１の上には層間絶縁膜１６が形成されていると共に、層間絶縁膜１６に開口されたコンタクト孔には、Ｎ+ 型ウェルコンタクト領域９と接続するコンタクトプラグ１３、及びＮ+ 型ソース領域８と接続するコンタクトプラグ１４が形成されている。また、層間絶縁膜１６上には、コンタクトプラグ１３及び１４のそれぞれと接続し且つソース電極及びドレイン電極となる引き出し電極１５が形成されている。引き出し電極１５の上を含む層間絶縁膜１６の上にはパッシベーション膜（図示省略）が形成されている。
以上に述べた従来例では、ゲート電極１２だけをマスクとして２重拡散によりＮ+ 型ソース領域８を自己整合的に形成するのではなく、絶縁性サイドウォールスペーサ１０及びゲート電極１２をマスクとして２重拡散によりＮ+ 型ソース領域８を自己整合的に形成することによって、絶縁性サイドウォールスペーサ１０の横幅分、Ｐ型ベース領域７からなるチャネル領域の長さを横方向に拡げることを特徴としている。これにより、表面パンチスルーを効果的に抑制することができるので、高耐圧化及び大電流容量化を共に図ることができる。
特開平７−１７６６４０号公報
しかしながら、従来の高耐圧ＭＯＳトランジスタでは、前述の方法によって高耐圧化及び大電流容量化を図っているものの、ドレイン領域としてのＮウェルとＰウェルとの間に、電界緩和層として低濃度のＮ型エピタキシャル層を介在させている。そのため、トランジスタ動作時の抵抗成分が高くなってオン抵抗増加の一因となる。それに対して、この従来構造において、Ｎ型エピタキシャル層の抵抗成分を低減するために、Ｎ型エピタキシャル層を高濃度化した場合、Ｐウェル層とＮ型エピタキシャル層との接合耐圧の低下が発生してしまう。この場合、特に、ＰＮ接合のカーバチャー部に電界が集中しやすいので、当該カーバチャー部での静止耐圧の低下が懸念される。
前記に鑑み、本発明は、静止耐圧の向上と低オン抵抗化とを両立できる半導体装置及びその製造方法を提供することを目的とする。
前記の目的を達成するために、本発明に係る第１の半導体装置は、第１導電型の半導体基板と、前記半導体基板内に形成された第２導電型の第１ドレインオフセット領域と、前記半導体基板内における前記第１ドレインオフセット領域の上に形成された第２導電型の第２ドレインオフセット領域と、前記半導体基板内における前記第２ドレインオフセット領域の上に形成された第２導電型の第３ドレインオフセット領域と、前記第２ドレインオフセット領域内及び前記第３ドレインオフセット領域内に形成された第１導電型のボディ領域と、前記ボディ領域の一部分の上及び前記第３ドレインオフセット領域の一部分の上にゲート絶縁膜を介して形成されたゲート電極と、前記ボディ領域の表面部における前記ゲート電極の外側方下に形成された第２導電型のソース領域と、前記ゲート電極を挟んで前記ソース領域の反対側に位置する前記第３ドレインオフセット領域の表面部に前記ゲート絶縁膜から離して形成され、且つ前記第３ドレインオフセット領域よりも不純物濃度が高い第２導電型のドレイン領域とを備え、前記第２ドレインオフセット領域の不純物濃度は、前記第１ドレインオフセット領域の不純物濃度及び前記第３ドレインオフセット領域の不純物濃度よりも低く、前記ボディ領域のカーバチャー部及び底部は共に前記第２ドレインオフセット領域内に位置する。
本発明に係る第１の半導体装置によると、ボディ領域のカーバチャー部が基板中層の第２ドレインオフセット領域内に位置していると共に当該第２ドレインオフセット領域の不純物濃度がその上下に形成されている第１及び第３ドレインオフセット領域と比べて低いため、ボディ領域のカーバチャー部、つまり第２ドレインオフセット領域とボディ領域とのＰＮ接合のカーバチャー部における電界強度を緩和して静止耐圧を向上させることができる。
また、本発明に係る第１の半導体装置によると、基板上層の第３ドレインオフセット領域の不純物濃度を高濃度化することによって、低オン抵抗化を実現することができる。尚、基板上層の第３ドレインオフセット領域の不純物濃度を高濃度化しても、当該第３ドレインオフセット領域は、第２ドレインオフセット領域とボディ領域とのＰＮ接合のカーバチャー部から離れているため、静止耐圧が低下することはない。
一方、本発明に係る第１の半導体装置によると、基板下層の第１ドレインオフセット領域の不純物濃度を低濃度化しないことによって、第１導電型の半導体基板と第２導電型の第１及び第２ドレインオフセット領域と第１導電型のボディ領域とから構成される寄生トランジスタの動作を抑制でき、それにより、半導体装置の劣化を回避することができる。
従って、本発明に係る第１の半導体装置によると、静止耐圧の向上と低オン抵抗化とを両立させることができる。
本発明に係る第１の半導体装置の製造方法は、第１導電型の半導体基板内に下から順に第２導電型の第１ドレインオフセット領域、第２導電型の第２ドレインオフセット領域及び第２導電型の第３ドレインオフセット領域を形成する工程（ａ）と、前記第３ドレインオフセット領域の一部分の上にゲート絶縁膜を介してゲート電極を形成する工程（ｂ）と、前記第２ドレインオフセット領域内及び前記第３ドレインオフセット領域内における前記ゲート電極の一側面の外側方下に、前記ゲート電極の一部分とオーバーラップするように第１導電型のボディ領域を形成する工程（ｃ）と、前記ボディ領域の表面部における前記ゲート電極の外側方下に第２導電型のソース領域を形成すると共に、前記ゲート電極を挟んで前記ソース領域の反対側に位置する前記第３ドレインオフセット領域の表面部に前記ゲート絶縁膜から離して、前記第３ドレインオフセット領域よりも不純物濃度が高い第２導電型のドレイン領域を形成する工程（ｄ）とを備え、前記第２ドレインオフセット領域の不純物濃度は、前記第１ドレインオフセット領域の不純物濃度及び前記第３ドレインオフセット領域の不純物濃度よりも低く、前記ボディ領域のカーバチャー部及び底部は共に前記第２ドレインオフセット領域内に位置する。
本発明に係る第１の半導体装置の製造方法によると、工程（ａ）で形成した第２導電型の第２ドレインオフセット領域内に、工程（ｃ）で形成した第１導電型のボディ領域のカーバチャー部が位置していると共に、当該第２ドレインオフセット領域の不純物濃度が、工程（ａ）で形成した第２導電型の第１及び第３ドレインオフセット領域よりも低濃度である。このため、ボディ領域のカーバチャー部、つまり第２ドレインオフセット領域とボディ領域とのＰＮ接合のカーバチャー部における電界強度を緩和して静止耐圧を向上させることができる。
また、本発明に係る第１の半導体装置の製造方法によると、工程（ａ）で形成した第３ドレインオフセット領域の不純物濃度を高濃度化することによって、低オン抵抗化を実現することができる。尚、この基板上層の第３ドレインオフセット領域の不純物濃度を高濃度化しても、当該第３ドレインオフセット領域は、第２ドレインオフセット領域とボディ領域とのＰＮ接合のカーバチャー部から離れているため、静止耐圧の低下は生じない。
従って、本発明に係る第１の半導体装置の製造方法によると、静止耐圧の向上と低オン抵抗化とを両立させることができる。
本発明に係る第２の半導体装置は、第１導電型の半導体基板と、前記半導体基板内に形成された第２導電型の第１ドレインオフセット領域と、前記第１ドレインオフセット領域内に形成された第１導電型のボディ領域と、前記ボディ領域の一部分の上及び前記第１ドレインオフセット領域の一部分の上にゲート絶縁膜を介して形成されたゲート電極と、前記ボディ領域の表面部における前記ゲート電極の外側方下に形成された第２導電型のソース領域と、前記ゲート電極を挟んで前記ソース領域の反対側に位置する前記第１ドレインオフセット領域の表面部に前記ゲート絶縁膜から離して形成され、且つ前記第１ドレインオフセット領域よりも不純物濃度が高い第２導電型のドレイン領域とを備え、前記第１ドレインオフセット領域内における前記ボディ領域のカーバチャー部及び底部が位置している部分に、前記第１ドレインオフセット領域よりも不純物濃度が低い第２ドレインオフセット領域がカウンタードープによって形成されている。
本発明に係る第２の半導体装置によると、ボディ領域のカーバチャー部が基板中層の第２ドレインオフセット領域内に位置していると共に当該第２ドレインオフセット領域の不純物濃度がその上下を挟む第１ドレインオフセット領域と比べて低いため、ボディ領域のカーバチャー部、つまり第２ドレインオフセット領域とボディ領域とのＰＮ接合のカーバチャー部における電界強度を緩和して静止耐圧を向上させることができる。
また、本発明に係る第２の半導体装置によると、基板上層部分の第１ドレインオフセット領域の不純物濃度を高濃度化することによって、低オン抵抗化を実現することができる。尚、基板上層部分の第１ドレインオフセット領域の不純物濃度を高濃度化しても、当該基板上層部分の第１ドレインオフセット領域は、第２ドレインオフセット領域とボディ領域とのＰＮ接合のカーバチャー部から離れているため、静止耐圧が低下することはない。
一方、本発明に係る第２の半導体装置によると、基板下層部分の第１ドレインオフセット領域の不純物濃度を低濃度化しないことによって、第１導電型の半導体基板と第２導電型の第１及び第２ドレインオフセット領域と第１導電型のボディ領域とから構成される寄生トランジスタの動作を抑制でき、それにより、半導体装置の劣化を回避することができる。
従って、本発明に係る第２の半導体装置によると、静止耐圧の向上と低オン抵抗化とを両立させることができる。
本発明に係る第２の半導体装置の製造方法は、第１導電型の半導体基板内に第２導電型の第１ドレインオフセット領域を形成する工程（ａ）と、前記第１ドレインオフセット領域の一部分の上にゲート絶縁膜を介してゲート電極を形成する工程（ｂ）と、前記第１ドレインオフセット領域内における前記ゲート電極の一側面の外側方下に、前記ゲート電極の一部分とオーバーラップするように第１導電型のボディ領域を形成する工程（ｃ）と、前記ボディ領域の表面部における前記ゲート電極の外側方下に第２導電型のソース領域を形成すると共に、前記ゲート電極を挟んで前記ソース領域の反対側に位置する前記第１ドレインオフセット領域の表面部に前記ゲート絶縁膜から離して、前記第１ドレインオフセット領域よりも不純物濃度が高い第２導電型のドレイン領域を形成する工程（ｄ）とを備え、前記工程（ｃ）よりも後に、前記第１ドレインオフセット領域内における前記ボディ領域のカーバチャー部及び底部が位置している部分に、前記第１ドレインオフセット領域よりも不純物濃度が低い第２ドレインオフセット領域をカウンタードープによって形成する工程（ｅ）をさらに備えている。
本発明に係る第２の半導体装置の製造方法によると、工程（ｅ）で形成した第２導電型の第２ドレインオフセット領域内に、工程（ｃ）で形成した第１導電型のボディ領域のカーバチャー部が位置していると共に、当該第２ドレインオフセット領域の不純物濃度が、工程（ａ）で形成した第２導電型の第１ドレインオフセット領域よりも低濃度である。このため、ボディ領域のカーバチャー部、つまり第２ドレインオフセット領域とボディ領域とのＰＮ接合のカーバチャー部における電界強度を緩和して静止耐圧を向上させることができる。
また、本発明に係る第２の半導体装置の製造方法によると、工程（ａ）で形成した第１ドレインオフセット領域（基板上層部分）の不純物濃度を高濃度化することによって、低オン抵抗化を実現することができる。尚、この基板上層部分の第１ドレインオフセット領域の不純物濃度を高濃度化しても、当該基板上層部分の第１ドレインオフセット領域は、第２ドレインオフセット領域とボディ領域とのＰＮ接合のカーバチャー部から離れているため、静止耐圧の低下は生じない。
従って、本発明に係る第２の半導体装置の製造方法によると、静止耐圧の向上と低オン抵抗化とを両立させることができる。
本発明によると、ボディ領域のカーバチャー部が位置する基板中層のドレインオフセット領域の不純物濃度を低くすることができるため、高い静止耐圧を実現できると同時に、基板上層のドレインオフセット領域の不純物濃度を高くすることができるため、低オン抵抗化を実現することができる。
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について、Ｎ型の高耐圧ＭＯＳトランジスタを例として、図面を参照しながら説明する。
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について、Ｎ型の高耐圧ＭＯＳトランジスタを例として、図面を参照しながら説明する。
図１（ａ）は、第１の実施形態に係る半導体装置の構成を示す断面図である。
図１（ａ）に示すように、Ｐ型の半導体基板１１１内に下から順にＮ- 型の第１ドレインオフセット領域１１２、Ｎ- 型の第２ドレインオフセット領域１１３、及びＮ- 型の第３ドレインオフセット領域１１４が形成されている。第２ドレインオフセット領域１１３内及び第３ドレインオフセット領域１１４内にはＰ- 型のボディ領域１１５が形成されている。ボディ領域１１５の一部分の上及び第３ドレインオフセット領域１１４の一部分の上にはゲート絶縁膜１１６を介してゲート電極１１７が形成されている。ゲート電極１１７の側面には絶縁性サイドウォールスペーサ１２４が形成されている。ボディ領域１１５の表面部におけるゲート電極１１７の外側方下にはＮ+ 型のソース領域１１８が形成されている。ゲート電極１１７を挟んでソース領域１１８の反対側に位置する第３ドレインオフセット領域１１４の表面部には、第３ドレインオフセット領域１１４よりも不純物濃度が高いＮ+ 型のドレイン領域１１９がゲート電極１１７から離して形成されている。ソース領域１１８を挟んでゲート電極１１７の反対側に位置するボディ領域１１５の表面部には、ボディ領域１１５よりも不純物濃度が高いＰ+ 型のボディコンタクト領域１２５が形成されている。
さらに、図１（ａ）に示すように、ゲート電極１１７の上を含む半導体基板１１１の上には層間絶縁膜１２０が形成されていると共に、層間絶縁膜１２０を貫通して、ソース領域１１８と接続するコンタクトプラグ１２１、ドレイン領域１１９と接続するコンタクトプラグ１２２、ボディコンタクト領域１２５と接続するコンタクトプラグ１２６、及びゲート電極１１７と接続するコンタクトプラグ１２７が形成されている。層間絶縁膜１２０上には、コンタクトプラグ１２１、１２２、１２６及び１２７のそれぞれと接続する引き出し電極１２３が形成されている。
本実施形態の第１の特徴は、第２ドレインオフセット領域１１３の不純物濃度が、第１ドレインオフセット領域１１２の不純物濃度及び第３ドレインオフセット領域１１４の不純物濃度よりも低いことである。
また、本実施形態の第２の特徴は、ボディ領域１１５のカーバチャー部（ボディ領域１１５の側部と底部とを接続する湾曲部分：図中「１３１」）及び底部が共に第２ドレインオフセット領域１１３内に位置していることである。
図２（ａ）は、図１（ａ）に示す本実施形態の半導体装置におけるＰ- 型のボディ領域１１５の濃度プロファイル２０１及びＮ- 型の第１〜第３ドレインオフセット領域１１２〜１１４の濃度プロファイル２０２を示している。尚、図１（ａ）及び図２（ａ）において、ａ−ｂは、ボディ領域１１５のカーバチャー部（つまりボディ領域１１５と第２ドレインオフセット領域１１３とのＰＮ接合におけるカーバチャー部分）１３１の深さ方向の範囲を示す。
図１（ｂ）は、比較例に係る半導体装置の構成を示す断面図である。尚、図１（ｂ）において、図１（ａ）に示す本実施形態の半導体装置と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。図１（ｂ）に示すように、比較例に係る半導体装置においては、図１（ａ）に示す本実施形態の半導体装置のＮ- 型の第１〜第３ドレインオフセット領域１１２〜１１４に代えて、単一のＮ- 型のドレインオフセット領域１４１が形成されている。
図２（ｂ）は、図１（ｂ）に示す比較例の半導体装置におけるＰ- 型のボディ領域１１５の濃度プロファイル２０１及びＮ- 型のドレインオフセット領域１４１の濃度プロファイル２０３を示している。図２（ｂ）に示すように、ボディ領域１１５の形成範囲においてドレインオフセット領域１４１の不純物濃度は一定である。
図３（ａ）は、図１（ａ）に示す本実施形態の半導体装置におけるボディ領域１１５のカーバチャー部１３１周辺の電界分布を示している。本実施形態の半導体装置においては、ボディ領域１１５のカーバチャー部１３１が、比較的低い不純物濃度を持つ第２ドレインオフセット領域１１３内に位置している。このため、図３（ａ）に示すように、最も電界が集中しやすいカーバチャー部１３１周辺のポテンシャル分布２５１の間隔（等電位線の間隔）を拡げることができるので、ボディ領域１１５のカーバチャー部１３１、つまり第２ドレインオフセット領域１１３とボディ領域１１５とのＰＮ接合のカーバチャー部１３１の電界強度を緩和して静止耐圧を向上させることができる。
図３（ｂ）は、図１（ｂ）に示す比較例の半導体装置におけるボディ領域１１５のカーバチャー部周辺の電界分布を示している。図３（ｂ）に示すように、比較例の半導体装置においては、ボディ領域１１５のカーバチャー部が、一定の不純物濃度を持つドレインオフセット領域１４１内に位置しているため、当該カーバチャー部周辺のポテンシャル分布２５２の間隔（等電位線の間隔）が拡がることはなく、当該カーバチャー部の電界強度を緩和して静止耐圧を向上させることはできない。
また、本実施形態の半導体装置によると、前述のように静止耐圧を向上させながら基板上層の第３ドレインオフセット領域１１４の不純物濃度を高くすることができるので、オン抵抗を低減することができる。尚、基板上層の第３ドレインオフセット領域１１４の不純物濃度を高濃度化しても、当該第３ドレインオフセット領域１１４は、第２ドレインオフセット領域１１３とボディ領域１１５とのＰＮ接合のカーバチャー部１３１から離れているため、静止耐圧が低下することはない。
さらに、本実施形態の半導体装置によると、基板下層の第１ドレインオフセット領域１１２の不純物濃度を低濃度化しないことによって、Ｐ型の半導体基板１１１とＮ- 型の第１及び第２ドレインオフセット領域１１２及び１１３とＰ- 型のボディ領域１１５とから構成される寄生トランジスタの動作を抑制でき、それにより、半導体装置の劣化を回避することができる。
以上のように、本実施形態の半導体装置によると、高い静止耐圧と低いオン抵抗とを有する半導体装置を実現することができる。
以下、第１の実施形態に係る半導体装置における静止耐圧及びオン抵抗について具体的に説明する。本実施形態の半導体装置では、ゲート電極１１７の端部からＮ+ 型のドレイン領域１１９の端部までの距離は例えば１．０μｍである。また、Ｐ- 型のボディ領域１１５の不純物濃度は例えば５×１０17ｉｏｎｓ／ｃｍ3 程度である。ここで、図１（ｂ）に示す比較例の半導体装置ではＮ- 型のドレインオフセット領域１４１の不純物濃度が例えば５×１０16ｉｏｎｓ／ｃｍ3 と一様に低いのに対して、第１の実施形態に係る半導体装置では、Ｎ- 型の第１ドレインオフセット領域１１２の不純物濃度が例えば５×１０16ｉｏｎｓ／ｃｍ3 、Ｎ- 型の第２ドレインオフセット領域１１３の不純物濃度が例えば１×１０16ｉｏｎｓ／ｃｍ3 、Ｎ- 型の第３ドレインオフセット領域１１４の不純物濃度が例えば６×１０16ｉｏｎｓ／ｃｍ3 である。このとき、第１ドレインオフセット領域１１２の不純物濃度と比べて第２ドレインオフセット領域１１３の不純物濃度を５×１０16ｉｏｎｓ／ｃｍ3 から１×１０16ｉｏｎｓ／ｃｍ3 に低濃度化している一方、第１ドレインオフセット領域１１２の不純物濃度と比べて第３ドレインオフセット領域１１４の不純物濃度を５×１０16ｉｏｎｓ／ｃｍ3 から６×１０16ｉｏｎｓ／ｃｍ3 に高濃度化しているため、オン抵抗が増加することはない。
また、ボディ領域１１５のカーバチャー部１３１が位置している第２ドレインオフセット領域１１３の不純物濃度を第１ドレインオフセット領域１１２の不純物濃度と比べて５×１０16ｉｏｎｓ／ｃｍ3 から１×１０16ｉｏｎｓ／ｃｍ3 に低濃度化しているため、カーバチャー部１３１周辺のポテンシャル分布２５１が緩和される結果、静止耐圧が２７Ｖから３０Ｖに増加する。尚、第１ドレインオフセット領域１１２の不純物濃度については５×１０16ｉｏｎｓ／ｃｍ3 よりも低濃度化することはないため、Ｐ- 型のボディ領域１１５から深さ方向に構成される寄生トランジスタの動作を抑制することができる。
以上に説明したように、本実施形態の半導体装置によると、ボディ領域１１５のカーバチャー部１３１が位置しているＮ- 型の第２ドレインオフセット領域１１３の不純物濃度を、その下側に形成されている第１ドレインオフセット領域１１２の不純物濃度や、その上側に形成されている第３ドレインオフセット領域１１４の不純物濃度よりも低く設定しているため、オン抵抗の増加が抑制され、且つ高い静止耐圧を有する半導体装置を実現することができる。
続いて、第１の実施形態に係る半導体装置の製造方法について、図４（ａ）〜（ｅ）を参照しながら説明する。図４（ａ）〜（ｅ）は、第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
まず、図４（ａ）に示すように、周知のイオン注入法により、Ｐ型の半導体基板１１１に例えばリンなどのＮ型不純物を導入した後、例えば１０００℃、６０分の熱拡散により、不純物濃度が２×１０16ｉｏｎｓ／ｃｍ3 〜２×１０17ｉｏｎｓ／ｃｍ3 程度、深さが１．０μｍ〜３．０μｍ程度であるＮ- 型の第１ドレインオフセット領域１１２を形成する。続いて、同様の方法により、不純物濃度が２×１０15ｉｏｎｓ／ｃｍ3 〜１×１０16ｉｏｎｓ／ｃｍ3 程度、深さが０．３μｍ〜１．５μｍ程度であるＮ- 型の第２ドレインオフセット領域１１３、及び、不純物濃度が２×１０16ｉｏｎｓ／ｃｍ3 〜２×１０17ｉｏｎｓ／ｃｍ3 程度、深さが０．１μｍ〜０．５μｍ程度であるＮ- 型の第３ドレインオフセット領域１１４を形成する。
次に、図４（ｂ）に示すように、周知の熱酸化法により、第３ドレインオフセット領域１１４上に、例えば膜厚が５〜１００ｎｍで、二酸化シリコンからなるゲート絶縁膜１１６を形成する。次に、例えばＣＶＤ法などを用いて、半導体基板１の全面上に、導電膜からなるゲート電極形成膜（図示省略）を成膜する。その後、当該ゲート電極形成膜上にフォトレジストを形成した後、該フォトレジストをマスクとして当該ゲート電極形成膜をパターニングすることにより、ゲート絶縁膜１１６上に、例えば膜厚が０．２〜１．０μｍのゲート電極１１７を形成する。ゲート電極１１７の材料としては、例えば、多結晶シリコン、ＷＳｉなどのポリサイド層、又は、シリコンとの化合物であるＴｉＳｉ若しくはＣＯＳｉ等のシリサイド層などを用いることができる。
次に、図４（ｃ）に示すように、半導体基板１１１のうちボディ領域形成領域上に開口を有するフォトレジスト１７１をマスクとして、イオン注入により、半導体基板１１１に例えばボロンなどのＰ型不純物１７２を導入することによって、不純物濃度が１×１０17ｉｏｎｓ／ｃｍ3 〜１×１０18ｉｏｎｓ／ｃｍ3 程度であるＰ- 型のボディ領域１１５を形成する。ここで、ボディ領域１１５のカーバチャー部（図中「１３１」）及び底部が第２ドレインオフセット領域１１３内に位置するようにボディ領域１１５を形成する。
次に、図４（ｄ）に示すように、ゲート電極１１７の側面に絶縁性サイドウォールスペーサ１２４を形成した後、通常のＭＯＳトランジスタの製造方法と同様に、Ｎ型不純物をイオン注入することによって、ボディ領域１１５の表面部におけるゲート電極１１７の外側方下にＮ+ 型のソース領域１１８を形成すると共に、ゲート電極１１７を挟んでソース領域１１８の反対側に位置する第３ドレインオフセット領域１１４の表面部に、第３ドレインオフセット領域１１４よりも不純物濃度が高いＮ+ 型のドレイン領域１１９をゲート絶縁膜１１６から離して形成する。また、Ｐ型不純物をイオン注入することによって、ソース領域１１８を挟んでゲート電極１１７の反対側に位置するボディ領域１１５の表面部に、ボディ領域１１５よりも不純物濃度が高いＰ+ 型のボディコンタクト領域１２５を形成する。
次に、図４（ｅ）に示すように、所定の工程を実施することにより、ゲート電極１１７の上を含む半導体基板１１１の上に層間絶縁膜１２０を形成した後、、及び該層間膜１２０を貫通するコンタクトプラグ１２１を形成した後、層間絶縁膜１２０を貫通して、ソース領域１１８と接続するコンタクトプラグ１２１、ドレイン領域１１９と接続するコンタクトプラグ１２２、ボディコンタクト領域１２５と接続するコンタクトプラグ１２６、及びゲート電極１１７と接続するコンタクトプラグ１２７を形成する。その後、層間絶縁膜１２０上に、コンタクトプラグ１２１、１２２、１２６及び１２７のそれぞれと接続する引き出し電極１２３を形成する。以上に説明した方法によって、本実施形態の半導体装置を製造することができる。
本実施形態の半導体装置の製造方法によると、図４（ａ）に示す工程で形成したＮ- 型の第２ドレインオフセット領域１１３内に、図４（ｃ）に示す工程で形成したＰ- 型のボディ領域１１５のカーバチャー部１３１が位置していると共に、第２ドレインオフセット領域１１３の不純物濃度が、図４（ａ）に示す工程で形成したＮ- 型の第１及び第３ドレインオフセット領域１１２及び１１４よりも低濃度である。このため、図３（ａ）に示すように、カーバチャー部１３１周辺のポテンシャル分布２５１の間隔（等電位線の間隔）を拡げることができるので、カーバチャー部１３１の電界強度を緩和して静止耐圧を向上させることができる。
また、本実施形態の半導体装置の製造方法によると、図４（ａ）に示す工程でＮ- 型の第３ドレインオフセット領域１１４を比較的高い不純物濃度で形成しているため、オン抵抗を低減することができる。
従って、本実施形態の半導体装置の製造方法によると、オン抵抗の増加が抑制され、且つ十分な静止耐圧を有する半導体装置を製造することができる。
尚、本実施形態において、Ｎ型の高耐圧ＭＯＳトランジスタを例示したが、これに代えて、ＰＮを逆にした、Ｐ型の高耐圧ＭＯＳトランジスタに本発明を適用した場合にも、同様の効果を得ることができる。
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。尚、本実施形態の半導体装置は、第１の実施形態の半導体装置と一部の構成のみが異なるので、同様な構成については同一の符号を付すことにより簡略化して説明する。
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。尚、本実施形態の半導体装置は、第１の実施形態の半導体装置と一部の構成のみが異なるので、同様な構成については同一の符号を付すことにより簡略化して説明する。
図５は、第２の実施形態に係る半導体装置の構成を示す断面図である。
図５に示すように、Ｐ型の半導体基板１１１内にＮ- 型の第１ドレインオフセット領域３０１が形成されている。第１ドレインオフセット領域３０１内にはＰ- 型のボディ領域１１５が形成されている。ボディ領域１１５の一部分の上及び第１ドレインオフセット領域３０１の一部分の上にはゲート絶縁膜１１６を介してゲート電極１１７が形成されている。ゲート電極１１７の側面には絶縁性サイドウォールスペーサ１２４が形成されている。ボディ領域１１５の表面部におけるゲート電極１１７の外側方下にはＮ+ 型のソース領域１１８が形成されている。ゲート電極１１７を挟んでソース領域１１８の反対側に位置する第１ドレインオフセット領域３０１の表面部には、第１ドレインオフセット領域３０１よりも不純物濃度が高いＮ+ 型のドレイン領域１１９がゲート電極１１７から離して形成されている。ソース領域１１８を挟んでゲート電極１１７の反対側に位置するボディ領域１１５の表面部には、ボディ領域１１５よりも不純物濃度が高いＰ+ 型のボディコンタクト領域１２５が形成されている。
本実施形態の特徴は、第１ドレインオフセット領域３０１内におけるボディ領域１１５のカーバチャー部（図中「３３１」）及び底部が位置している部分に、第１ドレインオフセット領域３０１よりも不純物濃度が低いＮ- 型の第２ドレインオフセット領域３０２がカウンタードープ（低い不純物濃度でＰ型不純物の注入を行ってＮ型の不純物濃度を下げること）によって形成されていることである。
以上に説明した、本実施形態の半導体装置によると、ボディ領域１１５のカーバチャー部３３１が基板中層の第２ドレインオフセット領域３０２内に位置していると共に当該第２ドレインオフセット領域３０２の不純物濃度がその上下を挟む第１ドレインオフセット領域３０１と比べて低いため、カーバチャー部３３１（つまり第２ドレインオフセット領域３０２とボディ領域１１５とのＰＮ接合のカーバチャー部）における電界強度を緩和して静止耐圧を向上させることができる。
また、本実施形態の半導体装置によると、前述のように静止耐圧を向上させながら基板上層部分の第１ドレインオフセット領域３０１の不純物濃度を高くすることができるので、オン抵抗を低減することができる。尚、基板上層部分の第１ドレインオフセット領域３０１の不純物濃度を高濃度化しても、当該基板上層部分の第１ドレインオフセット領域３０１は、カーバチャー部３３１から離れているため、静止耐圧が低下することはない。
さらに、本実施形態の半導体装置によると、基板下層部分の第１ドレインオフセット領域３０１の不純物濃度を低濃度化しないことによって、Ｐ型の半導体基板１１１とＮ- 型の第１及び第２ドレインオフセット領域３０１及び３０２とＰ- 型のボディ領域１１５とから構成される寄生トランジスタの動作を抑制でき、それにより、半導体装置の劣化を回避することができる。
以上のように、本実施形態の半導体装置によると、高い静止耐圧と低いオン抵抗とを有する半導体装置を実現することができる。
続いて、第２の実施形態に係る半導体装置の製造方法について、図６（ａ）〜（ｅ）を参照しながら説明する。図６（ａ）〜（ｅ）は、第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
まず、図６（ａ）に示すように、周知のイオン注入法により、Ｐ型の半導体基板１１１に例えばリンなどのＮ型不純物を導入した後、例えば１０００℃、６０分の熱拡散により、不純物濃度が２×１０16ｉｏｎｓ／ｃｍ3 〜２×１０17ｉｏｎｓ／ｃｍ3 程度、深さが０μｍ〜３μｍ程度であるＮ- 型の第１ドレインオフセット領域３０１を形成する。ここで、第１ドレインオフセット領域３０１の不純物濃度分布が一様になるように第１ドレインオフセット領域３０１を形成する。
次に、図６（ｂ）に示すように、周知の熱酸化法により、第１ドレインオフセット領域３０１上に、例えば膜厚が５〜１００ｎｍで、二酸化シリコンからなるゲート絶縁膜１１６を形成する。その後、第１の実施形態と同様に、ゲート電極１１７を形成する。
次に、図６（ｃ）に示すように、半導体基板１１１のうちボディ領域形成領域上に開口を有するフォトレジスト１７１をマスクとして、イオン注入により、第１ドレインオフセット領域３０１に例えばボロンなどのＰ型不純物１７２を導入することによって、不純物濃度が１×１０17ｉｏｎｓ／ｃｍ3 〜１×１０18ｉｏｎｓ／ｃｍ3 程度であるＰ- 型のボディ領域１１５を形成する。
次に、図６（ｄ）に示すように、ゲート電極１１７の側面に絶縁性サイドウォールスペーサ１２４を形成した後、第１ドレインオフセット領域３０１内におけるボディ領域１１５のカーバチャー部（図中「３３１」）及び底部が位置している部分に、例えばボロンなどのＰ型不純物を低ドーズ量でイオン注入することによって、第１ドレインオフセット領域３０１と比べて、不純物濃度が２×１０16ｉｏｎｓ／ｃｍ3 〜２×１０17ｉｏｎｓ／ｃｍ3 程度から５×１０15ｉｏｎｓ／ｃｍ3 〜１×１０16ｉｏｎｓ／ｃｍ3 程度に低減されたＮ- 型の第２ドレインオフセット領域３０２を形成する。
その後、図６（ｅ）に示すように、第１の実施形態と同様に、Ｎ+ 型のソース領域１１８、Ｎ+ 型のドレイン領域１１９、Ｐ+ 型のボディコンタクト領域１２５、層間絶縁膜１２０、コンタクトプラグ１２１、１２２、１２６、１２７及び引き出し電極１２３を形成する。以上に説明した方法によって、本実施形態の半導体装置を製造することができる。
本実施形態の半導体装置の製造方法によると、図６（ｄ）に示す工程で形成したＮ- 型の第２ドレインオフセット領域３０２内に、図６（ｃ）に示す工程で形成したＮ- 型のボディ領域１１５のカーバチャー部３３１が位置していると共に、第２ドレインオフセット領域３０２の不純物濃度が、図６（ａ）に示す工程で形成したＮ- 型の第１ドレインオフセット領域３０１よりも低濃度である。このため、カーバチャー部３３１における電界強度を緩和して静止耐圧を向上させることができる。
また、本実施形態の半導体装置の製造方法によると、図６（ａ）に示す工程でＮ- 型の第１ドレインオフセット領域（基板上層部分）３０１を比較的高い不純物濃度で形成しているため、低オン抵抗化を実現することができる。
従って、本実施形態の半導体装置の製造方法によると、オン抵抗の増加が抑制され、且つ十分な静止耐圧を有する半導体装置を製造することができる。
尚、本実施形態において、Ｎ型の高耐圧ＭＯＳトランジスタを例示したが、これに代えて、ＰＮを逆にした、Ｐ型の高耐圧ＭＯＳトランジスタに本発明を適用した場合にも、同様の効果を得ることができる。
本発明は半導体装置及びその製造方法に関し、静止耐圧の向上と低オン抵抗化とを両立できるものであって、非常に有用である。
１１１ 半導体基板
１１２ 第１ドレインオフセット領域
１１３ 第２ドレインオフセット領域
１１４ 第３ドレインオフセット領域
１１５ ボディ領域
１１６ ゲート絶縁膜
１１７ ゲート電極
１１８ ソース領域
１１９ ドレイン領域
１２０ 層間絶縁膜
１２１ コンタクトプラグ
１２２ コンタクトプラグ
１２３ 引き出し電極
１２４ 絶縁性サイドウォールスペーサ
１３１ ボディ領域のカーバチャー部
１４１ 比較例のドレインオフセット領域
１７１ フォトレジスト
１７２ Ｐ型不純物
２０１ ボディ領域の不純物プロファイル
２０２ 第１の実施形態のドレインオフセット領域の不純物プロファイル
２０３ 比較例のドレインオフセット領域の不純物プロファイル
２５１ 第１の実施形態のポテンシャル分布
２５２ 比較例のポテンシャル分布
３０１ 第１ドレインオフセット領域
３０２ 第２ドレインオフセット領域
３３１ ボディ領域のカーバチャー部
１１２ 第１ドレインオフセット領域
１１３ 第２ドレインオフセット領域
１１４ 第３ドレインオフセット領域
１１５ ボディ領域
１１６ ゲート絶縁膜
１１７ ゲート電極
１１８ ソース領域
１１９ ドレイン領域
１２０ 層間絶縁膜
１２１ コンタクトプラグ
１２２ コンタクトプラグ
１２３ 引き出し電極
１２４ 絶縁性サイドウォールスペーサ
１３１ ボディ領域のカーバチャー部
１４１ 比較例のドレインオフセット領域
１７１ フォトレジスト
１７２ Ｐ型不純物
２０１ ボディ領域の不純物プロファイル
２０２ 第１の実施形態のドレインオフセット領域の不純物プロファイル
２０３ 比較例のドレインオフセット領域の不純物プロファイル
２５１ 第１の実施形態のポテンシャル分布
２５２ 比較例のポテンシャル分布
３０１ 第１ドレインオフセット領域
３０２ 第２ドレインオフセット領域
３３１ ボディ領域のカーバチャー部
Claims (4)
- 第１導電型の半導体基板と、
前記半導体基板内に形成された第２導電型の第１ドレインオフセット領域と、
前記半導体基板内における前記第１ドレインオフセット領域の上に形成された第２導電型の第２ドレインオフセット領域と、
前記半導体基板内における前記第２ドレインオフセット領域の上に形成された第２導電型の第３ドレインオフセット領域と、
前記第２ドレインオフセット領域内及び前記第３ドレインオフセット領域内に形成された第１導電型のボディ領域と、
前記ボディ領域の一部分の上及び前記第３ドレインオフセット領域の一部分の上にゲート絶縁膜を介して形成されたゲート電極と、
前記ボディ領域の表面部における前記ゲート電極の外側方下に形成された第２導電型のソース領域と、
前記ゲート電極を挟んで前記ソース領域の反対側に位置する前記第３ドレインオフセット領域の表面部に前記ゲート絶縁膜から離して形成され、且つ前記第３ドレインオフセット領域よりも不純物濃度が高い第２導電型のドレイン領域とを備え、
前記第２ドレインオフセット領域の不純物濃度は、前記第１ドレインオフセット領域の不純物濃度及び前記第３ドレインオフセット領域の不純物濃度よりも低く、
前記ボディ領域のカーバチャー部及び底部は共に前記第２ドレインオフセット領域内に位置することを特徴とする半導体装置。 - 第１導電型の半導体基板内に下から順に第２導電型の第１ドレインオフセット領域、第２導電型の第２ドレインオフセット領域及び第２導電型の第３ドレインオフセット領域を形成する工程（ａ）と、
前記第３ドレインオフセット領域の一部分の上にゲート絶縁膜を介してゲート電極を形成する工程（ｂ）と、
前記第２ドレインオフセット領域内及び前記第３ドレインオフセット領域内における前記ゲート電極の一側面の外側方下に、前記ゲート電極の一部分とオーバーラップするように第１導電型のボディ領域を形成する工程（ｃ）と、
前記ボディ領域の表面部における前記ゲート電極の外側方下に第２導電型のソース領域を形成すると共に、前記ゲート電極を挟んで前記ソース領域の反対側に位置する前記第３ドレインオフセット領域の表面部に前記ゲート絶縁膜から離して、前記第３ドレインオフセット領域よりも不純物濃度が高い第２導電型のドレイン領域を形成する工程（ｄ）とを備え、
前記第２ドレインオフセット領域の不純物濃度は、前記第１ドレインオフセット領域の不純物濃度及び前記第３ドレインオフセット領域の不純物濃度よりも低く、
前記ボディ領域のカーバチャー部及び底部は共に前記第２ドレインオフセット領域内に位置することを特徴とする半導体装置の製造方法。 - 第１導電型の半導体基板と、
前記半導体基板内に形成された第２導電型の第１ドレインオフセット領域と、
前記第１ドレインオフセット領域内に形成された第１導電型のボディ領域と、
前記ボディ領域の一部分の上及び前記第１ドレインオフセット領域の一部分の上にゲート絶縁膜を介して形成されたゲート電極と、
前記ボディ領域の表面部における前記ゲート電極の外側方下に形成された第２導電型のソース領域と、
前記ゲート電極を挟んで前記ソース領域の反対側に位置する前記第１ドレインオフセット領域の表面部に前記ゲート絶縁膜から離して形成され、且つ前記第１ドレインオフセット領域よりも不純物濃度が高い第２導電型のドレイン領域とを備え、
前記第１ドレインオフセット領域内における前記ボディ領域のカーバチャー部及び底部が位置している部分に、前記第１ドレインオフセット領域よりも不純物濃度が低い第２ドレインオフセット領域がカウンタードープによって形成されていることを特徴とする半導体装置。 - 第１導電型の半導体基板内に第２導電型の第１ドレインオフセット領域を形成する工程（ａ）と、
前記第１ドレインオフセット領域の一部分の上にゲート絶縁膜を介してゲート電極を形成する工程（ｂ）と、
前記第１ドレインオフセット領域内における前記ゲート電極の一側面の外側方下に、前記ゲート電極の一部分とオーバーラップするように第１導電型のボディ領域を形成する工程（ｃ）と、
前記ボディ領域の表面部における前記ゲート電極の外側方下に第２導電型のソース領域を形成すると共に、前記ゲート電極を挟んで前記ソース領域の反対側に位置する前記第１ドレインオフセット領域の表面部に前記ゲート絶縁膜から離して、前記第１ドレインオフセット領域よりも不純物濃度が高い第２導電型のドレイン領域を形成する工程（ｄ）とを備え、
前記工程（ｃ）よりも後に、前記第１ドレインオフセット領域内における前記ボディ領域のカーバチャー部及び底部が位置している部分に、前記第１ドレインオフセット領域よりも不純物濃度が低い第２ドレインオフセット領域をカウンタードープによって形成する工程（ｅ）をさらに備えていることを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008292592A JP2010118622A (ja) | 2008-11-14 | 2008-11-14 | 半導体装置及びその製造方法 |
| US12/613,150 US8269274B2 (en) | 2008-11-14 | 2009-11-05 | Semiconductor device and method for fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008292592A JP2010118622A (ja) | 2008-11-14 | 2008-11-14 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2010118622A true JP2010118622A (ja) | 2010-05-27 |
Family
ID=42171305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008292592A Pending JP2010118622A (ja) | 2008-11-14 | 2008-11-14 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8269274B2 (ja) |
| JP (1) | JP2010118622A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104112769A (zh) * | 2013-04-16 | 2014-10-22 | 美格纳半导体有限公司 | 半导体功率器件 |
| JP2022163385A (ja) * | 2021-04-14 | 2022-10-26 | 合肥晶合集成電路股▲ふん▼有限公司 | 半導体デバイス及び半導体デバイスの製造方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5471320B2 (ja) | 2009-11-09 | 2014-04-16 | 富士通セミコンダクター株式会社 | 半導体装置とその製造方法 |
| CN102456578B (zh) * | 2010-11-03 | 2013-09-04 | 凹凸电子（武汉）有限公司 | 高压晶体管及其制造方法 |
| US9917168B2 (en) | 2013-06-27 | 2018-03-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal oxide semiconductor field effect transistor having variable thickness gate dielectric |
| US20180083008A1 (en) * | 2016-09-16 | 2018-03-22 | Globalfoundries Singapore Pte. Ltd. | Multi-time programmable (mtp) memory cells, integrated circuits including the same, and methods for fabricating the same |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07176640A (ja) | 1993-10-26 | 1995-07-14 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
| JP3315356B2 (ja) | 1997-10-15 | 2002-08-19 | 株式会社東芝 | 高耐圧半導体装置 |
| JP2001094094A (ja) * | 1999-09-21 | 2001-04-06 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JP2001352070A (ja) | 2000-04-07 | 2001-12-21 | Denso Corp | 半導体装置およびその製造方法 |
| JP4225177B2 (ja) | 2002-12-18 | 2009-02-18 | 株式会社デンソー | 半導体装置およびその製造方法 |
| JP4972855B2 (ja) | 2004-08-04 | 2012-07-11 | 富士電機株式会社 | 半導体装置およびその製造方法 |
| JP4906281B2 (ja) | 2005-03-30 | 2012-03-28 | オンセミコンダクター・トレーディング・リミテッド | 半導体装置 |
-
2008
- 2008-11-14 JP JP2008292592A patent/JP2010118622A/ja active Pending
-
2009
- 2009-11-05 US US12/613,150 patent/US8269274B2/en active Active
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104112769A (zh) * | 2013-04-16 | 2014-10-22 | 美格纳半导体有限公司 | 半导体功率器件 |
| CN104112769B (zh) * | 2013-04-16 | 2019-06-11 | 美格纳半导体有限公司 | 半导体功率器件 |
| JP2022163385A (ja) * | 2021-04-14 | 2022-10-26 | 合肥晶合集成電路股▲ふん▼有限公司 | 半導体デバイス及び半導体デバイスの製造方法 |
| JP7320552B2 (ja) | 2021-04-14 | 2023-08-03 | 合肥晶合集成電路股▲ふん▼有限公司 | 半導体デバイス及び半導体デバイスの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US8269274B2 (en) | 2012-09-18 |
| US20100123194A1 (en) | 2010-05-20 |
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