JPH07176640A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【目的】 ＢｉＣＭＯＳ技術において、同時に作り込ま
れるＤＭＯＳ部の高耐圧化及び大電流容量化を実現する
こと。 【構成】 Ｐウェル５の表面にチャネルイオン打ち込み
層８を形成し、ゲート電極１０を形成した後、バイポー
ラトランジスタのＰベース形成プロセスを援用し、ゲー
ト電極１０をマスクとしてＰ型ベース領域２１を自己整
合的に形成する。この後、ＣＭＯＳプロセスのＬＤＤ構
造の形成工程を援用してゲート電極１０の側面に側壁２
５を形成し、ＣＭＯＳプロセスのＮ+ 型ソース・ドレイ
ン形成工程を援用し、側壁２５をマスクとしてＮ+ 型ソ
ース領域２６NSを自己整合的に形成する。実効チャネル
長は側壁の長さｍだけ長く、高濃度域の比率が高い。チ
ャネルイオン打ち込み層８がアクセプタ総量不足でも、
高濃度長さ比率が高いので表面パンチスルーを効果的に
抑制でき、高耐圧化及び大電流容量化が実現される。
れるＤＭＯＳ部の高耐圧化及び大電流容量化を実現する
こと。 【構成】 Ｐウェル５の表面にチャネルイオン打ち込み
層８を形成し、ゲート電極１０を形成した後、バイポー
ラトランジスタのＰベース形成プロセスを援用し、ゲー
ト電極１０をマスクとしてＰ型ベース領域２１を自己整
合的に形成する。この後、ＣＭＯＳプロセスのＬＤＤ構
造の形成工程を援用してゲート電極１０の側面に側壁２
５を形成し、ＣＭＯＳプロセスのＮ+ 型ソース・ドレイ
ン形成工程を援用し、側壁２５をマスクとしてＮ+ 型ソ
ース領域２６NSを自己整合的に形成する。実効チャネル
長は側壁の長さｍだけ長く、高濃度域の比率が高い。チ
ャネルイオン打ち込み層８がアクセプタ総量不足でも、
高濃度長さ比率が高いので表面パンチスルーを効果的に
抑制でき、高耐圧化及び大電流容量化が実現される。
Description
【０００１】
【産業上の利用分野】本発明は、パワーＤＭＯＳトラン
ジスタ，バイポーラトランジスタ及びＣＭＯＳトランジ
スタを同一チップ（同一基板）上に集積するＢｉＣＭＯ
Ｓプロセスに関し、特にパワーＤＭＯＳトランジスタの
製造方法に関する。
ジスタ，バイポーラトランジスタ及びＣＭＯＳトランジ
スタを同一チップ（同一基板）上に集積するＢｉＣＭＯ
Ｓプロセスに関し、特にパワーＤＭＯＳトランジスタの
製造方法に関する。
【０００２】
【従来の技術】ＢｉＣＭＯＳ半導体装置の低耐圧ＣＭＯ
Ｓ部（相補型の絶縁ゲート電界効果型トランジスタ）と
しては、図１８に示すように、例えば２重ウェル（ツイ
ンタブ）構造のものが知られている。このＣＭＯＳ部に
おいては、Ｐ型半導体基板１の上にＮ+ 型の埋め込み層
２を形成した後、Ｎ型エピタキシャル層３を成長させ、
次にＰ+ 型素子分離層４をＰ型半導体基板１に達するよ
うに形成して素子分離島を作り、その素子分離島に対し
Ｐウェルのイオン打ち込みとＮウェルのイオン打ち込み
を行いウェル拡散により２重ウェル（Ｐウェル５及びＮ
ウェル６）が形成されている。このような２重ウェルの
形成後、ＣＭＯＳ部では次のようにしてＣＭＯＳトラン
ジスタが作成される。即ち、先ず、窒化膜等で活性領域
を覆った後に、選択酸化を施し、Ｐ+ 型素子分離層４上
及びＰウェル５とＮウェル６との間の非ウェル部上に素
子分離絶縁膜（局所酸化膜：ＬＯＣＯＳ）７を形成す
る。次に、Ｐウェル５及びＮウェル６の主面にＢＦ2 等
のアクセプタ型（Ｐ型）不純物を極浅くイオン打ち込み
してチャネルイオン打ち込み層８を形成する。次に、Ｐ
ウェル５及びＮウェル６の上のゲート絶縁膜９上にポリ
シリコンのゲート電極１０を形成する。次に、Ｐウェル
５側のゲート電極１０をマスクとしてＮ+ 型ソース領域
１１NS及びＮ+ 型ドレイン領域１１NDを自己整合的に形
成する。この工程ではＮウェル６のうちソース側のＮ+
型ウェルコンタクト領域１１NCONも同時に形成される。
次に、Ｎウェル６側のゲート電極１０をマスクとしてＰ
+ 型ソース領域１１PS及びドレイン領域１１PDを自己整
合的に形成する。この工程ではＰウェル５のうちソース
側のＰ+ 型ウェルコンタクト領域１１PCONも同時に形成
される。次に、層間絶縁膜１２の形成後、コンタクト孔
を開口してソース電極１３NS , １３PS及びドレイン電極
１３ND, １３PDを形成する。
Ｓ部（相補型の絶縁ゲート電界効果型トランジスタ）と
しては、図１８に示すように、例えば２重ウェル（ツイ
ンタブ）構造のものが知られている。このＣＭＯＳ部に
おいては、Ｐ型半導体基板１の上にＮ+ 型の埋め込み層
２を形成した後、Ｎ型エピタキシャル層３を成長させ、
次にＰ+ 型素子分離層４をＰ型半導体基板１に達するよ
うに形成して素子分離島を作り、その素子分離島に対し
Ｐウェルのイオン打ち込みとＮウェルのイオン打ち込み
を行いウェル拡散により２重ウェル（Ｐウェル５及びＮ
ウェル６）が形成されている。このような２重ウェルの
形成後、ＣＭＯＳ部では次のようにしてＣＭＯＳトラン
ジスタが作成される。即ち、先ず、窒化膜等で活性領域
を覆った後に、選択酸化を施し、Ｐ+ 型素子分離層４上
及びＰウェル５とＮウェル６との間の非ウェル部上に素
子分離絶縁膜（局所酸化膜：ＬＯＣＯＳ）７を形成す
る。次に、Ｐウェル５及びＮウェル６の主面にＢＦ2 等
のアクセプタ型（Ｐ型）不純物を極浅くイオン打ち込み
してチャネルイオン打ち込み層８を形成する。次に、Ｐ
ウェル５及びＮウェル６の上のゲート絶縁膜９上にポリ
シリコンのゲート電極１０を形成する。次に、Ｐウェル
５側のゲート電極１０をマスクとしてＮ+ 型ソース領域
１１NS及びＮ+ 型ドレイン領域１１NDを自己整合的に形
成する。この工程ではＮウェル６のうちソース側のＮ+
型ウェルコンタクト領域１１NCONも同時に形成される。
次に、Ｎウェル６側のゲート電極１０をマスクとしてＰ
+ 型ソース領域１１PS及びドレイン領域１１PDを自己整
合的に形成する。この工程ではＰウェル５のうちソース
側のＰ+ 型ウェルコンタクト領域１１PCONも同時に形成
される。次に、層間絶縁膜１２の形成後、コンタクト孔
を開口してソース電極１３NS , １３PS及びドレイン電極
１３ND, １３PDを形成する。
【０００３】他方、パワーＭＯＳ部としての高耐圧ＤＭ
ＯＳ部（２重拡散型絶縁ゲート型電界効果トランジスタ
部）は図１９及び図２０に示す構造となっている。即
ち、図１９に示すＮチャネル型ＤＭＯＳＦＥＴにおいて
は、ＣＭＯＳ部と同様のプロセスによりＰウェル５及び
Ｎウェル６が形成され、ここでＮウェル６はＭＯＳＦＥ
Ｔのオン抵抗を低減する拡張ドレインとしてのオフセッ
ト領域を構成している。
ＯＳ部（２重拡散型絶縁ゲート型電界効果トランジスタ
部）は図１９及び図２０に示す構造となっている。即
ち、図１９に示すＮチャネル型ＤＭＯＳＦＥＴにおいて
は、ＣＭＯＳ部と同様のプロセスによりＰウェル５及び
Ｎウェル６が形成され、ここでＮウェル６はＭＯＳＦＥ
Ｔのオン抵抗を低減する拡張ドレインとしてのオフセッ
ト領域を構成している。
【０００４】先ず、窒化膜等で活性領域を覆った後に、
選択酸化を施し、Ｐ+ 型素子分離層４上に素子分離絶縁
膜（局所酸化膜：ＬＯＣＯＳ）７を、Ｎウェル６のうち
Ｐウェル側上に厚い局所酸化膜７ａを形成する。次に、
Ｐウェル５の主面にＢＦ2 等のアクセプタ型（Ｐ型）不
純物を極浅くイオン打ち込みしてチャネルイオン打ち込
み層８を形成する。次に、Ｐウェル５の上のゲート絶縁
膜９上にゲート電極１０を形成する。次に、後述するバ
イポーラトランジスタ（ＮＰＮトランジスタ）のＰ型ベ
ースの形成プロセスを援用し、ゲート電極１０をマスク
としてＰウェル５にチャネルイオン打ち込み層８の拡散
深よりも深いＰ型ベース領域（チャネル拡散領域）２１
を自己整合的に形成する。次に、ＣＭＯＳ部のＮ+ 型ソ
ース・ドレインのプロセスを援用し、ゲート電極１０を
マスクとして２重拡散によりこのＰ型ベース領域２１の
主面側にＮ+ 型ソース領域２２NSを形成すると共に、Ｎ
ウェル６の主面側にＮ+ 型ウェルコンタクト（ドレイ
ン）領域２２NCONを形成する。
選択酸化を施し、Ｐ+ 型素子分離層４上に素子分離絶縁
膜（局所酸化膜：ＬＯＣＯＳ）７を、Ｎウェル６のうち
Ｐウェル側上に厚い局所酸化膜７ａを形成する。次に、
Ｐウェル５の主面にＢＦ2 等のアクセプタ型（Ｐ型）不
純物を極浅くイオン打ち込みしてチャネルイオン打ち込
み層８を形成する。次に、Ｐウェル５の上のゲート絶縁
膜９上にゲート電極１０を形成する。次に、後述するバ
イポーラトランジスタ（ＮＰＮトランジスタ）のＰ型ベ
ースの形成プロセスを援用し、ゲート電極１０をマスク
としてＰウェル５にチャネルイオン打ち込み層８の拡散
深よりも深いＰ型ベース領域（チャネル拡散領域）２１
を自己整合的に形成する。次に、ＣＭＯＳ部のＮ+ 型ソ
ース・ドレインのプロセスを援用し、ゲート電極１０を
マスクとして２重拡散によりこのＰ型ベース領域２１の
主面側にＮ+ 型ソース領域２２NSを形成すると共に、Ｎ
ウェル６の主面側にＮ+ 型ウェルコンタクト（ドレイ
ン）領域２２NCONを形成する。
【０００５】次に、層間絶縁膜１２の形成後、コンタク
ト孔を開口してソース電極２３NS, 及びドレイン電極２
３NDを形成する。ここで、厚い局所酸化膜７ａはドレイ
ン端の電界集中を緩和し高耐圧化に寄与している。
ト孔を開口してソース電極２３NS, 及びドレイン電極２
３NDを形成する。ここで、厚い局所酸化膜７ａはドレイ
ン端の電界集中を緩和し高耐圧化に寄与している。
【０００６】また、図２０に示すＤＭＯＳ部のＰチャネ
ル型ＭＯＳＦＥＴにおいては、ＣＭＯＳ部と同様のプロ
セスによりＰウェル５及びＮウェル６が形成され、ここ
でＰウェル５はＭＯＳＦＥＴのオン抵抗を低減する拡張
ドレインとしてのオフセット領域を構成している。先
ず、窒化膜等で活性領域を覆った後に、選択酸化を施
し、Ｐ+ 型素子分離層４上に素子分離絶縁膜７を、Ｐウ
ェル５のうちＮウェル側上に厚い局所酸化膜７ａを形成
する。次に、Ｎウェル６の主面にＢＦ2 等のアクセプタ
型（Ｐ型）不純物を極浅くイオン打ち込みしてチャネル
イオン打ち込み層８を形成する。次に、Ｐウェル６の上
のゲート絶縁膜９上にゲート電極１０を形成する。次
に、ＣＭＯＳ部のＰ+ 型ソース・ドレインのプロセスを
援用し、ゲート電極１０をマスクとしてＮウェル５の主
面側にチャネルイオン打ち込み層８の拡散深さよりも深
いＰ+ 型ソース領域２２PSを自己整合的に形成すると共
に、Ｐウェル５にはＰ+ 型ウェルコンタクト領域２２
PCONを形成する。次に、層間絶縁膜１２の形成後、コン
タクト孔を開口してソース電極２３PS, 及びドレイン電
極２３PDを形成する。ここで、厚い局所酸化膜７ａはド
レイン端の電界集中を緩和し高耐圧化に寄与している。
ル型ＭＯＳＦＥＴにおいては、ＣＭＯＳ部と同様のプロ
セスによりＰウェル５及びＮウェル６が形成され、ここ
でＰウェル５はＭＯＳＦＥＴのオン抵抗を低減する拡張
ドレインとしてのオフセット領域を構成している。先
ず、窒化膜等で活性領域を覆った後に、選択酸化を施
し、Ｐ+ 型素子分離層４上に素子分離絶縁膜７を、Ｐウ
ェル５のうちＮウェル側上に厚い局所酸化膜７ａを形成
する。次に、Ｎウェル６の主面にＢＦ2 等のアクセプタ
型（Ｐ型）不純物を極浅くイオン打ち込みしてチャネル
イオン打ち込み層８を形成する。次に、Ｐウェル６の上
のゲート絶縁膜９上にゲート電極１０を形成する。次
に、ＣＭＯＳ部のＰ+ 型ソース・ドレインのプロセスを
援用し、ゲート電極１０をマスクとしてＮウェル５の主
面側にチャネルイオン打ち込み層８の拡散深さよりも深
いＰ+ 型ソース領域２２PSを自己整合的に形成すると共
に、Ｐウェル５にはＰ+ 型ウェルコンタクト領域２２
PCONを形成する。次に、層間絶縁膜１２の形成後、コン
タクト孔を開口してソース電極２３PS, 及びドレイン電
極２３PDを形成する。ここで、厚い局所酸化膜７ａはド
レイン端の電界集中を緩和し高耐圧化に寄与している。
【０００７】更に、バイポーラトランジスタ部は図２１
に示すように縦形ＮＰＮトランジスタと横形ＰＮＰトラ
ンジスタで構成されている。ＣＭＯＳ部と同様のプロセ
スにより、Ｐ型半導体基板１の上にＮ+ 型の埋め込み層
２を形成した後、Ｎ型エピタキシャル層３を成長させ、
次にＰ+ 型素子分離層４をＰ型半導体基板１に接続する
ように形成して素子分離島が形成される。縦形ＮＰＮト
ランジスタの製造においては、Ｎ型エピタキシャル層３
にＰ型ベース領域３１PBを形成した後、ＣＭＯＳ部のＮ
+ 型ソース・ドレインのプロセスを援用してＮ+ 型エミ
ッタ領域３２NE及びＮ+ 型コレクタ領域（コレクタ・コ
ンタクト領域）３２NCを形成し、層間絶縁膜１２の形成
後、コンタクト孔を開口してベース電極３３B,エミッタ
電極３３E 及びコレクタ電極３３C が形成される。他
方、横形ＰＮＰトランジスタの製造においては、Ｎ型エ
ピタキシャル層３に、縦形トランジスタのＰ型ベース領
域３１PBのプロセスを援用してＰ型エミッタ領域３１PE
及びＰ型コレクタ領域３１PCを形成した後、ＣＭＯＳ部
のＮ+ 型ソース・ドレインのプロセスを援用してＮ+型
ベース領域（ベース・コンタクト）３２NBを形成し、層
間絶縁膜１２の形成後、コンタクト孔を開口してベース
電極３４B,エミッタ電極３４E 及びコレクタ電極３４C
が形成される。
に示すように縦形ＮＰＮトランジスタと横形ＰＮＰトラ
ンジスタで構成されている。ＣＭＯＳ部と同様のプロセ
スにより、Ｐ型半導体基板１の上にＮ+ 型の埋め込み層
２を形成した後、Ｎ型エピタキシャル層３を成長させ、
次にＰ+ 型素子分離層４をＰ型半導体基板１に接続する
ように形成して素子分離島が形成される。縦形ＮＰＮト
ランジスタの製造においては、Ｎ型エピタキシャル層３
にＰ型ベース領域３１PBを形成した後、ＣＭＯＳ部のＮ
+ 型ソース・ドレインのプロセスを援用してＮ+ 型エミ
ッタ領域３２NE及びＮ+ 型コレクタ領域（コレクタ・コ
ンタクト領域）３２NCを形成し、層間絶縁膜１２の形成
後、コンタクト孔を開口してベース電極３３B,エミッタ
電極３３E 及びコレクタ電極３３C が形成される。他
方、横形ＰＮＰトランジスタの製造においては、Ｎ型エ
ピタキシャル層３に、縦形トランジスタのＰ型ベース領
域３１PBのプロセスを援用してＰ型エミッタ領域３１PE
及びＰ型コレクタ領域３１PCを形成した後、ＣＭＯＳ部
のＮ+ 型ソース・ドレインのプロセスを援用してＮ+型
ベース領域（ベース・コンタクト）３２NBを形成し、層
間絶縁膜１２の形成後、コンタクト孔を開口してベース
電極３４B,エミッタ電極３４E 及びコレクタ電極３４C
が形成される。
【０００８】図１９に示すパワーＤＭＯＳ部としてのＮ
チャネル型ＤＭＯＳＦＥＴは２重ウェル構造であるが、
Ｐウェル５及びチャネルイオン打ち込み層８を除いた図
２２に示すＤＭＯＳ構造でも良い。即ち、図２２に示す
Ｎチャネル型ＤＭＯＳＦＥＴの製造においては、Ｐ型半
導体基板１の上にＮ+ 型の埋め込み層２を形成した後、
Ｎ型エピタキシャル層３を成長させ、次にＰ+ 型素子分
離層４をＰ型半導体基板１に達するように形成して素子
分離島を作り、その素子分離島に対しＮウェルのイオン
打ち込みを行いウェル拡散によりＮウェル６が形成され
る。ここでＮウェル６はＭＯＳＦＥＴのオン抵抗を低減
する拡張ドレインとしてのオフセット領域を構成してい
る。次に、窒化膜等で活性領域を覆った後に、選択酸化
を施し、Ｐ+ 型素子分離層４上に素子分離絶縁膜（局所
酸化膜：ＬＯＣＯＳ）７を、Ｎウェル６の端部側上に厚
い局所酸化膜７ａを形成する。次に、Ｎ型エピタキシャ
ル層３の上のゲート絶縁膜９上にゲート電極１０を形成
する。次に、前述のようにバイポーラトランジスタ（Ｎ
ＰＮトランジスタ）のＰ型ベースの形成プロセスを援用
し、ゲート電極１０をマスクとしてＮ型エピタキシャル
層３の主面側に自己整合的にイオン注入してから、熱処
理（1000〜1200°Ｃ）を施してＰ型ベース領域（チャネ
ル拡散領域）２１を形成する。次に、ＣＭＯＳ部のＮ+
型ソース・ドレインのプロセスを援用し、ゲート電極１
０をマスクとしてイオン注入し、２重拡散によりこのＰ
型ベース領域２１の主面側にＮ+ 型ソース領域２２NSを
形成すると共に、Ｎウェル６の主面側にＮ+ 型ウェルコ
ンタクト領域２２NCONを形成する。次に、層間絶縁膜１
２の形成後、コンタクト孔を開口してソース電極２３NS
, 及びドレイン電極２３NDを形成する。最後にパッシベ
ーション膜を形成する。
チャネル型ＤＭＯＳＦＥＴは２重ウェル構造であるが、
Ｐウェル５及びチャネルイオン打ち込み層８を除いた図
２２に示すＤＭＯＳ構造でも良い。即ち、図２２に示す
Ｎチャネル型ＤＭＯＳＦＥＴの製造においては、Ｐ型半
導体基板１の上にＮ+ 型の埋め込み層２を形成した後、
Ｎ型エピタキシャル層３を成長させ、次にＰ+ 型素子分
離層４をＰ型半導体基板１に達するように形成して素子
分離島を作り、その素子分離島に対しＮウェルのイオン
打ち込みを行いウェル拡散によりＮウェル６が形成され
る。ここでＮウェル６はＭＯＳＦＥＴのオン抵抗を低減
する拡張ドレインとしてのオフセット領域を構成してい
る。次に、窒化膜等で活性領域を覆った後に、選択酸化
を施し、Ｐ+ 型素子分離層４上に素子分離絶縁膜（局所
酸化膜：ＬＯＣＯＳ）７を、Ｎウェル６の端部側上に厚
い局所酸化膜７ａを形成する。次に、Ｎ型エピタキシャ
ル層３の上のゲート絶縁膜９上にゲート電極１０を形成
する。次に、前述のようにバイポーラトランジスタ（Ｎ
ＰＮトランジスタ）のＰ型ベースの形成プロセスを援用
し、ゲート電極１０をマスクとしてＮ型エピタキシャル
層３の主面側に自己整合的にイオン注入してから、熱処
理（1000〜1200°Ｃ）を施してＰ型ベース領域（チャネ
ル拡散領域）２１を形成する。次に、ＣＭＯＳ部のＮ+
型ソース・ドレインのプロセスを援用し、ゲート電極１
０をマスクとしてイオン注入し、２重拡散によりこのＰ
型ベース領域２１の主面側にＮ+ 型ソース領域２２NSを
形成すると共に、Ｎウェル６の主面側にＮ+ 型ウェルコ
ンタクト領域２２NCONを形成する。次に、層間絶縁膜１
２の形成後、コンタクト孔を開口してソース電極２３NS
, 及びドレイン電極２３NDを形成する。最後にパッシベ
ーション膜を形成する。
【０００９】ここで、厚い局所酸化膜７ａはドレイン端
の電界集中を緩和し高耐圧化に寄与している。
の電界集中を緩和し高耐圧化に寄与している。
【００１０】
【発明が解決しようとする課題】しかしながら、上述の
ようなＤＭＯＳ部をパワーＭＯＳ部とするＢｉＣＭＯＳ
構造においては、次のような問題点がある。
ようなＤＭＯＳ部をパワーＭＯＳ部とするＢｉＣＭＯＳ
構造においては、次のような問題点がある。
【００１１】まず、図１９及び図２０に示した高耐圧Ｄ
ＭＯＳ部においては、低耐圧ＣＭＯＳ部のチャネルイオ
ン打ち込みの工程をそのまま援用してチャネルイオン打
ち込み層８が形成されているが、この高耐圧ＤＭＯＳ部
のチャネルイオン打ち込み工程はＤＭＯＳ部固有の単独
工程ではないので、殊に、図１９に示したＮチャネル型
ＭＯＳＦＥＴのＰ型チャネルイオン打ち込み層８はアク
セプタ総量不足になり、表面パンチスルーによる耐圧低
下を起こし易い。このため、これを避ける目的でチャネ
ル長を長く設定する必要があるが、これは却ってオン抵
抗の増大を招き大電流容量化の障害となる。耐圧向上と
オン抵抗低減とは二律背反している。
ＭＯＳ部においては、低耐圧ＣＭＯＳ部のチャネルイオ
ン打ち込みの工程をそのまま援用してチャネルイオン打
ち込み層８が形成されているが、この高耐圧ＤＭＯＳ部
のチャネルイオン打ち込み工程はＤＭＯＳ部固有の単独
工程ではないので、殊に、図１９に示したＮチャネル型
ＭＯＳＦＥＴのＰ型チャネルイオン打ち込み層８はアク
セプタ総量不足になり、表面パンチスルーによる耐圧低
下を起こし易い。このため、これを避ける目的でチャネ
ル長を長く設定する必要があるが、これは却ってオン抵
抗の増大を招き大電流容量化の障害となる。耐圧向上と
オン抵抗低減とは二律背反している。
【００１２】他方、図２２に示したＤＭＯＳ構造では、
Ｐ型ベース領域２１を形成するに、ゲート電極１０をマ
スクとしてＮ型エピタキシャル層３の主面側に自己整合
的にイオン注入してから、高温・長時間の熱処理工程を
必要としているため、工数の増加を招くと共に、ゲート
絶縁膜９及びＰ型ベース領域２１の表面のチャネル形成
部にゲート電極１０中の不純物が再拡散してしまい、チ
ャネル領域（Ｎ型ＭＯＳの場合はアセプタ，Ｐ型ＤＭＯ
Ｓの場合はドナー）を精度良く形成できず、しきい値電
圧の不安定化を招いたり、ゲート絶縁膜９の信頼性低下
による耐圧確保に問題が生じる。また、上記の高温・長
時間の熱処理工程が介在すると、Ｐ型ベース領域２１の
拡散深さが深くなり過ぎ、ＭＯＳＦＥＴの実効チャネル
長の増大、即ち、チャネル抵抗（オン抵抗）の増大を招
き、大電流容量化の障害となる。
Ｐ型ベース領域２１を形成するに、ゲート電極１０をマ
スクとしてＮ型エピタキシャル層３の主面側に自己整合
的にイオン注入してから、高温・長時間の熱処理工程を
必要としているため、工数の増加を招くと共に、ゲート
絶縁膜９及びＰ型ベース領域２１の表面のチャネル形成
部にゲート電極１０中の不純物が再拡散してしまい、チ
ャネル領域（Ｎ型ＭＯＳの場合はアセプタ，Ｐ型ＤＭＯ
Ｓの場合はドナー）を精度良く形成できず、しきい値電
圧の不安定化を招いたり、ゲート絶縁膜９の信頼性低下
による耐圧確保に問題が生じる。また、上記の高温・長
時間の熱処理工程が介在すると、Ｐ型ベース領域２１の
拡散深さが深くなり過ぎ、ＭＯＳＦＥＴの実効チャネル
長の増大、即ち、チャネル抵抗（オン抵抗）の増大を招
き、大電流容量化の障害となる。
【００１３】ところで、上記の高温・長時間の熱処理を
行わない場合は、Ｐ型ベース領域２１の拡散深さが浅く
抑えられるが、イオン注入ドーズ量が増大するため、チ
ャネル部に結晶欠陥が多数生じ、特に大面積素子におい
て良品率の低下の原因となっている。更に、チャネル表
面ではＰ型ベース領域の横方向の不純物濃度勾配の大き
な領域にＮ+ 型ソース領域２２NSとのＰＮ接合が形成さ
れるため、Ｎ+ 拡散長さのバラツキがＰ型ベース領域表
面濃度のバラツキを招き、しきい値電圧のバラツキに繋
がっている。
行わない場合は、Ｐ型ベース領域２１の拡散深さが浅く
抑えられるが、イオン注入ドーズ量が増大するため、チ
ャネル部に結晶欠陥が多数生じ、特に大面積素子におい
て良品率の低下の原因となっている。更に、チャネル表
面ではＰ型ベース領域の横方向の不純物濃度勾配の大き
な領域にＮ+ 型ソース領域２２NSとのＰＮ接合が形成さ
れるため、Ｎ+ 拡散長さのバラツキがＰ型ベース領域表
面濃度のバラツキを招き、しきい値電圧のバラツキに繋
がっている。
【００１４】そこで上記問題点に鑑み、本発明の第１の
課題は、ＢｉＣＭＯＳ半導体装置においてＤＭＯＳ部の
高耐圧化及び大電流容量化を実現する製造方法を提供す
るにある。また本発明の第２の課題は、ＤＭＯＳ部の単
独の工数を排除し、ＢｉＣＭＯＳプロセスのみでＤＭＯ
Ｓ部の形成が可能な製造方法を提供するにある。更に本
発明の第３の課題は、チャネル部の結晶欠陥等を抑制で
き、高信頼性のＤＭＯＳ部の形成が可能な製造方法を提
供するにある。更にまた本発明の第４の課題は工程バラ
ツキのＤＭＯＳ部のしきい値電圧に与える影響を抑制で
きる製造方法を提供するにある。
課題は、ＢｉＣＭＯＳ半導体装置においてＤＭＯＳ部の
高耐圧化及び大電流容量化を実現する製造方法を提供す
るにある。また本発明の第２の課題は、ＤＭＯＳ部の単
独の工数を排除し、ＢｉＣＭＯＳプロセスのみでＤＭＯ
Ｓ部の形成が可能な製造方法を提供するにある。更に本
発明の第３の課題は、チャネル部の結晶欠陥等を抑制で
き、高信頼性のＤＭＯＳ部の形成が可能な製造方法を提
供するにある。更にまた本発明の第４の課題は工程バラ
ツキのＤＭＯＳ部のしきい値電圧に与える影響を抑制で
きる製造方法を提供するにある。
【００１５】
【課題を解決するための手段】上記課題を解決するため
に、本発明が講じた手段は、ＤＭＯＳ部における横方向
拡散長の差を確保するために、ゲート電極の両側に側壁
（サイドウォール，スペーサ）を形成した後、これをマ
スクとしてソース領域を自己整合的に形成した点にあ
る。即ち、本発明は、第１導電型半導体領域の主面にゲ
ート絶縁膜を介してゲート電極を形成する工程と、この
ゲート電極をマスクとして自己整合的に第１導電型半導
体領域内の主面側に第２導電型ベース領域を形成する工
程と、第２導電型ベース領域の主面側に第１導電型ソー
ス領域を形成する工程とを備えた第１導電型チャネルの
ＤＭＯＳトランジスタを含む半導体装置の製造方法にお
いて第１導電型ソース領域の形成工程は、前記ゲート電
極の側面に形成された側壁をマスクとして自己整合的に
形成することを特徴とする。第１導電型半導体領域の内
に第２導電型ウェルを形成してから第２導電型ベース領
域を形成しても良いし、第２導電型チャネルイオン打つ
込み層を形成しておいてから第２導電型ベース領域を形
成しても良い。
に、本発明が講じた手段は、ＤＭＯＳ部における横方向
拡散長の差を確保するために、ゲート電極の両側に側壁
（サイドウォール，スペーサ）を形成した後、これをマ
スクとしてソース領域を自己整合的に形成した点にあ
る。即ち、本発明は、第１導電型半導体領域の主面にゲ
ート絶縁膜を介してゲート電極を形成する工程と、この
ゲート電極をマスクとして自己整合的に第１導電型半導
体領域内の主面側に第２導電型ベース領域を形成する工
程と、第２導電型ベース領域の主面側に第１導電型ソー
ス領域を形成する工程とを備えた第１導電型チャネルの
ＤＭＯＳトランジスタを含む半導体装置の製造方法にお
いて第１導電型ソース領域の形成工程は、前記ゲート電
極の側面に形成された側壁をマスクとして自己整合的に
形成することを特徴とする。第１導電型半導体領域の内
に第２導電型ウェルを形成してから第２導電型ベース領
域を形成しても良いし、第２導電型チャネルイオン打つ
込み層を形成しておいてから第２導電型ベース領域を形
成しても良い。
【００１６】第１導電型ソース領域の形成はＤＭＯＳプ
ロセスに固有の工程でも良いが、半導体装置が同一半導
体基板にＣＭＯＳトランジスタ及びバイポーラトランジ
スタを有するＢｉＣＭＯＳ半導体装置である場合には、
次のような工程の援用を行うことができる。即ち、上記
ＣＭＯＳトランジスタの形成方法をそのゲート電極の両
側に側壁を有するＬＤＤ構造の形成方法とすることによ
り、上記ＤＭＯＳトランジスタの側壁の形成は、上記Ｃ
ＭＯＳトランジスタの側壁の形成工程を援用することが
できる。また、上記第２導電型ベース領域の形成は、上
記バイポーラトランジスタの第２導電型ベース領域の形
成工程を援用することができる。更に、上記第１導電型
ソース領域の形成は、上記ＣＭＯＳトランジスタの第１
導電型ソース・ドレインの形成工程を援用することがで
きる。
ロセスに固有の工程でも良いが、半導体装置が同一半導
体基板にＣＭＯＳトランジスタ及びバイポーラトランジ
スタを有するＢｉＣＭＯＳ半導体装置である場合には、
次のような工程の援用を行うことができる。即ち、上記
ＣＭＯＳトランジスタの形成方法をそのゲート電極の両
側に側壁を有するＬＤＤ構造の形成方法とすることによ
り、上記ＤＭＯＳトランジスタの側壁の形成は、上記Ｃ
ＭＯＳトランジスタの側壁の形成工程を援用することが
できる。また、上記第２導電型ベース領域の形成は、上
記バイポーラトランジスタの第２導電型ベース領域の形
成工程を援用することができる。更に、上記第１導電型
ソース領域の形成は、上記ＣＭＯＳトランジスタの第１
導電型ソース・ドレインの形成工程を援用することがで
きる。
【００１７】他方、本発明は、第１導電型半導体領域内
の第１導電型ウェルの主面側に第２導電型不純物のチャ
ネルイオン打ち込み層を形成した後、ゲート絶縁膜を介
してゲート電極を形成し、第１導電型ウェルの主面側に
第２導電型ソース領域を形成して成る第２導電型チャネ
ルのＤＭＯＳトランジスタを有する半導体装置の製造方
法において、上記第２導電型ソース領域を、上記ゲート
電極及びこの両側に形成された側壁をマスクとして自己
整合的に形成して成ることを特徴とする。かかる場合に
おいても、上記ＤＭＯＳトランジスタの上記側壁の形成
は、ＣＭＯＳトランジスタの側壁の形成工程を援用する
ことができる。また、上記第２導電型ソース領域の形成
は、上記ＣＭＯＳトランジジスタの第２導電型ソース・
ドレインの形成工程を援用することができる。
の第１導電型ウェルの主面側に第２導電型不純物のチャ
ネルイオン打ち込み層を形成した後、ゲート絶縁膜を介
してゲート電極を形成し、第１導電型ウェルの主面側に
第２導電型ソース領域を形成して成る第２導電型チャネ
ルのＤＭＯＳトランジスタを有する半導体装置の製造方
法において、上記第２導電型ソース領域を、上記ゲート
電極及びこの両側に形成された側壁をマスクとして自己
整合的に形成して成ることを特徴とする。かかる場合に
おいても、上記ＤＭＯＳトランジスタの上記側壁の形成
は、ＣＭＯＳトランジスタの側壁の形成工程を援用する
ことができる。また、上記第２導電型ソース領域の形成
は、上記ＣＭＯＳトランジジスタの第２導電型ソース・
ドレインの形成工程を援用することができる。
【００１８】
【作用】ゲート電極をマスクとして自己整合的に第１導
電型半導体領域内の主面側に第２導電型ベース領域を形
成し、この領域の主面側に第１導電型ソース領域を側壁
をマスクとして自己整合的に形成する第１導電型チャネ
ルのＤＭＯＳトランジスタの製造方法においては、第１
導電型ソース領域の横方向拡散が側壁の分だけ延びず、
側壁の分だけ実効チャネル長を長くできる。このため、
第２導電型ベース領域の不純物総量の相当の比率がチャ
ネル部の不純物総量として残るため、耐圧が向上する。
ここで、第２導電型ベース領域のドライブ用高温処理工
程を排除すると、ドライブ用高温処理工程の排除による
第２導電型ベース領域の横方向拡散の抑制によるチャネ
ル長の減少と側壁の分だけチャネル長の増加により従前
に比して実効チャネル長の短チャネル化を首尾よく図る
ことができる。このため、チャネル抵抗が低減でき、大
電流容量化を図ることができる。このように、第２導電
型ベース領域のドライブ用高温・長時間熱処理工程を排
除しても構わないので、工数の削減は勿論のこと、ゲー
ト電極からの不純物再拡散が抑制できるため、ゲート絶
縁膜の信頼性が向上し、しきい値電圧が安定化する。更
に、Ｐベースドーズ量を小さくできるので、結晶欠陥の
発生が低く抑えられ、信頼性の向上に繋がる。更にま
た、Ｐベース表面濃度のバラツキが低減し、しきい値電
圧のバラツキが低く抑えられる。
電型半導体領域内の主面側に第２導電型ベース領域を形
成し、この領域の主面側に第１導電型ソース領域を側壁
をマスクとして自己整合的に形成する第１導電型チャネ
ルのＤＭＯＳトランジスタの製造方法においては、第１
導電型ソース領域の横方向拡散が側壁の分だけ延びず、
側壁の分だけ実効チャネル長を長くできる。このため、
第２導電型ベース領域の不純物総量の相当の比率がチャ
ネル部の不純物総量として残るため、耐圧が向上する。
ここで、第２導電型ベース領域のドライブ用高温処理工
程を排除すると、ドライブ用高温処理工程の排除による
第２導電型ベース領域の横方向拡散の抑制によるチャネ
ル長の減少と側壁の分だけチャネル長の増加により従前
に比して実効チャネル長の短チャネル化を首尾よく図る
ことができる。このため、チャネル抵抗が低減でき、大
電流容量化を図ることができる。このように、第２導電
型ベース領域のドライブ用高温・長時間熱処理工程を排
除しても構わないので、工数の削減は勿論のこと、ゲー
ト電極からの不純物再拡散が抑制できるため、ゲート絶
縁膜の信頼性が向上し、しきい値電圧が安定化する。更
に、Ｐベースドーズ量を小さくできるので、結晶欠陥の
発生が低く抑えられ、信頼性の向上に繋がる。更にま
た、Ｐベース表面濃度のバラツキが低減し、しきい値電
圧のバラツキが低く抑えられる。
【００１９】第１導電型半導体領域内に形成した第２導
電型ウェルの主面側にゲート電極をマスクとして自己整
合的に第２導電型ベース領域を形成し、この領域の主面
側に第１導電型ソース領域を側壁をマスクとして自己整
合的に形成する第１導電型チャネルのＤＭＯＳトランジ
スタの製造方法においても、第２導電型ベース領域の形
成前に同導電型のウェルが下地となっているが、上記と
同様の作用効果を奏する。
電型ウェルの主面側にゲート電極をマスクとして自己整
合的に第２導電型ベース領域を形成し、この領域の主面
側に第１導電型ソース領域を側壁をマスクとして自己整
合的に形成する第１導電型チャネルのＤＭＯＳトランジ
スタの製造方法においても、第２導電型ベース領域の形
成前に同導電型のウェルが下地となっているが、上記と
同様の作用効果を奏する。
【００２０】ゲート電極をマスクとして自己整合的に第
２導電型チャネルイオン打ち込み層の拡散深さよりも深
い第２導電型ベース領域を形成し、この領域の主面側に
第１導電型ソース領域を側壁をマスクとして自己整合的
に形成する第１導電型チャネルのＤＭＯＳトランジスタ
の製造方法においては、第１導電型ソース領域は側壁の
長さ分だけ第２導電型ベース領域を浸食せずに形成され
る。このため、実効チャネル長のうち第２導電型ベース
領域の占める部分が従来に比して長く、その高濃度領域
の長さ比率が高まっている。従って、チャネルイオン打
ち込み層が第２導電型不純物の総量不足であっても、第
２導電型ベース領域による高濃度領域の長さ比率が高い
ので、表面パンチスルーを効果的に抑制でき、高耐圧化
が図れる。前述のように、短チャネル化が可能且つ容易
であるため、チャネル抵抗低減による大電流容量化も図
ることができ、その他前述と同様な作用効果を奏する。
２導電型チャネルイオン打ち込み層の拡散深さよりも深
い第２導電型ベース領域を形成し、この領域の主面側に
第１導電型ソース領域を側壁をマスクとして自己整合的
に形成する第１導電型チャネルのＤＭＯＳトランジスタ
の製造方法においては、第１導電型ソース領域は側壁の
長さ分だけ第２導電型ベース領域を浸食せずに形成され
る。このため、実効チャネル長のうち第２導電型ベース
領域の占める部分が従来に比して長く、その高濃度領域
の長さ比率が高まっている。従って、チャネルイオン打
ち込み層が第２導電型不純物の総量不足であっても、第
２導電型ベース領域による高濃度領域の長さ比率が高い
ので、表面パンチスルーを効果的に抑制でき、高耐圧化
が図れる。前述のように、短チャネル化が可能且つ容易
であるため、チャネル抵抗低減による大電流容量化も図
ることができ、その他前述と同様な作用効果を奏する。
【００２１】また更に、第２導電型ウェルの主面側に第
２導電型不純物のチャネルイオン打ち込み層を有する構
造で、ゲート電極をマスクとして自己整合的に第２導電
型チャネルイオン打ち込み層の拡散深さよりも深い第２
導電型ベース領域を形成し、この領域の主面側に第１導
電型ソース領域を側壁をマスクとして自己整合的に形成
する第１導電型チャネルのＤＭＯＳトランジスタの製造
方法においては、第２導電型ベース領域の形成前に同導
電型のウェル及びチャネルイオン打ち込み層が下地とな
っているが、上記と同様な作用効果を奏する。
２導電型不純物のチャネルイオン打ち込み層を有する構
造で、ゲート電極をマスクとして自己整合的に第２導電
型チャネルイオン打ち込み層の拡散深さよりも深い第２
導電型ベース領域を形成し、この領域の主面側に第１導
電型ソース領域を側壁をマスクとして自己整合的に形成
する第１導電型チャネルのＤＭＯＳトランジスタの製造
方法においては、第２導電型ベース領域の形成前に同導
電型のウェル及びチャネルイオン打ち込み層が下地とな
っているが、上記と同様な作用効果を奏する。
【００２２】半導体装置がＢｉＣＭＯＳ半導体装置であ
る場合には、ＣＭＯＳ部をＬＤＤ構造とすることによ
り、ＤＭＯＳ部の側壁の形成はＣＭＯＳトランジスタの
側壁の形成工程を援用することができ、工程数の削減に
寄与する。また、ＬＤＤ構造のＣＭＯＳ部とＤＭＯＤ部
とのモノリシック化が可能であることは勿論のこと、Ｃ
ＭＯＳ部でのホットキャリアのゲート絶縁膜への注入を
抑制でき、素子の信頼性を向上させることができる。更
に第２導電型ベース領域の形成工程をバイポーラの第２
導電型ベース領域の形成工程で援用したときには、工程
数の削減に寄与することはもとより、第１導電型ソース
領域の横方向拡散が側壁のマスクによって第２導電型ベ
ース領域を浸食しすぎないので、むしろ第２導電型ベー
ス領域の低濃度化も可能となり、これによりバイポーラ
トランジスタの電流増幅率ｈFEを増大させることができ
る。更にまた、第１導電型ソース領域の形成を、ＣＭＯ
Ｓトランジジスタの第１導電型ソース・ドレインの形成
工程で援用したときには、工程数の削減に寄与する。
る場合には、ＣＭＯＳ部をＬＤＤ構造とすることによ
り、ＤＭＯＳ部の側壁の形成はＣＭＯＳトランジスタの
側壁の形成工程を援用することができ、工程数の削減に
寄与する。また、ＬＤＤ構造のＣＭＯＳ部とＤＭＯＤ部
とのモノリシック化が可能であることは勿論のこと、Ｃ
ＭＯＳ部でのホットキャリアのゲート絶縁膜への注入を
抑制でき、素子の信頼性を向上させることができる。更
に第２導電型ベース領域の形成工程をバイポーラの第２
導電型ベース領域の形成工程で援用したときには、工程
数の削減に寄与することはもとより、第１導電型ソース
領域の横方向拡散が側壁のマスクによって第２導電型ベ
ース領域を浸食しすぎないので、むしろ第２導電型ベー
ス領域の低濃度化も可能となり、これによりバイポーラ
トランジスタの電流増幅率ｈFEを増大させることができ
る。更にまた、第１導電型ソース領域の形成を、ＣＭＯ
Ｓトランジジスタの第１導電型ソース・ドレインの形成
工程で援用したときには、工程数の削減に寄与する。
【００２３】本発明の第２導電型チャネルのＤＭＯＳト
ランジスタを有する半導体装置の製造方法においても、
側壁をマスクとして自己整合的に第２導電型ソース領域
が形成され、その横方向拡散長が側壁の長さ分だけ従来
に比して短くなっているため、上述と同様、ゲート電極
直下の第１導電型ウェルの表面層の第１導電型不純物総
量が大きくとれるので、表面パンチスルーによる耐圧低
下を抑制することができると共に、大電流容量化を図る
ことができる。また上述のように、半導体装置がＢｉＣ
ＭＯＳ半導体装置で、ＣＭＯＳ部がＬＤＤ構造である場
合には、ＣＭＯＳ部の信頼性の向上、バイポーラトラン
ジスタの電流増幅率ｈFEの増大及び工程数の削減等を図
ることができる。
ランジスタを有する半導体装置の製造方法においても、
側壁をマスクとして自己整合的に第２導電型ソース領域
が形成され、その横方向拡散長が側壁の長さ分だけ従来
に比して短くなっているため、上述と同様、ゲート電極
直下の第１導電型ウェルの表面層の第１導電型不純物総
量が大きくとれるので、表面パンチスルーによる耐圧低
下を抑制することができると共に、大電流容量化を図る
ことができる。また上述のように、半導体装置がＢｉＣ
ＭＯＳ半導体装置で、ＣＭＯＳ部がＬＤＤ構造である場
合には、ＣＭＯＳ部の信頼性の向上、バイポーラトラン
ジスタの電流増幅率ｈFEの増大及び工程数の削減等を図
ることができる。
【００２４】
【実施例】次に、本発明の実施例を添付図面に基づいて
説明する。表１は本実施例に係るＢｉＣＭＯＳプロセス
の工程シーケンスを表す。なお、表１中の〇印はその工
程を含むことを意味する。
説明する。表１は本実施例に係るＢｉＣＭＯＳプロセス
の工程シーケンスを表す。なお、表１中の〇印はその工
程を含むことを意味する。
【００２５】
【表１】
【００２６】〔高耐圧ＤＭＯＳ部のＮチャネル型ＭＯＳ
ＦＥＴ〕図１は本発明の実施例に係るＢｉＣＭＯＳプロ
セスおいて高耐圧ＤＭＯＳ部のうちＮチャネル型ＤＭＯ
ＳＦＥＴのゲート電極形成時の構造を示す断面図であ
る。この実施例のＤＭＯＳ部においては、表１の工程シ
ーケンス１に示すように、従来と同様、Ｐ型半導体基板
１の上にＮ+ 型の埋め込み層２を形成した後、Ｎ型エピ
タキシャル層３を成長させ、次にＰ+ 型素子分離層４を
Ｐ型半導体基板１に達するように形成して素子分離島が
作成されている。次に、その分離島に対しＰウェルのイ
オン打ち込みを行なった後、Ｎウェルのイオン打ち込み
を行い、ウェル拡散によりＰウェル５及びＮウェル６が
形成される。後述の例のように、Ｐウェル５を形成しな
い場合もある。ここでＮウェル６はＭＯＳＦＥＴのオン
抵抗を低減する拡張ドレインとしてのオフセット領域を
構成している。次に、窒化膜等で活性領域を覆った後
に、選択酸化を施し、Ｐ+ 型素子分離層４上に素子分離
絶縁膜（局所酸化膜：ＬＯＣＯＳ）７を、Ｎウェル６の
うちＰウェル側上に厚い局所酸化膜７ａを形成する。次
に、本例ではＣＭＯＳプロセスを援用してＰウェル５の
表面にＢＦ2 等のアクセプタ型（Ｐ型）不純物を極浅く
イオン打ち込みしてチャネルイオン打ち込み層８を形成
する。なお、後述の例のように、チャネルイオン打ち込
み層８を形成しない場合もある。このチャネルイオン打
ち込み層８の形成後、ゲート絶縁膜９及び局所酸化膜７
ａの上にポリシリコンのゲート電極１０を形成する。
ＦＥＴ〕図１は本発明の実施例に係るＢｉＣＭＯＳプロ
セスおいて高耐圧ＤＭＯＳ部のうちＮチャネル型ＤＭＯ
ＳＦＥＴのゲート電極形成時の構造を示す断面図であ
る。この実施例のＤＭＯＳ部においては、表１の工程シ
ーケンス１に示すように、従来と同様、Ｐ型半導体基板
１の上にＮ+ 型の埋め込み層２を形成した後、Ｎ型エピ
タキシャル層３を成長させ、次にＰ+ 型素子分離層４を
Ｐ型半導体基板１に達するように形成して素子分離島が
作成されている。次に、その分離島に対しＰウェルのイ
オン打ち込みを行なった後、Ｎウェルのイオン打ち込み
を行い、ウェル拡散によりＰウェル５及びＮウェル６が
形成される。後述の例のように、Ｐウェル５を形成しな
い場合もある。ここでＮウェル６はＭＯＳＦＥＴのオン
抵抗を低減する拡張ドレインとしてのオフセット領域を
構成している。次に、窒化膜等で活性領域を覆った後
に、選択酸化を施し、Ｐ+ 型素子分離層４上に素子分離
絶縁膜（局所酸化膜：ＬＯＣＯＳ）７を、Ｎウェル６の
うちＰウェル側上に厚い局所酸化膜７ａを形成する。次
に、本例ではＣＭＯＳプロセスを援用してＰウェル５の
表面にＢＦ2 等のアクセプタ型（Ｐ型）不純物を極浅く
イオン打ち込みしてチャネルイオン打ち込み層８を形成
する。なお、後述の例のように、チャネルイオン打ち込
み層８を形成しない場合もある。このチャネルイオン打
ち込み層８の形成後、ゲート絶縁膜９及び局所酸化膜７
ａの上にポリシリコンのゲート電極１０を形成する。
【００２７】図２は本発明の実施例に係るＢｉＣＭＯＳ
プロセスおいてＤＭＯＳ部のうちＮチャネル型ＤＭＯＳ
ＦＥＴのソース・ドレイン電極形成時の構造を示す断面
図である。ゲート電極１０の形成後、後述するバイポー
ラトランジスタのＰ型ベースの形成プロセスを援用し、
ゲート電極１０をマスクとしてＰ型ベース領域（チャネ
ル拡散領域）２１をＰウェル５に自己整合的にチャネル
イオン打ち込み層８の拡散深さよりも深く形成する。こ
のＰ型ベース領域２１の形成後、本例においては単独工
程又は後述するＣＭＯＳプロセスのＬＤＤ構造の形成工
程を援用してゲート電極１０の側面にＣＶＤ法による堆
積酸化膜などからなる側壁（サイドウォール）２５を形
成する。そしてこの側壁２５の形成後に、ＣＭＯＳプロ
セスのＮ+ 型ソース・ドレイン形成工程を援用して、ゲ
ート電極１０及び側壁２５をマスクとして２重拡散によ
り高濃度のＰ型ベース領域２１内にＮ+ 型ソース領域２
６NSを自己整合的に形成すると共に、Ｎウェル６内にＮ
+ 型ウェルコンタクト（ドレイン）領域２６NCONを形成
する。次に、層間絶縁膜１２の形成後、コンタクト孔を
開口してソース電極２３NS, 及びドレイン電極２３NDを
形成する。この後パッシベーション膜を形成する。な
お、厚い局所酸化膜７ａはドレイン端の電界集中を緩和
し高耐圧化に寄与している。
プロセスおいてＤＭＯＳ部のうちＮチャネル型ＤＭＯＳ
ＦＥＴのソース・ドレイン電極形成時の構造を示す断面
図である。ゲート電極１０の形成後、後述するバイポー
ラトランジスタのＰ型ベースの形成プロセスを援用し、
ゲート電極１０をマスクとしてＰ型ベース領域（チャネ
ル拡散領域）２１をＰウェル５に自己整合的にチャネル
イオン打ち込み層８の拡散深さよりも深く形成する。こ
のＰ型ベース領域２１の形成後、本例においては単独工
程又は後述するＣＭＯＳプロセスのＬＤＤ構造の形成工
程を援用してゲート電極１０の側面にＣＶＤ法による堆
積酸化膜などからなる側壁（サイドウォール）２５を形
成する。そしてこの側壁２５の形成後に、ＣＭＯＳプロ
セスのＮ+ 型ソース・ドレイン形成工程を援用して、ゲ
ート電極１０及び側壁２５をマスクとして２重拡散によ
り高濃度のＰ型ベース領域２１内にＮ+ 型ソース領域２
６NSを自己整合的に形成すると共に、Ｎウェル６内にＮ
+ 型ウェルコンタクト（ドレイン）領域２６NCONを形成
する。次に、層間絶縁膜１２の形成後、コンタクト孔を
開口してソース電極２３NS, 及びドレイン電極２３NDを
形成する。この後パッシベーション膜を形成する。な
お、厚い局所酸化膜７ａはドレイン端の電界集中を緩和
し高耐圧化に寄与している。
【００２８】Ｐウェル５内にはチャネル拡散領域として
のＰ型ベース領域２１とＮ+ 型ソース領域２６NSとの横
方向拡散長さの差によりＮチャネル型ＤＭＯＳ（Double
Diffused ＭＯＳ）構造が形成されている。ＤＭＯＳ構
造は、一般的なＣＭＯＳに比べ、Ｎ+ 型ソース領域２６
NS直下のＰ型ベース抵抗を小さくできるので、Ｎ+ 型ソ
ース領域２６NS，Ｐ型ベース領域２１及びＮウェル（ド
レイン領域）で構成される寄生バイポーラトランジスタ
が動作し難く、ラッチアップを抑制でき、安全動作領域
を広くとれる。また、高濃度のＰ型ベース領域２１でＮ
+ 型ソース領域２６NSが包囲されているため、ソース・
ドレイン間のパンチスルーが防止でき、高耐圧化を図る
ことができる。
のＰ型ベース領域２１とＮ+ 型ソース領域２６NSとの横
方向拡散長さの差によりＮチャネル型ＤＭＯＳ（Double
Diffused ＭＯＳ）構造が形成されている。ＤＭＯＳ構
造は、一般的なＣＭＯＳに比べ、Ｎ+ 型ソース領域２６
NS直下のＰ型ベース抵抗を小さくできるので、Ｎ+ 型ソ
ース領域２６NS，Ｐ型ベース領域２１及びＮウェル（ド
レイン領域）で構成される寄生バイポーラトランジスタ
が動作し難く、ラッチアップを抑制でき、安全動作領域
を広くとれる。また、高濃度のＰ型ベース領域２１でＮ
+ 型ソース領域２６NSが包囲されているため、ソース・
ドレイン間のパンチスルーが防止でき、高耐圧化を図る
ことができる。
【００２９】ここで、本例ではＮ+ 型ソース領域２６NS
の形成に先立って、その形成時のマスクたる側壁２５が
形成されているため、図２のＡ−Ｂ線に沿うＤＭＯＳ部
水平断面の不純物分布は、図３（ａ）に示す通りであ
る。図３（ｂ）は図１９に示す従来構造におけるＡ′−
Ｂ′線に沿うＤＭＯＳ部水平断面の不純物分布を示す。
の形成に先立って、その形成時のマスクたる側壁２５が
形成されているため、図２のＡ−Ｂ線に沿うＤＭＯＳ部
水平断面の不純物分布は、図３（ａ）に示す通りであ
る。図３（ｂ）は図１９に示す従来構造におけるＡ′−
Ｂ′線に沿うＤＭＯＳ部水平断面の不純物分布を示す。
【００３０】図３（ａ），（ｂ）から判るように、本例
におけるＰ型ベース領域２１の長さｌは従来構造におけ
るその長さｌ′に比べ、側壁の長さｍだけ長い。このた
め、実効チャネル長のうちＰ型高濃度のＰ型ベース領域
２１が従来に比して長く、その高濃度領域長さの比率が
高まっている。ＣＭＯＳプロセスを援用して形成される
Ｎチャネル型ＭＯＳＦＥＴのチャネルイオン打ち込み層
８がアクセプタ総量不足であっても、Ｐ型ベース領域２
１による高濃度領域長さの比率が高いので、チャネル長
を長く設定する必要がなく、表面パンチスルーを効果的
に抑制でき、高耐圧化及び大電流容量化を共に図ること
ができる。従来（図１９）のように、側壁２５が無い構
造において、高耐圧及び大電流容量を得るには、Ｐ型ベ
ース領域２１を高濃度化して横方向拡散長さを大きくす
る必要があり、このＰ型ベース領域２１の形成プロセス
はバイポーラＮＰＮトランジスタのＰ型ベース領域の形
成プロセスを援用するものであるから、ＮＰＮトランジ
スタのＰ型ベース領域も過度に高濃度化されてしまい、
バイポーラトランジスタの電流増幅率ｈFEの低下を招
く。しかしながら、本例のように、Ｎ+ 型ソース領域２
６NSの横方向拡散が側壁２５のマスクによってＰ型ベー
ス領域を浸食しすぎないので、むしろＰ型ベース領域２
１の低濃度化も可能となり、これによりバイポーラトラ
ンジスタの電流増幅率ｈFEを増大させることができる。
本例においては、Ｐ型ベース領域２１の形成工程はバイ
ポーラトランジスタのＰ型ベース領域形成工程を援用
し、側壁２５はＣＭＯＳ部のＬＤＤ構造のための側壁形
成プロセスを、Ｎ+ 型ソース領域２６NSの形成工程はＣ
ＭＯＳ部のＮ+ 型ソース・ドレイン形成工程をそれぞれ
援用している。
におけるＰ型ベース領域２１の長さｌは従来構造におけ
るその長さｌ′に比べ、側壁の長さｍだけ長い。このた
め、実効チャネル長のうちＰ型高濃度のＰ型ベース領域
２１が従来に比して長く、その高濃度領域長さの比率が
高まっている。ＣＭＯＳプロセスを援用して形成される
Ｎチャネル型ＭＯＳＦＥＴのチャネルイオン打ち込み層
８がアクセプタ総量不足であっても、Ｐ型ベース領域２
１による高濃度領域長さの比率が高いので、チャネル長
を長く設定する必要がなく、表面パンチスルーを効果的
に抑制でき、高耐圧化及び大電流容量化を共に図ること
ができる。従来（図１９）のように、側壁２５が無い構
造において、高耐圧及び大電流容量を得るには、Ｐ型ベ
ース領域２１を高濃度化して横方向拡散長さを大きくす
る必要があり、このＰ型ベース領域２１の形成プロセス
はバイポーラＮＰＮトランジスタのＰ型ベース領域の形
成プロセスを援用するものであるから、ＮＰＮトランジ
スタのＰ型ベース領域も過度に高濃度化されてしまい、
バイポーラトランジスタの電流増幅率ｈFEの低下を招
く。しかしながら、本例のように、Ｎ+ 型ソース領域２
６NSの横方向拡散が側壁２５のマスクによってＰ型ベー
ス領域を浸食しすぎないので、むしろＰ型ベース領域２
１の低濃度化も可能となり、これによりバイポーラトラ
ンジスタの電流増幅率ｈFEを増大させることができる。
本例においては、Ｐ型ベース領域２１の形成工程はバイ
ポーラトランジスタのＰ型ベース領域形成工程を援用
し、側壁２５はＣＭＯＳ部のＬＤＤ構造のための側壁形
成プロセスを、Ｎ+ 型ソース領域２６NSの形成工程はＣ
ＭＯＳ部のＮ+ 型ソース・ドレイン形成工程をそれぞれ
援用している。
【００３１】しかし、表１の工程シーケンス２に示すよ
うに、ＤＭＯＳ専用のＮ型ソース形成工程をＰ型ベース
領域２１の形成前に挿入しても良い。即ち、図４に示す
ように、ＤＭＯＳ専用のＮ型ソース形成工程により、ゲ
ート電極１０をマスクとしてＰ型ウェル５にはＮ型ソー
ス領域２６NS′を自己整合的に形成すると共に、Ｎウェ
ル６にはＮ型ウェルコンタクト領域２６NCON′を形成す
る。この後、バイポーラトランジスタのＰ型ベース領域
形成工程を援用し、ゲート電極１０をマスクとしてＰ型
ベース２１を形成する。そしてＣＭＯＳプロセスがＬＤ
Ｄ構造を採用する都合上、ゲート電極１０の両側に側壁
２５を形成した後、層間絶縁膜１２にコンタクト孔を開
口してソース電極２３NS, 及びドレイン電極２３NDを形
成する。
うに、ＤＭＯＳ専用のＮ型ソース形成工程をＰ型ベース
領域２１の形成前に挿入しても良い。即ち、図４に示す
ように、ＤＭＯＳ専用のＮ型ソース形成工程により、ゲ
ート電極１０をマスクとしてＰ型ウェル５にはＮ型ソー
ス領域２６NS′を自己整合的に形成すると共に、Ｎウェ
ル６にはＮ型ウェルコンタクト領域２６NCON′を形成す
る。この後、バイポーラトランジスタのＰ型ベース領域
形成工程を援用し、ゲート電極１０をマスクとしてＰ型
ベース２１を形成する。そしてＣＭＯＳプロセスがＬＤ
Ｄ構造を採用する都合上、ゲート電極１０の両側に側壁
２５を形成した後、層間絶縁膜１２にコンタクト孔を開
口してソース電極２３NS, 及びドレイン電極２３NDを形
成する。
【００３２】ここで、Ｎ型ソース領域２６NS′及びＮ型
ウェルコンタクト領域２６NCON′の不純物濃度は図２に
示すＮ型ソース領域２６NS及びＮ型ウェルコンタクト領
域２６NCONのそれに比して低濃度である。Ｎ型ソース領
域２６NS′は側壁２５の形成前に形成されるため、側壁
２５のマスキング効果はないが、Ｎ型ソース領域２
６NS′はＤＭＯＳプロセスの単独工程により最適濃度に
管理できるので、チャネル長に占めるＰ型ベース領域２
１の長さはＣＭＯＳプロセスを援用して形成した場合の
それに比して長くできる。このため、高耐圧化及び大電
流容量化を図ることができる。また、側壁２５の形成前
に、バイポーラトランジスタのＰ型ベース領域の形成プ
ロセスを援用してＰ型ベース領域２１が形成されている
ため、ＣＭＯＳ部の側壁と同様にＤＭＯＳ部にも側壁２
５が形成されても、従前通り、ゲート直下のＰウェル５
内にＮ型ソース領域２６NS′とＰ型ベース領域２１との
ＤＭＯＳ構造を得ることができ、それ故、ＤＭＯＳ部は
側壁を有するＣＭＯＳ部とのモノリシック化を図ること
ができる。
ウェルコンタクト領域２６NCON′の不純物濃度は図２に
示すＮ型ソース領域２６NS及びＮ型ウェルコンタクト領
域２６NCONのそれに比して低濃度である。Ｎ型ソース領
域２６NS′は側壁２５の形成前に形成されるため、側壁
２５のマスキング効果はないが、Ｎ型ソース領域２
６NS′はＤＭＯＳプロセスの単独工程により最適濃度に
管理できるので、チャネル長に占めるＰ型ベース領域２
１の長さはＣＭＯＳプロセスを援用して形成した場合の
それに比して長くできる。このため、高耐圧化及び大電
流容量化を図ることができる。また、側壁２５の形成前
に、バイポーラトランジスタのＰ型ベース領域の形成プ
ロセスを援用してＰ型ベース領域２１が形成されている
ため、ＣＭＯＳ部の側壁と同様にＤＭＯＳ部にも側壁２
５が形成されても、従前通り、ゲート直下のＰウェル５
内にＮ型ソース領域２６NS′とＰ型ベース領域２１との
ＤＭＯＳ構造を得ることができ、それ故、ＤＭＯＳ部は
側壁を有するＣＭＯＳ部とのモノリシック化を図ること
ができる。
【００３３】図２及び図４に示すＮチャネル型ＤＭＯＳ
ＦＥＴの構造はＰウェル５及びチャネルイオン打ち込み
層８を有するものであるが、図５に示すように、Ｐウェ
ル及びチャネルイオン打ち込み層がないＮチャネル型Ｄ
ＭＯＳＦＥＴの構造も採用可能である。図５に示すＤＭ
ＯＳ部においては、表１の工程シーケンス３に示すよう
に、Ｐ型半導体基板１の上にＮ+ 型の埋め込み層２を形
成した後、Ｎ型エピタキシャル層３を成長させ、次にＰ
+ 型素子分離層４をＰ型半導体基板１に達するように形
成して素子分離島が作成されている。次に、その分離島
に対しＮウェルのイオン打ち込みを行い、ウェル拡散に
よりＮウェル６のみが形成されている。
ＦＥＴの構造はＰウェル５及びチャネルイオン打ち込み
層８を有するものであるが、図５に示すように、Ｐウェ
ル及びチャネルイオン打ち込み層がないＮチャネル型Ｄ
ＭＯＳＦＥＴの構造も採用可能である。図５に示すＤＭ
ＯＳ部においては、表１の工程シーケンス３に示すよう
に、Ｐ型半導体基板１の上にＮ+ 型の埋め込み層２を形
成した後、Ｎ型エピタキシャル層３を成長させ、次にＰ
+ 型素子分離層４をＰ型半導体基板１に達するように形
成して素子分離島が作成されている。次に、その分離島
に対しＮウェルのイオン打ち込みを行い、ウェル拡散に
よりＮウェル６のみが形成されている。
【００３４】ここではＰウェル５は形成されていない。
このＮウェル６はＭＯＳＦＥＴのオン抵抗を低減する拡
張ドレインとしてのオフセット領域を構成している。次
に、窒化膜等で活性領域を覆った後に、選択酸化を施
し、Ｐ+ 型素子分離層４上に素子分離絶縁膜（局所酸化
膜：ＬＯＣＯＳ）７を、Ｎウェル６の端部側の上に厚い
局所酸化膜７ａを形成する。次に、ゲート絶縁膜９及び
局所酸化膜７ａの上にポリシリコンのゲート電極１０を
形成する。ゲート電極１０の形成後、バイポーラトラン
ジスタのＰ型ベースの形成プロセスを援用し、ゲート電
極１０をマスクとしてイオン注入でＰ型ベース領域（チ
ャネル拡散領域）２１を自己整合的に形成する（図５中
の点線ａ−ｂ）。このＰ型ベース領域２１の形成後、本
例においては単独工程又は後述するＣＭＯＳプロセスの
ＬＤＤ構造の形成工程を援用し、酸化膜を形成して異方
性のＲＩＥエッチングを行うことで、ゲート電極１０の
側面に側壁（サイドウォール）２５を形成する。側壁２
５の側壁幅ＬSWは100 〜500 ナノメータで、加工精度は
10ナノメータ以下の範囲に高精度に制御できる。そして
この側壁２５の形成後に、ＣＭＯＳプロセスのＮ+ 型ソ
ース・ドレイン形成工程を援用して、ゲート電極１０及
び側壁２５をマスクとしてイオン注入によりＰ型ベース
領域２１内にＮ+ 型ソース領域２６NSを自己整合的に形
成すると共に（図５中の点線ｃ−ｄ）、Ｎウェル６内に
はＮ+ 型ウェルコンタクト（ドレイン）領域２６NCONを
形成する。ここで、Ｎ+ 型ソース領域２６NSの横方向拡
散長と側壁幅ＬSWをＮ+ 型ソース領域２６NSがゲート電
極１０の下部に重なるように設定しなげればならない。
次に、層間絶縁膜１２の形成後、コンタクト孔を開口し
てソース電極２３NS, 及びドレイン電極２３NDを形成す
る。この後パッシベーション膜を形成する。なお、厚い
局所酸化膜７ａはドレイン端の電界集中を緩和し高耐圧
化に寄与している。ドレイン側の側壁下には厚い局所酸
化膜７ａがあるため、側壁をマスクとしてはＮ+ 型領域
は形成されず、厚い局所酸化膜７ａが存在しない部分に
Ｎ+ 型のＮ+ 型ドレイン領域２６NCONが形成される。
このＮウェル６はＭＯＳＦＥＴのオン抵抗を低減する拡
張ドレインとしてのオフセット領域を構成している。次
に、窒化膜等で活性領域を覆った後に、選択酸化を施
し、Ｐ+ 型素子分離層４上に素子分離絶縁膜（局所酸化
膜：ＬＯＣＯＳ）７を、Ｎウェル６の端部側の上に厚い
局所酸化膜７ａを形成する。次に、ゲート絶縁膜９及び
局所酸化膜７ａの上にポリシリコンのゲート電極１０を
形成する。ゲート電極１０の形成後、バイポーラトラン
ジスタのＰ型ベースの形成プロセスを援用し、ゲート電
極１０をマスクとしてイオン注入でＰ型ベース領域（チ
ャネル拡散領域）２１を自己整合的に形成する（図５中
の点線ａ−ｂ）。このＰ型ベース領域２１の形成後、本
例においては単独工程又は後述するＣＭＯＳプロセスの
ＬＤＤ構造の形成工程を援用し、酸化膜を形成して異方
性のＲＩＥエッチングを行うことで、ゲート電極１０の
側面に側壁（サイドウォール）２５を形成する。側壁２
５の側壁幅ＬSWは100 〜500 ナノメータで、加工精度は
10ナノメータ以下の範囲に高精度に制御できる。そして
この側壁２５の形成後に、ＣＭＯＳプロセスのＮ+ 型ソ
ース・ドレイン形成工程を援用して、ゲート電極１０及
び側壁２５をマスクとしてイオン注入によりＰ型ベース
領域２１内にＮ+ 型ソース領域２６NSを自己整合的に形
成すると共に（図５中の点線ｃ−ｄ）、Ｎウェル６内に
はＮ+ 型ウェルコンタクト（ドレイン）領域２６NCONを
形成する。ここで、Ｎ+ 型ソース領域２６NSの横方向拡
散長と側壁幅ＬSWをＮ+ 型ソース領域２６NSがゲート電
極１０の下部に重なるように設定しなげればならない。
次に、層間絶縁膜１２の形成後、コンタクト孔を開口し
てソース電極２３NS, 及びドレイン電極２３NDを形成す
る。この後パッシベーション膜を形成する。なお、厚い
局所酸化膜７ａはドレイン端の電界集中を緩和し高耐圧
化に寄与している。ドレイン側の側壁下には厚い局所酸
化膜７ａがあるため、側壁をマスクとしてはＮ+ 型領域
は形成されず、厚い局所酸化膜７ａが存在しない部分に
Ｎ+ 型のＮ+ 型ドレイン領域２６NCONが形成される。
【００３５】ここで、Ｐ型ベース領域２１の横方向拡散
長をＬPb、Ｎ+ 型ソース領域２６NSの横方向拡散長をＬ
NSとすると、このＤＭＯＳＦＥＴの実効チャネル長Ｌ
eff は、 Ｌeff ＝ＬPb−ＬNS＋ＬSW …（１） となるが、Ｐ型ベース領域２１表面の濃度勾配があるた
め、側壁形成によるオフセット分で導入されるアセプタ
は総量の８０％を占めている。例えば、試作結果では、
120 ナノメータの幅を有する側壁２５（ＬSW＝0.12μ
ｍ）を用い、ＬPb＝0.5 μｍ、ＬNS＝0.2 μｍとしてい
るため、実効チャネル長Ｌeff は0.42μｍと非常に小さ
い。このような短チャネルにおいても、アセプタ総量が
充分であるため、パンチスルー破壊をすることなく、７
４Ｖの良好な耐圧が得られた。
長をＬPb、Ｎ+ 型ソース領域２６NSの横方向拡散長をＬ
NSとすると、このＤＭＯＳＦＥＴの実効チャネル長Ｌ
eff は、 Ｌeff ＝ＬPb−ＬNS＋ＬSW …（１） となるが、Ｐ型ベース領域２１表面の濃度勾配があるた
め、側壁形成によるオフセット分で導入されるアセプタ
は総量の８０％を占めている。例えば、試作結果では、
120 ナノメータの幅を有する側壁２５（ＬSW＝0.12μ
ｍ）を用い、ＬPb＝0.5 μｍ、ＬNS＝0.2 μｍとしてい
るため、実効チャネル長Ｌeff は0.42μｍと非常に小さ
い。このような短チャネルにおいても、アセプタ総量が
充分であるため、パンチスルー破壊をすることなく、７
４Ｖの良好な耐圧が得られた。
【００３６】ところで、上記Ｐ型ベース領域２１の形成
において、高温・長時間の熱処理を施した場合、１〜３
μｍの実効チャネル長となる。チャネル抵抗は実効チャ
ネル長にほぼ比例するため、チャネル抵抗を図２２に示
す場合に比べ約58〜86％低減できる。
において、高温・長時間の熱処理を施した場合、１〜３
μｍの実効チャネル長となる。チャネル抵抗は実効チャ
ネル長にほぼ比例するため、チャネル抵抗を図２２に示
す場合に比べ約58〜86％低減できる。
【００３７】図６は図５に示すＤＭＯＳＦＥＴ（Ｉ）と
図２２に示す構造でＰベースドライブ用の高温熱処理を
施さないＤＭＯＳＦＥＴ（II）とのＰベースドーズ量対
ブレークダウン電圧（素子耐圧）の数値シミュレーショ
ン結果を示す。なお、側壁の形成以外はすべて同一工程
とする。両者において、ドーズ量の高い領域で約８０Ｖ
の良好な耐圧が得られているが、ドーズ量の低下と共
に、ソース−ドレイン間のパンチスルーにより耐圧が低
下している。ここで注目すべきことは、図５に示すＤＭ
ＯＳＦＥＴ（Ｉ）では良好な耐圧が従来のＤＭＯＳＦＥ
Ｔ（II）の約１／３のドーズ量で得られていることであ
る。即ち、側壁２５をマスクとして自己整合的にＮ+ 型
ソース領域２６NSを形成することにより、Ｐ型ベース領
域の結晶欠陥を低く抑えることができる。
図２２に示す構造でＰベースドライブ用の高温熱処理を
施さないＤＭＯＳＦＥＴ（II）とのＰベースドーズ量対
ブレークダウン電圧（素子耐圧）の数値シミュレーショ
ン結果を示す。なお、側壁の形成以外はすべて同一工程
とする。両者において、ドーズ量の高い領域で約８０Ｖ
の良好な耐圧が得られているが、ドーズ量の低下と共
に、ソース−ドレイン間のパンチスルーにより耐圧が低
下している。ここで注目すべきことは、図５に示すＤＭ
ＯＳＦＥＴ（Ｉ）では良好な耐圧が従来のＤＭＯＳＦＥ
Ｔ（II）の約１／３のドーズ量で得られていることであ
る。即ち、側壁２５をマスクとして自己整合的にＮ+ 型
ソース領域２６NSを形成することにより、Ｐ型ベース領
域の結晶欠陥を低く抑えることができる。
【００３８】図７は図５に示すＤＭＯＳＦＥＴ（Ｉ）と
図２２に示す構造でＰベースドライブ用の高温熱処理を
施さないＤＭＯＳＦＥＴ（II）との表面濃度勾配の比較
を示すグラフである。この図から明らかなように、側壁
２５をマスクとして自己整合的にＮ+ 型ソース領域２６
NSを形成することで、Ｐ型ベース領域２１の表面濃度勾
配の小さいところで最大表面濃度が決まるため、工程変
動によるしきい値電圧のバラツキが小さくできる。
図２２に示す構造でＰベースドライブ用の高温熱処理を
施さないＤＭＯＳＦＥＴ（II）との表面濃度勾配の比較
を示すグラフである。この図から明らかなように、側壁
２５をマスクとして自己整合的にＮ+ 型ソース領域２６
NSを形成することで、Ｐ型ベース領域２１の表面濃度勾
配の小さいところで最大表面濃度が決まるため、工程変
動によるしきい値電圧のバラツキが小さくできる。
【００３９】他方、図８に示すＮチャネル型ＤＭＯＳＦ
ＥＴの構造は図２に示すようにＰウェル５を有するもの
の、チャネルイオン打ち込み層８を有していない構造で
ある。図８に示すＤＭＯＳ部においては、表１の工程シ
ーケンス４に示すように、Ｐ型半導体基板１の上にＮ+
型の埋め込み層２を形成した後、Ｎ型エピタキシャル層
３を成長させ、次にＰ+ 型素子分離層４をＰ型半導体基
板１に達するように形成して素子分離島が作成されてい
る。次に、その分離島に対しＰウェルのイオン打ち込み
を行なった後、Ｎウェルのイオン打ち込みを行い、ウェ
ル拡散によりＰウェル５及びＮウェル６が形成されてい
る。ここでＮウェル６はＭＯＳＦＥＴのオン抵抗を低減
する拡張ドレインとしてのオフセット領域を構成してい
る。次に、窒化膜等で活性領域を覆った後に、選択酸化
を施し、Ｐ+ 型素子分離層４上に素子分離絶縁膜（局所
酸化膜：ＬＯＣＯＳ）７を、Ｎウェル６のうちＰウェル
側上に厚い局所酸化膜７ａを形成する。ゲート絶縁膜９
及び局所酸化膜７ａの上にポリシリコンのゲート電極１
０を形成する。次に、ゲート絶縁膜９及び局所酸化膜７
ａの上にポリシリコンのゲート電極１０を形成する。ゲ
ート電極１０の形成後、バイポーラトランジスタのＰ型
ベースの形成プロセスを援用し、ゲート電極１０をマス
クとしてイオン注入でＰ型ベース領域（チャネル拡散領
域）２１を自己整合的に形成する（図８中の点線ａ−
ｂ）。このＰ型ベース領域２１の形成後、本例において
は単独工程又は後述するＣＭＯＳプロセスのＬＤＤ構造
の形成工程を援用し、酸化膜を形成して異方性のＲＩＥ
エッチングを行うことで、ゲート電極１０の側面に側壁
（サイドウォール）２５を形成する。そしてこの側壁２
５の形成後に、ＣＭＯＳプロセスのＮ+ 型ソース・ドレ
イン形成工程を援用して、ゲート電極１０及び側壁２５
をマスクとしてイオン注入によりＰ型ベース領域２１内
にＮ+ 型ソース領域２６NSを自己整合的に形成すると共
に（図８中の点線ｃ−ｄ）、Ｎウェル６内にはＮ+ 型ウ
ェルコンタクト（ドレイン）領域２６NCONを形成する。
次に、層間絶縁膜１２の形成後、コンタクト孔を開口し
てソース電極２３NS, 及びドレイン電極２３NDを形成す
る。この後パッシベーション膜を形成する。なお、厚い
局所酸化膜７ａはドレイン端の電界集中を緩和し高耐圧
化に寄与している。Ｐ型ベース領域２１は深い拡散で、
表面濃度は比較的低いため、ＤＭＯＳＦＥＴのオン特性
を大幅に劣化することなく、耐圧を向上できる。
ＥＴの構造は図２に示すようにＰウェル５を有するもの
の、チャネルイオン打ち込み層８を有していない構造で
ある。図８に示すＤＭＯＳ部においては、表１の工程シ
ーケンス４に示すように、Ｐ型半導体基板１の上にＮ+
型の埋め込み層２を形成した後、Ｎ型エピタキシャル層
３を成長させ、次にＰ+ 型素子分離層４をＰ型半導体基
板１に達するように形成して素子分離島が作成されてい
る。次に、その分離島に対しＰウェルのイオン打ち込み
を行なった後、Ｎウェルのイオン打ち込みを行い、ウェ
ル拡散によりＰウェル５及びＮウェル６が形成されてい
る。ここでＮウェル６はＭＯＳＦＥＴのオン抵抗を低減
する拡張ドレインとしてのオフセット領域を構成してい
る。次に、窒化膜等で活性領域を覆った後に、選択酸化
を施し、Ｐ+ 型素子分離層４上に素子分離絶縁膜（局所
酸化膜：ＬＯＣＯＳ）７を、Ｎウェル６のうちＰウェル
側上に厚い局所酸化膜７ａを形成する。ゲート絶縁膜９
及び局所酸化膜７ａの上にポリシリコンのゲート電極１
０を形成する。次に、ゲート絶縁膜９及び局所酸化膜７
ａの上にポリシリコンのゲート電極１０を形成する。ゲ
ート電極１０の形成後、バイポーラトランジスタのＰ型
ベースの形成プロセスを援用し、ゲート電極１０をマス
クとしてイオン注入でＰ型ベース領域（チャネル拡散領
域）２１を自己整合的に形成する（図８中の点線ａ−
ｂ）。このＰ型ベース領域２１の形成後、本例において
は単独工程又は後述するＣＭＯＳプロセスのＬＤＤ構造
の形成工程を援用し、酸化膜を形成して異方性のＲＩＥ
エッチングを行うことで、ゲート電極１０の側面に側壁
（サイドウォール）２５を形成する。そしてこの側壁２
５の形成後に、ＣＭＯＳプロセスのＮ+ 型ソース・ドレ
イン形成工程を援用して、ゲート電極１０及び側壁２５
をマスクとしてイオン注入によりＰ型ベース領域２１内
にＮ+ 型ソース領域２６NSを自己整合的に形成すると共
に（図８中の点線ｃ−ｄ）、Ｎウェル６内にはＮ+ 型ウ
ェルコンタクト（ドレイン）領域２６NCONを形成する。
次に、層間絶縁膜１２の形成後、コンタクト孔を開口し
てソース電極２３NS, 及びドレイン電極２３NDを形成す
る。この後パッシベーション膜を形成する。なお、厚い
局所酸化膜７ａはドレイン端の電界集中を緩和し高耐圧
化に寄与している。Ｐ型ベース領域２１は深い拡散で、
表面濃度は比較的低いため、ＤＭＯＳＦＥＴのオン特性
を大幅に劣化することなく、耐圧を向上できる。
【００４０】更にまた、図９に示すＮチャネル型ＤＭＯ
ＳＦＥＴの構造はＰウェルを有していないもののチャネ
ルイオン打ち込み層を有する構造である。図９に示すＤ
ＭＯＳ部においては、表１の工程シーケンス５に示すよ
うに、Ｐ型半導体基板１の上にＮ+ 型の埋め込み層２を
形成した後、Ｎ型エピタキシャル層３を成長させ、次に
Ｐ+ 型素子分離層４をＰ型半導体基板１に達するように
形成して素子分離島が作成されている。次に、その分離
島に対しＮウェルのイオン打ち込みを行い、ウェル拡散
によりＮウェル６のみが形成されている。ここではＰウ
ェルは形成されていない。このＮウェル６はＭＯＳＦＥ
Ｔのオン抵抗を低減する拡張ドレインとしてのオフセッ
ト領域を構成している。次に、窒化膜等で活性領域を覆
った後に、選択酸化を施し、Ｐ+ 型素子分離層４上に素
子分離絶縁膜（局所酸化膜：ＬＯＣＯＳ）７を、Ｎウェ
ル６の端部側の上に厚い局所酸化膜７ａを形成する。次
に、本例ではＣＭＯＳプロセスを援用してＢＦ2 等のア
クセプタ型（Ｐ型）不純物を極浅くイオン打ち込みして
チャネルイオン打ち込み層８を形成する。このチャネル
イオン打ち込み層８の形成後、ゲート絶縁膜９及び局所
酸化膜７ａの上にポリシリコンのゲート電極１０を形成
する。ゲート電極１０の形成後、バイポーラトランジス
タのＰ型ベースの形成プロセスを援用し、ゲート電極１
０をマスクとしてイオン注入でＰ型ベース領域（チャネ
ル拡散領域）２１を自己整合的に形成する（図９中の点
線ａ−ｂ）。このＰ型ベース領域２１の形成後、本例に
おいては単独工程又は後述するＣＭＯＳプロセスのＬＤ
Ｄ構造の形成工程を援用し、酸化膜を形成して異方性の
ＲＩＥエッチングを行うことで、ゲート電極１０の側面
に側壁（サイドウォール）２５を形成する。そしてこの
側壁２５の形成後に、ＣＭＯＳプロセスのＮ+ 型ソース
・ドレイン形成工程を援用して、ゲート電極１０及び側
壁２５をマスクとしてイオン注入によりＰ型ベース領域
２１内にＮ+ 型ソース領域２６NSを自己整合的に形成す
ると共に（図９中の点線ｃ−ｄ）、Ｎウェル６内にはＮ
+ 型ウェルコンタクト（ドレイン）領域２６NCONを形成
する。次に、層間絶縁膜１２の形成後、コンタクト孔を
開口してソース電極２３NS, 及びドレイン電極２３NDを
形成する。この後パッシベーション膜を形成する。本例
ではチャネルイオン打ち込み層８の形成工程が存在して
いるため、しきい値電圧の制御が可能である。
ＳＦＥＴの構造はＰウェルを有していないもののチャネ
ルイオン打ち込み層を有する構造である。図９に示すＤ
ＭＯＳ部においては、表１の工程シーケンス５に示すよ
うに、Ｐ型半導体基板１の上にＮ+ 型の埋め込み層２を
形成した後、Ｎ型エピタキシャル層３を成長させ、次に
Ｐ+ 型素子分離層４をＰ型半導体基板１に達するように
形成して素子分離島が作成されている。次に、その分離
島に対しＮウェルのイオン打ち込みを行い、ウェル拡散
によりＮウェル６のみが形成されている。ここではＰウ
ェルは形成されていない。このＮウェル６はＭＯＳＦＥ
Ｔのオン抵抗を低減する拡張ドレインとしてのオフセッ
ト領域を構成している。次に、窒化膜等で活性領域を覆
った後に、選択酸化を施し、Ｐ+ 型素子分離層４上に素
子分離絶縁膜（局所酸化膜：ＬＯＣＯＳ）７を、Ｎウェ
ル６の端部側の上に厚い局所酸化膜７ａを形成する。次
に、本例ではＣＭＯＳプロセスを援用してＢＦ2 等のア
クセプタ型（Ｐ型）不純物を極浅くイオン打ち込みして
チャネルイオン打ち込み層８を形成する。このチャネル
イオン打ち込み層８の形成後、ゲート絶縁膜９及び局所
酸化膜７ａの上にポリシリコンのゲート電極１０を形成
する。ゲート電極１０の形成後、バイポーラトランジス
タのＰ型ベースの形成プロセスを援用し、ゲート電極１
０をマスクとしてイオン注入でＰ型ベース領域（チャネ
ル拡散領域）２１を自己整合的に形成する（図９中の点
線ａ−ｂ）。このＰ型ベース領域２１の形成後、本例に
おいては単独工程又は後述するＣＭＯＳプロセスのＬＤ
Ｄ構造の形成工程を援用し、酸化膜を形成して異方性の
ＲＩＥエッチングを行うことで、ゲート電極１０の側面
に側壁（サイドウォール）２５を形成する。そしてこの
側壁２５の形成後に、ＣＭＯＳプロセスのＮ+ 型ソース
・ドレイン形成工程を援用して、ゲート電極１０及び側
壁２５をマスクとしてイオン注入によりＰ型ベース領域
２１内にＮ+ 型ソース領域２６NSを自己整合的に形成す
ると共に（図９中の点線ｃ−ｄ）、Ｎウェル６内にはＮ
+ 型ウェルコンタクト（ドレイン）領域２６NCONを形成
する。次に、層間絶縁膜１２の形成後、コンタクト孔を
開口してソース電極２３NS, 及びドレイン電極２３NDを
形成する。この後パッシベーション膜を形成する。本例
ではチャネルイオン打ち込み層８の形成工程が存在して
いるため、しきい値電圧の制御が可能である。
【００４１】〔高耐圧ＤＭＯＳ部のＰチャネル型ＭＯＳ
ＦＥＴ〕図１０は本発明の実施例に係るＢｉＣＭＯＳプ
ロセスおいてＤＭＯＳ部のうちＰチャネル型ＤＭＯＳＦ
ＥＴのゲート電極形成時の構造を示す断面図である。こ
のＰチャネル型ＤＭＯＳＦＥＴにおいても、表１の工程
シーケンス６に示すように、Ｐ型半導体基板１の上にＮ
+ 型の埋め込み層２を形成した後、Ｎ型エピタキシャル
層３を成長させ、次にＰ+ 型素子分離層４をＰ型半導体
基板１に達するように形成して分離島が作成されてい
る。次に、その分離島に対しＰウェルのイオン打ち込み
を行なった後、Ｎウェルのイオン打ち込みを行い、ウェ
ル拡散によりＰウェル５及びＮウェル６が形成されてい
る。Ｐウェル５はＭＯＳＦＥＴのオン抵抗を低減する拡
張ドレインとしてのオフセット領域を構成している。次
に、窒化膜等で活性領域を覆った後に、選択酸化を施
し、Ｐ+ 型素子分離層４上に素子分離酸化膜（局所酸化
膜：ＬＯＣＯＳ）７を、Ｐウェル５のうちＮウェル側上
に厚い局所酸化膜７ａを形成する。次に、Ｎウェル６の
表面にＢＦ2 等のアクセプタ型（Ｐ型）不純物を極浅く
イオン打ち込みしてチャネルイオン打ち込み層８を形成
する。次に、Ｎウェル６の上のゲート絶縁膜９及び局所
酸化膜７ａ上にポリシルコンのゲート電極１０を形成す
る。
ＦＥＴ〕図１０は本発明の実施例に係るＢｉＣＭＯＳプ
ロセスおいてＤＭＯＳ部のうちＰチャネル型ＤＭＯＳＦ
ＥＴのゲート電極形成時の構造を示す断面図である。こ
のＰチャネル型ＤＭＯＳＦＥＴにおいても、表１の工程
シーケンス６に示すように、Ｐ型半導体基板１の上にＮ
+ 型の埋め込み層２を形成した後、Ｎ型エピタキシャル
層３を成長させ、次にＰ+ 型素子分離層４をＰ型半導体
基板１に達するように形成して分離島が作成されてい
る。次に、その分離島に対しＰウェルのイオン打ち込み
を行なった後、Ｎウェルのイオン打ち込みを行い、ウェ
ル拡散によりＰウェル５及びＮウェル６が形成されてい
る。Ｐウェル５はＭＯＳＦＥＴのオン抵抗を低減する拡
張ドレインとしてのオフセット領域を構成している。次
に、窒化膜等で活性領域を覆った後に、選択酸化を施
し、Ｐ+ 型素子分離層４上に素子分離酸化膜（局所酸化
膜：ＬＯＣＯＳ）７を、Ｐウェル５のうちＮウェル側上
に厚い局所酸化膜７ａを形成する。次に、Ｎウェル６の
表面にＢＦ2 等のアクセプタ型（Ｐ型）不純物を極浅く
イオン打ち込みしてチャネルイオン打ち込み層８を形成
する。次に、Ｎウェル６の上のゲート絶縁膜９及び局所
酸化膜７ａ上にポリシルコンのゲート電極１０を形成す
る。
【００４２】図１１は本発明の実施例に係るＢｉＣＭＯ
ＳプロセスおいてＤＭＯＳ部のうちＰチャネル型ＭＯＳ
ＦＥＴのソース・ドレイン電極形成時の構造を示す断面
図である。ゲート電極１０の形成後、バイポーラトラン
ジスタのＰ型ベース領域の形成プロセスを援用し、ゲー
ト電極１０をマスクとしてＮウェル６に高濃度のＰ型ソ
ース領域２２PSを自己整合的に形成する。この工程と同
時に、Ｐウェル５にもＰ型ウェルコンタクト（ドレイ
ン）領域２２PCONが形成される。次に、ＣＭＯＳのプロ
セスがＬＤＤ構造を採用する都合上、ゲート電極１０の
両側に側壁２５が形成される。そしてこの側壁２５の形
成後に、ＣＭＯＳ部のＮ+ 型ソース・ドレイン形成工程
を援用してＮウェル６にＮ+ 型ウェルコンタクト領域２
４NCONを形成する。次に、層間絶縁膜１２の形成後、コ
ンタクト孔を開口してソース電極２３PS 及びドレイン
電極２３PDを形成する。なお、厚い局所酸化膜７ａはド
レイン端の電界集中を緩和し高耐圧化に寄与している。
ＳプロセスおいてＤＭＯＳ部のうちＰチャネル型ＭＯＳ
ＦＥＴのソース・ドレイン電極形成時の構造を示す断面
図である。ゲート電極１０の形成後、バイポーラトラン
ジスタのＰ型ベース領域の形成プロセスを援用し、ゲー
ト電極１０をマスクとしてＮウェル６に高濃度のＰ型ソ
ース領域２２PSを自己整合的に形成する。この工程と同
時に、Ｐウェル５にもＰ型ウェルコンタクト（ドレイ
ン）領域２２PCONが形成される。次に、ＣＭＯＳのプロ
セスがＬＤＤ構造を採用する都合上、ゲート電極１０の
両側に側壁２５が形成される。そしてこの側壁２５の形
成後に、ＣＭＯＳ部のＮ+ 型ソース・ドレイン形成工程
を援用してＮウェル６にＮ+ 型ウェルコンタクト領域２
４NCONを形成する。次に、層間絶縁膜１２の形成後、コ
ンタクト孔を開口してソース電極２３PS 及びドレイン
電極２３PDを形成する。なお、厚い局所酸化膜７ａはド
レイン端の電界集中を緩和し高耐圧化に寄与している。
【００４３】このように、側壁２５の形成前に、バイポ
ーラトランジスタのＰ型ベース領域の形成プロセスを援
用してＰ型ソース領域２２PS及びＰ型ウェルコンタクト
領域２２PCONが形成されているため、ＣＭＯＳ部の側壁
と同様にＤＭＯＳ部にも側壁２５が形成されても、従前
通り、ゲート直下のＮウェル６とＰ型ソース領域２２PS
とのＤＭＯＳ構造を得ることができ、それ故、ＤＭＯＳ
部は側壁を有するＣＭＯＳ部とのモノリシック化を図る
ことができる。
ーラトランジスタのＰ型ベース領域の形成プロセスを援
用してＰ型ソース領域２２PS及びＰ型ウェルコンタクト
領域２２PCONが形成されているため、ＣＭＯＳ部の側壁
と同様にＤＭＯＳ部にも側壁２５が形成されても、従前
通り、ゲート直下のＮウェル６とＰ型ソース領域２２PS
とのＤＭＯＳ構造を得ることができ、それ故、ＤＭＯＳ
部は側壁を有するＣＭＯＳ部とのモノリシック化を図る
ことができる。
【００４４】図１１に示すＰチャネル型ＤＭＯＳトラン
ジスタにおいては、Ｐ型ソース領域２２PS及びＰ型ウェ
ルコンタクト領域２２PCONはバイポーラトランジスタの
Ｐ型ベース領域の形成工程を援用して形成されている
が、図１２に示すように、側壁２５の形成後に、Ｐ型ソ
ース領域２２PS′及びＰ型ウェルコンタクト領域２２PC
ON′を形成しても良い。即ち、表１の工程シーケンス７
に示すように、ゲート電極１０の形成後、ＣＭＯＳのプ
ロセスがＬＤＤ構造を採用する都合上、ゲート電極１０
の両側に側壁２５が形成される。次に、ＣＭＯＳ部のＮ
+ 型ソース・ドレイン形成工程を援用してＮウェル６に
Ｎ型ウェルコンタクト領域２４NCON′を形成する。次
に、ＣＭＯＳプロセスのＰ+ 型ソース・ドレイン形成工
程を援用し、ゲート電極１０及び側壁２５をマスクとし
てＰ+ 型ソース領域２２PS′を自己整合的に形成すると
共に、Ｐ+ 型ウェルコンタクト領域２２PCON′を形成す
る。そして、層間絶縁膜１２の形成後、コンタクト孔を
開口してソース電極２３PS, 及びドレイン電極２３PDを
形成する。ここで、Ｐ+ 型ソース領域２２PS′とＮウェ
ル６とのＤＭＯＳ構造が得られているが、側壁２５をマ
スクとして自己整合的にＰ+ 型ソース領域２２PS′が形
成され、Ｐ+ 型ソース領域２２PS′の高濃度の領域の横
方向拡散長が側壁２５の長さ（幅）分だけ図１１に示す
ＤＭＯＳ構造に比して短くなっている。このため、図２
に示すＮチャネル型ＤＭＯＳと同様、ゲート電極直下の
Ｎウェル６の表面層のドナー不純物総量が大きくとれる
ため、表面パンチスルーによる耐圧低下を抑制すること
ができると共に、大電流容量化を図ることができる。
ジスタにおいては、Ｐ型ソース領域２２PS及びＰ型ウェ
ルコンタクト領域２２PCONはバイポーラトランジスタの
Ｐ型ベース領域の形成工程を援用して形成されている
が、図１２に示すように、側壁２５の形成後に、Ｐ型ソ
ース領域２２PS′及びＰ型ウェルコンタクト領域２２PC
ON′を形成しても良い。即ち、表１の工程シーケンス７
に示すように、ゲート電極１０の形成後、ＣＭＯＳのプ
ロセスがＬＤＤ構造を採用する都合上、ゲート電極１０
の両側に側壁２５が形成される。次に、ＣＭＯＳ部のＮ
+ 型ソース・ドレイン形成工程を援用してＮウェル６に
Ｎ型ウェルコンタクト領域２４NCON′を形成する。次
に、ＣＭＯＳプロセスのＰ+ 型ソース・ドレイン形成工
程を援用し、ゲート電極１０及び側壁２５をマスクとし
てＰ+ 型ソース領域２２PS′を自己整合的に形成すると
共に、Ｐ+ 型ウェルコンタクト領域２２PCON′を形成す
る。そして、層間絶縁膜１２の形成後、コンタクト孔を
開口してソース電極２３PS, 及びドレイン電極２３PDを
形成する。ここで、Ｐ+ 型ソース領域２２PS′とＮウェ
ル６とのＤＭＯＳ構造が得られているが、側壁２５をマ
スクとして自己整合的にＰ+ 型ソース領域２２PS′が形
成され、Ｐ+ 型ソース領域２２PS′の高濃度の領域の横
方向拡散長が側壁２５の長さ（幅）分だけ図１１に示す
ＤＭＯＳ構造に比して短くなっている。このため、図２
に示すＮチャネル型ＤＭＯＳと同様、ゲート電極直下の
Ｎウェル６の表面層のドナー不純物総量が大きくとれる
ため、表面パンチスルーによる耐圧低下を抑制すること
ができると共に、大電流容量化を図ることができる。
【００４５】〔低耐圧ＣＭＯＳ部〕次に、本例のＢｉＣ
ＭＯＳプロセルにおけるＣＭＯＳ部の形成方法について
図１３〜図１６を参照して説明する。表１の工程シーケ
ンス８に示すように、図１３において、Ｐ型半導体基板
１の上にＮ+ 型の埋め込み層２を形成した後、Ｎ型エピ
タキシャル層３を成長させ、次にＰ+ 型素子分離層４を
Ｐ型半導体基板１に達するように形成して分離島が作成
されている。次に、その分離島に対しＰウェルのイオン
打ち込みを行なった後、Ｎウェルのイオン打ち込みを行
い、ウェル拡散によりＰウェル５及びＮウェル６が形成
されている。次に、窒化膜等で活性領域を覆った後に、
選択酸化を施し、Ｐ+ 型素子分離層４上とウェル間の上
に素子分離酸化膜（局所酸化膜：ＬＯＣＯＳ）７を形成
する。次に、図１４に示すように、Ｐウェル５及びＮウ
ェル６の表面にＢＦ2 等のアクセプタ型（Ｐ型）不純物
を極浅くイオン打ち込みしてチャネルイオン打ち込み層
８を形成する。次に、Ｐウェル５及びＮウェル６の上の
ゲート絶縁膜９上にポリシリコンのゲート電極１０を形
成する。そして、Ｐウェル５側のゲート電極１０をマス
クとしてリン等のＮ型不純物をイオン注入し自己整合的
にＮ型低濃度領域（ＬＤＤ；Lightly doped drain)１５
を形成する。次に、バイポーラトランジスタのＰ型ベー
ス領域形成工程を援用し、図１５に示すように、Ｐウェ
ル５内にはＰ型ウェルコンタクト領域１１PCONを形成す
ると共に、Ｎウェル６内にはそのゲート電極１０をマス
クとしてＰ型ソース領域１１PS及びＰ型ドレイン領域１
１PDを自己整合的に形成する。続いてＣＶＤ法等により
酸化膜を堆積した後、エッチングによりゲート電極１０
の側端に側壁２５を形成する。次に、Ｐウェル５内に側
壁２５及びゲート電極１０をマスクとしてＮ型ソース領
域１１NS及びＮ型ドレイン領域１１NDを自己整合的に形
成すると共に、同時に、Ｎウェル６内にＮ型ウェルコン
タクト領域１１NCONを形成する。そして、層間絶縁膜１
２の形成後、コンタクト孔を開口してソース電極１
３PS，１３NS及びドレイン電極１３PD，１３NDを形成す
る。このように、ＣＭＯＳ部のＮチャネル型ＭＯＳＦＥ
ＴをＬＤＤ構造にすることにより、ドレイン部の電界が
緩和され、ホットキャリアのゲート絶縁膜９への注入を
大幅に低減することができ、ゲート絶縁膜９の経時的劣
化の防止により信頼性を高めることができる。
ＭＯＳプロセルにおけるＣＭＯＳ部の形成方法について
図１３〜図１６を参照して説明する。表１の工程シーケ
ンス８に示すように、図１３において、Ｐ型半導体基板
１の上にＮ+ 型の埋め込み層２を形成した後、Ｎ型エピ
タキシャル層３を成長させ、次にＰ+ 型素子分離層４を
Ｐ型半導体基板１に達するように形成して分離島が作成
されている。次に、その分離島に対しＰウェルのイオン
打ち込みを行なった後、Ｎウェルのイオン打ち込みを行
い、ウェル拡散によりＰウェル５及びＮウェル６が形成
されている。次に、窒化膜等で活性領域を覆った後に、
選択酸化を施し、Ｐ+ 型素子分離層４上とウェル間の上
に素子分離酸化膜（局所酸化膜：ＬＯＣＯＳ）７を形成
する。次に、図１４に示すように、Ｐウェル５及びＮウ
ェル６の表面にＢＦ2 等のアクセプタ型（Ｐ型）不純物
を極浅くイオン打ち込みしてチャネルイオン打ち込み層
８を形成する。次に、Ｐウェル５及びＮウェル６の上の
ゲート絶縁膜９上にポリシリコンのゲート電極１０を形
成する。そして、Ｐウェル５側のゲート電極１０をマス
クとしてリン等のＮ型不純物をイオン注入し自己整合的
にＮ型低濃度領域（ＬＤＤ；Lightly doped drain)１５
を形成する。次に、バイポーラトランジスタのＰ型ベー
ス領域形成工程を援用し、図１５に示すように、Ｐウェ
ル５内にはＰ型ウェルコンタクト領域１１PCONを形成す
ると共に、Ｎウェル６内にはそのゲート電極１０をマス
クとしてＰ型ソース領域１１PS及びＰ型ドレイン領域１
１PDを自己整合的に形成する。続いてＣＶＤ法等により
酸化膜を堆積した後、エッチングによりゲート電極１０
の側端に側壁２５を形成する。次に、Ｐウェル５内に側
壁２５及びゲート電極１０をマスクとしてＮ型ソース領
域１１NS及びＮ型ドレイン領域１１NDを自己整合的に形
成すると共に、同時に、Ｎウェル６内にＮ型ウェルコン
タクト領域１１NCONを形成する。そして、層間絶縁膜１
２の形成後、コンタクト孔を開口してソース電極１
３PS，１３NS及びドレイン電極１３PD，１３NDを形成す
る。このように、ＣＭＯＳ部のＮチャネル型ＭＯＳＦＥ
ＴをＬＤＤ構造にすることにより、ドレイン部の電界が
緩和され、ホットキャリアのゲート絶縁膜９への注入を
大幅に低減することができ、ゲート絶縁膜９の経時的劣
化の防止により信頼性を高めることができる。
【００４６】上記のＬＤＤ構造を形成するプロセスにお
いては、側壁２５の形成前に、バイポーラトランジスタ
のＰ型ベース領域形成工程を援用し、Ｐウェル５内には
Ｐ型ウェルコンタクト領域１１PCONを形成すると共に、
Ｎウェル６内にはそのゲート電極１０をマスクとしてＰ
型ソース領域１１PS及びＰ型ドレイン領域１１PDを自己
整合的にそれぞれ形成するようにしており、ＣＭＯＳプ
ロセス単独のＰ型ソース・ドレイン形成工程は削除され
ている。ＬＤＤ構造でありながら、工程数の削減が達成
されている。勿論、表１の工程シーケンス９に示すよう
に、ＣＭＯＳプロセスのＰ型ソース・ドレイン形成工程
によってＰ型ウェルコンタクト領域１１PCON，Ｐ型ソー
ス領域１１PS及びＰ型ドレイン領域１１PDを形成しても
良い。即ち、図１６に示すように、Ｐウェル５側のゲー
ト電極１０をマスクとしてリン等のＮ型不純物をイオン
注入し自己整合的にＮ型低濃度領域１５を形成した後、
ゲート電極１０の側端に側壁２５を形成する。次に、Ｃ
ＭＯＳプロセスのＮ型ソース・ドレイン形成工程によっ
て、Ｐウェル５内に側壁２５及びゲート絶縁膜１０をマ
スクとしてＮ+ 型ソース領域１１NS及びＮ+ 型ドレイン
領域１１NDを自己整合的に形成すると共に、同時に、Ｎ
ウェル６内にＮ+ 型ウェルコンタクト領域１１NCONを形
成する。この後、ＣＭＯＳプロセスのＰ型ソース・ドレ
イン形成工程によって、Ｐ+ 型ウェルコンタクト領域１
１PCON，Ｐ+ 型ソース領域１１PS及びＰ+ 型ドレイン領
域１１PDを形成する。このような従来法でのＣＭＯＳ部
の形成でも、Ｎチャネル型ＭＯＳＦＥＴはＬＤＤ構造と
して形成されるので、ホットキャリアのゲート絶縁膜１
０への注入を大幅に低減することができ、信頼性を高め
ることができる。
いては、側壁２５の形成前に、バイポーラトランジスタ
のＰ型ベース領域形成工程を援用し、Ｐウェル５内には
Ｐ型ウェルコンタクト領域１１PCONを形成すると共に、
Ｎウェル６内にはそのゲート電極１０をマスクとしてＰ
型ソース領域１１PS及びＰ型ドレイン領域１１PDを自己
整合的にそれぞれ形成するようにしており、ＣＭＯＳプ
ロセス単独のＰ型ソース・ドレイン形成工程は削除され
ている。ＬＤＤ構造でありながら、工程数の削減が達成
されている。勿論、表１の工程シーケンス９に示すよう
に、ＣＭＯＳプロセスのＰ型ソース・ドレイン形成工程
によってＰ型ウェルコンタクト領域１１PCON，Ｐ型ソー
ス領域１１PS及びＰ型ドレイン領域１１PDを形成しても
良い。即ち、図１６に示すように、Ｐウェル５側のゲー
ト電極１０をマスクとしてリン等のＮ型不純物をイオン
注入し自己整合的にＮ型低濃度領域１５を形成した後、
ゲート電極１０の側端に側壁２５を形成する。次に、Ｃ
ＭＯＳプロセスのＮ型ソース・ドレイン形成工程によっ
て、Ｐウェル５内に側壁２５及びゲート絶縁膜１０をマ
スクとしてＮ+ 型ソース領域１１NS及びＮ+ 型ドレイン
領域１１NDを自己整合的に形成すると共に、同時に、Ｎ
ウェル６内にＮ+ 型ウェルコンタクト領域１１NCONを形
成する。この後、ＣＭＯＳプロセスのＰ型ソース・ドレ
イン形成工程によって、Ｐ+ 型ウェルコンタクト領域１
１PCON，Ｐ+ 型ソース領域１１PS及びＰ+ 型ドレイン領
域１１PDを形成する。このような従来法でのＣＭＯＳ部
の形成でも、Ｎチャネル型ＭＯＳＦＥＴはＬＤＤ構造と
して形成されるので、ホットキャリアのゲート絶縁膜１
０への注入を大幅に低減することができ、信頼性を高め
ることができる。
【００４７】〔バイポーラトランジスタ〕最後にＢｉＣ
ＭＯＳプロセスにおけるバイポーラトランジスタの形成
方法について説明する。このバイポーラトランジスタ部
は図１７に示すように縦形ＮＰＮトランジスタと横形Ｐ
ＮＰトランジスタで構成されている。ＣＭＯＳ部と同様
のプロセスにより、Ｐ型半導体基板１の上にＮ+ 型の埋
め込み層２を形成した後、Ｎ型エピタキシャル層３を成
長させ、次にＰ+ 型素子分離層４をＰ型半導体基板１に
接続するように形成して分離島が形成される。縦形ＮＰ
Ｎトランジスタの製造においては、表１の工程シーケン
ス１０に示すように、Ｎ型エピタキシャル層３にＰ型ベ
ース領域３１PBを形成した後、ＣＭＯＳ部のＮ+ 型ソー
ス・ドレインのプロセスを援用してＮ+ 型エミッタ領域
３２NE及びＮ+ 型コレクタ領域３２NCを形成し、層間絶
縁膜１２の形成後、コンタクト孔を開口してベース電極
３３B,エミッタ電極３３E 及びコレクタ電極３３C が形
成される。他方、横形ＰＮＰトランジスタの製造におい
ては、表１の工程シーケンス１１に示すように、Ｎ型エ
ピタキシャル層３に、縦形トランジスタのＰ型ベース領
域３１PBのプロセスを援用してＰ型エミッタ領域３１PE
及びＰ型コレクタ領域３１PCを形成した後、ＣＭＯＳ部
のＮ+ 型ソース・ドレインのプロセスを援用してＮ+ 型
ベース領域３２NBを形成し、層間絶縁膜１２の形成後、
コンタクト孔を開口してベース電極３４Ｂ，エミッタ電
極３４Ｅ 及びコレクタ電極３４C が形成される。この
ように、ＣＭＯＳ部のＮ+ 型ソース・ドレインのプロセ
スを援用する形成方法は従来と同じであるが、ＮＰＮト
ランジスタのＮ+ 型エミッタ領域３２NE及びＮ+ 型コレ
クタ領域３２NCの形成は、表１の工程シーケンス１２に
示すように、ＤＭＯＳ部のＮ型ソース・ドレインの形成
工程を援用することができる。他方、ＰＮＰトランジス
タのＰ型エミッタ領域３１PE及びＰ型コレクタ領域３１
PCの形成は、表１の工程シーケンス１３，１４に示すよ
うに、ＣＭＯＳ部のＰ型ソース・ドレインの形成工程を
援用することができ、更にＰＮＰトランジスタのＮ+ 型
ベース領域（ベースコンタクク領域）３２NBの形成は、
表１の工程シーケンス１５に示すように、ＤＭＯＳ部の
Ｎ型ソース・ドレインの形成工程を援用することができ
る。
ＭＯＳプロセスにおけるバイポーラトランジスタの形成
方法について説明する。このバイポーラトランジスタ部
は図１７に示すように縦形ＮＰＮトランジスタと横形Ｐ
ＮＰトランジスタで構成されている。ＣＭＯＳ部と同様
のプロセスにより、Ｐ型半導体基板１の上にＮ+ 型の埋
め込み層２を形成した後、Ｎ型エピタキシャル層３を成
長させ、次にＰ+ 型素子分離層４をＰ型半導体基板１に
接続するように形成して分離島が形成される。縦形ＮＰ
Ｎトランジスタの製造においては、表１の工程シーケン
ス１０に示すように、Ｎ型エピタキシャル層３にＰ型ベ
ース領域３１PBを形成した後、ＣＭＯＳ部のＮ+ 型ソー
ス・ドレインのプロセスを援用してＮ+ 型エミッタ領域
３２NE及びＮ+ 型コレクタ領域３２NCを形成し、層間絶
縁膜１２の形成後、コンタクト孔を開口してベース電極
３３B,エミッタ電極３３E 及びコレクタ電極３３C が形
成される。他方、横形ＰＮＰトランジスタの製造におい
ては、表１の工程シーケンス１１に示すように、Ｎ型エ
ピタキシャル層３に、縦形トランジスタのＰ型ベース領
域３１PBのプロセスを援用してＰ型エミッタ領域３１PE
及びＰ型コレクタ領域３１PCを形成した後、ＣＭＯＳ部
のＮ+ 型ソース・ドレインのプロセスを援用してＮ+ 型
ベース領域３２NBを形成し、層間絶縁膜１２の形成後、
コンタクト孔を開口してベース電極３４Ｂ，エミッタ電
極３４Ｅ 及びコレクタ電極３４C が形成される。この
ように、ＣＭＯＳ部のＮ+ 型ソース・ドレインのプロセ
スを援用する形成方法は従来と同じであるが、ＮＰＮト
ランジスタのＮ+ 型エミッタ領域３２NE及びＮ+ 型コレ
クタ領域３２NCの形成は、表１の工程シーケンス１２に
示すように、ＤＭＯＳ部のＮ型ソース・ドレインの形成
工程を援用することができる。他方、ＰＮＰトランジス
タのＰ型エミッタ領域３１PE及びＰ型コレクタ領域３１
PCの形成は、表１の工程シーケンス１３，１４に示すよ
うに、ＣＭＯＳ部のＰ型ソース・ドレインの形成工程を
援用することができ、更にＰＮＰトランジスタのＮ+ 型
ベース領域（ベースコンタクク領域）３２NBの形成は、
表１の工程シーケンス１５に示すように、ＤＭＯＳ部の
Ｎ型ソース・ドレインの形成工程を援用することができ
る。
【００４８】なお、本実施例ではＰ型半導体基板１上に
エピタキシャル層を成長させた後、Ｐ+ 型素子分離層４
で素子分離を行なう接合分離方式を例に説明してある
が、本発明は、Ｐ型半導体基板又はＮ型半導体基板によ
る自己分離方式の例にも適用できる。
エピタキシャル層を成長させた後、Ｐ+ 型素子分離層４
で素子分離を行なう接合分離方式を例に説明してある
が、本発明は、Ｐ型半導体基板又はＮ型半導体基板によ
る自己分離方式の例にも適用できる。
【００４９】
【発明の効果】以上説明したように、本発明に係る半導
体装置の製造方法は、ＤＭＯＳ部における横方向拡散長
の差を確保するために、ゲート電極の側面に側壁を形成
した後、これをマスクとしてソース領域を自己整合的に
形成した点に特徴を有するものであるから、次の効果を
奏する。
体装置の製造方法は、ＤＭＯＳ部における横方向拡散長
の差を確保するために、ゲート電極の側面に側壁を形成
した後、これをマスクとしてソース領域を自己整合的に
形成した点に特徴を有するものであるから、次の効果を
奏する。
【００５０】 ソース領域の横方向拡散が側壁の分だ
け延びず、側壁の分だけ実効チャネル長を長くできる。
このため、ベース領域の不純物総量の相当の比率がチャ
ネル部の不純物総量として残るため、耐圧が向上する。
ここで、第２導電型ベース領域のドライブ用高温処理工
程を排除すると、ドライブ用高温処理工程の排除による
第２導電型ベース領域の横方向拡散の抑制によるチャネ
ル長の減少と側壁の分だけチャネル長の増加により従前
に比して実効チャネル長の短チャネル化を首尾よく図る
ことができる。このため、チャネル抵抗が低減でき、大
電流容量化を図ることができ、耐圧と電流容量の二律背
反性を解消できる。
け延びず、側壁の分だけ実効チャネル長を長くできる。
このため、ベース領域の不純物総量の相当の比率がチャ
ネル部の不純物総量として残るため、耐圧が向上する。
ここで、第２導電型ベース領域のドライブ用高温処理工
程を排除すると、ドライブ用高温処理工程の排除による
第２導電型ベース領域の横方向拡散の抑制によるチャネ
ル長の減少と側壁の分だけチャネル長の増加により従前
に比して実効チャネル長の短チャネル化を首尾よく図る
ことができる。このため、チャネル抵抗が低減でき、大
電流容量化を図ることができ、耐圧と電流容量の二律背
反性を解消できる。
【００５１】 このように、第２導電型ベース領域の
ドライブ用高温・長時間熱処理工程を排除しても構わな
いので、工数の削減は勿論のこと、ゲート電極からの不
純物再拡散が抑制できるため、ゲート絶縁膜の信頼性が
向上し、しきい値電圧が安定化する。更に、Ｐベースド
ーズ量を小さくできるので、結晶欠陥の発生が低く抑え
られ、信頼性の向上に繋がる。更にまた、Ｐベース表面
濃度のバラツキが低減し、しきい値電圧のバラツキが低
く抑えられる。
ドライブ用高温・長時間熱処理工程を排除しても構わな
いので、工数の削減は勿論のこと、ゲート電極からの不
純物再拡散が抑制できるため、ゲート絶縁膜の信頼性が
向上し、しきい値電圧が安定化する。更に、Ｐベースド
ーズ量を小さくできるので、結晶欠陥の発生が低く抑え
られ、信頼性の向上に繋がる。更にまた、Ｐベース表面
濃度のバラツキが低減し、しきい値電圧のバラツキが低
く抑えられる。
【００５２】 半導体装置がＢｉＣＭＯＳ半導体装置
である場合には、ＣＭＯＳ部をＬＤＤ構造とすることに
より、ＤＭＯＳ部の側壁の形成はＣＭＯＳトランジスタ
の側壁の形成工程を援用することができ、工程数の削減
に寄与する。また、ＬＤＤ構造のＣＭＯＳ部とＤＭＯＤ
部とのモノリシック化が可能であるばかりか、ＣＭＯＳ
部でのホットキャリアのゲート絶縁膜への注入を抑制で
き、素子の信頼性を向上させることができる。
である場合には、ＣＭＯＳ部をＬＤＤ構造とすることに
より、ＤＭＯＳ部の側壁の形成はＣＭＯＳトランジスタ
の側壁の形成工程を援用することができ、工程数の削減
に寄与する。また、ＬＤＤ構造のＣＭＯＳ部とＤＭＯＤ
部とのモノリシック化が可能であるばかりか、ＣＭＯＳ
部でのホットキャリアのゲート絶縁膜への注入を抑制で
き、素子の信頼性を向上させることができる。
【００５３】 更に第２導電型ベース領域の形成工程
をバイポーラの第２導電型ベース領域の形成工程で援用
したときには、工程数の削減に寄与することは勿論のこ
と、第１導電型ソース領域の横方向拡散長さが側壁のマ
スクによって第２導電型ベース領域を浸食しすぎないの
で、むしろ第２導電型ベース領域の低濃度化も可能とな
り、これによりバイポーラトランジスタの電流増幅率ｈ
FEを増大させることができる。
をバイポーラの第２導電型ベース領域の形成工程で援用
したときには、工程数の削減に寄与することは勿論のこ
と、第１導電型ソース領域の横方向拡散長さが側壁のマ
スクによって第２導電型ベース領域を浸食しすぎないの
で、むしろ第２導電型ベース領域の低濃度化も可能とな
り、これによりバイポーラトランジスタの電流増幅率ｈ
FEを増大させることができる。
【００５４】 更にまた、第１導電型又は第２導電型
のソース領域の形成を、ＣＭＯＳトランジスタの第１導
電型又は第２導電型のソース・ドレインの形成工程で援
用したときには、工程数の削減に寄与する。
のソース領域の形成を、ＣＭＯＳトランジスタの第１導
電型又は第２導電型のソース・ドレインの形成工程で援
用したときには、工程数の削減に寄与する。
【図１】本発明の実施例に係るＢｉＣＭＯＳにプロセス
おいて高耐圧ＤＭＯＳ部のうちＮチャネル型ＤＭＯＳＦ
ＥＴのゲート電極形成時の構造を示す断面図である。
おいて高耐圧ＤＭＯＳ部のうちＮチャネル型ＤＭＯＳＦ
ＥＴのゲート電極形成時の構造を示す断面図である。
【図２】本発明の実施例に係るＢｉＣＭＯＳプロセスお
いて高耐圧ＤＭＯＳ部のうちＮチャネル型ＤＭＯＳＦＥ
Ｔのソース・ドレイン電極形成時の構造を示す断面図で
ある。
いて高耐圧ＤＭＯＳ部のうちＮチャネル型ＤＭＯＳＦＥ
Ｔのソース・ドレイン電極形成時の構造を示す断面図で
ある。
【図３】（ａ）は図２のＡ−Ｂ線に沿うＤＭＯＳ部水平
断面の不純物分布を示すグラフで、（ｂ）は図１４に示
す従来構造におけるＡ′−Ｂ′線に沿うＤＭＯＳ部水平
断面の不純物分布を示すグラフである。
断面の不純物分布を示すグラフで、（ｂ）は図１４に示
す従来構造におけるＡ′−Ｂ′線に沿うＤＭＯＳ部水平
断面の不純物分布を示すグラフである。
【図４】本発明の実施例に係るＢｉＣＭＯＳプロセスお
いて高耐圧ＤＭＯＳ部のうち別の工程により得られたＮ
チャネル型ＤＭＯＳＦＥＴのソース・ドレイン電極形成
時の構造を示す断面図である。
いて高耐圧ＤＭＯＳ部のうち別の工程により得られたＮ
チャネル型ＤＭＯＳＦＥＴのソース・ドレイン電極形成
時の構造を示す断面図である。
【図５】本発明の実施例に係るＢｉＣＭＯＳプロセスお
いて高耐圧ＤＭＯＳ部のうちまた別の工程により得られ
たＮチャネル型ＤＭＯＳＦＥＴのソース・ドレイン電極
形成時の構造を示す断面図である。
いて高耐圧ＤＭＯＳ部のうちまた別の工程により得られ
たＮチャネル型ＤＭＯＳＦＥＴのソース・ドレイン電極
形成時の構造を示す断面図である。
【図６】図５に示すＤＭＯＳＦＥＴ（Ｉ）と図２２に示
す構造でＰベースドライブ用の高温熱処理を施さないＤ
ＭＯＳＦＥＴ（II）とのＰベースドーズ量対ブレークダ
ウン電圧（素子耐圧）の数値シミュレーション結果を示
すグラフである。
す構造でＰベースドライブ用の高温熱処理を施さないＤ
ＭＯＳＦＥＴ（II）とのＰベースドーズ量対ブレークダ
ウン電圧（素子耐圧）の数値シミュレーション結果を示
すグラフである。
【図７】図５に示すＤＭＯＳＦＥＴ（Ｉ）と図２２に示
す構造でＰベースドライブ用の高温熱処理を施さないＤ
ＭＯＳＦＥＴ（II）との表面濃度勾配の比較を示すグラ
フである。
す構造でＰベースドライブ用の高温熱処理を施さないＤ
ＭＯＳＦＥＴ（II）との表面濃度勾配の比較を示すグラ
フである。
【図８】本発明の実施例に係るＢｉＣＭＯＳプロセスお
いて高耐圧ＤＭＯＳ部のうち更に別の工程により得られ
たＮチャネル型ＤＭＯＳＦＥＴのソース・ドレイン電極
形成時の構造を示す断面図である。
いて高耐圧ＤＭＯＳ部のうち更に別の工程により得られ
たＮチャネル型ＤＭＯＳＦＥＴのソース・ドレイン電極
形成時の構造を示す断面図である。
【図９】本発明の実施例に係るＢｉＣＭＯＳプロセスお
いて高耐圧ＤＭＯＳ部のうち更にまた別の工程により得
られたＮチャネル型ＤＭＯＳＦＥＴのソース・ドレイン
電極形成時の構造を示す断面図である。
いて高耐圧ＤＭＯＳ部のうち更にまた別の工程により得
られたＮチャネル型ＤＭＯＳＦＥＴのソース・ドレイン
電極形成時の構造を示す断面図である。
【図１０】本発明の実施例に係るＢｉＣＭＯＳプロセス
おいて高耐圧ＤＭＯＳ部のうちＰチャネル型ＤＭＯＳＦ
ＥＴのゲート電極形成時の構造を示す断面図である。
おいて高耐圧ＤＭＯＳ部のうちＰチャネル型ＤＭＯＳＦ
ＥＴのゲート電極形成時の構造を示す断面図である。
【図１１】本発明の実施例に係るＢｉＣＭＯＳプロセス
おいて高耐圧ＤＭＯＳ部のうちＰチャネル型ＭＯＳＦＥ
Ｔのソース・ドレイン電極形成時の構造を示す断面図で
ある。
おいて高耐圧ＤＭＯＳ部のうちＰチャネル型ＭＯＳＦＥ
Ｔのソース・ドレイン電極形成時の構造を示す断面図で
ある。
【図１２】本発明の実施例に係るＢｉＣＭＯＳプロセス
おいて高耐圧ＤＭＯＳ部のうち別の工程により得られた
Ｐチャネル型ＭＯＳＦＥＴのソース・ドレイン電極形成
時の構造を示す断面図である。
おいて高耐圧ＤＭＯＳ部のうち別の工程により得られた
Ｐチャネル型ＭＯＳＦＥＴのソース・ドレイン電極形成
時の構造を示す断面図である。
【図１３】本発明の実施例に係るＢｉＣＭＯＳプロセス
おいて低耐圧ＣＭＯＳ部の局所酸化膜形成時の構造を示
す断面図である。
おいて低耐圧ＣＭＯＳ部の局所酸化膜形成時の構造を示
す断面図である。
【図１４】本発明の実施例に係るＢｉＣＭＯＳプロセス
おいて低耐圧ＣＭＯＳ部のＬＤＤ領域成形時の構造を示
す断面図である。
おいて低耐圧ＣＭＯＳ部のＬＤＤ領域成形時の構造を示
す断面図である。
【図１５】本発明の実施例に係るＢｉＣＭＯＳプロセス
おいて低耐圧ＣＭＯＳ部のソース・ドレイン電極成形時
の構造を示す断面図である。
おいて低耐圧ＣＭＯＳ部のソース・ドレイン電極成形時
の構造を示す断面図である。
【図１６】本発明の実施例に係るＢｉＣＭＯＳプロセス
おいて別の工程により得られた低耐圧ＣＭＯＳ部のソー
ス・ドレイン電極成形時の構造を示す断面図である。
おいて別の工程により得られた低耐圧ＣＭＯＳ部のソー
ス・ドレイン電極成形時の構造を示す断面図である。
【図１７】本発明の実施例に係るＢｉＣＭＯＳプロセス
おいてバイポーラトランジスタ部の電極成形時の構造を
示す断面図である。
おいてバイポーラトランジスタ部の電極成形時の構造を
示す断面図である。
【図１８】従来例に係るＢｉＣＭＯＳプロセスおいて低
耐圧ＣＭＯＳ部のソース・ドレイン電極成形時の構造を
示す断面図である。
耐圧ＣＭＯＳ部のソース・ドレイン電極成形時の構造を
示す断面図である。
【図１９】従来例に係るＢｉＣＭＯＳにプロセスおいて
高耐圧ＤＭＯＳ部のうちＮチャネル型ＤＭＯＳＦＥＴの
ソース・ドレイン電極形成時の構造を示す断面図であ
る。
高耐圧ＤＭＯＳ部のうちＮチャネル型ＤＭＯＳＦＥＴの
ソース・ドレイン電極形成時の構造を示す断面図であ
る。
【図２０】従来例に係るＢｉＣＭＯＳにプロセスおいて
高耐圧ＤＭＯＳ部のうちＰチャネル型ＤＭＯＳＦＥＴの
ソース・ドレイン電極形成時の構造を示す断面図であ
る。
高耐圧ＤＭＯＳ部のうちＰチャネル型ＤＭＯＳＦＥＴの
ソース・ドレイン電極形成時の構造を示す断面図であ
る。
【図２１】従来例に係るＢｉＣＭＯＳプロセスおいてバ
イポーラトランジスタ部の電極成形時の構造を示す断面
図である。
イポーラトランジスタ部の電極成形時の構造を示す断面
図である。
【図２２】従来例に係るＢｉＣＭＯＳプロセスおいて高
耐圧ＤＭＯＳ部のうちまた別のＮチャネル型ＤＭＯＳＦ
ＥＴのソース・ドレイン電極形成時の構造を示す断面図
である。
耐圧ＤＭＯＳ部のうちまた別のＮチャネル型ＤＭＯＳＦ
ＥＴのソース・ドレイン電極形成時の構造を示す断面図
である。
１…Ｐ型半導体基板 ２…Ｎ+ 型埋め込み層 ３…Ｎ型エピタキシャル層 ４…Ｐ+ 型素子分離層 ５…Ｐウェル ６…Ｎウェル ７…素子分離酸化膜 ７ａ…局所酸化膜 ８…チャネルイオン打ち込み層 ９…ゲート絶縁膜 １０…ゲート電極 １１NS, ２６NS，２６NS′…Ｎ+ 型ソース領域 １１ND, ２６ND，２６ND′…Ｎ+ 型ドレイン領域 １１NCON, ２６NCON，２６NCON′…Ｎ+ 型ウェルコンタ
クト領域 １１PS, ２２PS，２２PS′…Ｐ+ 型ソース領域 １１PD, ２２PD，２２PD′…Ｐ+ 型ドレイン領域 １１PCON, ２２PCON，２２PCON′…Ｐ+ 型ウェルコンタ
クト領域 １２…層間絶縁膜 １３NS，１３PS，２３NS，２３PS…ソース電極 １３ND，１３PD，２３ND，２３PD…ドレイン電極 １５…Ｎ型低濃度領域（ＬＤＤ領域） ２１…Ｐ型ベース領域 ２５…側壁 ３１PB…バイポーラトランジスタのＰ型ベース領域 ３１PE…バイポーラトランジスタのＰ型エミッタ領域 ３１PC…バイポーラトランジスタのＰ型コレクタ領域 ３２NB…Ｎ+ 型ベース領域 ３２NE…Ｎ+ 型エミッタ領域 ３２NC…Ｎ+ 型コレクタ領域 ３３B,３４B …ベース電極 ３３E,３４E …エミッタ電極 ３３C,３４C …コレクタ電極。
クト領域 １１PS, ２２PS，２２PS′…Ｐ+ 型ソース領域 １１PD, ２２PD，２２PD′…Ｐ+ 型ドレイン領域 １１PCON, ２２PCON，２２PCON′…Ｐ+ 型ウェルコンタ
クト領域 １２…層間絶縁膜 １３NS，１３PS，２３NS，２３PS…ソース電極 １３ND，１３PD，２３ND，２３PD…ドレイン電極 １５…Ｎ型低濃度領域（ＬＤＤ領域） ２１…Ｐ型ベース領域 ２５…側壁 ３１PB…バイポーラトランジスタのＰ型ベース領域 ３１PE…バイポーラトランジスタのＰ型エミッタ領域 ３１PC…バイポーラトランジスタのＰ型コレクタ領域 ３２NB…Ｎ+ 型ベース領域 ３２NE…Ｎ+ 型エミッタ領域 ３２NC…Ｎ+ 型コレクタ領域 ３３B,３４B …ベース電極 ３３E,３４E …エミッタ電極 ３３C,３４C …コレクタ電極。
Claims (10)
- 【請求項１】 第１導電型半導体領域の主面にゲート絶
縁膜を介してゲート電極を形成する工程と、このゲート
電極をマスクとして自己整合的に第１導電型半導体領域
内の主面側に第２導電型ベース領域を形成する工程と、
第２導電型ベース領域の主面側に第１導電型ソース領域
を形成する工程とを備えた第１導電型チャネルのＤＭＯ
Ｓトランジスタを含む半導体装置の製造方法において、 前記第１導電型ソース領域の形成工程は、前記ゲート電
極の側面に形成された側壁をマスクとして自己整合的に
形成することを特徴とする半導体装置の製造方法。 - 【請求項２】 第１導電型半導体領域内に第２導電型ウ
ェルを形成する工程と、第２導電型ウェルの主面にゲー
ト絶縁膜を介してゲート電極を形成する工程と、このゲ
ート電極をマスクとして自己整合的に第２導電型ウェル
の主面側に第２導電型ベース領域を形成する工程と、第
２導電型ベース領域の主面側に第１導電型ソース領域を
形成する工程とを備えた第１導電型チャネルのＤＭＯＳ
トランジスタを含む半導体装置の製造方法において、 前記第１導電型ソース領域の形成工程は、前記ゲート電
極の側面に形成された側壁をマスクとして自己整合的に
形成することを特徴とする半導体装置の製造方法。 - 【請求項３】 第１導電型半導体領域の主面側に第２導
電型チャネルイオン打ち込み層を形成する工程と、第２
導電型チャネルイオン打ち込み層の主面にゲート絶縁膜
を介してゲート電極を形成する工程と、このゲート電極
をマスクとして自己整合的に第２導電型チャネルイオン
打ち込み層の拡散深さよりも深い第２導電型ベース領域
を形成する工程と、第２導電型ベース領域の主面側に第
１導電型ソース領域を形成する工程とを備えた第１導電
型チャネルのＤＭＯＳトランジスタを含む半導体装置の
製造方法において、 前記第１導電型ソース領域の形成工程は、前記ゲート電
極の側面に形成された側壁をマスクとして自己整合的に
形成することを特徴とする半導体装置の製造方法。 - 【請求項４】 第１導電型半導体領域に第２導電型ウェ
ルを形成する工程と、第２導電型ウェルの主面側に第２
導電型不純物のチャネルイオン打ち込み層を形成する工
程と、第２導電型不純物のチャネルイオン打ち込み層の
主面にゲート絶縁膜を介してゲート電極を形成する工程
と、このゲート電極をマスクとして自己整合的に第２導
電型チャネルイオン打ち込み層の拡散深さよりも深い第
２導電型ベース領域を形成する工程と、第２導電型ベー
ス領域の主面側に第１導電型ソース領域を形成する工程
とを備えた第１導電型チャネルのＤＭＯＳトランジスタ
を含む半導体装置の製造方法において、 前記第１導電型ソース領域の形成工程は、前記ゲート電
極の側面に形成された側壁をマスクとして自己整合的に
形成することを特徴とする半導体装置の製造方法。 - 【請求項５】 請求項１乃至請求項４に記載の半導体装
置の製造方法において、前記半導体装置は同一半導体基
板にＣＭＯＳトランジスタ及びバイポーラトランジスタ
を有するＢｉＣＭＯＳ半導体装置であり、前記ＣＭＯＳ
トランジスタの形成方法はそのゲート電極の両側に側壁
を有するＬＤＤ構造の形成方法であって、前記ＤＭＯＳ
トランジスタの前記側壁は、前記ＣＭＯＳトランジスタ
の側壁の形成工程を援用して形成して成ることを特徴と
する半導体装置の製造方法。 - 【請求項６】 請求項５に記載の半導体装置の製造方法
において、前記第２導電型ベース領域は、前記バイポー
ラトランジスタの第２導電型ベース領域の形成工程を援
用して形成して成ることを特徴とする半導体装置の製造
方法。 - 【請求項７】 請求項１乃至請求項６のいずれか一項に
記載の半導体装置の製造方法において、前記第１導電型
ソース領域は、前記ＣＭＯＳトランジジスタの第１導電
型ソース・ドレインの形成工程を援用して形成して成る
ことを特徴とする半導体装置の製造方法。 - 【請求項８】 第１導電型半導体領域内に第１導電型ウ
ェルを形成する工程と、第１導電型ウェルの主面側に第
２導電型不純物のチャネルイオン打ち込み層を形成する
工程と、第２導電型チャネルイオン打ち込み層の主面に
ゲート絶縁膜を介してゲート電極を形成する工程と、第
１導電型ウェルの主面側に第２導電型チャネルイオン打
ち込み層の拡散深さよりも深い第２導電型ソース領域を
形成する工程とを備えた第２導電型チャネルのＤＭＯＳ
トランジスタを含む半導体装置の製造方法において、 前記第２導電型ソース領域の形成工程は、前記ゲート電
極の側面に形成された側壁をマスクとして自己整合的に
形成することを特徴とする半導体装置の製造方法。 - 【請求項９】 請求項８に規定する半導体装置の製造方
法において、前記半導体装置は同一半導体基板にＣＭＯ
Ｓトランジスタ及びバイポーラトランジスタを有するＢ
ｉＣＭＯＳ半導体装置であり、前記ＣＭＯＳトランジス
タの形成方法はそのゲート電極の両側に側壁を有するＬ
ＤＤ構造の形成方法であって、前記ＤＭＯＳトランジス
タの前記側壁は、前記ＣＭＯＳトランジスタの側壁の形
成工程を援用して形成して成ることを特徴とする半導体
装置の製造方法。 - 【請求項１０】 請求項９に記載の半導体装置の製造方
法において、前記第２導電型ソース領域は、前記ＣＭＯ
Ｓトランジジスタの第２導電型ソース・ドレインの形成
工程を援用して形成して成ること特徴とする半導体装置
の製造方法。
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|---|---|---|---|
| JP6110621A JPH07176640A (ja) | 1993-10-26 | 1994-05-25 | 半導体装置の製造方法 |
| EP94116726A EP0653786A3 (en) | 1993-10-26 | 1994-10-24 | Method or manufacture of a semiconductor device. |
| US08/329,943 US5591657A (en) | 1993-10-26 | 1994-10-26 | Semiconductor apparatus manufacturing method employing gate side wall self-aligning for masking |
| US08/439,972 US5739061A (en) | 1993-10-26 | 1995-05-12 | Method of manufacturing a semiconductor device using gate side wall as mask for self-alignment |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5-266761 | 1993-10-26 | ||
| JP26676193 | 1993-10-26 | ||
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|---|---|
| JPH07176640A true JPH07176640A (ja) | 1995-07-14 |
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| US8269274B2 (en) | 2008-11-14 | 2012-09-18 | Panasonic Corporation | Semiconductor device and method for fabricating the same |
| JP2014038964A (ja) * | 2012-08-17 | 2014-02-27 | Rohm Co Ltd | 半導体装置および半導体装置の製造方法 |
| US11362208B2 (en) | 2019-03-06 | 2022-06-14 | Kabushiki Kaisha Toshiba | Semiconductor device having an insulator between source and drain regions and a gate electrode having a portion that covers the insulator and a portion that does not cover the insulator |
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- 1994-10-26 US US08/329,943 patent/US5591657A/en not_active Expired - Fee Related
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