JP6066210B2 - Ｇａ２Ｏ３系半導体素子 - Google Patents
Ｇａ２Ｏ３系半導体素子 Download PDFInfo
- Publication number
- JP6066210B2 JP6066210B2 JP2013532673A JP2013532673A JP6066210B2 JP 6066210 B2 JP6066210 B2 JP 6066210B2 JP 2013532673 A JP2013532673 A JP 2013532673A JP 2013532673 A JP2013532673 A JP 2013532673A JP 6066210 B2 JP6066210 B2 JP 6066210B2
- Authority
- JP
- Japan
- Prior art keywords
- single crystal
- type
- crystal film
- film
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 31
- QZQVBEXLDFYHSR-UHFFFAOYSA-N gallium(III) oxide Inorganic materials O=[Ga]O[Ga]=O QZQVBEXLDFYHSR-UHFFFAOYSA-N 0.000 title 1
- 229910005191 Ga 2 O 3 Inorganic materials 0.000 claims description 228
- 239000013078 crystal Substances 0.000 claims description 146
- 239000000758 substrate Substances 0.000 claims description 62
- 239000002019 doping agent Substances 0.000 claims description 39
- 210000000746 body region Anatomy 0.000 claims description 15
- 239000010408 film Substances 0.000 description 133
- 238000000034 method Methods 0.000 description 23
- 238000002513 implantation Methods 0.000 description 12
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 11
- 229910052760 oxygen Inorganic materials 0.000 description 11
- 239000001301 oxygen Substances 0.000 description 11
- 238000010438 heat treatment Methods 0.000 description 10
- 229910052748 manganese Inorganic materials 0.000 description 10
- 238000001451 molecular beam epitaxy Methods 0.000 description 10
- 229910052737 gold Inorganic materials 0.000 description 7
- 229910052745 lead Inorganic materials 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 229910052750 molybdenum Inorganic materials 0.000 description 7
- 239000002994 raw material Substances 0.000 description 7
- 229910052721 tungsten Inorganic materials 0.000 description 7
- 238000000137 annealing Methods 0.000 description 6
- 229910052787 antimony Inorganic materials 0.000 description 6
- 229910052785 arsenic Inorganic materials 0.000 description 6
- 229910052794 bromium Inorganic materials 0.000 description 6
- 229910052799 carbon Inorganic materials 0.000 description 6
- 229910052801 chlorine Inorganic materials 0.000 description 6
- 239000007789 gas Substances 0.000 description 6
- 229910052735 hafnium Inorganic materials 0.000 description 6
- 229910052741 iridium Inorganic materials 0.000 description 6
- 229910052758 niobium Inorganic materials 0.000 description 6
- 229910052703 rhodium Inorganic materials 0.000 description 6
- 229910052707 ruthenium Inorganic materials 0.000 description 6
- 229910052715 tantalum Inorganic materials 0.000 description 6
- 229910052719 titanium Inorganic materials 0.000 description 6
- 229910052720 vanadium Inorganic materials 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 229910052802 copper Inorganic materials 0.000 description 5
- 229910052732 germanium Inorganic materials 0.000 description 5
- 239000000843 powder Substances 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 4
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 4
- 229910052790 beryllium Inorganic materials 0.000 description 4
- 229910052793 cadmium Inorganic materials 0.000 description 4
- 229910052792 caesium Inorganic materials 0.000 description 4
- 229910052791 calcium Inorganic materials 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 229910052730 francium Inorganic materials 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 229910052742 iron Inorganic materials 0.000 description 4
- 229910052744 lithium Inorganic materials 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 229910052759 nickel Inorganic materials 0.000 description 4
- 229910052757 nitrogen Inorganic materials 0.000 description 4
- 229910052763 palladium Inorganic materials 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 229910052700 potassium Inorganic materials 0.000 description 4
- 238000004549 pulsed laser deposition Methods 0.000 description 4
- 229910052701 rubidium Inorganic materials 0.000 description 4
- 239000010980 sapphire Substances 0.000 description 4
- 229910052594 sapphire Inorganic materials 0.000 description 4
- 229910052709 silver Inorganic materials 0.000 description 4
- 229910052708 sodium Inorganic materials 0.000 description 4
- 229910052712 strontium Inorganic materials 0.000 description 4
- 229910052718 tin Inorganic materials 0.000 description 4
- 229910052725 zinc Inorganic materials 0.000 description 4
- 229910052726 zirconium Inorganic materials 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 150000002739 metals Chemical class 0.000 description 3
- 229910020630 Co Ni Inorganic materials 0.000 description 2
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 2
- 229920001609 Poly(3,4-ethylenedioxythiophene) Polymers 0.000 description 2
- 239000012298 atmosphere Substances 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 229920001940 conductive polymer Polymers 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000001704 evaporation Methods 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 229910017604 nitric acid Inorganic materials 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 229920000172 poly(styrenesulfonic acid) Polymers 0.000 description 2
- 229940005642 polystyrene sulfonic acid Drugs 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- BGPPUXMKKQMWLV-UHFFFAOYSA-N 1,2,4,5-tetrachloro-3-methoxy-6-nitrobenzene Chemical compound COC1=C(Cl)C(Cl)=C([N+]([O-])=O)C(Cl)=C1Cl BGPPUXMKKQMWLV-UHFFFAOYSA-N 0.000 description 1
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910017083 AlN Inorganic materials 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 238000005231 Edge Defined Film Fed Growth Methods 0.000 description 1
- -1 ITO Chemical class 0.000 description 1
- 229910004541 SiN Inorganic materials 0.000 description 1
- 101100480797 Trypanosoma cruzi TCNA gene Proteins 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910052797 bismuth Inorganic materials 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000002109 crystal growth method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 229910002804 graphite Inorganic materials 0.000 description 1
- 239000010439 graphite Substances 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 229920000128 polypyrrole Polymers 0.000 description 1
- 229920000123 polythiophene Polymers 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02414—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/02433—Crystal orientation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02439—Materials
- H01L21/02483—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/0257—Doping during depositing
- H01L21/02573—Conductivity type
- H01L21/02576—N-type
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/0257—Doping during depositing
- H01L21/02573—Conductivity type
- H01L21/02581—Transition metal or rare earth elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/02634—Homoepitaxy
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
- H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
- H01L29/365—Planar doping, e.g. atomic-plane doping, delta-doping
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Inorganic Chemistry (AREA)
- Materials Engineering (AREA)
- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
- Thin Film Transistor (AREA)
- Crystals, And After-Treatments Of Crystals (AREA)
- Recrystallisation Techniques (AREA)
- Semiconductor Memories (AREA)
- Physical Vapour Deposition (AREA)
Description
本発明は、Ｇａ2Ｏ3系半導体素子に関する。
従来のＧａ2Ｏ3系半導体素子として、サファイア基板上に形成されたＧａ2Ｏ3結晶膜を用いたＧａ2Ｏ3系半導体素子が知られている（例えば、非特許文献１、２参照）。
K. Matsuzaki et al. Thin Solid Films 496, 2006, pp.37-41.
K. Matsuzaki et al. Appl. Phys. Lett. 88, 092106, 2006.
しかしながら、Ｇａ2Ｏ3結晶とサファイア結晶は結晶構造がまったく異なるため、サファイア基板上にＧａ2Ｏ3結晶をヘテロエピタキシャル成長させることは非常に困難である。このため、サファイア基板上のＧａ2Ｏ3結晶膜を用いて高品質のＧａ2Ｏ3系半導体素子を形成することは困難である。
したがって、本発明の目的は、高品質のＧａ2Ｏ3系半導体素子を提供することにある。
本発明の一態様は、上記目的を達成するために、［１］〜［４］のＧａ2Ｏ3系半導体素子を提供する。
［１］第１の導電型を有するβ−Ｇａ２Ｏ３基板と、前記β−Ｇａ２Ｏ３基板上に直接または他の膜を介して形成されたβ−Ｇａ２Ｏ３単結晶膜と、前記β−Ｇａ２Ｏ３単結晶膜上に形成されたソース電極と、前記β−Ｇａ２Ｏ３基板の前記β−Ｇａ２Ｏ３単結晶膜と反対側の面上に形成されたドレイン電極と、前記β−Ｇａ２Ｏ３単結晶膜中に形成され、前記ソース電極が接続された、第１の濃度に制御された前記第１の導電型のドーパントを含み、前記第１の導電型を有するコンタクト領域と、前記β−Ｇａ２Ｏ３単結晶膜上に第１のゲート絶縁膜を介して形成された、又は第２のゲート絶縁膜に覆われて前記β−Ｇａ ２ Ｏ ３ 単結晶膜中に埋め込まれたゲート電極と、を含み、前記β−Ｇａ２Ｏ３基板は、（１００）面から５０°以上９０°以下の角度だけ回転させた面を主面とし、前記ゲート電極が前記β−Ｇａ ２ Ｏ ３ 単結晶膜上に前記第１のゲート絶縁膜を介して形成されている場合の前記β−Ｇａ２Ｏ３単結晶膜は、前記第１の濃度よりも低く制御された第２の濃度の前記第１の導電型のドーパントを含む前記第１の導電型を有する膜であって、前記コンタクト領域を囲む前記第１の導電型と異なる第２の導電型又はｉ型（真性）のボディ領域を有し、前記ゲート電極が前記第２のゲート絶縁膜に覆われてβ−Ｇａ ２ Ｏ ３ 単結晶膜中に埋め込まれている場合の前記β−Ｇａ ２ Ｏ ３ 単結晶膜は、前記第１の導電型と異なる第２の導電型を有する膜、又はドーパントを含まない膜である、Ｇａ２Ｏ３系半導体素子。
［２］前記ソース電極は第１及び第２のソース電極を含み、前記ゲート電極は、前記β−Ｇａ２Ｏ３単結晶膜上の前記第１のソース電極と前記第２のソース電極との間の領域に前記第１のゲート絶縁膜を介して形成され、前記β−Ｇａ２Ｏ３単結晶膜は前記第１の導電型を有し、前記コンタクト領域は、前記第１及び第２のソース電極がそれぞれ接続される第１及び第２のコンタクト領域を含み、前記ボディ領域は、前記第１及び第２のコンタクト領域をそれぞれ囲む第１及び第２のボディ領域を含む、前記［１］に記載のＧａ２Ｏ３系半導体素子。
［３］前記β−Ｇａ２Ｏ３単結晶膜は、前記β−Ｇａ２Ｏ３基板上に前記第１の導電型を有する他のβ−Ｇａ２Ｏ３単結晶膜を介して形成され、前記β−Ｇａ２Ｏ３単結晶膜は、前記第１の導電型と異なる第２の導電型を有するか、又はドーパントを含まず、前記ゲート電極は、前記第２のゲート絶縁膜に覆われて前記β−Ｇａ ２ Ｏ ３ 単結晶膜中に埋め込まれ、前記コンタクト領域は、前記ゲート電極の両側にそれぞれ位置する第１及び第２のコンタクト領域を含む、前記［１］に記載のＧａ２Ｏ３系半導体素子。
［４］前記第１及び第２の導電型は、それぞれｎ型及びｐ型である、前記［１］〜［３］のいずれか１つに記載のＧａ2Ｏ3系半導体素子。
本発明によれば、高品質のＧａ2Ｏ3系半導体素子を提供することができる。
本発明の実施の形態によれば、ホモエピタキシャル成長法を用いて高品質なβ−Ｇａ2Ｏ3系単結晶膜を形成し、その高品質のβ−Ｇａ2Ｏ3系単結晶膜を用いて、高品質のＧａ2Ｏ3系半導体素子を形成することができる。以下、その実施の形態の一例について詳細に説明する。
〔第１の実施の形態〕
第１の実施の形態では、Ｇａ2Ｏ3系半導体素子としてのプレーナゲート構造を有するＧａ2Ｏ3系ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）について説明する。
第１の実施の形態では、Ｇａ2Ｏ3系半導体素子としてのプレーナゲート構造を有するＧａ2Ｏ3系ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）について説明する。
（Ｇａ2Ｏ3系半導体素子の構成）
図１は、第１の実施の形態に係るＧａ2Ｏ3系ＭＩＳＦＥＴ２０の断面図である。Ｇａ2Ｏ3系ＭＩＳＦＥＴ２０は、ｎ型β−Ｇａ2Ｏ3基板２上に形成されたｎ型β−Ｇａ2Ｏ3単結晶膜３と、ｎ型β−Ｇａ2Ｏ3単結晶膜３上に形成されたソース電極２２ａ、２２ｂと、ｎ型β−Ｇａ2Ｏ3単結晶膜３上のソース電極２２ａ、２２ｂの間の領域にゲート絶縁膜２６を介して形成されたゲート電極２１と、ｎ型β−Ｇａ2Ｏ3単結晶膜３中のソース電極２２ａ、２２ｂの下にそれぞれ形成されたｎ型のコンタクト領域２３ａ、２３ｂと、コンタクト領域２３ａ、２３ｂをそれぞれ囲むｐ型のボディ領域２４ａ、２４ｂと、ｎ型β−Ｇａ2Ｏ3基板２のｎ型β−Ｇａ2Ｏ3単結晶膜３と反対側の面上に形成されたドレイン電極２５と、を含む。
図１は、第１の実施の形態に係るＧａ2Ｏ3系ＭＩＳＦＥＴ２０の断面図である。Ｇａ2Ｏ3系ＭＩＳＦＥＴ２０は、ｎ型β−Ｇａ2Ｏ3基板２上に形成されたｎ型β−Ｇａ2Ｏ3単結晶膜３と、ｎ型β−Ｇａ2Ｏ3単結晶膜３上に形成されたソース電極２２ａ、２２ｂと、ｎ型β−Ｇａ2Ｏ3単結晶膜３上のソース電極２２ａ、２２ｂの間の領域にゲート絶縁膜２６を介して形成されたゲート電極２１と、ｎ型β−Ｇａ2Ｏ3単結晶膜３中のソース電極２２ａ、２２ｂの下にそれぞれ形成されたｎ型のコンタクト領域２３ａ、２３ｂと、コンタクト領域２３ａ、２３ｂをそれぞれ囲むｐ型のボディ領域２４ａ、２４ｂと、ｎ型β−Ｇａ2Ｏ3基板２のｎ型β−Ｇａ2Ｏ3単結晶膜３と反対側の面上に形成されたドレイン電極２５と、を含む。
Ｇａ2Ｏ3系ＭＩＳＦＥＴ２０は、ソース電極とドレイン電極がそれぞれ素子の上下に設置され、縦方向に電流が流れる縦型半導体素子である。ゲート電極２１に閾値以上の電圧を印加すると、ｐ型のボディ領域２４ａ、２４ｂのゲート電極２１下の領域にチャネルが形成され、ソース電極２２ａ、２２ｂからドレイン電極２５へ電流が流れるようになる。
ｎ型β−Ｇａ2Ｏ3基板２は、Ｓｉ、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｍｏ、Ｗ、Ｒｕ、Ｒｈ、Ｉｒ、Ｃ、Ｓｎ、Ｇｅ、Ｐｂ、Ｍｎ、Ａｓ、Ｓｂ、Ｂｉ、Ｆ、Ｃｌ、Ｂｒ、又はＩ等のｎ型ドーパントを含む。ｎ型β−Ｇａ2Ｏ3基板２は、例えば、１００〜６００μｍの厚さを有する。また、ｎ型β−Ｇａ2Ｏ3基板２は、例えば、５×１０18〜１×１０20／ｃｍ3の濃度のｎ型ドーパントを含む。
ｎ型β−Ｇａ2Ｏ3基板２の主面は、面方位について特に限定されないが、（１００）面から５０°以上９０°以下の角度だけ回転させた面であることが好ましい。すなわち、ｎ型β−Ｇａ2Ｏ3基板２において主面と（１００）面のなす角θ（０＜θ≦９０°）が５０°以上であることが好ましい。（１００）面から５０°以上９０°以下回転させた面として、例えば、（０１０）面、（００１）面、（−２０１）面、（１０１）面、及び（３１０）面が存在する。
ｎ型β−Ｇａ2Ｏ3基板２の主面が、（１００）面から５０°以上９０°以下の角度だけ回転させた面である場合、ｎ型β−Ｇａ2Ｏ3基板２上にβ−Ｇａ2Ｏ3系結晶をエピタキシャル成長させるときに、β−Ｇａ2Ｏ3系結晶の原料のｎ型β−Ｇａ2Ｏ3基板２からの再蒸発を効果的に抑えることができる。具体的には、β−Ｇａ2Ｏ3系結晶を成長温度５００℃で成長させたときに再蒸発する原料の割合を０％としたとき、ｎ型β−Ｇａ2Ｏ3基板２の主面が、（１００）面から５０°以上９０°以下回転させた面である場合、再蒸発する原料の割合を４０％以下に抑えることができる。そのため、供給する原料の６０％以上をβ−Ｇａ2Ｏ3系結晶の形成に用いることができ、β−Ｇａ2Ｏ3系結晶の成長速度や製造コストの観点から好ましい。
β−Ｇａ2Ｏ3結晶は単斜晶系の結晶構造を有し、その典型的な格子定数はａ＝１２．２３Å、ｂ＝３．０４Å、ｃ＝５．８０Å、α＝γ＝９０°、β＝１０３．７°である。β−Ｇａ2Ｏ3結晶においては、ｃ軸を軸として（１００）面を５２．５°回転させると（３１０）面と一致し、９０°回転させると（０１０）面と一致する。また、ｂ軸を軸として（１００）面を５３．８°回転させると、回転方向によって（１０１）面又は（−２０１）面と一致し、（１００）面を５３．８°回転させたときに（１０１）面が現れる回転方向へ７６．３°回転させると（００１）面と一致する。
また、ｎ型β−Ｇａ2Ｏ3基板２の主面は、（０１０）面から３７．５°以下の角度だけ回転させた面であってもよい。この場合、ｎ型β−Ｇａ2Ｏ3基板２とｉ型β−Ｇａ2Ｏ3単結晶膜３との界面を急峻にすることができると共に、ｉ型β−Ｇａ2Ｏ3単結晶膜３の厚みを高精度に制御することができる。
ｎ型β−Ｇａ2Ｏ3単結晶膜３は、後述される方法によりｎ型β−Ｇａ2Ｏ3基板２上に形成された単結晶膜である。ｎ型β−Ｇａ2Ｏ3単結晶膜３は、Ｓｎ、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｍｏ、Ｗ、Ｒｕ、Ｒｈ、Ｉｒ、Ｃ、Ｓｉ、Ｇｅ、Ｐｂ、Ｍｎ、Ａｓ、Ｓｂ、Ｂｉ、Ｆ、Ｃｌ、Ｂｒ、Ｉ等のｎ型ドーパントを含む。ｎ型β−Ｇａ2Ｏ3単結晶膜３の厚さは、例えば、１０〜５００ｎｍである。また、ｎ型β−Ｇａ2Ｏ3単結晶膜３は、例えば、１×１０15〜１×１０19／ｃｍ3の濃度のｎ型ドーパントを含む。
なお、ｎ型β−Ｇａ2Ｏ3基板２とｎ型β−Ｇａ2Ｏ3単結晶膜３との間に、他の膜が形成されてもよい。この他の膜としては、例えば、ｎ型ドーパントの濃度がｎ型β−Ｇａ2Ｏ3単結晶膜３よりも高く、場合によってはｎ型β−Ｇａ2Ｏ3基板２よりも高いｎ型β−Ｇａ2Ｏ3単結晶膜が形成される。この場合、ｎ型β−Ｇａ2Ｏ3基板２上に他の膜がホモエピタキシャル成長により形成され、他の膜上にｎ型β−Ｇａ2Ｏ3単結晶膜３がホモエピタキシャル成長により形成される。
ゲート電極２１、ソース電極２２ａ、２２ｂ、及びドレイン電極２５は、例えば、Ａｕ、Ａｌ、Ｔｉ、Ｓｎ、Ｇｅ、Ｉｎ、Ｎｉ、Ｃｏ、Ｐｔ、Ｗ、Ｍｏ、Ｃｒ、Ｃｕ、Ｐｂ等の金属、これらの金属のうちの２つ以上を含む合金、又はＩＴＯ等の導電性化合物、導電性ポリマーからなる。導電性ポリマーとしては、ポリチオフェン誘導体（ＰＥＤＯＴ：ポリ(3,4)-エチレンジオキシチオフェン）にポリスチレンスルホン酸（PSS）をドーピングしたものや、ポリピロール誘導体にＴＣＮＡをドーピングしたもの等が用いられる。また、ゲート電極２１は、異なる２つの金属からなる２層構造、例えばＡｌ／Ｔｉ、Ａｕ／Ｎｉ、Ａｕ／Ｃｏ、を有してもよい。
ゲート絶縁膜２６は、ＳｉＯ2、ＡｌＮ、ＳｉＮ、Ａｌ2Ｏ3、β−（ＡｌxＧａ1-x）2Ｏ3（０≦ｘ≦１）等の絶縁材料からなる。中でも、β−（ＡｌxＧａ1-x）2Ｏ3はβ−Ｇａ2Ｏ3結晶上に単結晶膜として成長させることができるため、界面準位の少ない良好な半導体絶縁膜界面を形成することができ、他の絶縁膜を用いたときよりもゲート特性が良好になる。
コンタクト領域２３ａ、２３ｂは、ｎ型β−Ｇａ2Ｏ3単結晶膜３中に形成されたｎ型ドーパントの濃度が高い領域であり、それぞれソース電極２２ａ、２２ｂが接続される。コンタクト領域２３ａ、２３ｂに含まれるｎ型ドーパントとｎ型β−Ｇａ2Ｏ3単結晶膜３に主に含まれるｎ型ドーパントは、同じであってもよいし、異なっていてもよい。
ボディ領域２４ａ、２４ｂは、Ｍｇ、Ｈ、Ｌｉ、Ｎａ、Ｋ、Ｒｂ、Ｃｓ、Ｆｒ、Ｂｅ、Ｃａ、Ｓｒ、Ｂａ、Ｒａ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｐｄ、Ｃｕ、Ａｇ、Ａｕ、Ｚｎ、Ｃｄ、Ｈｇ、Ｔｌ、Ｐｂ、Ｎ、Ｐ等のｐ型ドーパントを含む。ボディ領域２４ａ、２４ｂは、ｐ型の領域、又は電荷補償によりｉ型のような性質を有する高抵抗領域である。
（Ｇａ2Ｏ3系ＭＩＳＦＥＴの製造方法）
β−Ｇａ2Ｏ3系単結晶膜の製造方法としては、ＰＬＤ（Pulsed Laser Deposition）法、ＣＶＤ（Chemical Vapor Deposition）法、スパッタリング法、分子線エピタキシー（ＭＢＥ；Molecular Beam Epitaxy）法等があるが、本実施の形態では、ＭＢＥ法を用いた薄膜成長法を採用する。ＭＢＥ法は、単体あるいは化合物の固体をセルと呼ばれる蒸発源で加熱し、加熱により生成された蒸気を分子線として基板表面に供給する結晶成長方法である。
β−Ｇａ2Ｏ3系単結晶膜の製造方法としては、ＰＬＤ（Pulsed Laser Deposition）法、ＣＶＤ（Chemical Vapor Deposition）法、スパッタリング法、分子線エピタキシー（ＭＢＥ；Molecular Beam Epitaxy）法等があるが、本実施の形態では、ＭＢＥ法を用いた薄膜成長法を採用する。ＭＢＥ法は、単体あるいは化合物の固体をセルと呼ばれる蒸発源で加熱し、加熱により生成された蒸気を分子線として基板表面に供給する結晶成長方法である。
図２は、β−Ｇａ2Ｏ3系単結晶膜の形成に用いられるＭＢＥ装置の一例を示す構成図である。このＭＢＥ装置１は、真空槽１０と、この真空槽１０内に支持され、ｎ型β−Ｇａ2Ｏ3基板２を保持する基板ホルダ１１と、基板ホルダ１１に保持されたｎ型β−Ｇａ2Ｏ3基板２を加熱するための加熱装置１２と、薄膜を構成する原子又は分子ごとに設けられた複数のセル１３（１３ａ、１３ｂ）と、複数のセル１３を加熱するためのヒータ１４（１４ａ、１４ｂ）と、真空槽１０内に酸素系ガスを供給するガス供給パイプ１５と、真空槽１０内の空気を排出するための真空ポンプ１６とを備えている。基板ホルダ１１は、シャフト１１０を介して図示しないモータにより回転可能に構成されている。
第１のセル１３ａには、Ｇａ粉末等のβ−Ｇａ2Ｏ3系単結晶膜のＧａ原料が充填されている。この粉末のＧａの純度は、６Ｎ以上であることが望ましい。第２のセル１３ｂには、ドナーとしてドーピングされるｎ型ドーパントの原料の粉末が充填されている。第１のセル１３ａ及び第２のセル１３ｂの開口部にはシャッターが設けられている。
基板ホルダ１１には、予め作製されたｎ型β−Ｇａ2Ｏ3基板２が取り付けられ、このｎ型β−Ｇａ2Ｏ3基板２上にβ−Ｇａ2Ｏ3結晶をｎ型ドーパントを添加しつつホモエピタキシャル成長させることにより、ｎ型β−Ｇａ2Ｏ3単結晶膜３を形成する。
このｎ型β−Ｇａ2Ｏ3基板２は、例えば、次のような手順で作製される。まず、ＥＦＧ法により、Ｓｉ等のｎ型ドーパントを添加したｎ型β−Ｇａ2Ｏ3単結晶インゴットを作製する。なお、添加する元素はＳｉに限られず、例えば、Ｇａサイトを置換する場合は、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｍｏ、Ｗ、Ｒｕ、Ｒｈ、Ｉｒ、Ｃ、Ｓｎ、Ｇｅ、Ｐｂ、Ｍｎ、Ａｓ、Ｓｂ、又はＢｉを用いることができる。また、酸素サイトを置換する場合は、Ｆ、Ｃｌ、Ｂｒ、又はＩを用いることができる。Ｓｉを添加する場合は、原料粉末にＳｉＯ2粉末を混合する。ｎ型β−Ｇａ2Ｏ3基板２に良好な導電性を持たせるためには、ＳｉＯ2を０．０５ｍｏｌ％以上添加すればよい。ｎ型β−Ｇａ2Ｏ3単結晶インゴットのドナー濃度は、例えば、５×１０18〜１×１０20／ｃｍ3である。また、ＦＺ法によりｎ型β−Ｇａ2Ｏ3単結晶インゴットを作製してもよい。作製したインゴットを所望の面方位が主面となるように、例えば１ｍｍ程度の厚さにスライス加工して基板化する。そして、研削研磨工程にて１００〜６００μｍ程度の厚さに加工する。
次に、上記の手順によって作製されたｎ型β−Ｇａ2Ｏ3基板２をＭＢＥ装置１の基板ホルダ１１に取り付ける。次に、真空ポンプ１６を作動させ、真空槽１０内の気圧を１×１０-8Ｐａ程度まで減圧する。そして、加熱装置１２によってｎ型β−Ｇａ2Ｏ3基板２を加熱する。なお、ｎ型β−Ｇａ2Ｏ3基板２の加熱は、加熱装置１２の黒鉛ヒータ等の発熱源の輻射熱が基板ホルダ１１を介してｎ型β−Ｇａ2Ｏ3基板２に熱伝導することにより行われる。
ｎ型β−Ｇａ2Ｏ3基板２が所定の温度に加熱された後、ガス供給パイプ１５から真空槽１０内に、酸素系ガスを供給する。
真空槽１０内に酸素系ガスを供給した後、真空槽１０内のガス圧が安定するのに必要な時間（例えば５分間）経過後、基板ホルダ１１を回転させながら第１のセル１３ａ及び第２のセル１３ｂをそれぞれ第１のヒータ１４ａ及び第２のヒータ１４ｂにより加熱し、Ｇａ及びｎ型ドーパントを蒸発させて分子線としてｎ型β−Ｇａ2Ｏ3基板２の表面に照射する。
例えば、第１のセル１３ａは９００℃に加熱され、Ｇａ蒸気のビーム等価圧力(ＢＥＰ；Beam Equivalent Pressure)は１×１０-4Ｐａである。
これにより、ｎ型β−Ｇａ2Ｏ3基板２の主面上にβ−Ｇａ2Ｏ3結晶がＳｎ等のｎ型ドーパントを添加されながらホモエピタキシャル成長し、ｎ型β−Ｇａ2Ｏ3単結晶膜３が形成される。β−Ｇａ2Ｏ3結晶の成長温度は、例えば、７００℃である。なお、Ｓｎ以外のｎ型ドーパントとして、Ｇａサイトを置換する場合は、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｍｏ、Ｗ、Ｒｕ、Ｒｈ、Ｉｒ、Ｃ、Ｓｉ、Ｇｅ、Ｐｂ、Ｍｎ、Ａｓ、Ｓｂ、Ｂｉ等を用いることができ、酸素サイトを置換する場合は、Ｆ、Ｃｌ、Ｂｒ、Ｉ等を用いることができる。ｎ型ドーパントの添加濃度は、例えば、１×１０15〜１×１０19／ｃｍ3の範囲から選択される。
なお、ｎ型β−Ｇａ2Ｏ3単結晶膜３は、ＰＬＤ（Pulsed Laser Deposition）法、ＣＶＤ（Chemical Vapor Deposition）法等により形成されてもよい。
図３Ａ及び図３Ｂは、本実施の形態に係るｎ型β−Ｇａ2Ｏ3単結晶膜３の断面図である。ｎ型β−Ｇａ2Ｏ3単結晶膜３は、ｎ型β−Ｇａ2Ｏ3基板２の主面２ａ上に上記のＭＢＥ法によって形成される。
図３Ａは、β−Ｇａ2Ｏ3結晶をホモエピタキシャル成長させる間、ｎ型ドーパントを連続的に添加することにより形成されるｎ型β−Ｇａ2Ｏ3単結晶膜３を表す。
ｎ型β−Ｇａ2Ｏ3単結晶膜３のドナー濃度は、例えば、１×１０15〜１×１０19／ｃｍ3であり、特に、１×１０15〜１×１０18／ｃｍ3であることが好ましい。このドナー濃度は、成膜時の第２のセル１３ｂの温度により制御することができる。
図３Ｂは、β−Ｇａ2Ｏ3結晶をホモエピタキシャル成長させる間、一定周期で間欠的にｎ型ドーパントを添加することにより形成されるｎ型β−Ｇａ2Ｏ3単結晶膜３を表す。この場合、ｎ型ドーパントとしてＳｎが用いられる。
具体的には、第２のセル１３ｂのシャッターを操作することにより、Ｓｎ蒸気を第２のセル１３ｂから間欠的に発生させ、Ｓｎを間欠的にβ−Ｇａ2Ｏ3結晶に添加する。Ｓｎの添加は、間欠的に２回以上実施されることが好ましい。この場合、アニール処理を施さなくても、ｎ型β−Ｇａ2Ｏ3単結晶膜３にＳｎ添加量に応じた電気伝導性を付与することができる。
図３Ｂのｎ型β−Ｇａ2Ｏ3単結晶膜３は、成膜時に間欠的にＳｎが添加されるため、Ｓｎを添加しない時間に成長した第１の層４（４ａ、４ｂ、４ｃ）と、Ｓｎを添加する時間に成長した第２の層５（５ａ、５ｂ、５ｃ）を有する。
第２の層５のＳｎ濃度は、成膜時の第２のセル１３ｂの温度により制御することができる。第１の層４は、理想的にはＳｎを含まず、第２の層５から拡散した微量のＳｎを含むのみである。そのため、第１の層４のＳｎ濃度は、第２の層５のＳｎ濃度よりも低い。ｎ型β−Ｇａ2Ｏ3単結晶膜３中の平均Ｓｎ濃度は、例えば、１×１０14〜３×１０18／ｃｍ3であり、特に、１×１０15〜１×１０18／ｃｍ3であることが好ましい。
例えば、第１の層４ａ、４ｂ、４ｃの厚さは３〜２０ｎｍ、第２の層５ａ、５ｂ、５ｃの厚さは０．２〜１ｎｍである。第１の層４ａ、４ｂ、４ｃの厚さが２０ｎｍよりも大きい場合は、第２の層５ａ、５ｂ、５ｃの間隔が大きすぎてｎ型の効果が薄くなるおそれがある。一方、第２の層５ａ、５ｂ、５ｃの厚さが１ｎｍよりも大きい場合は、第２の層５ａ、５ｂ、５ｃから第１の層４ａ、４ｂ、４ｃへのＳｎの拡散量が多すぎて間欠的なｎ型の効果が薄くなるおそれがある。
なお、ｎ型β−Ｇａ2Ｏ3単結晶膜３の最下層（ｎ型β−Ｇａ2Ｏ3基板２の主面２ａに接する層）は、第１の層４であっても第２の層５であってもよい。また、第１の層４及び第２の層５の層数は限定されない。
ｎ型β−Ｇａ2Ｏ3単結晶膜３を形成した後、ｎ型β−Ｇａ2Ｏ3単結晶膜３にＭｇ等のｐ型ドーパントをイオン注入することにより、ボディ領域２４ａ、２４ｂを形成する。なお、注入するイオンはＭｇに限られず、例えば、Ｇａサイトを置換する場合は、Ｈ、Ｌｉ、Ｎａ、Ｋ、Ｒｂ、Ｃｓ、Ｆｒ、Ｂｅ、Ｃａ、Ｓｒ、Ｂａ、Ｒａ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｐｄ、Ｃｕ、Ａｇ、Ａｕ、Ｚｎ、Ｃｄ、Ｈｇ、Ｔｌ、又はＰｂを用いることができる。また、酸素サイトを置換する場合は、Ｎ又はＰを用いることができる。ｐ型ドーパントの注入後、アニール処理を行い、注入によるダメージを回復させる。
なお、ボディ領域２４ａ、２４ｂの形成方法はイオン注入に限られず、熱拡散法を用いてもよい。この場合、ｎ型β−Ｇａ2Ｏ3単結晶膜３のボディ領域２４ａ、２４ｂを形成したい領域上にＭｇ等の金属を接触させ、熱処理を施すことによりｎ型β−Ｇａ2Ｏ3単結晶膜３中にＭｇ等のドーパントを拡散させる。
次に、ｎ型β−Ｇａ2Ｏ3単結晶膜３のボディ領域２４ａ、２４ｂ内にＳｎ等のｎ型ドーパントをイオン注入することにより、コンタクト領域２３ａ、２３ｂを形成する。なお、注入するイオンはＳｎに限られず、例えば、Ｇａサイトを置換する場合は、Ｔｉ、ＺＲ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｍｏ、Ｗ、Ｒｕ、Ｒｈ、Ｉｒ、Ｃ、Ｓｉ、Ｇｅ、Ｐｂ、Ｍｎ、Ａｓ、Ｓｂ、又はＢｉを用いることができる。また、酸素サイトを置換する場合は、Ｆ、Ｃｌ、Ｂｒ、又はＩを用いることができる。注入濃度は、例えば、１×１０18／ｃｍ3以上５×１０19／ｃｍ3以下である。注入深さは、３０ｎｍ以上であればよい。注入後、注入領域の表面をフッ酸にて１０ｎｍ程度エッチングする。硫酸や硝酸、塩酸などを用いて行ってもよい。その後、窒素雰囲気下で８００℃以上３０ｍｉｎ以上のアニール処理を施し、注入ダメージを回復させる。アニール処理を酸素雰囲気で行う場合は、処理温度を８００℃以上９５０℃以下、処理時間を３０ｍｉｎ以上とすればよい。
なお、コンタクト領域２３ａ、２３ｂの形成方法はイオン注入に限られず、熱拡散法を用いてもよい。この場合、ｎ型β−Ｇａ2Ｏ3単結晶膜３のコンタクト領域２３ａ、２３ｂを形成したい領域上にＳｎ等の金属を接触させ、熱処理を施すことによりｎ型β−Ｇａ2Ｏ3単結晶膜３中にＳｎ等のドーパントを拡散させる。
その後、ゲート絶縁膜２６、ゲート電極２１、ソース電極２２ａ、２２ｂ、及びドレイン電極２５を形成する。
〔第２の実施の形態〕
第２の実施の形態では、Ｇａ2Ｏ3系半導体素子としてのトレンチゲート構造を有するＧａ2Ｏ3系ＭＩＳＦＥＴについて説明する。
第２の実施の形態では、Ｇａ2Ｏ3系半導体素子としてのトレンチゲート構造を有するＧａ2Ｏ3系ＭＩＳＦＥＴについて説明する。
（Ｇａ2Ｏ3系ＭＩＳＦＥＴの構成）
図４は、第２の実施の形態に係るＧａ2Ｏ3系ＭＩＳＦＥＴ３０の断面図である。Ｇａ2Ｏ3系ＭＩＳＦＥＴ３０は、ｎ型β−Ｇａ2Ｏ3基板２上に形成されたｎ型β−Ｇａ2Ｏ3単結晶膜３と、ｎ型β−Ｇａ2Ｏ3単結晶膜３上に形成されたアンドープβ−Ｇａ2Ｏ3単結晶膜６と、ゲート絶縁膜３６に覆われてアンドープβ−Ｇａ2Ｏ3単結晶膜６中に埋め込まれたゲート電極３１と、アンドープβ−Ｇａ2Ｏ3単結晶膜６中のゲート電極３１の両側にそれぞれ形成されたコンタクト領域３３ａ、３３ｂと、アンドープβ−Ｇａ2Ｏ3単結晶膜６上に形成され、コンタクト領域３３ａ、３３ｂに接続されたソース電極３２と、ｎ型β−Ｇａ2Ｏ3基板２のｎ型β−Ｇａ2Ｏ3単結晶膜３と反対側の面上に形成されたドレイン電極３５と、を含む。
図４は、第２の実施の形態に係るＧａ2Ｏ3系ＭＩＳＦＥＴ３０の断面図である。Ｇａ2Ｏ3系ＭＩＳＦＥＴ３０は、ｎ型β−Ｇａ2Ｏ3基板２上に形成されたｎ型β−Ｇａ2Ｏ3単結晶膜３と、ｎ型β−Ｇａ2Ｏ3単結晶膜３上に形成されたアンドープβ−Ｇａ2Ｏ3単結晶膜６と、ゲート絶縁膜３６に覆われてアンドープβ−Ｇａ2Ｏ3単結晶膜６中に埋め込まれたゲート電極３１と、アンドープβ−Ｇａ2Ｏ3単結晶膜６中のゲート電極３１の両側にそれぞれ形成されたコンタクト領域３３ａ、３３ｂと、アンドープβ−Ｇａ2Ｏ3単結晶膜６上に形成され、コンタクト領域３３ａ、３３ｂに接続されたソース電極３２と、ｎ型β−Ｇａ2Ｏ3基板２のｎ型β−Ｇａ2Ｏ3単結晶膜３と反対側の面上に形成されたドレイン電極３５と、を含む。
Ｇａ2Ｏ3系ＭＩＳＦＥＴ３０は、ソース電極とドレイン電極がそれぞれ素子の上下に設置され、縦方向に電流が流れる縦型半導体素子である。ゲート電極３１に閾値以上の電圧を印加すると、アンドープβ−Ｇａ2Ｏ3単結晶膜６中のゲート電極３１の両側の領域にチャネルが形成され、ソース電極３２からドレイン電極３５へ電流が流れるようになる。
ゲート電極３１、ゲート絶縁膜３６、ソース電極３２、ドレイン電極３５は、それぞれ第１の実施の形態のゲート電極２１、ゲート絶縁膜２６、ソース電極２２（２２ａ、２２ｂ）、ドレイン電極２５と同様の材料からなる。
アンドープβ−Ｇａ2Ｏ3単結晶膜６は、ドーパントを含まない高抵抗のβ−Ｇａ2Ｏ3単結晶膜である。結晶欠陥等により弱い導電性を有する場合もあるが、電気抵抗が十分高いため、ゲート電極３１に電圧を印加することなくソース電極３２からドレイン電極３５へ電流が流れることはない。アンドープβ−Ｇａ2Ｏ3単結晶膜６は、例えば、０．１〜１００μｍの厚さを有する。
コンタクト領域３３（３３ａ、３３ｂ）は、第１の実施の形態のコンタクト領域２３（２３ａ、２３ｂ）と同様のｎ型ドーパントを含む。
（Ｇａ2Ｏ3系ＭＩＳＦＥＴの製造方法）
まず、第１の実施の形態と同様の工程を経て、ｎ型β−Ｇａ2Ｏ3基板２及びｎ型β−Ｇａ2Ｏ3単結晶膜３を形成する。
まず、第１の実施の形態と同様の工程を経て、ｎ型β−Ｇａ2Ｏ3基板２及びｎ型β−Ｇａ2Ｏ3単結晶膜３を形成する。
次に、ＭＢＥ法によりドーパントを添加せずにｎ型β−Ｇａ2Ｏ3単結晶膜３上にβ−Ｇａ2Ｏ3単結晶を成長させ、アンドープβ−Ｇａ2Ｏ3単結晶膜６を形成する。アンドープβ−Ｇａ2Ｏ3単結晶膜６の具体的な形成方法は、例えば、ｎ型β−Ｇａ2Ｏ3単結晶膜３の形成方法からｎ型ドーパントを注入する工程を省いたものである。
次に、アンドープβ−Ｇａ2Ｏ3単結晶膜６内にＳｎ等のｎ型ドーパントをイオン注入することにより、コンタクト領域を形成する。なお、注入するイオンはＳｎに限られず、例えば、Ｇａサイトを置換する場合は、Ｔｉ、ＺＲ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｍｏ、Ｗ、Ｒｕ、Ｒｈ、Ｉｒ、Ｃ、Ｓｉ、Ｇｅ、Ｐｂ、Ｍｎ、Ａｓ、Ｓｂ、又はＢｉを用いることができる。また、酸素サイトを置換する場合は、Ｆ、Ｃｌ、Ｂｒ、又はＩを用いることができる。注入濃度は、例えば、１×１０18／ｃｍ3以上５×１０19／ｃｍ3以下である。注入深さは、３０ｎｍ以上であればよい。注入後、注入領域の表面をフッ酸にて１０ｎｍ程度エッチングする。硫酸や硝酸、塩酸などを用いて行ってもよい。その後、窒素雰囲気下で８００℃以上３０ｍｉｎ以上のアニール処理を施し、注入ダメージを回復させる。アニール処理を酸素雰囲気で行う場合は、処理温度を８００℃以上９５０℃以下、処理時間を３０ｍｉｎ以上とすればよい。
なお、コンタクト領域の形成方法はイオン注入に限られず、熱拡散法を用いてもよい。この場合、アンドープβ−Ｇａ2Ｏ3単結晶膜６のコンタクト領域を形成したい領域上にＳｎ等の金属を接触させ、熱処理を施すことによりアンドープβ−Ｇａ2Ｏ3単結晶膜６中にＳｎ等のドーパントを拡散させる。
次に、アンドープβ−Ｇａ2Ｏ3単結晶膜６の表面のコンタクト領域を含む領域にドライエッチングを施して溝を形成し、その溝中にゲート絶縁膜３６に覆われたゲート電極３１を埋め込む。ここで、溝を形成することによりコンタクト領域がコンタクト領域３３ａ、３３ｂに分かれる。
具体的には、例えば、堆積法とエッチング加工により溝の底面と側面上にゲート絶縁膜３６を形成し、その上に堆積法とエッチング加工によりゲート電極３１を形成し、最後に堆積法とエッチング加工によりゲート電極３１上のゲート絶縁膜３６を形成する。
その後、ソース電極３２及びドレイン電極３５を形成する。
〔第３の実施の形態〕
第３の実施の形態は、アンドープβ−Ｇａ2Ｏ3単結晶膜６の代わりにｐ型β−Ｇａ2Ｏ3単結晶膜が形成される点において第２の実施の形態と異なる。第２の実施の形態と同様の点については、説明を省略又は簡略化する。
第３の実施の形態は、アンドープβ−Ｇａ2Ｏ3単結晶膜６の代わりにｐ型β−Ｇａ2Ｏ3単結晶膜が形成される点において第２の実施の形態と異なる。第２の実施の形態と同様の点については、説明を省略又は簡略化する。
（Ｇａ2Ｏ3系ＭＩＳＦＥＴの構成）
図５は、第３の実施の形態に係るＧａ2Ｏ3系ＭＩＳＦＥＴ４０の断面図である。Ｇａ2Ｏ3系ＭＩＳＦＥＴ４０は、ｎ型β−Ｇａ2Ｏ3基板２上に形成されたｎ型β−Ｇａ2Ｏ3単結晶膜３と、ｎ型β−Ｇａ2Ｏ3単結晶膜３上に形成されたｐ型β−Ｇａ2Ｏ3単結晶膜７と、ゲート絶縁膜に覆われてｐ型β−Ｇａ2Ｏ3単結晶膜７中に埋め込まれたゲート電極３１と、ｐ型β−Ｇａ2Ｏ3単結晶膜７中のゲート電極３１の両側にそれぞれ形成されたコンタクト領域３３ａ、３３ｂと、ｐ型β−Ｇａ2Ｏ3単結晶膜７上に形成され、コンタクト領域３３ａ、３３ｂに接続されたソース電極３２と、ｎ型β−Ｇａ2Ｏ3基板２のｎ型β−Ｇａ2Ｏ3単結晶膜３と反対側の面上に形成されたドレイン電極３５と、を含む。
図５は、第３の実施の形態に係るＧａ2Ｏ3系ＭＩＳＦＥＴ４０の断面図である。Ｇａ2Ｏ3系ＭＩＳＦＥＴ４０は、ｎ型β−Ｇａ2Ｏ3基板２上に形成されたｎ型β−Ｇａ2Ｏ3単結晶膜３と、ｎ型β−Ｇａ2Ｏ3単結晶膜３上に形成されたｐ型β−Ｇａ2Ｏ3単結晶膜７と、ゲート絶縁膜に覆われてｐ型β−Ｇａ2Ｏ3単結晶膜７中に埋め込まれたゲート電極３１と、ｐ型β−Ｇａ2Ｏ3単結晶膜７中のゲート電極３１の両側にそれぞれ形成されたコンタクト領域３３ａ、３３ｂと、ｐ型β−Ｇａ2Ｏ3単結晶膜７上に形成され、コンタクト領域３３ａ、３３ｂに接続されたソース電極３２と、ｎ型β−Ｇａ2Ｏ3基板２のｎ型β−Ｇａ2Ｏ3単結晶膜３と反対側の面上に形成されたドレイン電極３５と、を含む。
Ｇａ2Ｏ3系ＭＩＳＦＥＴ４０は、ソース電極とドレイン電極がそれぞれ素子の上下に設置され、縦方向に電流が流れる縦型半導体素子である。ゲート電極３１に閾値以上の電圧を印加すると、ｐ型β−Ｇａ2Ｏ3単結晶膜７中のゲート電極３１の両側の領域にチャネルが形成され、ソース電極３２からドレイン電極３５へ電流が流れるようになる。
ｐ型β−Ｇａ2Ｏ3単結晶膜７は、Ｍｇ、Ｈ、Ｌｉ、Ｎａ、Ｋ、Ｒｂ、Ｃｓ、Ｆｒ、Ｂｅ、Ｃａ、Ｓｒ、Ｂａ、Ｒａ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｐｄ、Ｃｕ、Ａｇ、Ａｕ、Ｚｎ、Ｃｄ、Ｈｇ、Ｔｌ、Ｐｂ、Ｎ、Ｐ等のｐ型ドーパントを含む。ｐ型β−Ｇａ2Ｏ3単結晶膜７は、例えば、０．１〜１００μｍの厚さを有する。また、ｐ型β−Ｇａ2Ｏ3単結晶膜７は、例えば、１×１０15〜１×１０19／ｃｍ3の濃度のｐ型ドーパントを含む。
Ｇａ2Ｏ3系ＭＩＳＦＥＴ４０は、ｐ型層であるｐ型β−Ｇａ2Ｏ3単結晶膜７をチャネル層として用いるため、第２の実施の形態のＧａ2Ｏ3系ＭＩＳＦＥＴ３０よりも閾値電圧が高い。
ｐ型β−Ｇａ2Ｏ3単結晶膜７は、ｎ型β−Ｇａ2Ｏ3単結晶膜３上にＭｇ等のｐ型ドーパントを添加しながらβ−Ｇａ2Ｏ3単結晶を成長させることにより形成される。なお、添加するイオンはＭｇに限られず、例えば、Ｇａサイトを置換する場合は、Ｈ、Ｌｉ、Ｎａ、Ｋ、Ｒｂ、Ｃｓ、Ｆｒ、Ｂｅ、Ｃａ、Ｓｒ、Ｂａ、Ｒａ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｐｄ、Ｃｕ、Ａｇ、Ａｕ、Ｚｎ、Ｃｄ、Ｈｇ、Ｔｌ、又はＰｂを用いることができる。また、酸素サイトを置換する場合は、Ｎ又はＰを用いることができる。
（実施の形態の効果）
本実施の形態によれば、ホモエピタキシャル成長法を用いて高品質なβ−Ｇａ2Ｏ3単結晶膜を形成し、そのβ−Ｇａ2Ｏ3単結晶膜を用いて、高品質のＧａ2Ｏ3系半導体素子を形成することができる。また、これらのＧａ2Ｏ3系半導体素子は、高品質なβ−Ｇａ2Ｏ3単結晶膜をチャネル層として用いるため、優れた動作性能を有する。
本実施の形態によれば、ホモエピタキシャル成長法を用いて高品質なβ−Ｇａ2Ｏ3単結晶膜を形成し、そのβ−Ｇａ2Ｏ3単結晶膜を用いて、高品質のＧａ2Ｏ3系半導体素子を形成することができる。また、これらのＧａ2Ｏ3系半導体素子は、高品質なβ−Ｇａ2Ｏ3単結晶膜をチャネル層として用いるため、優れた動作性能を有する。
なお、本発明は、上記実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。例えば、上記実施の形態において、Ｇａ2Ｏ3系半導体素子をｎ型半導体素子として説明したが、ｐ型半導体素子であってもよい。この場合、各部材の導電型（ｎ型又はｐ型）が全て逆になる。
また、発明の主旨を逸脱しない範囲内において上記実施の形態の構成要素を任意に組み合わせることができる。
以上、本発明の実施の形態を説明したが、上記に記載した実施の形態は特許請求の範囲に係る発明を限定するものではない。また、実施の形態の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない点に留意すべきである。
高品質のＧａ2Ｏ3系半導体素子を提供する。
１…ＭＢＥ装置、２…ｎ型β−Ｇａ2Ｏ3基板、３…ｎ型β−Ｇａ2Ｏ3単結晶膜、６…アンドープβ−Ｇａ2Ｏ3単結晶膜、７…ｐ型β−Ｇａ2Ｏ3単結晶膜、２０、３０、４０…Ｇａ2Ｏ3系ＭＩＳＦＥＴ、２１、３１…ゲート電極、２２ａ、２２ｂ、３２…ソース電極、２５、３５…ドレイン電極、２６、３６…ゲート絶縁膜、２３ａ、２３ｂ、３３ａ、３３ｂ…コンタクト領域、２４ａ、２４ｂ…ボディ領域
Claims (4)
- 第１の導電型を有するβ−Ｇａ２Ｏ３基板と、
前記β−Ｇａ２Ｏ３基板上に直接または他の膜を介して形成されたβ−Ｇａ２Ｏ３単結晶膜と、
前記β−Ｇａ２Ｏ３単結晶膜上に形成されたソース電極と、
前記β−Ｇａ２Ｏ３基板の前記β−Ｇａ２Ｏ３単結晶膜と反対側の面上に形成されたドレイン電極と、
前記β−Ｇａ２Ｏ３単結晶膜中に形成され、前記ソース電極が接続された、第１の濃度に制御された前記第１の導電型のドーパントを含み、前記第１の導電型を有するコンタクト領域と、
前記β−Ｇａ２Ｏ３単結晶膜上に第１のゲート絶縁膜を介して形成された、又は第２のゲート絶縁膜に覆われて前記β−Ｇａ ２ Ｏ ３ 単結晶膜中に埋め込まれたゲート電極と、
を含み、
前記β−Ｇａ２Ｏ３基板は、（１００）面から５０°以上９０°以下の角度だけ回転させた面を主面とし、
前記ゲート電極が前記β−Ｇａ ２ Ｏ ３ 単結晶膜上に前記第１のゲート絶縁膜を介して形成されている場合の前記β−Ｇａ２Ｏ３単結晶膜は、前記第１の濃度よりも低く制御された第２の濃度の前記第１の導電型のドーパントを含む前記第１の導電型を有する膜であって、前記コンタクト領域を囲む前記第１の導電型と異なる第２の導電型又はｉ型（真性）のボディ領域を有し、
前記ゲート電極が前記第２のゲート絶縁膜に覆われてβ−Ｇａ ２ Ｏ ３ 単結晶膜中に埋め込まれている場合の前記β−Ｇａ ２ Ｏ ３ 単結晶膜は、前記第１の導電型と異なる第２の導電型を有する膜、又はドーパントを含まない膜である、Ｇａ２Ｏ３系半導体素子。 - 前記ソース電極は第１及び第２のソース電極を含み、
前記ゲート電極は、前記β−Ｇａ２Ｏ３単結晶膜上の前記第１のソース電極と前記第２のソース電極との間の領域に前記第１のゲート絶縁膜を介して形成され、
前記β−Ｇａ２Ｏ３単結晶膜は前記第１の導電型を有し、
前記コンタクト領域は、前記第１及び第２のソース電極がそれぞれ接続される第１及び第２のコンタクト領域を含み、
前記ボディ領域は、前記第１及び第２のコンタクト領域をそれぞれ囲む第１及び第２のボディ領域を含む、
請求項１に記載のＧａ２Ｏ３系半導体素子。 - 前記β−Ｇａ２Ｏ３単結晶膜は、前記β−Ｇａ２Ｏ３基板上に前記第１の導電型を有する他のβ−Ｇａ２Ｏ３単結晶膜を介して形成され、
前記β−Ｇａ２Ｏ３単結晶膜は、前記第１の導電型と異なる第２の導電型を有するか、又はドーパントを含まず、
前記ゲート電極は、前記第２のゲート絶縁膜に覆われて前記β−Ｇａ ２ Ｏ ３ 単結晶膜中に埋め込まれ、
前記コンタクト領域は、前記ゲート電極の両側にそれぞれ位置する第１及び第２のコンタクト領域を含む、
請求項１に記載のＧａ２Ｏ３系半導体素子。 - 前記第１及び第２の導電型は、それぞれｎ型及びｐ型である、
請求項１〜３のいずれか１項に記載のＧａ２Ｏ３系半導体素子。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011196440 | 2011-09-08 | ||
| JP2011196440 | 2011-09-08 | ||
| PCT/JP2012/072902 WO2013035845A1 (ja) | 2011-09-08 | 2012-09-07 | Ｇａ2Ｏ3系半導体素子 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2015166425A Division JP6108366B2 (ja) | 2011-09-08 | 2015-08-26 | Ｇａ２Ｏ３系半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2013035845A1 JPWO2013035845A1 (ja) | 2015-03-23 |
| JP6066210B2 true JP6066210B2 (ja) | 2017-01-25 |
Family
ID=47832284
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013532673A Active JP6066210B2 (ja) | 2011-09-08 | 2012-09-07 | Ｇａ２Ｏ３系半導体素子 |
| JP2015166425A Active JP6108366B2 (ja) | 2011-09-08 | 2015-08-26 | Ｇａ２Ｏ３系半導体素子 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2015166425A Active JP6108366B2 (ja) | 2011-09-08 | 2015-08-26 | Ｇａ２Ｏ３系半導体素子 |
Country Status (5)
| Country | Link |
|---|---|
| US (3) | US9461124B2 (ja) |
| EP (1) | EP2765610B1 (ja) |
| JP (2) | JP6066210B2 (ja) |
| CN (1) | CN103765593B (ja) |
| WO (1) | WO2013035845A1 (ja) |
Families Citing this family (47)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5745073B2 (ja) | 2011-09-08 | 2015-07-08 | 株式会社タムラ製作所 | Ｇａ２Ｏ３系単結晶体のドナー濃度制御方法 |
| JP5788925B2 (ja) | 2013-04-04 | 2015-10-07 | 株式会社タムラ製作所 | β−Ｇａ２Ｏ３系単結晶の成長方法 |
| JP6543869B2 (ja) * | 2013-06-18 | 2019-07-17 | 株式会社タムラ製作所 | 半導体素子及びその製造方法 |
| JP5984069B2 (ja) * | 2013-09-30 | 2016-09-06 | 株式会社タムラ製作所 | β−Ｇａ２Ｏ３系単結晶膜の成長方法、及び結晶積層構造体 |
| JP6601738B2 (ja) * | 2013-09-30 | 2019-11-06 | 株式会社タムラ製作所 | 結晶積層構造体、及びその製造方法 |
| JP5892495B2 (ja) * | 2013-12-24 | 2016-03-23 | 株式会社タムラ製作所 | Ｇａ２Ｏ３系結晶膜の成膜方法、及び結晶積層構造体 |
| US9590050B2 (en) * | 2014-05-08 | 2017-03-07 | Flosfia, Inc. | Crystalline multilayer structure and semiconductor device |
| JP6253150B2 (ja) | 2014-05-09 | 2017-12-27 | 株式会社タムラ製作所 | エピタキシャルウエハ及びその製造方法 |
| JP5749839B1 (ja) * | 2014-06-30 | 2015-07-15 | 株式会社タムラ製作所 | β−Ｇａ２Ｏ３系単結晶基板 |
| KR102125822B1 (ko) | 2014-07-22 | 2020-06-23 | 가부시키가이샤 플로스피아 | 결정성 반도체막 및 판상체 및 반도체장치 |
| JP2016031953A (ja) * | 2014-07-25 | 2016-03-07 | 株式会社タムラ製作所 | 半導体素子及びその製造方法、半導体基板、並びに結晶積層構造体 |
| JP6344718B2 (ja) * | 2014-08-06 | 2018-06-20 | 株式会社タムラ製作所 | 結晶積層構造体及び半導体素子 |
| JP6013410B2 (ja) * | 2014-08-07 | 2016-10-25 | 株式会社タムラ製作所 | Ｇａ２Ｏ３系単結晶基板 |
| JP5828568B1 (ja) | 2014-08-29 | 2015-12-09 | 株式会社タムラ製作所 | 半導体素子及びその製造方法 |
| JP6515318B2 (ja) * | 2014-09-25 | 2019-05-22 | 株式会社Flosfia | 結晶性積層構造体の製造方法および半導体装置 |
| JP6758569B2 (ja) * | 2015-03-20 | 2020-09-23 | 株式会社タムラ製作所 | 高耐圧ショットキーバリアダイオード |
| JP6376600B2 (ja) * | 2015-03-20 | 2018-08-22 | 株式会社タムラ製作所 | 結晶積層構造体の製造方法 |
| JP6845397B2 (ja) * | 2016-04-28 | 2021-03-17 | 株式会社タムラ製作所 | トレンチｍｏｓ型ショットキーダイオード |
| WO2018045175A1 (en) * | 2016-09-01 | 2018-03-08 | Hrl Laboratories, Llc | Normally-off gallium oxide based vertical transistors with p-type algan blocking layers |
| CN106449419A (zh) * | 2016-12-08 | 2017-02-22 | 西安电子科技大学 | 基于Ga2O3材料的U型栅MOSFET及其制备方法 |
| CN106898644B (zh) * | 2017-01-23 | 2019-07-30 | 西安电子科技大学 | 高击穿电压场效应晶体管及其制作方法 |
| CN108342775B (zh) * | 2017-01-25 | 2024-04-12 | 中国科学院上海光学精密机械研究所 | 一种钽掺杂β氧化镓晶态材料及其制备方法和应用 |
| SG11202000619WA (en) * | 2017-01-25 | 2020-02-27 | Shanghai Inst Optics & Fine Mech Cas | Gallium oxide-doped crystalline material, preparation method and application thereof |
| CN106816366A (zh) * | 2017-02-16 | 2017-06-09 | 大连理工大学 | 一种锡掺杂n型氧化镓制备方法 |
| JP7116409B2 (ja) * | 2017-02-27 | 2022-08-10 | 株式会社タムラ製作所 | トレンチｍｏｓ型ショットキーダイオード |
| US10777644B2 (en) * | 2017-04-27 | 2020-09-15 | The Government Of The United States Of America, As Represented By The Secretary Of The Navy | Heterojunction devices and methods for fabricating the same |
| JP7008293B2 (ja) * | 2017-04-27 | 2022-01-25 | 国立研究開発法人情報通信研究機構 | Ｇａ２Ｏ３系半導体素子 |
| CN107369707B (zh) * | 2017-06-07 | 2020-03-24 | 西安电子科技大学 | 基于4H-SiC衬底异质结自旋场效应晶体管及其制造方法 |
| CN107359122B (zh) * | 2017-06-07 | 2020-09-08 | 西安电子科技大学 | Mn掺杂异质结自旋场效应晶体管的制备方法 |
| CN107359127B (zh) * | 2017-06-07 | 2020-03-24 | 西安电子科技大学 | 蓝宝石衬底的Fe掺杂自旋场效应晶体管及其制造方法 |
| CN107658337B (zh) * | 2017-06-07 | 2020-09-08 | 西安电子科技大学 | 高电子迁移率自旋场效应晶体管及其制备方法 |
| CN110809826B (zh) * | 2017-06-29 | 2022-10-28 | 三菱电机株式会社 | 氧化物半导体装置以及氧化物半导体装置的制造方法 |
| JP7061747B2 (ja) | 2017-07-10 | 2022-05-02 | 株式会社タムラ製作所 | 半導体基板、半導体素子、及び半導体基板の製造方法 |
| CN107481939B (zh) * | 2017-07-20 | 2021-06-15 | 中国电子科技集团公司第十三研究所 | 帽层结构氧化镓场效应晶体管的制备方法 |
| JP7037142B2 (ja) * | 2017-08-10 | 2022-03-16 | 株式会社タムラ製作所 | ダイオード |
| JP7179276B2 (ja) | 2017-09-29 | 2022-11-29 | 株式会社タムラ製作所 | 電界効果トランジスタ |
| JP6933339B2 (ja) * | 2017-10-18 | 2021-09-08 | 矢崎総業株式会社 | 半導体装置および半導体ウェーハ |
| CN110634938A (zh) * | 2018-06-22 | 2019-12-31 | 中国科学院苏州纳米技术与纳米仿生研究所 | 氧化镓垂直结构半导体电子器件及其制作方法 |
| US11482600B1 (en) | 2019-09-05 | 2022-10-25 | United States of America as represented by Wright-Patterson the Secretary of the Air Force | Alignment-tolerant gallium oxide device |
| JP7453618B2 (ja) | 2020-03-19 | 2024-03-21 | 株式会社Flosfia | 通電機構およびその通電方法 |
| CN111415979A (zh) * | 2020-02-28 | 2020-07-14 | 深圳第三代半导体研究院 | 一种垂直异质p-n结结构器件及其制备方法 |
| JP7238847B2 (ja) * | 2020-04-16 | 2023-03-14 | トヨタ自動車株式会社 | 半導体素子の製造方法 |
| US11624126B2 (en) | 2020-06-16 | 2023-04-11 | Ohio State Innovation Foundation | Deposition of single phase beta-(AlxGa1-x)2O3 thin films with 0.28< =x<=0.7 on beta Ga2O3(100) or (−201) substrates by chemical vapor deposition |
| CN111785776B (zh) * | 2020-07-16 | 2022-06-03 | 西安电子科技大学 | 垂直结构Ga2O3金属氧化物半导体场效应晶体管的制备方法 |
| WO2022030648A2 (ja) * | 2020-08-07 | 2022-02-10 | 株式会社Flosfia | ｐ型酸化物半導体及びｐ型酸化物半導体を含む半導体装置 |
| KR102201924B1 (ko) * | 2020-08-13 | 2021-01-11 | 한국세라믹기술원 | 도펀트 활성화 기술을 이용한 전력반도체용 갈륨옥사이드 박막 제조 방법 |
| CN113643960B (zh) * | 2021-06-07 | 2024-03-19 | 西安电子科技大学 | 一种基于脉冲法的β-Ga2O3薄膜及其制备方法 |
Family Cites Families (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07176640A (ja) | 1993-10-26 | 1995-07-14 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
| JPH08204179A (ja) * | 1995-01-26 | 1996-08-09 | Fuji Electric Co Ltd | 炭化ケイ素トレンチｍｏｓｆｅｔ |
| JP3502531B2 (ja) * | 1997-08-28 | 2004-03-02 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
| US6686616B1 (en) | 2000-05-10 | 2004-02-03 | Cree, Inc. | Silicon carbide metal-semiconductor field effect transistors |
| US6580125B2 (en) * | 2000-11-21 | 2003-06-17 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| US6916745B2 (en) * | 2003-05-20 | 2005-07-12 | Fairchild Semiconductor Corporation | Structure and method for forming a trench MOSFET having self-aligned features |
| US6756320B2 (en) | 2002-01-18 | 2004-06-29 | Freescale Semiconductor, Inc. | Method of forming article comprising an oxide layer on a GaAs-based semiconductor structure |
| US6940110B2 (en) | 2002-11-29 | 2005-09-06 | Matsushita Electric Industrial Co., Ltd. | SiC-MISFET and method for fabricating the same |
| JP2004214607A (ja) | 2002-12-19 | 2004-07-29 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| WO2004074556A2 (ja) | 2003-02-24 | 2004-09-02 | Waseda University | β‐Ｇａ2Ｏ3系単結晶成長方法、薄膜単結晶の成長方法、Ｇａ2Ｏ3系発光素子およびその製造方法 |
| JP4630986B2 (ja) * | 2003-02-24 | 2011-02-09 | 学校法人早稲田大学 | β−Ｇａ２Ｏ３系単結晶成長方法 |
| US7652326B2 (en) * | 2003-05-20 | 2010-01-26 | Fairchild Semiconductor Corporation | Power semiconductor devices and methods of manufacture |
| JP4754164B2 (ja) * | 2003-08-08 | 2011-08-24 | 株式会社光波 | 半導体層 |
| JP4066946B2 (ja) * | 2003-12-18 | 2008-03-26 | 日産自動車株式会社 | 半導体装置 |
| JP2005235831A (ja) * | 2004-02-17 | 2005-09-02 | Toyota Central Res & Dev Lab Inc | ｐ型半導体及び半導体デバイス |
| US7265415B2 (en) | 2004-10-08 | 2007-09-04 | Fairchild Semiconductor Corporation | MOS-gated transistor with reduced miller capacitance |
| JP4956904B2 (ja) | 2005-03-25 | 2012-06-20 | 富士電機株式会社 | 炭化珪素半導体装置とその製造方法 |
| JP4611103B2 (ja) * | 2005-05-09 | 2011-01-12 | 株式会社光波 | β−Ｇａ２Ｏ３結晶の製造方法 |
| US7554137B2 (en) * | 2005-10-25 | 2009-06-30 | Infineon Technologies Austria Ag | Power semiconductor component with charge compensation structure and method for the fabrication thereof |
| JP5145694B2 (ja) * | 2006-11-07 | 2013-02-20 | 富士電機株式会社 | ＳｉＣ半導体縦型ＭＯＳＦＥＴの製造方法。 |
| US7541260B2 (en) * | 2007-02-21 | 2009-06-02 | Infineon Technologies Austria Ag | Trench diffusion isolation in semiconductor devices |
| JP2008303119A (ja) * | 2007-06-08 | 2008-12-18 | Nippon Light Metal Co Ltd | 高機能性Ｇａ２Ｏ３単結晶膜及びその製造方法 |
| JP5339698B2 (ja) | 2007-08-20 | 2013-11-13 | 新日本無線株式会社 | 半導体装置の製造方法 |
| JP2009064970A (ja) | 2007-09-06 | 2009-03-26 | Toshiba Corp | 半導体装置 |
| JP2009111004A (ja) | 2007-10-26 | 2009-05-21 | Sumitomo Electric Ind Ltd | 絶縁ゲート型電界効果トランジスタおよびその製造方法 |
| JP5103683B2 (ja) | 2007-11-21 | 2012-12-19 | 日本軽金属株式会社 | 酸化ガリウム基板用電極の製造方法及びそれにより製造される酸化ガリウム基板用電極 |
| JP2009126764A (ja) | 2007-11-27 | 2009-06-11 | Nippon Light Metal Co Ltd | γ−Ｇａ２Ｏ３の製造方法及びγ−Ｇａ２Ｏ３ |
| JP5292968B2 (ja) | 2008-07-23 | 2013-09-18 | 住友電気工業株式会社 | 炭化珪素半導体装置の製造方法および炭化珪素半導体装置 |
| JP2010219130A (ja) | 2009-03-13 | 2010-09-30 | Sumitomo Electric Ind Ltd | 半導体装置およびその製造方法 |
| US8525257B2 (en) | 2009-11-18 | 2013-09-03 | Micrel, Inc. | LDMOS transistor with asymmetric spacer as gate |
-
2012
- 2012-09-07 US US14/343,686 patent/US9461124B2/en active Active
- 2012-09-07 CN CN201280043335.0A patent/CN103765593B/zh active Active
- 2012-09-07 EP EP12830340.1A patent/EP2765610B1/en active Active
- 2012-09-07 WO PCT/JP2012/072902 patent/WO2013035845A1/ja active Application Filing
- 2012-09-07 JP JP2013532673A patent/JP6066210B2/ja active Active
-
2015
- 2015-08-26 JP JP2015166425A patent/JP6108366B2/ja active Active
-
2016
- 2016-08-29 US US15/250,262 patent/US20160365418A1/en not_active Abandoned
-
2018
- 2018-07-23 US US16/042,095 patent/US20180350967A1/en active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| JP2016015503A (ja) | 2016-01-28 |
| CN103765593B (zh) | 2017-06-09 |
| US9461124B2 (en) | 2016-10-04 |
| EP2765610A4 (en) | 2015-05-06 |
| CN103765593A (zh) | 2014-04-30 |
| EP2765610A1 (en) | 2014-08-13 |
| JP6108366B2 (ja) | 2017-04-05 |
| EP2765610B1 (en) | 2018-12-26 |
| WO2013035845A1 (ja) | 2013-03-14 |
| US20160365418A1 (en) | 2016-12-15 |
| JPWO2013035845A1 (ja) | 2015-03-23 |
| US20140217405A1 (en) | 2014-08-07 |
| US20180350967A1 (en) | 2018-12-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6108366B2 (ja) | Ｇａ２Ｏ３系半導体素子 | |
| JP6142358B2 (ja) | Ｇａ２Ｏ３系半導体素子 | |
| JP5807282B2 (ja) | Ｇａ２Ｏ３系半導体素子 | |
| JP5948581B2 (ja) | Ｇａ２Ｏ３系半導体素子 | |
| JP5952360B2 (ja) | Ｇａ含有酸化物層成長用β−Ｇａ２Ｏ３系単結晶基板 | |
| JP5975466B2 (ja) | Ｇａ２Ｏ３系半導体素子 | |
| JP5543672B2 (ja) | 結晶積層構造体 | |
| JP6082700B2 (ja) | Ｇａ２Ｏ３系結晶膜の製造方法 | |
| WO2013035841A1 (ja) | Ｇａ2Ｏ3系ＨＥＭＴ | |
| JP2013056803A (ja) | β−Ｇａ２Ｏ３系単結晶膜の製造方法 | |
| JP6216978B2 (ja) | Ｇａ２Ｏ３系半導体素子 | |
| JP2013056804A (ja) | β−Ｇａ２Ｏ３系単結晶膜の製造方法及び結晶積層構造体 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150107 |
|
| A871 | Explanation of circumstances concerning accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A871 Effective date: 20150107 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20150107 |
|
| A975 | Report on accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A971005 Effective date: 20150219 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150224 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150424 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20150526 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150826 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20150831 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20150924 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20151023 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20161011 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20161214 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 6066210 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |