JP2009064970A - 半導体装置 - Google Patents

Abstract

【課題】信頼性の高いゲート絶縁膜を備えたＳｉＣ半導体装置を提供する。
【解決手段】８度以下のオフ角度を有する炭化珪素基板（１）と、この基板上に形成された第１導電型の第１炭化珪素領域（２）と、この領域の表面に形成された第２導電型の第２炭化珪素領域（３）と、この領域の表面に形成され、不純物濃度が第２の炭化珪素領域と同程度に調整された第１導電型の第３炭化珪素領域（４）と、この領域の表面に選択的に形成された第１導電型の第４炭化珪素領域（５）と、第２炭化珪素領域の表面に形成された第２導電型の第５炭化珪素領域（６）と、第１炭化珪素領域から第３炭化珪素領域の少なくとも端部までを覆うように形成されたゲート絶縁膜（７）と、この上に形成されたゲート電極（８）とを具備し、第３炭化珪素領域の表面における、第３と第４炭化珪素領域の境界面は、オフ角度方向と９０°以外の角度で交差するように形成されている。
【選択図】 図２

Description

本発明は、炭化珪素（ＳｉＣ）を用いた高耐圧半導体装置に関する。

最近、シリコンを材料としたパワーデバイスの性能を飛躍的に凌駕する、炭化珪素を材料としたパワーデバイスが開発されている。炭化珪素はワイドバンドギャップ半導体であり、破壊電界強度がシリコンの１０倍近い大きさなので、パワー半導体の耐圧とオン抵抗のトレードオフを改善できる（例えば、非特許文献１参照）。炭化珪素の中でも、六方晶形の炭化珪素（特に、４Ｈ−ＳｉＣ）が優れた物理的、電気的特性を有し、高耐圧や高電子移動度を実現できるとして期待されている。

炭化珪素基板の製造には、ＳｉＣ結晶の品質の点から、ＳｉＣのエピタキシャル成長が必要である。４Ｈ−ＳｉＣのエピタキシャル成長膜は、結晶角度をＣ軸と呼ばれる＜０００１＞方向から僅かに傾けたＳｉＣ面上に成長される（特許文献１参照）。

炭化珪素を材料とする高耐圧半導体デバイスにおいても、シリコンと同様に基板表面にＭＯＳ構造を形成するＳｉＣＭＯＳＦＥＴが開発されてきた。この素子はＭＯＳ構造によりチャネルを形成するため、安定性に優れたノーマリーオフの特性を容易に実現できるという特長がある。

しかしながら、ＳｉＣＭＯＳＦＥＴのＭＯＳ構造においては、酸化膜信頼性が低く製品の長期保証が困難であるという問題があった。ＳｉＣＭＯＳ構造における酸化膜長期信頼性の劣化は、ＳｉＣウェハの欠陥、特に基底面転位と呼ばれる欠陥が影響していることが分かってきた。現在のＳｉＣウェハの製造方法では基底面転位の密度はＳｉＣＭＯＳＦＥＴの面積と比べて大きく、基底面転位を完全に排除するウェハーを作ることは困難である。
ＳｉＣ素子の基礎と応用、荒井和雄、吉田貞史共編、オーム社（２００３年）、１６５〜１６８頁 米国特許４，９１２，０６４号公報

本発明は上記の如き事情に鑑みてなされたものであり、その目的はＳｉＣ結晶欠陥による酸化膜信頼性の劣化を防止し得る高耐圧半導体装置を提供することにある。

上記課題を解決するために、本発明の高耐圧装置の第１は、炭化珪素よりなり、基板表面の法線ベクトルが＜０００１＞方向もしくは＜０００−１＞方向に対して８度以下のオフ角度を有する半導体基板と、前記半導体基板上に形成された第１導電型の第１の炭化珪素領域と、前記第１の炭化珪素領域の表面に形成された第２導電型の第２の炭化珪素領域と、前記第２の炭化珪素領域の表面に選択的に形成され、不純物濃度が前記第２の炭化珪素領域と同程度に調整された第１導電型の第３の炭化珪素領域と、前記第３の炭化珪素領域の表面に選択的に形成され、不純物濃度が前記第３の炭化珪素領域より高い第１導電型の第４の炭化珪素領域と、前記第２の炭化珪素領域の表面に選択的に形成され、不純物濃度が前記第２の炭化珪素領域より高い第２導電型の第５の炭化珪素領域と、前記第１の炭化珪素領域から、前記第２の炭化珪素領域を介して、前記第３の炭化珪素領域の少なくとも端部までを覆うように形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第４及び第５の炭化珪素領域上に形成された第１の主電極と、前記半導体基板の裏面に形成された第２の主電極とを具備し、前記第３の炭化珪素領域の表面における、前記第３の炭化珪素領域と前記第４の炭化珪素領域との境界面は、前記オフ角度方向と９０°以外の角度で交差するように形成されていることを特徴とする。

また、本発明の半導体装置の第２は、炭化珪素よりなり、基板表面の法線ベクトルが＜０００１＞方向もしくは＜０００−１＞方向に対して８度以下のオフ角度を有する半導体基板と、前記半導体基板上に形成された第１導電型の第１の炭化珪素領域と、前記第１の炭化珪素領域に隣接して、前記半導体基板上に形成された第２導電型の第２の炭化珪素領域と、前記第２の炭化珪素領域の表面に選択的に形成され、不純物濃度が前記第２の炭化珪素領域と同程度に調整された第１導電型の第３の炭化珪素領域と、前記第３の炭化珪素領域の表面に選択的に形成され、不純物濃度が前記第３の炭化珪素領域より高い第１導電型の第４の炭化珪素領域と、前記第２の炭化珪素領域の表面に選択的に形成され、不純物濃度が前記第２の炭化珪素領域より高い第２導電型の第５の炭化珪素領域と、前記第１の炭化珪素領域の上面に、前記第２の炭化珪素領域と離隔して形成され、不純物濃度が前記第１の炭化珪素領域よりも高い第１導電型の第６の炭化珪素領域と、前記第１の炭化珪素領域から、前記第２の炭化珪素領域を介して、前記第３の炭化珪素領域の少なくとも端部までを覆うように形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第４及び第５の炭化珪素領域上に形成された第１の主電極と、前記第６の炭化珪素領域上に形成された第２の主電極とを具備し、前記第３の炭化珪素領域の表面における、前記第３の炭化珪素領域と前記第４の炭化珪素領域との境界面は、前記オフ角度方向と９０°以外の角度で交差するように形成されていることを特徴とする。

また、本発明の半導体装置の第３は、炭化珪素よりなり、基板表面の法線ベクトルが＜０００１＞方向もしくは＜０００−１＞方向に対して８度以下のオフ角度を有する半導体基板と、前記半導体基板上に形成された第１導電型の第１の炭化珪素層と、前記第1の炭化珪素層の表面に、前記第１の炭化珪素層よりも高不純物濃度で埋め込まれた第１導電型の第１の炭化珪素領域と、前記第１の炭化珪素領域を埋め込むように前記第１の炭化珪素層上に形成された第１導電型の第２の炭化珪素層と、前記第２の炭化珪素層の上面に選択的に形成されたゲート絶縁膜と、前記第１の炭化珪素領域を端部とする前記第２の炭化珪素層の基底面が、前記第２の炭化珪素層の上面に露出する領域に対し、この領域を外れた部分の前記ゲート絶縁膜上に形成されたゲート電極とを具備することを特徴とする。

本発明によれば、ゲート酸化膜の信頼性を向上させることができるので、基底面転位欠陥が存在するＳｉＣ半導体装置において生じる、基底面転位上に形成された酸化膜経時破壊特性の局所的劣化による素子寿命の低下を防止することができる。これによりＳｉＣ半導体本来の性能を引き出すことができ、高耐圧半導体装置を高信頼化・大容量化することが可能になる。

実施形態の説明の前に、ＳｉＣＭＯＳＦＥＴにおいて、ゲート酸化膜の劣化が生じるメカニズムについて説明する。図３６は、一般的な縦型ＳｉＣＭＯＳＦＥＴの断面図である。ＳｉＣＭＯＳＦＥＴはＭＯＳＦＥＴ素子の複数ユニットを並列接続して形成されるが、図３６はゲート電極８を共有する概略２素子分を示している。

より詳細には、例えばｎ⁺ 型のＳｉＣ基板１上に、ドリフト層となるｎ^-型のＳｉＣ層２が形成されている。ＳｉＣ層２の上部にはｐ型ボディ層（ｐ型ウェル）３が形成されている。

ｐ型ボディ層３の上部には、ｎ型ソース領域４とp⁺ 型コンタクト６とが略同一深さに形成されている。ｎ型ソース領域４の表面でp⁺ 型コンタクト６に隣接する位置にｎ⁺ 型ソースコンタクト５が形成され、ｎ⁺ 型ソースコンタクト５とp⁺ 型コンタクト６に跨るようにソース電極９が形成されている。

ｎ^-型ＳｉＣ層２の上面から、ｐ型ボディ層３、ｎ型ソース領域４の上面にはこれに跨るようにゲート絶縁膜７が形成され、その上にゲート電極８が形成されている。ｐ型ボディ層３の上面で、ｎ^-型ＳｉＣ層２とｎ型ソース領域４に挟まれた部分がチャネル領域となる。ＳｉＣ基板１の下面にはドレイン電極１０が形成されている。

一方、結晶層には種々な結晶欠陥が存在するが、結晶構造の乱れが１方向に伸びた線欠陥が知られている。代表的な線欠陥に転位がある。転位は結晶の塑性変形により発生し、刃状転位、螺旋転位などがある。刃状転位は転位線がすべり方向に対し垂直な転位であり、螺旋転位はすべり方向に対して平行な転位である。これら刃状転位、螺旋転位の中で基底面と呼ばれる結晶面内に局在するものを、特に基底面転位と総称している。なお、基底面とはｃ軸に垂直な面である。

基底面転位の特徴は、比較的低エネルギーで基底面内を動くことが可能であることである。ＳｉＣ基板では、エピタキシャル成長を容易にするため、前述のように結晶軸を基板面の法線に対し若干傾けて使用する。図３６において参照番号１１は、ある基底面における基底面転位を垂直断面図上に投影した図である。基底面転位は基底面内に存在し、ＳｉＣ層２あるいはボディ層３の上面に達して、ゲート酸化膜８を劣化させる。

図３７は、上記の基底面転位をより理解しやすいように、立体化した摸式的な斜視図である。ボディ領域３とｎ⁺ コンタクト領域６のみが描かれていると見ると分かりやすい。基底面１２はボディ領域３の上面の法線Ｎに対し傾いており、転位線１１はこの基底面１２上を移動してボディ領域３の上面に達する。ボディ領域３の上面に達した転位は、ゲート酸化膜の品質を劣化させることになる。

本発明は、上記の問題の解決策を提供するものであり、以下実施形態を通じて詳細に説明する。

（第１の実施形態）
図１は第１の実施形態に係るＳｉＣＭＯＳＦＥＴの概略２素子分の断面図で、図２の素子上面図に素子断面と記した部分の断面図に相当する。なお、図２においては、ゲート電極８、ソース電極９は図示されていない。ＳｉＣＭＯＳＦＥＴは、図２に示すように複数のＭＯＳＦＥＴ素子が並列に形成されたものである。また、図２における参照番号１３はリサーフ領域などの素子終端領域、１４はｎ⁺ 型チャネルストッパである。

ｎ⁺ 型ＳｉＣ基板１の主面は、＜０００１＞方向若しくは＜０００−１＞方向に対して、所定のオフ角度、通常は４°あるいは８°、傾いた（オフした）法線Ｎを備えている。この法線Ｎを面方位と称し、オフする方向をオフ方向と称するが、第１の実施形態の場合、オフ方向は＜１１−２０＞方向である。図２の上部に示した矢視の方向が＜１１−２０＞方向になる。なお、＜０００−１＞、＜１１−２０＞中の符号「−」は、結晶学上において数字の上につける「−」（バー）を意味している。

図１に示した第１の実施形態のＳｉＣＭＯＳＦＥＴの概念的な断面構成は図３６に示したものと同一なので、同一箇所には同一番号を付して、重複する説明は省略する。図３６との相異は、断面図上には表示されない基底面位置の制御にある。

前述の図３６，３７の説明に続くが、ここでボディ領域３の上面にｎ⁺ 領域（この場合コンタクト領域５）が存在すると、ｎ⁺ 領域と他の領域との格子定数の違いにより、界面に歪が生じる。この歪を緩和させるため、比較的低エネルギーで基底面を運動できる基底面転位が引力により界面に引き寄せられる。その結果基底面転位はｎ⁺ 領域の周辺に集積する様になる。

従って、ｎ⁺ 領域形成後高温アニールを行えば、例えば図３，４に示すように、基板面転位１１´をｎ⁺ 領域５に集中させることができる。この結果、ゲート酸化膜の信頼性劣化を引き起こす基底面転位をチャネル部分から排除することができ、高信頼化が達成可能となる。なお、図３の転位線１１´は、図４の転位線１１´を図２に素子断面と表示された面に投影したものである。

基底面転位は基底面内のみを運動できるので、基底面転位をチャネル部分から排除するためには、ｎ⁺ 領域はチャネルを通る基底面をよぎる様に設計すればよいことになる。図２の上面図において、上面に現れる基底面１２の端部を直線で摸式的に表示しているが、ｎ⁺ソースコンタクト５に挟まれた部分にチャネル領域があり、転位線は両側のｎ⁺ソースコンタクト５に引き寄せられ、チャネル領域には存在しなくなる。

図２はｎ⁺ソースコンタクト５を四角形で稠密充填で配列した例であるが、ｎ⁺ソースコンタクト５の配列はこれに限らず、図５のように六角形の稠密充填としてもよい。六角形の場合は、素子断面方向と基底面の素子表面端部の線を平行とすることができる。六角形のいずれの辺においても、基底面の素子表面端部におけるチャネルをｎ⁺ソースコンタクト５で挟むことができるからである。なお、図５においては、ゲート電極８を表示している。

次に第１の実施形態のＳｉＣＭＯＳＦＥＴの製造方法を説明する。先ず、図６に示すようにｎ⁺ 型４Ｈ−ＳｉＣ（例えば不純物濃度５×１０¹⁸〜１×１０¹⁹／ｃｍ³ ）からなり８度オフしたＳｉＣ基板１に、ｎ型不純物として窒素（Ｎ）が７×１０¹⁶／ｃｍ³の濃度でドーピングされたＳｉＣエピタキシャル膜２を１０μｍ成長させる。この場合のエピタキシャル膜の厚さと濃度はデバイスの設計耐圧によって定められる。第１の実施形態では１２００Ｖの耐圧に相当する。なお基底面転位１１がエピタキシャル成長の際この基板に生じており、チャネル領域近傍に先端があるとする。図示している転位線１１は基底面転位を素子断面図に投影したものであり、断面に存在しているものではない。

次に図７に示すようにイオン注入マスクＰＲ１を形成し、ＳｉＣ基板１を６００℃に加熱して、ｐ型ボディ領域３を形成するためのイオン注入を行う。イオン種はアルミニウム（Ａｌ）であり、エネルギーとドーズ量はＭＯＳＦＥＴのデバイス設計によって異なる。例えば４００ｋｅＶで４×１０¹³／ｃｍ²のドーズ量でイオン注入を行う。

次に図８に示すように、イオン注入マスクＰＲ２を形成し、ＳｉＣ基板１を６００℃に加熱してｎ型ソース領域４を形成するためのイオン注入を行う。イオン種は窒素（Ｎ）であり、不純物量がｐ型ボディ領域３と同程度となるように調整される。例えば２００ｋｅＶ以下のエネルギーで、不純物プロファイルがボックス型になるように調整した多段エネルギー注入で総ドーズ量４×１０¹³／ｃｍ²のイオン注入を行う。

次に図９に示すように、イオン注入マスクＰＲ３を形成し、ＳｉＣ基板１を６００℃に加熱してｎ⁺ 型コンタクト領域５を形成するためのイオン注入を行う。イオン種はリン（Ｐ）でありエネルギーとドーズ量はＭＯＳＦＥＴのデバイス設計により異なる。例えば２００ｋｅＶ以下のエネルギーで、不純物プロファイルがボックス型になるように調整した多段エネルギー注入で総ドーズ量７×１０¹⁵／ｃｍ²のイオン注入を行う。

次に図１０に示すように、イオン注入マスクＰＲ４を形成し、ＳｉＣ基板１を６００℃に加熱してｐ⁺ 型コンタクト領域６を形成するためのイオン注入を行う。イオン種はアルミニウム（Ａｌ）であり、エネルギーとドーズ量はＭＯＳＦＥＴのデバイス設計により異なる。例えば２００ｋｅＶ以下のエネルギーで不純物プロファイルがボックス型になるように調整した多段エネルギー注入で総ドーズ量１×１０¹⁶／ｃｍ²のイオン注入を行う。

次に、図１１に示すようにマスクを除去した後、イオン注入したイオンを活性化させるために高温アニール装置により、アルゴン雰囲気で１６５０℃、５分のアニールを行う。このアニールにより、注入された不純物はＳｉＣの格子の原子を置換して活性化する。特にリンはＳｉ原子を置換してドナーとなる。このとき、多量のリン原子がソースコンタクト領域５に導入されるため、ソースコンタクト領域５の原子密度が比較的大きくなり、ソースコンタクト領域５とｎ型ソース領域４の界面には応力が生じる。その応力を緩和させるため、比較的低エネルギーで基底面を運動できる基底面転位が引力により界面に引き寄せられる。

次に図１２に示すように、公知のプロセスにより、ゲート酸化膜７、素子分離膜１３、ゲート電極８を形成する。次に図１３に示すように、公知のプロセスにより、層間絶縁膜１４を形成後、ソース領域４の上部を選択的開口し、底面にニッケル（Ｎｉ）などのコンタクト形成用のメタルをリフトオフにより形成し、公知のプロセスによりアニールして低抵抗のソースオーミックコンタクト９を形成する。

図１３以降で形成される部分は、図１では図示を省略したが、図１３に示すように、アルミニウム電極１５をＳｉＣ基板１上の上部全面にスパッタで形成してパターニングを行い、ソース電極とする。また裏面にドレイン電極１０をニッケル（Ｎｉ）などで形成することによりＳｉＣＭＯＳＦＥＴが完成する。

なお、第１の実施形態では、ＳｉＣ基板１をｎ型としたが、これをｐ型に変えてＩＧＢＴに適用することも可能である。ＩＧＢＴの場合は、図１５（図の簡略化のために１素子分のみ図示する）に示すように、ＳｉＣ基板１´の導電型をｐ⁺ 型にし、ｎ型層２₁ を介してｎ^- 型層２₂ をエピタキシャル成長させると良い。別の製造方法としては、ｎ^- 型基板１の裏面からｎ型不純物、ｐ型不純物を順次イオン注入して形成することもできる。さらに別の製造方法としては、ｎ⁺ 基板にｎ^- エピタキシャル層を成長させたのち、ｎ⁺ 基板を研磨工程により除去した後、ｎ⁺ 層、ｐ⁺ 層を順次エピタキシャル成長させて形成することもできる。

ＩＧＢＴの場合、図１５のように、ｎ型ＳｉＣ層２₃ をｐ型ボディ層３の下に介在させると格別な効果を奏させることができる。即ち、ＩＧＢＴの場合は、電子に加えて正孔も伝導に寄与する。正孔はドリフト層２₃ をからｐ型ボディ層３、ｐ型コンタクト６を通過してエミッタ電極９に排出される。ｎ型領域２₃ があるとドリフト層２₂ にある正孔がｐ型ボディ層３に入る際に、エネルギー障壁を感じる。そのため、正孔のエミッタ電極への排出量が低減して、ドリフト層２₂ 上部に正孔を蓄積させるようになる。これによりオン電圧を低減させることができる。

以上、第１の実施形態によれば、ｎ⁺ 領域であるソースコンタクト５若しくはエミッタコンタクト５が、チャネルを通る基底面をよぎる様に設計しているので、基底面転位をチャネル部分から排除することができる。このため、ゲート酸化膜７の信頼性を大幅に向上させることができる。

（第２の実施形態）
図１６は、第２の実施形態に係る横型ＭＯＳＦＥＴの１素子分の構成を示す断面図である。基本的には、第１の実施形態のＳｉＣＭＯＳＦＥＴを横型にしたものと考えてよい。図１６において、窒素が添加されたｎ⁺ 型ＳｉＣ基板１の右上には、第１の実施形態と同様に、ｐ型ボディ領域３とその中に形成されたｎ型ソース領域４が選択的に形成されている。このｐ型ボディ層３に隣接して、ＳｉＣ基板１上の左側には、窒素が添加された低濃度のドリフト領域２が形成されている。

ｐ型ボディ領域３の中に形成されたｐ⁺ 型コンタクト６と、ｎ型ソース領域４中に形成されたｎ⁺ 型ソースコンタクト５上にはソース電極９が形成されている。ドリフト領域２の左上には、ｐ型ボディ領域３と離隔して、リンが添加されたｎ型ドレイン領域２１が形成され、その上にはドレイン電極１０が形成されている。

ソース領域４、ｐ型ボディ領域３、ドリフト領域２の上面にはゲート絶縁膜７が形成され、この上にゲート電極８が形成されている。ドリフト領域２、ドレイン領域２１の電極で覆われない表面は、絶縁膜２２で覆われている。

第２の実施形態においても、ｎ⁺ 領域であるソースコンタクト６が、チャネルを通る基底面をよぎる様に設計すれば、基底面転位をチャネル部分から排除することができる。このため、第１の実施形態と同様に、ゲート酸化膜の信頼性を大幅に向上させることができる。

次に、上記ＳｉＣＭＯＳＦＥＴの製造方法について、図１７〜２２を用いて説明する。なお、図１７〜２２においては、図を簡略化するために、概略１素子分のみを図示する。先ず図１７に示すように、ｎ型不純物として窒素を不純物濃度１×１０¹⁹／ｃｍ³で含み、厚さ３００μｍであり、かつ六方晶の結晶格子を有する低抵抗のＳｉＣ基板１上に、エピタキシャル成長法によりｐ型不純物としてアルミニウムを含むＳｉＣ層を形成する。

次に第１の実施形態と同様に、ＳｉＣ層３の右側をｐ型ボディ（ベ−ス）領域とし、左側に窒素をイオン注入してｎ型高抵抗の低濃度ＳｉＣ領域２形成する（図１８）。ｐ型ボディ領域３の上面には、第１の実施形態と同様に、不純物量がｐ型ボディ領域３と同程度となるようにソース領域４を形成する。このとき、ＳｉＣ層２若しくは３の基底面の基板表面端部の方向と図１７、１８の断面線の方向が図２に示すように、交差する方向に定める。ソースコンタクト５、ｐ型コンタクト６を形成後、１６００℃程度の熱処理により注入した不純物を活性化する。ｎ型高抵抗の低濃度ＳｉＣ領域２には、選択的にリン（Ｐ）をイオン注入してドレイン領域２１を形成する（図１９）。

次に、図２０に示すように、ＳｉＣ層２、ボディ領域３、ソース領域４に跨るように熱酸化法またはＣＶＤ法等によりゲート絶縁膜７を選択的に形成する。ｎ^- 型領域２及びドレイン領域の１部の上に絶縁膜２２を形成する。次いで、図２１に示すように、ゲート絶縁膜７上にＣＶＤ法によりポリシリコン層を形成し、リソグラフィ、ＲＩＥ法によりポリシリコン層をパターニングすることによりゲート電極８を形成する。その後、ゲート電極８の露出面を絶縁膜２３で被覆する。

次に図２１に示すように、ソースコンタクト５、ｐ型コンタクト６上にソース電極９を形成し、ドレイン領域２１上にはドレイン電極１０を形成すると、図１６に示す横型ＳｉＣＭＯＳＦＥＴが完成する。

第２の実施形態の横型ＳｉＣＭＯＳＦＥＴにおいても、ｎ⁺ 領域であるソースコンタクト５が、チャネルを通る基底面をよぎる様に設計しているので、基底面転位をチャネル部分から排除することができる。このため、ゲート酸化膜７の信頼性を大幅に向上させることができる。

（第３の実施形態）
図２３は、第３の実施形態に係るＳｉＣＭＯＳＦＥＴの摸式的断面図である。第１の実施形態と同一部分には同一番号を付して、詳細な説明を省略する。第３の実施形態が第１の実施形態と異なるところは、高抵抗ドリフト層２を２層に分け、下層のドリフト層２₁ の
所定の領域にｎ⁺ 型埋込み層３１を選択的に形成したことである。下層のドリフト層２₁ を形成した段階で、転位線１１が形成されていたとする。

ｎ⁺ 型埋込み層３１を形成すると、基底面はｎ⁺ 型埋込み層３１の周辺に集められる。上記のｎ⁺ 型埋込み層３１を形成後、上層ドリフト層２₂ をエピタキシャル成長させると、基底面転位はその後のエピタキシャル成長の方向に真っ直ぐ伸びていくため、基底面転位の位置の制御が可能になる。

図２３は、ＭＯＳＦＥＴを例にとっているため、ドリフト層上部にｎ⁺ 型ソースコンタクト領域が存在するが、ｎ⁺ 型埋込み層３１を設けた場合は、上部にｎ⁺ 型領域を特別に必要とせず、ＭＯＳＦＥＴ以外の半導体装置に対しても適用が可能になる。基底面転位線をそのデバイスの所望の領域の上面に集中するように制御すればよい。

次に、第３の実施形態のＳｉＣＭＯＳＦＥＴの製造方法を説明する。先ず、図２５に示すようにｎ⁺ 型４Ｈ−ＳｉＣ(例えば不純物濃度５×１０¹⁸〜１×１０¹⁹／ｃｍ³ )からなり８度オフしたＳｉＣ基板１に、ｎ型不純物として窒素（Ｎ）が７×１０¹⁶／ｃｍ³の濃度でドーピングされたＳｉＣエピタキシャル膜２₁を、例えば５μｍ成長させる。なお基底面転位１１がエピタキシャル成長の際ＳｉＣエピタキシャル膜２₁に生じている。図示している転位線１１は基底面転位を素子断面図に投影したものであり、断面に存在しているものではない。

次に図２６に示すように、ＳｉＣエピタキシャル膜２₁の表面に、ｎ型不純物としてリン（Ｐ）を１×１０²⁰／ｃｍ³の高濃度で選択的にドーピングし、ｎ⁺ 型埋込み層３１を形成する。続いて、図２７に示すように、ｎ型不純物として窒素（Ｎ）が７×１０¹⁶／ｃｍ³の濃度でドーピングされたＳｉＣエピタキシャル膜２₂を、例えば５μｍ成長させる。この場合のエピタキシャル膜の厚さと濃度はデバイスの設計耐圧によって定められる。本実施形態の場合１２００Ｖである。このとき、埋込み層３１により、基底面は埋込み層３１の周辺に集められ、エピタキシャル成長に伴って、基底面転位線１１はエピタキシャル成長の方向に真っ直ぐ伸びてゆく。

次に図２８に示すようにイオン注入マスクＰＲ１を形成し、ＳｉＣ基板１を６００℃に加熱して、ｐ型ボディ領域３を形成するためのイオン注入を行う。イオン種はアルミニウム（Ａｌ）であり、エネルギーとドーズ量はＭＯＳＦＥＴのデバイス設計によって異なる。例えば４００ｋｅＶで４×１０¹³／ｃｍ²のドーズ量でイオン注入を行う。

次に図２９に示すように、イオン注入マスクＰＲ２を形成し、ＳｉＣ基板１を６００℃に加熱してｎ型ソース領域４を形成するためのイオン注入を行う。イオン種は窒素（Ｎ）であり、不純物量がｐ型ボディ領域３と同程度となるように調整される。例えば２００ｋｅＶ以下のエネルギーで、不純物プロファイルがボックス型になるように調整した多段エネルギー注入で総ドーズ量４×１０¹³／ｃｍ²のイオン注入を行う。

次に図３０に示すように、イオン注入マスクＰＲ３を形成し、ＳｉＣ基板１を６００℃に加熱してｎ⁺ 型コンタクト領域５を形成するためのイオン注入を行う。イオン種はリン（Ｐ）でありエネルギーとドーズ量はＭＯＳＦＥＴのデバイス設計により異なる。例えば２００ｋｅＶ以下のエネルギーで、不純物プロファイルがボックス型になるように調整した多段エネルギー注入で総ドーズ量７×１０¹⁵／ｃｍ²のイオン注入を行う。

次に図３１に示すように、イオン注入マスクＰＲ４を形成し、ＳｉＣ基板１を６００℃に加熱してｐ⁺ 型コンタクト領域６を形成するためのイオン注入を行う。イオン種はアルミニウム（Ａｌ）であり、エネルギーとドーズ量はＭＯＳＦＥＴのデバイス設計により異なる。例えば２００ｋｅＶ以下のエネルギーで不純物プロファイルがボックス型になるように調整した多段エネルギー注入で総ドーズ量１×１０¹⁶／ｃｍ²のイオン注入を行う。

次に、図３２に示すようにマスクを除去した後、イオン注入したイオンを活性化させるために高温アニール装置により、アルゴン雰囲気で１６５０℃、５分のアニールを行う。次に図３３に示すように、公知のプロセスにより、ゲート酸化膜８、素子分離膜１３、ゲート電極９を形成する。次に図３４に示すように、公知のプロセスにより、層間絶縁膜１５を形成後、ソース領域４の上部を選択的開口し、底面にニッケル（Ｎｉ）などのコンタクト形成用のメタルをリフトオフにより形成し、公知のプロセスによりアニールして低抵抗のソースオーミックコンタクト９を形成する。

図３４以降で形成される部分は、図２３では図示を省略したが、図３５に示すように、アルミニウム電極１５をＳｉＣ基板１上の上部全面にスパッタで形成してパターニングを行い、ソース電極とする。また裏面にドレイン電極１０をニッケル（Ｎｉ）などで形成することによりＳｉＣＭＯＳＦＥＴが完成する。

なお、第３の実施形態では、ＳｉＣ基板１をｎ型としたが、これをｐ型に変えてＩＧＢＴに適用することも可能である。

第３の実施形態においては、基底面転位線１１がチャネル領域を避けるようにｎ⁺ 型埋め込み領域３１を設けているので、ゲート酸化膜７の信頼性を大幅に向上させることができる。この形態は、ＭＯＳＦＥＴに限らず、他の電子デバイスに適用することができる。

以上、本発明を実施形態を通じて説明したが、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々な発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態に亘る構成要素を適宜組み合わせても良い。

第１の実施形態に係るＳｉＣＭＯＳＦＥＴの断面図。 第１の実施形態に係るＳｉＣＭＯＳＦＥＴのソースコンタクトの配列を示す電極形成前上面図。 第１の実施形態の作用効果を説明する為の摸式的断面図。 第１の実施形態の作用効果を説明する為の摸式的斜視図。 第１の実施形態に係るＳｉＣＭＯＳＦＥＴの、他のソースコンタクト配列例を示す摸式的上面図。 第１の実施形態に係るＳｉＣＭＯＳＦＥＴの製造法を説明する為の断面図。 図６に続く工程を示す断面図。 図７に続く工程を示す断面図。 図８に続く工程を示す断面図。 図９に続く工程を示す断面図。 図１０に続く工程を示す断面図。 図１１に続く工程を示す断面図。 図１２に続く工程を示す断面図。 図１３に続く工程を示す断面図。 第１の実施形態の変形例としてのＩＧＢＴの断面図。 第２の実施形態に係る横型ＳｉＣＭＯＳＦＥＴの断面図。 第２の実施形態に係るＳｉＣＭＯＳＦＥＴの製造法を説明する為の断面図。 図１７に続く工程を示す断面図。 図１８に続く工程を示す断面図。 図１９に続く工程を示す断面図。 図２０に続く工程を示す断面図。 図２１に続く工程を示す断面図。 第３の実施形態に係るＳｉＣＭＯＳＦＥＴの断面図。 第３の実施形態の作用効果を説明するための摸式的斜視図。 第３の実施形態に係るＳｉＣＭＯＳＦＥＴの製造法を説明する為の断面図。 図２５に続く工程を示す断面図。 図２６に続く工程を示す断面図。 図２７に続く工程を示す断面図。 図２８に続く工程を示す断面図。 図２９に続く工程を示す断面図。 図３０に続く工程を示す断面図。 図３１に続く工程を示す断面図。 図３２に続く工程を示す断面図。 図３３に続く工程を示す断面図。 図３４に続く工程を示す断面図。 従来の問題点を説明する為のＳｉＣＭＯＳＦＥＴの摸式的断面図。 従来の問題点を説明する為のＳｉＣＭＯＳＦＥＴの摸式的斜視図。

符号の説明

１、１´…ＳｉＣ基板
２、２₁ ，２₂ ，２₃ …ドリフト層
３…ボディ領域（ベース領域）
４…ソース領域（エミッタ領域）
５…ソースコンタクト（エミッタコンタクト）
６…ボディコンタクト（ベースコンタクト）
７…ゲート絶縁膜
８…ゲート電極
９、１５…ソース電極（エミッタ電極）
１０…ドレイン電極
１１，１１´…転位線
１２…基底面
１３，１４、２２，２３…絶縁膜
３１…埋め込み高濃度領域
ＰＲ１〜ＰＲ４…フォトレジスト

Claims (6)

1. 炭化珪素よりなり、基板表面の法線ベクトルが＜０００１＞方向もしくは＜０００−１＞方向に対して８度以下のオフ角度を有する半導体基板と、
   前記半導体基板上に形成された第１導電型の第１の炭化珪素領域と、
   前記第１の炭化珪素領域の表面に形成された第２導電型の第２の炭化珪素領域と、
   前記第２の炭化珪素領域の表面に選択的に形成され、不純物濃度が前記第２の炭化珪素領域と同程度に調整された第１導電型の第３の炭化珪素領域と、
   前記第３の炭化珪素領域の表面に選択的に形成され、不純物濃度が前記第３の炭化珪素領域より高い第１導電型の第４の炭化珪素領域と、
   前記第２の炭化珪素領域の表面に選択的に形成され、不純物濃度が前記第２の炭化珪素領域より高い第２導電型の第５の炭化珪素領域と、
   前記第１の炭化珪素領域から、前記第２の炭化珪素領域を介して、前記第３の炭化珪素領域の少なくとも端部までを覆うように形成されたゲート絶縁膜と、
   前記ゲート絶縁膜上に形成されたゲート電極と、
   前記第４及び第５の炭化珪素領域上に形成された第１の主電極と、
   前記半導体基板の裏面に形成された第２の主電極と、
   を具備し、
   前記第３の炭化珪素領域の表面における、前記第３の炭化珪素領域と前記第４の炭化珪素領域との境界面は、前記オフ角度方向と９０°以外の角度で交差するように形成されていることを特徴とする半導体装置。
2. 炭化珪素よりなり、基板表面の法線ベクトルが＜０００１＞方向もしくは＜０００−１＞方向に対して８度以下のオフ角度を有する半導体基板と、
   前記半導体基板上に形成された第１導電型の第１の炭化珪素領域と、
   前記第１の炭化珪素領域に隣接して、前記半導体基板上に形成された第２導電型の第２の炭化珪素領域と、
   前記第２の炭化珪素領域の表面に選択的に形成され、不純物濃度が前記第２の炭化珪素領域と同程度に調整された第１導電型の第３の炭化珪素領域と、
   前記第３の炭化珪素領域の表面に選択的に形成され、不純物濃度が前記第３の炭化珪素領域より高い第１導電型の第４の炭化珪素領域と、
   前記第２の炭化珪素領域の表面に選択的に形成され、不純物濃度が前記第２の炭化珪素領域より高い第２導電型の第５の炭化珪素領域と、
   前記第１の炭化珪素領域の上面に、前記第２の炭化珪素領域と離隔して形成され、不純物濃度が前記第１の炭化珪素領域よりも高い第１導電型の第６の炭化珪素領域と、
   前記第１の炭化珪素領域から、前記第２の炭化珪素領域を介して、前記第３の炭化珪素領域の少なくとも端部までを覆うように形成されたゲート絶縁膜と、
   前記ゲート絶縁膜上に形成されたゲート電極と、
   前記第４及び第５の炭化珪素領域上に形成された第１の主電極と、
   前記第６の炭化珪素領域上に形成された第２の主電極と、
   を具備し、
   前記第３の炭化珪素領域の表面における、前記第３の炭化珪素領域と前記第４の炭化珪素領域との境界面は、前記オフ角度方向と９０°以外の角度で交差するように形成されていることを特徴とする半導体装置。
3. 炭化珪素よりなり、基板表面の法線ベクトルが＜０００１＞方向もしくは＜０００−１＞方向に対して８度以下のオフ角度を有する半導体基板と、
   前記半導体基板上に形成された第１導電型の第１の炭化珪素層と、
   前記第1の炭化珪素層の表面に、前記第１の炭化珪素層よりも高不純物濃度で埋め込まれた第１導電型の第１の炭化珪素領域と、
   前記第１の炭化珪素領域を埋め込むように前記第１の炭化珪素層上に形成された第１導電型の第２の炭化珪素層と、
   前記第２の炭化珪素層の上面に選択的に形成されたゲート絶縁膜と、
   前記第１の炭化珪素領域を端部とする前記第２の炭化珪素層の基底面が、前記第２の炭化珪素層の上面に露出する領域に対し、この領域を外れた部分の前記ゲート絶縁膜上に形成されたゲート電極と、
   を具備することを特徴とする半導体装置。
4. 前記第２の炭化珪素層上に形成された第２導電型の第２の炭化珪素領域と、
   前記第２の炭化珪素領域内の表面に形成された第１導電型の第３の炭化珪素領域と、
   前記第２の炭化珪素領域上に形成された第１の主電極と、
   前記半導体基板の裏面に形成された第２の主電極と、
   をさらに具備し、前記ゲート絶縁膜は前記第２の炭化珪素層の一部から前記第２の炭化珪素領域を介し、前記第３の炭化珪素領域の少なくとも端部にかけて、連続的に形成されていることを特徴とする請求項３に記載の半導体装置。
5. 前記半導体基板が第１導電型で、ＭＯＳＦＥＴを形成することを特徴とする請求項１または請求項４に記載の半導体装置。
6. 前記半導体基板が第２導電型で、ＩＧＢＴを形成することを特徴とする請求項１または請求項４に記載の半導体装置。

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