JPWO2014207856A1 - 炭化珪素半導体装置およびその製造方法 - Google Patents

炭化珪素半導体装置およびその製造方法 Download PDF

Info

Publication number
JPWO2014207856A1
JPWO2014207856A1 JP2015523745A JP2015523745A JPWO2014207856A1 JP WO2014207856 A1 JPWO2014207856 A1 JP WO2014207856A1 JP 2015523745 A JP2015523745 A JP 2015523745A JP 2015523745 A JP2015523745 A JP 2015523745A JP WO2014207856 A1 JPWO2014207856 A1 JP WO2014207856A1
Authority
JP
Japan
Prior art keywords
source region
type
region
silicon carbide
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2015523745A
Other languages
English (en)
Other versions
JP6140823B2 (ja
Inventor
直樹 手賀
直樹 手賀
慶亮 小林
慶亮 小林
耕司 藤崎
耕司 藤崎
高濱　高
高 高濱
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Publication of JPWO2014207856A1 publication Critical patent/JPWO2014207856A1/ja
Application granted granted Critical
Publication of JP6140823B2 publication Critical patent/JP6140823B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02378—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H01L21/0465—Making n or p doped regions or layers, e.g. using diffusion using ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/086—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/0865—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/0869—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0882—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table further characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/0485—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

高性能で、かつ、信頼性の高い炭化珪素半導体装置を提供するために、ｎ型ＳｉＣエピタキシャル基板１０４と、ｐ型ボディ層１０５と、ｐ型ボディ層電位固定領域１０９と、ｐ型ボディ層１０５内に形成された窒素導入ｎ型第１ソース領域１０６とを備えた炭化珪素半導体装置において、窒素よりも固溶限界は高いが拡散し易いリンが導入されたｎ型第２ソース領域１０７を、ｐ型ボディ層１０５とｐ型ボディ層電位固定領域１０９の両者と離間するように窒素導入ｎ型第１ソース領域１０６の内側に形成する。

Description

本発明は、炭化珪素基板を用いた複数のパワー半導体デバイスにより構成される炭化珪素半導体装置およびその製造方法に関する。
パワー半導体デバイスの一つであるパワー金属絶縁膜半導体電界効果トランジスタ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳＦＥＴ）において、従来は、珪素（Ｓｉ）基板を用いたパワーＭＩＳＦＥＴ（以下、ＳｉパワーＭＩＳＦＥＴと記す）が主流であった。
しかし、炭化珪素（ＳｉＣ）基板（以下、ＳｉＣ基板と記す）を用いたパワーＭＩＳＦＥＴ（以下、ＳｉＣパワーＭＩＳＦＥＴと記す）はＳｉパワーＭＩＳＦＥＴと比較して、高耐圧化および低損失化が可能である。このため、省電力または環境配慮型のインバータ技術の分野において、特に注目が集まっている。
ＳｉＣパワーＭＩＳＦＥＴは、ＳｉパワーＭＩＳＦＥＴと比較して、同耐圧ではオン抵抗の低抵抗化が可能である。これは、炭化珪素（ＳｉＣ）は、珪素（Ｓｉ）と比較して絶縁破壊電界強度が約７倍と大きく、ドリフト層となるエピタキシャル層を薄くできることに起因する。しかし、炭化珪素（ＳｉＣ）から得られるべき本来の特性から考えると、未だ十分な特性が得られているとは言えず、エネルギーの高効率利用の観点から、更なるオン抵抗の低減が望まれている。
ＤＭＯＳ（Double diffused Metal oxide Semiconductor）構造のＳｉＣパワーＭＩＳＦＥＴのオン抵抗に関して解決すべき課題の一つが、ＳｉＣパワーＭＩＳＦＥＴ特有の課題であるソース拡散層と金属電極との接触面での寄生コンタクト抵抗である。このコンタクト抵抗成分はオン抵抗成分の中で、０．５〜１ｍΩｃｍ２程度を占める。オン抵抗はその定格耐圧に依存するが、６００〜１０００Ｖ耐圧の場合、２〜５ｍΩｃｍ２程度である。したがって、コンタクト抵抗の占める割合は１割以上であり、高抵抗化やばらつきが無視できない。一般に、コンタクトが形成されるＳｉＣ基板上にはコンタクト抵抗を下げるためにシリサイド層が形成される。さらに、シリサイド層とソース拡散層との接触面の基板濃度は、高濃度である方が望ましく、１×１０１９ｃｍ−３〜１×１０２１ｃｍ−３の範囲が望ましい。
ＳｉＣパワーＤＭＯＳにおけるソース拡散層の不純物としては窒素またはリンが用いられる（例えば、非特許文献１、２）。窒素を不純物として用いた場合、固溶限界が低く、高濃度に注入しても電気的に十分に活性化しない問題がある。例えば、非特許文献１に記載されているように、リンと窒素とを同じ濃度注入し、同じ温度と時間だけ活性化熱処理を行っても、窒素の方が電気的に不活性となり、リンを不純物とした場合と比較して窒素を不純物とした場合はシート抵抗が１０倍高い。
そこで、リンをコンタクト部分のソース拡散層に用いる技術が必要となる。例えば、特開２００６−１７３５８４号公報（特許文献１）や特開２００９−０６４９７０号公報（特許文献２）に記載されているように、コンタクト部分のソース拡散層の不純物にリンを用いる方法が開示されている。
特開２００６−１７３５８４号公報 特開２００９−０６４９７０号公報
M. A. Capano et al., "Ionization energies and electron motilities in phosphorus- and nitrogen-implanted 4H-silicon carbide" Journal of Applied Physics 87, 8773, (2000) F. Schmid et al., "Electrical activation of implanted phosphorus ions in [0001]- and [11-20]- oriented 4H-SiC"Journal of Applied Physics 91, 9182, (2002)
しかしながら、リンを不純物として用いた場合の問題点として、例えば、非特許文献２に記載されているように、リンは（０００１）面と比較して（１１−２０）面方向に活性化熱処理後に拡散し易いことが知られている。そこで発明者等は、上記問題点を考慮した上で、リンをＤＭＯＳへ適用する場合の問題点について更に検討した。ＤＭＯＳにおいて、（１１−２０）面方向はチャネル方向及びボディ層電位固定領域方向となり、拡散する方向は基板に対して横方向となる。したがって、リンをソース拡散層として用いた場合、チャネルが短チャネル化し、しきい値電圧が低下することが危惧された。さらに問題となるのが、リンが横方向に拡散することで、ボディ層電位固定領域の濃度を低下させて、ボディ層の電位固定を行うのが難しくなることである。その結果、耐圧不良を起こす恐れがある。また、ボディ層電位固定領域はその幅が最大１μｍ程度と小さく、高濃度のリンが横方向に拡散するとボディ層電位固定領域の濃度低下と面積低下の両方の問題が生じる恐れのあることが分かった。
本発明の目的は、拡散し難く固溶限界が低い窒素等をソース拡散層の不純物とし、それよりも固溶限界が高く拡散し易いリンをコンタクト部分のソース拡散層の不純物として高濃度で用いる場合であっても、高性能で、かつ、信頼性の高い炭化珪素半導体装置およびその製造方法を提供することにある。
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
第１主面および前記第１主面と反対面の第２主面を有し、炭化珪素からなる第１導電型の基板と、
前記基板の前記第１主面上に形成された炭化珪素からなるエピタキシャル層と、
前記エピタキシャル層の表面から第１深さを有して、前記エピタキシャル層内に形成された前記第１導電型とは異なる第２導電型のボディ層と、
前記エピタキシャル層の表面から第２深さを有して、前記エピタキシャル層内に形成された前記第２導電型のボディ層電位固定領域と、
前記エピタキシャル層の表面から第３深さを有して、前記ボディ層の端部と離間して、前記ボディ層電位固定領域と隣接して、前記ボディ層内に形成され第１不純物が導入された前記第１導電型の第１ソース領域と、
前記エピタキシャル層の表面から第４深さを有して、前記ボディ層の端部側において、前記第１ソース領域の内側に形成され、さらに、前記ボディ層電位固定領域側において、前記ボディ層電位固定領域と離間して、前記第１ソース領域の内側に形成され、前記第１不純物よりも固溶限界が高く拡散し易い第２不純物が導入された前記第１導電型の第２ソース領域と、
前記エピタキシャル層の表面から第５深さを有して、前記第１ソース領域と前記第２ソース領域が重なりあうことで形成された前記第１導電型の第３ソース領域と、
前記第１ソース領域と前記第２ソース領域と前記第３ソース領域とを備えたソース拡散層領域と、
前記ボディ層の端部と前記第１ソース領域との間の前記ボディ層内に形成されたチャネル領域と、
前記チャネル領域に接して形成されたゲート絶縁膜と、
前記ゲート絶縁膜に接して形成されたゲート電極と、
前記基板の前記第２主面から第６深さを有して、前記基板に形成された前記第１導電型のドレイン領域と、を有することを特徴とする炭化珪素半導体装置。
また、炭化珪素基板を用い、複数のパワー半導体デバイスを備えた炭化珪素半導体装置において、
前記パワー半導体デバイスは、
炭化珪素で構成された領域の表面において、チャネル長方向に、第１導電型のドリフト層、前記第１導電型と異なる第２導電型で前記チャネルが形成されるボディ層、前記第１導電型のソース領域、前記第２導電型で前記ボディ層の電位を固定するボディ層電位固定領域の順に配列され、
前記ボディ層の上部にはゲート絶縁膜とゲート電極とが積層して設けられ、
前記ドリフト層は前記第１導電型のドレイン領域に接続され、
前記ソース領域は、窒素濃度の高い領域とリン濃度の高い領域が前記チャネル長方向の順に並び、前記ボディ層と前記窒素濃度の高い領域とが接していることを特徴とする炭化珪素半導体装置。
また、以下の工程を含む炭化珪素半導体装置の製造方法：
（ａ）炭化珪素からなる第１導電型の基板の第１主面上に、炭化珪素からなる前記第１導電型のエピタキシャル層を形成する工程；
（ｂ）前記基板の前記第１主面とは反対面の第２主面に、前記基板の前記第２主面から第６深さを有する前記第１導電型のドレイン領域を形成する工程；
（ｃ）前記エピタキシャル層の表面上に、前記エピタキシャル層の一部を覆うように第１マスクを形成して、前記第１マスクから露出する前記エピタキシャル層に、前記第２導電型の不純物を注入して、前記エピタキシャル層の表面から第１深さを有するボディ層を前記エピタキシャル層内に形成する工程；
（ｄ）前記ボディ層の表面上に、前記ボディ層の一部を覆うように第２マスクを形成して、前記第２マスクから露出する前記ボディ層に、前記第１導電型となる第１不純物を注入して、前記エピタキシャル層の表面から第３深さを有する第１ソース領域を前記ボディ層内に形成する工程；
（ｅ）前記第２マスクを覆うように、前記エピタキシャル層の表面上に第３マスクを形成する工程；
（ｆ）前記第３マスクを異方性のドライエッチングにより加工して、前記第２マスクの側面に前記第３マスクからなるサイドウォールを形成し、前記エピタキシャル層の表面上に、前記第１ソース領域の一部を覆うように前記サイドウォールからなる第３マスクを形成する工程；
（ｇ）前記第２マスクから露出する前記ボディ層が形成された前記エピタキシャル層に、前記第１導電型となり前記第１不純物より固溶限界が高く拡散し易い不純物を注入して、前記エピタキシャル層の表面から第４深さを有する第２ソース領域を形成する工程。
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
拡散し難く固溶限界が低い窒素等をソース拡散層の不純物とし、それよりも固溶限界が高く拡散し易いリンをコンタクト部分のソース拡散層の不純物として高濃度で用いる場合であっても、高性能で、かつ、信頼性の高い炭化珪素半導体装置およびその製造方法を提供することができる。
本発明の実施の形態１による複数のＳｉＣパワーＭＩＳＦＥＴにより構成される炭化珪素半導体装置が搭載された半導体チップの要部上面図である。 本発明の実施の形態１によるＳｉＣパワーＭＩＳＦＥＴの要部断面図である。 本発明の実施の形態１による炭化珪素半導体装置の製造工程を説明する炭化珪素半導体装置の要部断面図である。 図３に続く、炭化珪素半導体装置の製造工程中の図３と同じ個所の炭化珪素半導体装置の要部断面図である。 図４に続く、炭化珪素半導体装置の製造工程中の図３と同じ個所の炭化珪素半導体装置の要部断面図である。 図５に続く、炭化珪素半導体装置の製造工程中の図３と同じ個所の炭化珪素半導体装置の要部断面図である。 図６に続く、炭化珪素半導体装置の製造工程中の図３と同じ個所の炭化珪素半導体装置の要部断面図である。 図７に続く、炭化珪素半導体装置の製造工程中の図３と同じ個所の炭化珪素半導体装置の要部断面図である。 図８に続く、炭化珪素半導体装置の製造工程中の図３と同じ個所の炭化珪素半導体装置の要部断面図である。 図９に続く、炭化珪素半導体装置の製造工程中の図３と同じ個所の炭化珪素半導体装置の要部断面図である。 図１０に続く、炭化珪素半導体装置の製造工程中の図３と同じ個所の炭化珪素半導体装置の要部断面図である。 図１１に続く、炭化珪素半導体装置の製造工程中の図３と同じ個所の炭化珪素半導体装置の要部断面図である。 図１２に続く、炭化珪素半導体装置の製造工程中の図３と同じ個所の炭化珪素半導体装置の要部断面図である。 図１３に続く、炭化珪素半導体装置の製造工程中の図３と同じ個所の炭化珪素半導体装置の要部断面図である。 図１４に続く、炭化珪素半導体装置の製造工程中の図３と同じ個所の炭化珪素半導体装置の要部断面図である。 図１５に続く、炭化珪素半導体装置の製造工程中の図３と同じ個所の炭化珪素半導体装置の要部断面図である。 本発明の実施の形態２によるＳｉＣパワーＭＩＳＦＥＴの要部断面図である。 本発明の実施の形態２による炭化珪素半導体装置の製造工程を説明する炭化珪素半導体装置の要部断面図である。 図１８に続く、炭化珪素半導体装置の製造工程中の図１８と同じ個所の炭化珪素半導体装置の要部断面図である。 図１９に続く、炭化珪素半導体装置の製造工程中の図１８と同じ個所の炭化珪素半導体装置の要部断面図である。 図２０に続く、炭化珪素半導体装置の製造工程中の図１８と同じ個所の炭化珪素半導体装置の要部断面図である。 本発明の実施の形態３によるＳｉＣパワーＭＩＳＦＥＴの要部断面図である。 本発明の実施の形態３による炭化珪素半導体装置の製造工程を説明する炭化珪素半導体装置の要部断面図である。 図２３に続く、炭化珪素半導体装置の製造工程中の図２３と同じ個所の炭化珪素半導体装置の要部断面図である。 図２４に続く、炭化珪素半導体装置の製造工程中の図２３と同じ個所の炭化珪素半導体装置の要部断面図である。 図２５に続く、炭化珪素半導体装置の製造工程中の図２３と同じ個所の炭化珪素半導体装置の要部断面図である。
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
（実施の形態１）
≪炭化珪素半導体装置≫
本発明の実施の形態１による炭化珪素半導体装置の構造について図１および図２を用いて説明する。図１は複数のＳｉＣパワーＭＩＳＦＥＴにより構成される炭化珪素半導体装置が搭載された半導体チップの要部上面図、図２はＳｉＣパワーＭＩＳＦＥＴの要部断面図である。炭化珪素半導体装置を構成するＳｉＣパワーＭＩＳＦＥＴは、ＤＭＯＳ構造のＭＩＳＦＥＴである。
図１に示すように、炭化珪素半導体装置を搭載する半導体チップ１は、複数のｎチャネル型のＳｉＣパワーＭＩＳＦＥＴが並列接続されたアクティブ領域（ＳｉＣパワーＭＩＳＦＥＴ形成領域、素子形成領域）２と、平面視において上記アクティブ領域２を囲む周辺形成領域とによって構成される。周辺形成領域には、平面視において上記アクティブ領域２を囲むように形成された複数のｐ型のフローティング・フィールド・リミッティング・リング（Floating Field Limited Ring：ＦＬＲ）３と、さらに平面視において上記複数のｐ型のフローティング・フィールド・リミッティング・リング３を囲むように形成されたｎ型のガードリング４が形成されている。
ｎ型の炭化珪素（ＳｉＣ）エピタキシャル基板（以下、ＳｉＣエピタキシャル基板と記す）のアクティブ領域の表面側に、ＳｉＣパワーＭＩＳＦＥＴのゲート電極、ｎ＋型のソース領域、チャネル領域等が形成され、ＳｉＣエピタキシャル基板の裏面側に、ＳｉＣパワーＭＩＳＦＥＴのｎ＋型のドレイン領域が形成されている。
複数のｐ型のフローティング・フィールド・リミッティング・リング３をアクティブ領域２の周辺に形成することにより、オフ時において、最大電界部分が順次外側のｐ型のフローティング・フィールド・リミッティング・リング３へ移り、最外周のｐ型のフローティング・フィールド・リミッティング・リング３で降伏するようになるので、炭化珪素半導体装置を高耐圧とすることが可能となる。図１では、３個のｐ型のフローティング・フィールド・リミッティング・リング３が形成されている例を図示しているが、これに限定されるものではない。また、ｎ型のガードリング４は、アクティブ領域２に形成されたＳｉＣパワーＭＩＳＦＥＴを保護する機能を有する。
アクティブ領域２内に形成された複数のＳｉＣパワーＭＩＳＦＥＴのそれぞれのゲート電極は、平面視において連結してストライプパターンとなっており、それぞれのストライプパターンに接続する引出配線（ゲートバスライン）によって、全てのＳｉＣパワーＭＩＳＦＥＴのゲート電極はゲート配線用電極５と電気的に接続している。ここでは、ゲート電極はストライプパターンに形成されているとしたが、これに限定されるものではなく、例えばボックスパターンや多角形パターンなどであってもよい。
また、複数のＳｉＣパワーＭＩＳＦＥＴのそれぞれのソース領域は、複数のＳｉＣパワーＭＩＳＦＥＴを覆う層間絶縁膜に形成された開口部６を通じてソース配線用電極７と電気的に接続している。ゲート配線用電極５とソース配線用電極７とは互いに離間して形成されており、ソース配線用電極７は、ゲート配線用電極５が形成された領域を除いて、アクティブ領域２のほぼ全面に形成されている。また、ｎ型のＳｉＣエピタキシャル基板の裏面側に形成されたｎ＋型のドレイン領域は、ｎ型のＳｉＣエピタキシャル基板の裏面全面に形成されたドレイン配線用電極８（図示せず）と電気的に接続している。
次に、本実施の形態１によるＳｉＣパワーＭＩＳＦＥＴの構造を、図２を用いて説明する。
炭化珪素（ＳｉＣ）からなるｎ＋型のＳｉＣ基板（基板）１０１の表面（第１主面）上に、ｎ＋型のＳｉＣ基板１０１よりも不純物濃度の低い炭化珪素（ＳｉＣ）からなるｎ−型のエピタキシャル層１０２が形成されており、ｎ＋型のＳｉＣ基板１０１とｎ−型のエピタキシャル層１０２とからＳｉＣエピタキシャル基板１０４が構成されている。ｎ−型のエピタキシャル層１０２の厚さは、例えば５〜２０μｍ程度である。
ｎ−型のエピタキシャル層１０２の表面から所定の深さを有して、ｎ−型のエピタキシャル層１０２内にはｐ型のボディ層（ウェル領域）１０５が形成されている。さらに、ｎ−型のエピタキシャル層１０２の表面から所定の深さを有して、ｐ型のボディ層１０５内には窒素を不純物とするｎ＋型のソース領域（第１ソース領域）１０６と、ｎ＋型のソース領域（第１ソース領域）１０６内にはリンを不純物とするｎ＋＋型のソース領域（第２ソース領域）１０７が形成されている。第１ソース領域と第２ソース領域が重なることで形成されるｎ＋＋型の第３ソース領域１０８からなるソース領域が形成されている。
チャネル領域はｎ＋型の第１ソース領域１０６とｐ型のボディ層端部との間に形成されれている。
さらに、ｎ−型のエピタキシャル層１０２の表面から所定の深さを有して、ｐ型のボディ層１０５内には、ｐ＋型のボディ層電位固定領域１０９が形成されている。
ｐ型のボディ層１０５のエピタキシャル層１０２の表面からの深さ（第１深さ）は、例えば０．５〜２．０μｍ程度である。また、ｎ＋型の第１ソース領域１０６のエピタキシャル層１０２の表面からの深さ（第３深さ）は、例えば０．０５〜０．２５μｍ程度である。一方、ｎ＋＋型の第２ソース領域１０７のエピタキシャル層１０２の表面からの深さ（第４深さ）は、例えば０．１〜０．３５μｍ程度である。第３ソース領域１０８のエピタキシャル層１０２の表面からの深さ（第５深さ）は、例えば０．０５〜０．２５μｍ程度である。
すなわち、ｎ＋＋型の第２ソース領域１０７は、ｎ＋型の第１ソース領域１０６内のチャネル領域端部とｐ＋型のボディ層電位固定領域１０９端部から離れた位置に形成されている。
さらに、ｐ＋型のボディ層電位固定領域１０９のエピタキシャル層１０２の表面からの深さ（第２深さ）は、例えば０．０５〜０．３５μｍ程度である。また、ＳｉＣ基板１０１の裏面（第２主面）から所定の深さ（第６深さ）を有して、ｎ＋型のドレイン領域１０３が形成されている。
なお、「−」および「＋」は、導電型がｎ型またはｐ型の相対的な不純物濃度を表記した符号であり、例えば「ｎ−」、「ｎ」、「ｎ＋」、「ｎ＋＋」の順にｎ型不純物の不純物濃度は高くなる。
ｎ＋型のＳｉＣ基板１０１の不純物濃度の好ましい範囲は、例えば１×１０１８〜１×１０２１ｃｍ−３、ｎ−型のエピタキシャル層１０２の不純物濃度の好ましい範囲は、例えば１×１０１４〜１×１０１７ｃｍ−３、ｐ型のボディ層１０５の不純物濃度の好ましい範囲は、例えば１×１０１６〜１×１０１９ｃｍ−３である。また、ｎ＋型の第１ソース領域１０６の不純物濃度の好ましい範囲は、例えば１×１０１８〜１×１０２０ｃｍ−３、ｎ＋＋型の第２ソース領域１０７の不純物濃度の好ましい範囲は、例えば１×１０１９〜１×１０２１ｃｍ−３である。ｐ＋型のボディ層電位固定領域１０９の不純物濃度の好ましい範囲は、例えば１×１０１８〜１×１０２１ｃｍ−３の範囲である。
チャネル領域上にはゲート絶縁膜１１０が形成され、ゲート絶縁膜１１０上にはゲート電極１１１が形成されており、これらゲート絶縁膜１１０およびゲート電極１１１は層間絶縁膜１１２により覆われている。さらに、層間絶縁膜１１２に形成された開口部ＣＮＴの底面ではｎ＋＋型の第３ソース領域１０８の一部およびｐ＋型のボディ層電位固定領域１０９が露出し、これら表面に金属シリサイド層１１３が形成されている。さらに、ｎ＋＋型の第３ソース領域１０８の一部およびｐ＋型のボディ層電位固定領域１０９は、金属シリサイド層１１３を介してソース配線用電極７が電気的に接続され、ｎ＋型のドレイン領域１０３には、金属シリサイド層１１６を介してドレイン配線用電極８に電気的に接続されている。図示は省略するが、同様に、ゲート電極１１１は、ゲート配線用電極に電気的に接続されている。ソース配線用電極７には外部からソース電位が印加され、ドレイン配線用電極８には外部からドレイン電位が印加され、ゲート配線用電極には外部からゲート電位が印加される。
次に、本実施の形態１によるＳｉＣパワーＭＩＳＦＥＴの構成の特徴を、前述の図２を用いて説明する。
前述の図２に示すように、ｎ＋型の第１ソース領域１０６の内側に、ｐ＋型のボディ層電位固定領域１０９端部及びその反対側に位置するチャネル領域端部と離れて、ｎ＋＋型の第２ソース領域１０７が形成されている。ｎ＋型の第１ソース領域１０６の不純物は窒素であり、ｎ＋＋型の第２ソース領域１０７の不純物はリンである。第２ソース領域１０７は第１ソース領域１０６に比べて深く形成されている。また、第１ソース領域１０６と第２ソース領域１０７が重なり合う部分にはｎ＋＋型の第３ソース領域１０８が形成される。第２ソース領域１０７は高濃度で電気的にも活性なリンを不純物として注入されているので、コンタクト抵抗を下げることができる。また、ｎ＋＋型の第２ソース領域１０７をｐ＋型のボディ層電位固定領域１０９及びチャネルから離して形成することにより、第２ソース領域１０７の不純物であるリンが横方向に拡散しても、ｐ＋型のボディ層電位固定領域１０９の濃度を下げることなく、ｐ型のボディ層１０５に電位を与えることができる。また、リンがチャネル領域まで拡散することはないので、しきい値電圧が下がる短チャネル効果も起きない。したがって、低コンタクト抵抗を実現しながら、リンの横方向拡散によって、性能が劣化しないＳｉＣパワーＤＭＯＳＦＥＴを提供することが可能である。
≪炭化珪素半導体装置の製造方法≫
本発明の実施の形態１による炭化珪素半導体装置の製造方法について図３〜図１６を用いて工程順に説明する。図３〜図１６は炭化珪素半導体装置のＳｉＣパワーＭＩＳＦＥＴ形成領域（素子形成領域）の一部および周辺形成領域の一部をそれぞれ拡大して示す要部断面図である。なお、図３〜図１６の周辺形成領域には、３つのフローティング・フィールド・リミッティング・リングを記載している。
まず、図３に示すように、ｎ＋型の４Ｈ−ＳｉＣ基板１０１を用意する。ｎ＋型のＳｉＣ基板１０１には、ｎ型不純物が導入されている、このｎ型不純物は、例えば窒素（Ｎ）であり、このｎ型不純物の不純物濃度は、例えば１×１０１８〜１×１０２１ｃｍ−３の範囲である。また、ｎ＋型のＳｉＣ基板１０１はＳｉ面とＣ面との両面を有するが、ｎ＋型のＳｉＣ基板１０１の表面はＳｉ面またはＣ面のどちらでもよい。
次に、ｎ＋型のＳｉＣ基板１０１の表面（第１主面）にエピタキシャル成長法により炭化珪素（ＳｉＣ）のｎ−型のエピタキシャル層１０２を形成する。ｎ−型のエピタキシャル層１０２には、ｎ＋型のＳｉＣ基板１０１の不純物濃度よりも低いｎ型不純物が導入されている。ｎ−型のエピタキシャル層１０２の不純物濃度はＳｉＣパワーＭＩＳＦＥＴの素子定格に依存するが、例えば１×１０１４〜１×１０１７ｃｍ−３の範囲である。また、ｎ−型のエピタキシャル層１０２の厚さは、例えば５〜２０μｍである。以上の工程により、ｎ＋型のＳｉＣ基板１０１およびｎ−型のエピタキシャル層１０２からなるＳｉＣエピタキシャル基板１０４が形成される。
次に、ｎ＋型のＳｉＣ基板１０１の裏面（第２主面）から所定の深さ（第６深さ）を有して、ｎ＋型のＳｉＣ基板１０１の裏面にｎ＋型のドレイン領域１０３を形成する。ｎ＋型のドレイン領域１０３の不純物濃度は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。
次に、図４に示すように、ｎ−型のエピタキシャル層１０２の表面上に、マスク１を形成する。マスク１の厚さは、例えば１．０〜３．０μｍ程度である。素子形成領域におけるマスク１の幅は、例えば１．０〜５．０μｍ程度である。マスク材料としては無機材料を用いることができる。ここではＳｉＯ２膜を用いた。
次に、マスク１越しに、ｎ−型のエピタキシャル層１０２にｐ型不純物、例えばアルミニウム原子（Ａｌ）をイオン注入する。これにより、ｎ−型のエピタキシャル層１０２の素子形成領域にｐ型のボディ層１０５を形成し、周辺形成領域にｐ型のフローティング・フィールド・リミッティング・リング（以下、リングと記す）１０５ａを形成する。
ｐ型のボディ層１０５およびｐ型のリング１０５ａのエピタキシャル層１０２の表面からの深さ（第１深さ）は、例えば０．５〜２．０μｍ程度である。また、ｐ型のボディ層１０５およびｐ型のリング１０５ａの不純物濃度は、例えば１×１０１６〜１×１０１９ｃｍ−３の範囲である。ここで、周辺形成領域にはｐ型のリング１０５ａが形成されているが、終端部の構造としては、これに限定されるものではなく、例えばジャンクション・ターミネーション・エクステンション（Junction Termination Extension：ＪＴＥ）構造であってもよい。
次に、図５に示すように、マスク１を除去した後、マスク２をＳｉＯ２膜で形成する。マスク２の厚さは、例えば０．５〜１．５μｍ程度である。また、素子形成領域だけではなく、周辺形成領域にもマスク２の開口部分を設ける。
次に、マスク２越しに、ｎ−型のエピタキシャル層１０２にｎ型不純物として、窒素原子（Ｎ）をイオン注入して、素子形成領域にｎ＋型の第１ソース領域１０６を形成し、周辺形成領域にｎ＋型の第１ガードリング１０６ａを形成する。ｎ＋型の第１ソース領域１０６およびｎ＋型の第１ガードリング１０６ａのエピタキシャル層１０２の表面からの深さ（第３深さ）は、例えば０．０５〜０．２５μｍ程度である。また、ｎ＋型の第１ソース領域１０６およびｎ＋型の第１ガードリング１０６ａの不純物濃度は、例えば１×１０１８〜１×１０２０ｃｍ−３の範囲である。
次に、図６に示すように、マスク２及びｎ＋型の第１ソース領域１０６を覆うようにマスク３を形成する。マスク３の膜厚は、例えば０．１〜０．５μｍ程度であり、材質は酸化珪素（ＳｉＯ２）である。
次に、図７に示すように、マスク３を異方性のドライエッチング法により加工して、マスク２の側面にマスク３からなるサイドウォールを形成する。このマスク３からなるサイドウォールを形成することで、後の工程において形成されるｎ＋＋型の第２ソース領域１０７の平面視における面積をｎ＋型の第１ソース領域１０６の平面視における面積よりも小さくすることができる。マスク３からなるサイドウォールの幅はマスク３の膜厚で決まり、例えば０．１〜０．５μｍ程度である。このマスク３からなるサイドウォールとマスク２越しに、ｎ−型のエピタキシャル層１０２にｎ型不純物としてリン原子（Ｐ）をイオン注入して、素子形成領域にｎ＋＋型の第２ソース領域１０７およびｎ＋＋型の第２ガードリング１０７ａを形成する。ｎ＋＋型の第２ソース領域１０７およびｎ＋＋型の第２ガードリング１０７ａのエピタキシャル層１０２の表面からの深さ（第４深さ）は、例えば０．１〜０．３５μｍ程度である。また、ｎ＋＋型の第２ソース領域１０７およびｎ＋＋型の第２ガードリング１０７ａの不純物濃度は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。
ｎ＋＋型の第２ソース領域１０７およびｎ＋＋型の第２ガードリング１０７ａをｎ＋型の第１ソース領域１０６およびｎ＋型の第１ガードリング１０６ａより深く形成することで、ｎ＋型の第１ソース領域１０６とｎ＋＋型の第２ソース領域１０７の重なり部分にｎ＋＋型の第３ソース領域１０８を形成し、ｎ＋型の第１ガードリング１０６ａとｎ＋＋型の第２ガードリング１０７ａの重なり部分にｎ＋＋型の第３ガードリング１０８ａを形成する。第３ソース領域１０８および第３ガードリング１０８ａのエピタキシャル層１０２の表面からの深さ（第５深さ）は、例えば０．０５〜０．２５μｍ程度である。
本実施の形態１では、素子形成領域のソース領域（ｎ＋型の第１ソース領域１０６およびｎ＋＋型の第２ソース領域１０７およびｎ＋＋型の第３ソース領域１０８）と周辺形成領域のガードリング（ｎ＋型の第１ガードリング１０６ａおよびｎ＋＋型の第２ガードリング１０７ａおよびｎ＋＋型の第３ガードリング１０８ａ）とを同時に形成しているため、両者は深さ方向に同じ不純物分布となる。
次に、図８に示すように、マスク２およびマスク３を除去した後、マスク４をＳｉＯ２膜で形成する。マスク４は、後の工程においてｐ型のボディ層１０５の電位を固定するｐ＋型のボディ層電位固定領域１０９が形成される領域のみに開口部分が設けられている。マスク４の厚さは、例えば０．５〜１．５μｍ程度である。
次に、マスク４越しに、ｎ−型のエピタキシャル層１０２にｐ型不純物、例えばアルミニウム原子（Ａｌ）をイオン注入して、ｐ＋型のボディ層電位固定領域１０９を形成する。ｐ＋型のボディ層電位固定領域１０９のエピタキシャル層１０２の表面からの深さ（第２深さ）は、例えば０．０５〜０．３５μｍ程度である。ｐ＋型のボディ層電位固定領域１０９の不純物濃度は、例えば１×１０１８〜１×１０２１ｃｍ−３の範囲である。
次に、マスク４を除去した後、図示は省略するが、ＳｉＣエピタキシャル基板１０４の表面上および裏面上に、例えばプラズマＣＶＤ法により炭素（Ｃ）膜を堆積する。炭素（Ｃ）膜の厚さは、例えば０．０３μｍ程度である。この炭素（Ｃ）膜により、ＳｉＣエピタキシャル基板１０４の表面および裏面を被覆した後、ＳｉＣエピタキシャル基板１０４に１５００℃以上の温度で２〜３分程度の熱処理を施す。これにより、ＳｉＣエピタキシャル基板１０４にイオン注入した各不純物の活性化を行う。熱処理後は、炭素（Ｃ）膜を、例えば酸素プラズマ処理により除去する。
次に、図９に示すように、ｎ−型のエピタキシャル層１０２の表面にゲート絶縁膜１１０を形成する。ゲート絶縁膜１１０は、例えば熱ＣＶＤ法により形成されたＳｉＯ２膜からなる。ゲート絶縁膜１１０の厚さは、例えば０．０５〜０．１５μｍ程度である。
次に、図１０に示すように、ゲート絶縁膜１１０上に、ｎ型の多結晶珪素（Ｓｉ）膜１１１Ａを形成する。ｎ型の多結晶珪素（Ｓｉ）膜１１１Ａの厚さは、例えば０．２〜０．５μｍ程度である。
次に、図１１に示すように、マスク５（ホトレジスト膜）を用いて、多結晶珪素（Ｓｉ）膜１１１Ａをドライエッチング法により加工して、ゲート電極１１１を形成する。
次に、図１２に示すように、マスク５を除去した後、ｎ−型のエピタキシャル層１０２の表面上にゲート電極１１１およびゲート絶縁膜１１０を覆うように、例えばプラズマＣＶＤ法により層間絶縁膜１１２を形成する。
次に、図１３に示すように、マスク６（ホトレジスト膜）を用いて、層間絶縁膜１１２およびゲート絶縁膜１１０をドライエッチング法により加工して、ｎ＋＋型の第３ソース領域１０８の一部とｎ＋型の第１ソース領域１０６の一部およびｐ＋型のボディ層電位固定領域１０９に達する開口部ＣＮＴを形成する。
次に、図１４に示すように、マスク６を除去した後、開口部ＣＮＴの底面に露出しているｎ＋＋型の第３ソース領域１０８の一部とｎ＋型の第１ソース領域１０６の一部およびｐ＋型のボディ層電位固定領域１０９のそれぞれの表面に金属シリサイド層１１３を形成する。
まず、図示は省略するが、ｎ−型のエピタキシャル層１０２の表面上に層間絶縁膜１１２および開口部ＣＮＴの内部（側面および底面）を覆うように、例えばスパッタリング法により第１金属膜、例えばニッケル（Ｎｉ）を堆積する。この第１金属膜の厚さは、例えば０．０５μｍ程度である。続いて、６００〜１０００℃のシリサイド化熱処理を施すことにより、開口部ＣＮＴの底面において第１金属膜とｎ−型のエピタキシャル層１０２とを反応させて、金属シリサイド層１１３、例えばニッケルシリサイド（ＮｉＳｉ）層を開口部ＣＮＴの底面に露出しているｎ＋＋型の第３ソース領域１０８の一部とｎ＋型の第１ソース領域１０６の一部およびｐ＋型のボディ層電位固定領域１０９のそれぞれの表面に形成する。続いて、未反応の第１金属膜をウェットエッチング法により除去する。ウェットエッチング法には、例えば硫酸過水が用いられる。
次に、図１５に示すように、ｎ＋＋型の第３ソース領域１０８の一部とｎ＋型の第１ソース領域１０６の一部およびｐ＋型のボディ層電位固定領域１０９のそれぞれの表面に形成された金属シリサイド膜１１３に達する開口部ＣＮＴ、ならびにゲート電極１１１に達する開口部（図示は省略）の内部を含む層間絶縁膜１１２上に第３金属膜、例えばチタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜とアルミニウム（Ａｌ）膜とからなる積層膜を堆積する。アルミニウム（Ａｌ）膜の厚さは、例えば２．０μｍ以上が好ましい。続いて、第３金属膜を加工することにより、金属シリサイド層１１３を介してｎ＋＋型の第３ソース領域１０８の一部と電気的に接続するソース配線用電極７およびゲート電極１１１と電気的に接続するゲート配線用電極（図示は省略）を形成する。なお、ゲート配線用電極は、多結晶シリコン膜を除き、ソース配線用電極と同一工程で作製される。
次に、図示は省略するが、ＳｉＯ２膜もしくはポリイミド膜をパッシベーション膜としてゲート配線用電極およびソース配線用電極７を覆うように堆積させる。
次に、図１５に示すように、パッシベーション膜を加工してパッシベーション膜１１５を形成する。
次に、図示は省略するが、ｎ＋型のＳｉＣ基板１０１の裏面に、例えばスパッタリング法により第２金属膜を堆積する。この第２金属膜の厚さは、例えば０．１μｍ程度である。
次に、図１６に示すように、レーザーシリサイド化熱処理を施すことにより、第２金属膜とｎ＋型のＳｉＣ基板１０１とを反応させて、ｎ＋型のＳｉＣ基板１０１の裏面側に形成されたｎ＋型のドレイン領域１０３を覆うように金属シリサイド層１１６を形成する。続いて、金属シリサイド層１１６を覆うように、ドレイン配線用電極８を形成する。ドレイン配線用電極８にはＴｉ膜とＮｉ膜と金（Ａｕ）膜の積層膜を０．５〜１μｍ堆積させて形成する。
その後、ソース配線用電極７、ゲート配線用電極（図示は省略）、ドレイン配線用電極８にそれぞれ外部配線が電気的に接続される。
このように、本実施の形態１によれば、ｎ＋型の第１ソース領域１０６の内側に、ｐ＋型のボディ層電位固定領域１０９端部及びその反対側に位置するチャネル領域端部と離れて、ｎ＋＋型の第２ソース領域１０７が形成されている。ｎ＋型の第１ソース領域１０６の不純物は窒素であり、ｎ＋＋型の第２ソース領域１０７の不純物はリンである。第２ソース領域１０７は高濃度で電気的にも活性なリンを不純物として注入されているので、コンタクト抵抗を下げることができる。また、ｎ＋＋型の第２ソース領域１０７をｐ＋型のボディ層電位固定領域１０９及びチャネルから離して形成することにより、第２ソース領域１０７の不純物であるリンが横方向に拡散しても、ｐ＋型のボディ層電位固定領域１０９の濃度を下げることなく、ｐ型のボディ層１０５に電位を与えることができる。また、リンがチャネル領域まで拡散することはないので、しきい値電圧が下がる短チャネル効果も起きない。したがって、低コンタクト抵抗を実現しながら、リンの横方向拡散によって、性能が劣化しないＳｉＣパワーＤＭＯＳＦＥＴを提供することが可能である。
以上の通り、本実施の形態によれば、拡散し難く固溶限界が低い窒素等をソース拡散層の不純物とし、それよりも固溶限界が高く拡散し易いリンをコンタクト部分のソース拡散層の不純物として高濃度で用いる場合であっても、高性能で、かつ、信頼性の高い炭化珪素半導体装置およびその製造方法を提供することができる。
（実施の形態２）
本実施の形態２と前述した実施の形態１との相違点は、ソース領域の形成方法である。すなわち、実施の形態２では、図１７に示すようにｎ＋＋型の第２ソース領域２０８をｎ＋型の第１ソース領域２０６より浅くすることで、第２ソース領域２０８が第３ソース領域と等価となっている。なお、符号２０１はｎ＋型のＳｉＣ基板（基板）、符号２０２はｎ−型のエピタキシャル層、符号２０３はｎ＋型のドレイン領域、符号２０４はＳｉＣエピタキシャル基板、符号２０５はｐ型のボディ層（ウェル領域）、符号２０９はｐ＋型のボディ層電位固定領域、符号２１０はゲート絶縁膜、符号２１１はゲート電極、符号２１２は層間絶縁膜、符号２１３は金属シリサイド層、符号２７はソース配線用電極、符号２１６は金属シリサイド層、符号２８はドレイン配線用電極を示す。
≪炭化珪素半導体装置の製造方法≫
本実施の形態２による炭化珪素半導体装置の製造方法について図１８〜図２１を用いて工程順に説明する。図１８〜図２１は炭化珪素半導体装置のＳｉＣパワーＭＩＳＦＥＴ形成領域（素子形成領域）の一部および周辺形成領域の一部をそれぞれ拡大して示す要部断面図である。
前述した実施の形態１と同様にして、図１８に示すように、ｎ＋型のＳｉＣ基板（基板）２０１の表面（第１主面）上にｎ−型のエピタキシャル層２０２を形成して、ｎ＋型のＳｉＣ基板２０１とｎ−型のエピタキシャル層２０２とからなるＳｉＣエピタキシャル基板２０４を形成する。ｎ＋型のＳｉＣ基板２０１の不純物濃度は、例えば１×１０１８〜１×１０２１ｃｍ−３の範囲であり、ｎ−型のエピタキシャル層２０２の不純物濃度は、例えば１×１０１４〜１×１０１７ｃｍ−３の範囲である。続いて、ｎ＋型のＳｉＣ基板２０１の裏面（第２主面）側にｎ＋型のドレイン領域２０３を形成する。ｎ＋型のドレイン領域２０３の不純物濃度は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。
次に、ｎ−型のエピタキシャル層２０２の表面上に、例えばＳｉＯ２膜からなるマスク（図示は省略）を形成する。続いて、マスク越しに、ｎ−型のエピタキシャル層２０２にｐ型不純物、例えばアルミニウム原子（Ａｌ）をイオン注入する。これにより、ｎ−型のエピタキシャル層２０２の表面側の素子形成領域にｐ型のボディ層（ウェル領域）２０５を形成し、周辺形成領域にｐ型のリング２０５ａを形成する。ｐ型のボディ層２０５およびｐ型のリング２０５ａのエピタキシャル層２０２の表面からの深さ（第１深さ）は、例えば０．５〜２．０μｍ程度である。また、ｐ型のボディ層２０５およびｐ型のリング２０５ａの不純物濃度は、例えば１×１０１６〜１×１０１９ｃｍ−３の範囲である。
次に、図１８に示すように、マスクを除去した後、マスク７（ＳｉＯ２膜）を形成する。マスク７の厚さは、例えば０．５〜１．５μｍ程度である。また、素子形成領域だけではなく、周辺形成領域にもマスク７の開口部分を設ける。
次に、マスク７越しに、ｎ−型のエピタキシャル層２０２にｎ型不純物として、窒素原子（Ｎ）をイオン注入して、素子形成領域にｎ＋型の第１ソース領域２０６を形成し、周辺形成領域にｎ＋型の第１ガードリング２０６ａを形成する。ｎ＋型の第１ソース領域２０６およびｎ＋型の第１ガードリング２０６ａのエピタキシャル層２０２の表面からの深さ（第３深さ）は、例えば０．１〜０．３５μｍ程度である。また、ｎ＋型の第１ソース領域２０６およびｎ＋型の第１ガードリング２０６ａの不純物濃度は、例えば１×１０１８〜１×１０２０ｃｍ−３の範囲である。
次に、図１９に示すように、マスク７及びｎ＋型の第１ソース領域２０６を覆うように囲むようにマスク８を形成する。マスク８の膜厚は、例えば０．１〜０．５μｍ程度であり、材質はＳｉＯ２である。
次に、図２０に示すように、マスク８を異方性のドライエッチング法により加工して、マスク７の側面にマスク８からなるサイドウォールを形成する。このマスク８からなるサイドウォールを形成することで、後の工程において形成されるｎ＋＋型の第２ソース領域２０８の平面視における面積をｎ＋型の第１ソース領域２０６の平面視における面積よりも小さくすることができる。このマスク８からなるサイドウォールとマスク７越しに、ｎ−型のエピタキシャル層２０２にｎ型不純物としてリン原子（Ｐ）をイオン注入して、素子形成領域にｎ＋＋型の第２ソース領域２０８およびｎ＋＋型の第２ガードリング２０８ａを形成する。ｎ＋＋型の第２ソース領域２０８およびｎ＋＋型の第２ガードリング２０８ａのエピタキシャル層２０２の表面からの深さ（第４深さ）は、例えば０．０５〜０．２５μｍ程度である。また、ｎ＋＋型の第２ソース領域２０８およびｎ＋＋型の第２ガードリング２０８ａの不純物濃度は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。
ｎ＋＋型の第２ソース領域２０８をｎ＋型の第１ソース領域２０６より浅く形成することで、ｎ＋型の第１ソース領域２０６とｎ＋＋型の第２ソース領域２０８の重なり部分にｎ＋＋型の第３ソース領域が形成される。この時、第３ソース領域と第２ソース領域は共通となる。ｎ＋＋型の第２ガードリング２０８ａをｎ＋型の第１ガードリング２０６ａより浅く形成することで、ｎ＋型の第１ガードリング２０６ａとｎ＋＋型の第２ガードリング２０８ａの重なり部分にｎ＋＋型の第３ガードリングが形成される。この時、第３ガードリングと第２ガードリング２０８ａは共通となる。本実施の形態２では、素子形成領域のソース領域（ｎ＋型の第１ソース領域２０６およびｎ＋＋型の第２ソース領域２０８）と周辺形成領域のガードリング（ｎ＋型の第１ガードリング２０６ａおよびｎ＋＋型の第２ガードリング２０８ａ）とを同時に形成しているため、両者は深さ方向に同じ不純物分布となる。
その後は、図２１に示すように、前述した実施の形態１と同様にして、ｐ型のボディ層２０５の電位を固定するｐ＋型のボディ層電位固定領域２０９、ゲート絶縁膜２１０、およびゲート電極２１１等を形成する。続いて、ｎ−型のエピタキシャル層２０２の表面上に層間絶縁膜２１２を形成した後、層間絶縁膜２１２の所望する領域に開口部ＣＮＴを形成し、開口部ＣＮＴの底面に露出しているｎ＋＋型の第２ソース領域２０８の一部とｎ＋型の第１ソース領域２０６の一部およびｐ＋型のボディ層電位固定領域２０９のそれぞれの表面に金属シリサイド層２１３を形成する。次に、ゲート電極２１１に達する開口部（図示は省略）を層間絶縁膜２１２に形成した後、金属シリサイド層２１３を介してｎ＋＋型の第２ソース領域２０８の一部と電気的に接続するソース配線用電極２７、およびゲート電極２１１と電気的に接続するゲート配線用電極（図示は省略）を形成する。なお、ゲート配線用電極は、多結晶シリコン膜を除き、ソース配線用電極と同一工程で作製される。次に、電極保護のためのパッシベーション膜２１５を形成する。次に、ｎ＋型のＳｉＣ基板２０１の裏面側に形成されたｎ＋型のドレイン領域２０３を覆うように金属シリサイド層２１６を形成した後、金属シリサイド層２１６を覆うように、ドレイン配線用電極２８を形成する。
このように、本実施の形態２によれば、ｎ＋型の第１ソース領域２０６の内側に、ｐ＋型のボディ層電位固定領域２０９端部及びその反対側に位置するチャネル領域端部と離れて、ｎ＋＋型の第２ソース領域２０８が形成されている。ｎ＋型の第１ソース領域２０６の不純物は窒素であり、ｎ＋＋型の第２ソース領域２０８の不純物はリンである。第２ソース領域２０８は高濃度で電気的にも活性なリンを不純物として注入されているので、コンタクト抵抗を下げることができる。また、ｎ＋＋型の第２ソース領域２０８は浅く形成されているので、リンを注入する時のエネルギーが小さく、リンの横方向の分散が小さい。したがって、実施の形態１と比較してよりリンの横方向の拡散が小さくなり、ｐ＋型のボディ層電位固定領域２０９の濃度低下がより抑えられ、ｐ型のボディ層２０５に電位を与えることができる。また、リンがチャネル領域まで拡散することをより抑制できるので、しきい値電圧が下がる短チャネル効果も抑えることができる。したがって、低コンタクト抵抗を実現しながら、リンの横方向拡散によって、性能が劣化しないＳｉＣパワーＤＭＯＳＦＥＴを提供することが可能である。
以上の通り、本実施の形態によれば、拡散し難く固溶限界が低い窒素等をソース拡散層の不純物とし、それよりも固溶限界が高く拡散し易いリンをコンタクト部分のソース拡散層の不純物として高濃度で用いる場合であっても、高性能で、かつ、信頼性の高い炭化珪素半導体装置およびその製造方法を提供することができる。また、第２ソース領域を浅く形成することにより、実施の形態１よりもより高い信頼性を得ることができる。
（実施の形態３）
本実施の形態３と前述した実施の形態１、２との相違点は、ソース領域の形成方法である。すなわち、実施の形態３では、図２２に示すようにｎ＋＋型の第２ソース領域３０８の深さをｎ＋型の第１ソース領域３０６の深さと等しくなっている。なお、符号３０１はｎ＋型のＳｉＣ基板（基板）、符号３０２はｎ−型のエピタキシャル層、符号３０３はｎ＋型のドレイン領域、符号３０４はＳｉＣエピタキシャル基板、符号３０５はｐ型のボディ層（ウェル領域）、符号３０９はｐ＋型のボディ層電位固定領域、符号３１０はゲート絶縁膜、符号３１１はゲート電極、符号３１２は層間絶縁膜、符号３１３は金属シリサイド層、符号３７はソース配線用電極、符号３１６は金属シリサイド膜、符号３８はドレイン配線用電極を示す。
≪炭化珪素半導体装置の製造方法≫
本実施の形態３による炭化珪素半導体装置の製造方法について図２３〜図２６を用いて工程順に説明する。図２３〜図２６は炭化珪素半導体装置のＳｉＣパワーＭＩＳＦＥＴ形成領域（素子形成領域）の一部および周辺形成領域の一部をそれぞれ拡大して示す要部断面図である。
前述した実施の形態１、２と同様にして、図２３に示すように、ｎ＋型のＳｉＣ基板（基板）３０１の表面（第１主面）上にｎ−型のエピタキシャル層３０２を形成して、ｎ＋型のＳｉＣ基板３０１とｎ−型のエピタキシャル層３０２とからなるＳｉＣエピタキシャル基板３０４を形成する。ｎ＋型のＳｉＣ基板３０１の不純物濃度は、例えば１×１０１８〜１×１０２１ｃｍ−３の範囲であり、ｎ−型のエピタキシャル層３０２の不純物濃度は、例えば１×１０１４〜１×１０１７ｃｍ−３の範囲である。続いて、ｎ＋型のＳｉＣ基板３０１の裏面（第２主面）側にｎ＋型のドレイン領域３０３を形成する。ｎ＋型のドレイン領域３０３の不純物濃度は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。
次に、ｎ−型のエピタキシャル層３０２の表面上に、例えばＳｉＯ２膜からなるマスク（図示は省略）を形成する。続いて、マスク越しに、ｎ−型のエピタキシャル層３０２にｐ型不純物、例えばアルミニウム原子（Ａｌ）をイオン注入する。これにより、ｎ−型のエピタキシャル層３０２の表面側の素子形成領域にｐ型のボディ層（ウェル領域）３０５を形成し、周辺形成領域にｐ型のリング３０５ａを形成する。ｐ型のボディ層３０５およびｐ型のリング３０５ａのエピタキシャル層３０２の表面からの深さ（第１深さ）は、例えば０．５〜２．０μｍ程度である。また、ｐ型のボディ層３０５およびｐ型のリング３０５ａの不純物濃度は、例えば１×１０１６〜１×１０１９ｃｍ−３の範囲である。
次に、図２３に示すように、マスクを除去した後、マスク９（ＳｉＯ２膜）を形成する。マスク９の厚さは、例えば０．５〜１．５μｍ程度である。また、素子形成領域だけではなく、周辺形成領域にもマスク９の開口部分を設ける。
次に、マスク９越しに、ｎ−型のエピタキシャル層３０２にｎ型不純物として、窒素原子（Ｎ）をイオン注入して、素子形成領域にｎ＋型の第１ソース領域３０６を形成し、周辺形成領域にｎ＋型の第１ガードリング３０６ａを形成する。ｎ＋型の第１ソース領域３０６およびｎ＋型の第１ガードリング３０６ａのエピタキシャル層３０２の表面からの深さ（第３深さ）は、例えば０．１〜０．３５μｍ程度である。また、ｎ＋型の第１ソース領域３０６およびｎ＋型の第１ガードリング３０６ａの不純物濃度は、例えば１×１０１８〜１×１０２０ｃｍ−３の範囲である。
次に、図２４に示すように、マスク９及びｎ＋型の第１ソース領域３０６を覆うように囲むようにマスク１０を形成する。マスク１０の膜厚は、例えば０．１〜０．５μｍ程度であり、材質はＳｉＯ２である。
次に、図２５に示すように、マスク１０を異方性のドライエッチング法により加工して、マスク９の側面にマスク１０からなるサイドウォールを形成する。このマスク１０からなるサイドウォールを形成することで、後の工程において形成されるｎ＋＋型の第２ソース領域３０８の平面視における面積をｎ＋型の第１ソース領域３０６の平面視における面積よりも小さくすることができる。このマスク１０からなるサイドウォールとマスク９越しに、ｎ−型のエピタキシャル層３０２にｎ型不純物としてリン原子（Ｐ）をイオン注入して、素子形成領域にｎ＋＋型の第２ソース領域３０８およびｎ＋＋型の第２ガードリング３０８ａを形成する。ｎ＋＋型の第２ソース領域３０８およびｎ＋＋型の第２ガードリング３０８ａのエピタキシャル層３０２の表面からの深さ（第４深さ）は、例えば０．１〜０．３５μｍ程度である。また、ｎ＋＋型の第２ソース領域３０８およびｎ＋＋型の第２ガードリング３０８ａの不純物濃度は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。
ｎ＋＋型の第２ソース領域３０８およびｎ＋＋型の第２ガードリング３０８ａの深さをｎ＋型の第１ソース領域３０６およびｎ＋型の第１ガードリング３０６ａの深さと等しく形成することで、ｎ＋型の第１ソース領域３０６とｎ＋＋型の第２ソース領域３０８の重なり部分にｎ＋＋型の第３ソース領域が形成される。この時、第３ソース領域と第２ソース領域は共通となる。ｎ＋＋型の第２ガードリング３０８ａの深さをｎ＋型の第１ガードリング３０６ａの深さと等しく形成することで、ｎ＋型の第１ガードリング３０６ａとｎ＋＋型の第２ガードリング３０８ａの重なり部分にｎ＋＋型の第３ガードリングが形成される。この時、第３ガードリングと第２ガードリング３０８ａは共通となる。本実施の形態３では、素子形成領域のソース領域（ｎ＋型の第１ソース領域３０６およびｎ＋＋型の第２ソース領域３０８）と周辺形成領域のガードリング（ｎ＋型の第１ガードリング３０６ａおよびｎ＋＋型の第２ガードリング３０８ａ）とを同時に形成しているため、両者は深さ方向に同じ不純物分布となる。
その後は、図２６に示すように、前述した実施の形態１、２と同様にして、ｐ型のボディ層３０５の電位を固定するｐ＋型のボディ層電位固定領域３０９、ゲート絶縁膜３１０、およびゲート電極３１１等を形成する。続いて、ｎ−型のエピタキシャル層３０２の表面上に層間絶縁膜３１２を形成した後、層間絶縁膜３１２の所望する領域に開口部ＣＮＴを形成し、開口部ＣＮＴの底面に露出しているｎ＋＋型の第２ソース領域３０８の一部とｎ＋型の第１ソース領域３０６の一部およびｐ＋型のボディ層電位固定領域３０９のそれぞれの表面に金属シリサイド層３１３を形成する。次に、ゲート電極３１１に達する開口部（図示は省略）を層間絶縁膜３１２に形成した後、金属シリサイド層３１３を介してｎ＋＋型の第２ソース領域３０８の一部と電気的に接続するソース配線用電極３７、およびゲート電極３１１と電気的に接続するゲート配線用電極（図示は省略）を形成する。次に、電極保護のためのパッシベーション膜３１５を形成する。次に、ｎ＋型のＳｉＣ基板３０１の裏面側に形成されたｎ＋型のドレイン領域３０３を覆うように金属シリサイド層３１６を形成した後、金属シリサイド層３１６を覆うように、ドレイン配線用電極３８を形成する。
このように、本実施の形態３によれば、ｎ＋型の第１ソース領域３０６の内側に、ｐ＋型のボディ層電位固定領域３０９端部及びその反対側に位置するチャネル領域端部と離れて、ｎ＋＋型の第２ソース領域３０８が形成されている。ｎ＋型の第１ソース領域３０６の不純物は窒素であり、ｎ＋＋型の第２ソース領域３０８の不純物はリンである。第２ソース領域３０８は高濃度で電気的にも活性なリンを不純物として注入されているので、コンタクト抵抗を下げることができる。また、第１ソース領域３０６と第２ソース領域３０８は等しい深さで深く形成されているので、シート抵抗も下げることが可能である。また、ｎ＋＋型の第２ソース領域３０８をｐ＋型のボディ層電位固定領域３０９及びチャネルから離して形成することにより、第２ソース領域３０８の不純物であるリンが横方向に拡散しても、ｐ＋型のボディ層電位固定領域３０９の濃度を下げることなく、ｐ型のボディ層３０５に電位を与えることができる。また、リンがチャネル領域まで拡散することはないので、しきい値電圧が下がる短チャネル効果も起きない。したがって、低コンタクト抵抗を実現しながら、リンの横方向拡散によって、性能が劣化しないＳｉＣパワーＤＭＯＳＦＥＴを提供することが可能である。
以上の通り、本実施の形態によれば、拡散し難く固溶限界が低い窒素等をソース拡散層の不純物とし、それよりも固溶限界が高く拡散し易いリンをコンタクト部分のソース拡散層の不純物として高濃度で用いる場合であっても、高性能で、かつ、信頼性の高い炭化珪素半導体装置およびその製造方法を提供することができる。
以上、本願発明を詳細に説明したが、以下に主な発明の形態を列挙する。
この実施の形態は、基板の表面側に形成されたｎ型のエピタキシャル層にｐ型のボディ層が形成され、ｐ型のボディ層内にソース領域とボディ層電位固定領域とチャネル領域とが形成され、チャネル領域に接してゲート絶縁膜が形成され、ゲート絶縁膜に接してゲート電極が形成され、基板の裏面側にｎ型のドレイン領域が形成されたＳｉＣパワーＭＩＳＦＥＴである。ソース領域は、窒素を不純物としたｎ型の第１ソース領域とチャネル及びボディ層電位固定から離れた位置で、第１ソース領域内に形成されたリンを不純物としたｎ型の第２ソース領域と、第１ソース領域と第２ソース領域が重なった第３ソース領域から構成される。
この実施の形態は、以下の工程を含むＳｉＣパワーＭＩＳＦＥＴの製造方法である。基板の表面側にｎ型のエピタキシャル層を形成し、基板の裏面側にｎ型のドレイン領域を形成する。第１マスクを用いてエピタキシャル層の表面から第１深さを有するｐ型のボディ層をエピタキシャル層内に形成した後、第２マスクを用いてボディ層内に窒素を注入して、エピタキシャル層の表面から第３深さを有する第１ソース領域を形成し、続いて、第２マスクを覆うように、エピタキシャル層の表面上に第３マスクを形成し、第３マスクをドライエッチングにより加工して、第２マスクの側面に第３マスクからなるサイドウォールを形成する。続いて、第２マスクとその側面に形成された第３マスクのサイドウォールを用いて、第１ソース領域の内側にリンを注入して、エピタキシャル層の表面から第４深さを有する第２ソース領域を形成し、同時に第１ソース領域と第２ソース領域が重なる第５深さを有する第３ソース領域が形成される。続いて、第４マスクを用いて、エピタキシャル層の表面から第２深さを有するｐ型のボディ層電位固定部分を形成する。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、各部の材質、導電型、および製造条件等は前述した実施の形態の記載に限定されるものではなく、各々多くの変形が可能であることは言うまでもない。ここで、説明の都合上、半導体基板および半導体膜の導電型を固定して説明したが、前述した実施の形態に記載した導電型には限定されない。
本発明は、高耐圧、大電流用に使用される炭化珪素からなるパワー半導体デバイスに適用することができる。
１ 半導体チップ、
２ アクティブ領域（ＳｉＣパワーＭＩＳＦＥＴ形成領域、素子形成領域）、
３ ｐ型のフローティング・フィールド・リミッティング・リング、
４ ｎ＋型のガードリング、
５ ゲート配線用電極、
６ 開口部、
７ ソース配線用電極、
８ ドレイン配線用電極、
２７ ソース配線用電極、
２８ ドレイン配線用電極、
３７ ソース配線用電極、
３８ ドレイン配線用電極、
１０１ ｎ＋型のＳｉＣ基板（基板）、
１０２ ｎ−型のエピタキシャル層、
１０３ ｎ＋型のドレイン領域、
１０４ ＳｉＣエピタキシャル基板、
１０５ ｐ型のボディ層（ウェル領域）、
１０５ａ ｐ型のフローティング・フィールド・リミッティング・リング、
１０６ ｎ＋型の第１ソース領域、
１０６ａ ｎ＋型の第１ガードリング、
１０７ ｎ＋＋型の第２ソース領域、
１０７ａ ｎ＋＋型の第２ガードリング、
１０８ ｎ＋＋型の第３ソース領域、
１０８ａ ｎ＋＋型の第３ガードリング、
１０９ ｐ＋型のボディ層電位固定領域、
１１０ ゲート絶縁膜、
１１１ ゲート電極、
１１１Ａ ｎ型の多結晶珪素膜、
１１２ 層間絶縁膜、
１１３ 金属シリサイド層、
１１５ パッシベーション膜、
１１６ 金属シリサイド層、
２０１ ｎ＋型のＳｉＣ基板（基板）、
２０２ ｎ−型のエピタキシャル層、
２０３ ｎ＋型のドレイン領域、
２０４ ＳｉＣエピタキシャル基板、
２０５ ｐ型のボディ層（ウェル領域）、
２０５ａ ｐ型のフローティング・フィールド・リミッティング・リング、
２０６ ｎ＋型の第１ソース領域、
２０６ａ ｎ＋型の第１ガードリング、
２０８ ｎ＋＋型の第２ソース領域、
２０８ａ ｎ＋＋型の第２ガードリング、
２０９ ｐ＋型のボディ層電位固定領域、
２１０ ゲート絶縁膜、
２１１ ゲート電極、
２１２ 層間絶縁膜、
２１３ 金属シリサイド層、
２１５ パッシベーション膜、
２１６ 金属シリサイド層、
３０１ ｎ＋型のＳｉＣ基板（基板）、
３０２ ｎ−型のエピタキシャル層、
３０３ ｎ＋型のドレイン領域、
３０４ ＳｉＣエピタキシャル基板、
３０５ ｐ型のボディ層（ウェル領域）、
３０５ａ ｐ型のフローティング・フィールド・リミッティング・リング、
３０６ ｎ＋型の第１ソース領域、
３０６ａ ｎ＋型の第１ガードリング、
３０８ ｎ＋＋型の第２ソース領域、
３０８ａ ｎ＋＋型の第２ガードリング、
３０９ ｐ＋型のボディ層電位固定領域、
３１０ ゲート絶縁膜、
３１１ ゲート電極、
３１２ 層間絶縁膜、
３１３ 金属シリサイド層、
３１５ パッシベーション膜
３１６ 金属シリサイド膜
マスク１〜マスク１０ マスク。

Claims (15)

  1. 第１主面および前記第１主面と反対面の第２主面を有し、炭化珪素からなる第１導電型の基板と、
    前記基板の前記第１主面上に形成された炭化珪素からなるエピタキシャル層と、
    前記エピタキシャル層の表面から第１深さを有して、前記エピタキシャル層内に形成された前記第１導電型とは異なる第２導電型のボディ層と、
    前記エピタキシャル層の表面から第２深さを有して、前記エピタキシャル層内に形成された前記第２導電型のボディ層電位固定領域と、
    前記エピタキシャル層の表面から第３深さを有して、前記ボディ層の端部と離間して、前記ボディ層電位固定領域と隣接して、前記ボディ層内に形成され第１不純物が導入された前記第１導電型の第１ソース領域と、
    前記エピタキシャル層の表面から第４深さを有して、前記ボディ層の端部側において、前記第１ソース領域の内側に形成され、さらに、前記ボディ層電位固定領域側において、前記ボディ層電位固定領域と離間して、前記第１ソース領域の内側に形成され、前記第１不純物よりも固溶限界が高く拡散し易い第２不純物が導入された前記第１導電型の第２ソース領域と、
    前記エピタキシャル層の表面から第５深さを有して、前記第１ソース領域と前記第２ソース領域が重なりあうことで形成された前記第１導電型の第３ソース領域と、
    前記第１ソース領域と前記第２ソース領域と前記第３ソース領域とを備えたソース拡散層領域と、
    前記ボディ層の端部と前記第１ソース領域との間の前記ボディ層内に形成されたチャネル領域と、
    前記チャネル領域に接して形成されたゲート絶縁膜と、
    前記ゲート絶縁膜に接して形成されたゲート電極と、
    前記基板の前記第２主面から第６深さを有して、前記基板に形成された前記第１導電型のドレイン領域と、を有することを特徴とする炭化珪素半導体装置。
  2. 請求項１記載の炭化珪素半導体装置において、
    前記第１ソース領域の前記第１不純物は窒素であり、前記第２ソース領域の前記第２不純物はリンであり、前記第３ソース領域の不純物は窒素とリンを含むことを特徴とする炭化珪素半導体装置。
  3. 請求項１記載の炭化珪素半導体装置において、
    前記第１ソース領域の第３深さが前記第２ソース領域の第４深さより浅いことを特徴とする炭化珪素半導体装置。
  4. 請求項３記載の炭化珪素半導体装置において、
    前記第１ソース領域の第３深さが０．０５μｍ〜０．２５μｍであり、前記第２ソース領域の第４深さが０．１μｍ〜０．３５μｍであることを特徴とする炭化珪素半導体装置。
  5. 請求項１記載の炭化珪素半導体装置において、
    電気的に活性な不純物濃度が前記第３ソース領域＞前記第２ソース領域＞前記第１ソース領域の順であることを特徴とする炭化珪素半導体装置。
  6. 請求項１記載の炭化珪素半導体装置において、
    前記第１ソース領域の不純物が窒素であり、電気的に活性な不純物濃度が１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３であり、
    前記第２ソース領域の不純物がリンであり、電気的に活性な不純物濃度が１×１０１９ｃｍ−３〜１×１０２１ｃｍ−３であることを特徴とする炭化珪素半導体装置。
  7. 請求項１記載の炭化珪素半導体装置において、
    前記ボディ層の端部側の前記第２ソースが前記第１ソースの端部から０．１μｍ〜０．５μｍ離間して、さらに、前記ボディ層電位固定領域側の前記第２ソースが前記第１ソース端部から０．１μｍ〜０．５μｍ離間して形成されていることを特徴とする炭化珪素半導体装置。
  8. 請求項１記載の炭化珪素半導体装置において、さらに、
    前記エピタキシャル層の外周部に前記第１導電型のガードリングと、
    を有し、
    前記ソース拡散層領域の不純物濃度分布と前記ガードリングの不純物濃度分布とが同じであることを特徴とする炭化珪素半導体装置。
  9. 請求項１記載の炭化珪素半導体装置において、
    前記第１ソース領域の第３深さが前記第２ソース領域の第４深さより深いことを特徴とする炭化珪素半導体装置。
  10. 請求項９記載の炭化珪素半導体装置において、
    前記第１ソース領域の不純物が窒素であり、前記第２ソース領域と前記第３ソース領域とが重なり、前記第２ソース領域と前記第３ソース領域の不純物が窒素とリンであることを特徴とする炭化珪素半導体装置。
  11. 請求項１記載の炭化珪素半導体装置において、
    前記第１ソース領域の第３深さが前記第２ソース領域の第４深さと等しく、前記第２ソース領域と前記第３ソース領域が同層であることを特徴とする炭化珪素半導体装置。
  12. 請求項１１記載の炭化珪素半導体装置において、
    前記第１ソース領域の不純物が窒素であり、前記第２ソース領域と前記第３ソース領域とが重なり、前記第２ソース領域と前記第３ソース領域の不純物が窒素とリンであることを特徴とする炭化珪素半導体装置。
  13. 炭化珪素基板を用い、複数のパワー半導体デバイスを備えた炭化珪素半導体装置において、
    前記パワー半導体デバイスは、
    炭化珪素で構成された領域の表面において、チャネル長方向に、第１導電型のドリフト層、前記第１導電型と異なる第２導電型で前記チャネルが形成されるボディ層、前記第１導電型のソース領域、前記第２導電型で前記ボディ層の電位を固定するボディ層電位固定領域の順に配列され、
    前記ボディ層の上部にはゲート絶縁膜とゲート電極とが積層して設けられ、
    前記ドリフト層は前記第１導電型のドレイン領域に接続され、
    前記ソース領域は、窒素濃度の高い領域とリン濃度の高い領域が前記チャネル長方向の順に並び、前記ボディ層と前記窒素濃度の高い領域とが接していることを特徴とする炭化珪素半導体装置。
  14. 請求項１３記載の炭化珪素半導体装置において、
    前記ソース領域は、窒素濃度の高い領域、リン濃度の高い領域、窒素濃度の高い領域が前記チャネル長方向の順に並んでいることを特徴とする炭化珪素半導体装置。
  15. 以下の工程を含む炭化珪素半導体装置の製造方法：
    （ａ）炭化珪素からなる第１導電型の基板の第１主面上に、炭化珪素からなる前記第１導電型のエピタキシャル層を形成する工程；
    （ｂ）前記基板の前記第１主面とは反対面の第２主面に、前記基板の前記第２主面から第６深さを有する前記第１導電型のドレイン領域を形成する工程；
    （ｃ）前記エピタキシャル層の表面上に、前記エピタキシャル層の一部を覆うように第１マスクを形成して、前記第１マスクから露出する前記エピタキシャル層に、前記第２導電型の不純物を注入して、前記エピタキシャル層の表面から第１深さを有するボディ層を前記エピタキシャル層内に形成する工程；
    （ｄ）前記ボディ層の表面上に、前記ボディ層の一部を覆うように第２マスクを形成して、前記第２マスクから露出する前記ボディ層に、前記第１導電型となる第１不純物を注入して、前記エピタキシャル層の表面から第３深さを有する第１ソース領域を前記ボディ層内に形成する工程；
    （ｅ）前記第２マスクを覆うように、前記エピタキシャル層の表面上に第３マスクを形成する工程；
    （ｆ）前記第３マスクを異方性のドライエッチングにより加工して、前記第２マスクの側面に前記第３マスクからなるサイドウォールを形成し、前記エピタキシャル層の表面上に、前記第１ソース領域の一部を覆うように前記サイドウォールからなる第３マスクを形成する工程；
    （ｇ）前記第２マスクから露出する前記ボディ層が形成された前記エピタキシャル層に、前記第１導電型となり前記第１不純物より固溶限界が高く拡散し易い不純物を注入して、前記エピタキシャル層の表面から第４深さを有する第２ソース領域を形成する工程。
JP2015523745A 2013-06-26 2013-06-26 炭化珪素半導体装置 Active JP6140823B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2013/067576 WO2014207856A1 (ja) 2013-06-26 2013-06-26 炭化珪素半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JPWO2014207856A1 true JPWO2014207856A1 (ja) 2017-02-23
JP6140823B2 JP6140823B2 (ja) 2017-05-31

Family

ID=52141260

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015523745A Active JP6140823B2 (ja) 2013-06-26 2013-06-26 炭化珪素半導体装置

Country Status (4)

Country Link
US (1) US9490328B2 (ja)
JP (1) JP6140823B2 (ja)
DE (1) DE112013007094B4 (ja)
WO (1) WO2014207856A1 (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015115202A1 (ja) * 2014-01-28 2015-08-06 三菱電機株式会社 炭化珪素半導体装置及び炭化珪素半導体装置の製造方法
US10002941B2 (en) 2015-05-20 2018-06-19 Fairchild Semiconductor Corporation Hybrid gate dielectrics for semiconductor power devices
JP2017188607A (ja) * 2016-04-07 2017-10-12 トヨタ自動車株式会社 ＳｉＣ基板を利用する半導体装置
MY183245A (en) * 2016-08-10 2021-02-18 Nissan Motor Semiconductor device
US9991379B1 (en) * 2016-11-17 2018-06-05 Sanken Electric Co., Ltd. Semiconductor device with a gate insulating film formed on an inner wall of a trench, and method of manufacturing the same
JP2018186160A (ja) * 2017-04-25 2018-11-22 パナソニックＩｐマネジメント株式会社 半導体素子
JP6858091B2 (ja) * 2017-07-18 2021-04-14 株式会社 日立パワーデバイス 半導体装置およびその製造方法
JP2019075411A (ja) 2017-10-12 2019-05-16 株式会社日立製作所 炭化ケイ素半導体装置、パワーモジュールおよび電力変換装置
IT201900021204A1 (it) 2019-11-14 2021-05-14 St Microelectronics Srl Dispositivo mosfet in 4h-sic e relativo metodo di fabbricazione
WO2023051898A1 (en) * 2021-09-29 2023-04-06 Huawei Technologies Co., Ltd. Self-aligned channel metal oxide semiconductor (mos) device and fabrication method thereof
CN116207142B (zh) * 2023-05-04 2023-07-18 合肥晶合集成电路股份有限公司 一种半导体结构及其制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009064970A (ja) * 2007-09-06 2009-03-26 Toshiba Corp 半導体装置
WO2011027831A1 (ja) * 2009-09-07 2011-03-10 ローム株式会社 半導体装置およびその製造方法
JP2012142585A (ja) * 2012-02-16 2012-07-26 Toshiba Corp 半導体装置の製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7569900B2 (en) 2004-11-16 2009-08-04 Kabushiki Kaisha Toshiba Silicon carbide high breakdown voltage semiconductor device
JP4761942B2 (ja) 2004-11-16 2011-08-31 株式会社東芝 半導体装置
JP5732790B2 (ja) * 2010-09-14 2015-06-10 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP5875334B2 (ja) 2011-11-11 2016-03-02 株式会社日立製作所 炭化珪素半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009064970A (ja) * 2007-09-06 2009-03-26 Toshiba Corp 半導体装置
WO2011027831A1 (ja) * 2009-09-07 2011-03-10 ローム株式会社 半導体装置およびその製造方法
JP2012142585A (ja) * 2012-02-16 2012-07-26 Toshiba Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
JP6140823B2 (ja) 2017-05-31
US20160141371A1 (en) 2016-05-19
DE112013007094T5 (de) 2016-03-24
WO2014207856A1 (ja) 2014-12-31
US9490328B2 (en) 2016-11-08
DE112013007094B4 (de) 2021-08-12

Similar Documents

Publication Publication Date Title
JP6140823B2 (ja) 炭化珪素半導体装置
JP6168732B2 (ja) 炭化珪素半導体装置およびその製造方法
US9825166B2 (en) Silicon carbide semiconductor device and method for producing same
JP5525940B2 (ja) 半導体装置および半導体装置の製造方法
WO2011021413A1 (ja) 半導体装置
JP5996671B2 (ja) 炭化珪素半導体装置及びその製造方法
WO2013118203A1 (ja) 半導体装置及びその製造方法
JP5994604B2 (ja) 炭化珪素半導体装置およびその製造方法
US20110012132A1 (en) Semiconductor Device
JP2012164707A (ja) 半導体装置およびその製造方法
JP2010114152A (ja) 半導体装置および半導体装置の製造方法
JP2017112161A (ja) 半導体装置
JPWO2015015808A1 (ja) 炭化珪素半導体装置およびその製造方法
WO2015166754A1 (ja) 半導体装置
WO2017051616A1 (ja) 炭化珪素半導体装置およびその製造方法
JP4972293B2 (ja) 半導体装置およびその製造方法
JP2011040431A (ja) 半導体装置およびその製造方法
WO2014192437A1 (ja) 炭化珪素半導体装置
JP5875334B2 (ja) 炭化珪素半導体装置
JP2018206872A (ja) 半導体装置
JP6549972B2 (ja) 半導体装置およびその製造方法
JP6651801B2 (ja) 半導体装置および半導体装置の製造方法
JP6325743B2 (ja) 半導体装置およびその製造方法、並びに電力変換装置
JP5223040B1 (ja) 半導体装置及びその製造方法
JP5223041B1 (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170207

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170321

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170404

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170501

R150 Certificate of patent or registration of utility model

Ref document number: 6140823

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150