JP2018206872A - 半導体装置 - Google Patents

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Abstract

【課題】高チャネル移動度、およびトレンチ底の電界集中を緩和させ高耐圧を確保する。また、ゲート酸化膜の破壊を抑制する。
【解決手段】ｎ+型炭化珪素基板１表面のｎ型炭化珪素エピタキシャル層２上の表面には、第１ｐ+型ベース領域３と、ｎ型炭化珪素エピタキシャル層２の内部に形成された第２ｐ+型ベース領域４と、ｎ型炭化珪素エピタキシャル層２の表面に形成されたｎ型領域５と、ｎ型領域５の表面に形成されたｐベース層６と、ｐベース層６の表面層に形成されたｎ+ソース領域７と、ｐ++コンタクト領域８と、ｐベース層６を貫通し、第２ｐ+型ベース領域４よりも浅い位置まで形成されたトレンチとを有する。トレンチのｐベース層６の位置における第１の側壁角度は主面に対し８０°〜９０°であり、ｐベース層６とｎ型領域５の境界よりも深い位置における第２の側壁角度は第１の側壁角度との角度差が１°〜２５°である。
【選択図】図１

Description

この発明は、トレンチ構造を有するワイドバンドギャップ半導体を用いた縦型ＭＯＳＦＥＴ等の半導体装置に関する。
縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）では、チャネルが基板表面に対して並行に形成されるプレーナー型よりも基板面に対して垂直に形成されるトレンチ型の方が単位面積当たりのセル密度を増やすことが出来るため、単位面積当たりの電流密度を増やすことができ、コスト面から有利である。
トレンチ構造によれば、トレンチの側壁角度を主面に対して垂直に近づけることでチャネル移動度が高くなり、電流密度の増加や低オン抵抗化が容易になる。反面、トレンチ側壁角度を垂直に近づけようとしてプラズマドライエッチング等でトレンチを形成すると、トレンチ底の角の曲率が小さくなり、電界集中による耐圧の低下といった問題が発生する。
また、トレンチ底の曲率が大きくなるようなトレンチ形成条件の場合、トレンチ側壁の角度が鈍る傾向にあり、移動度の低下が問題となる。また、トレンチ側壁角度が垂直に近い場合、ゲート酸化膜に堆積酸化膜を用いると、トレンチ底に行くにつれ堆積ゲート酸化膜の堆積厚さが薄くなり、ゲート酸化膜が薄い個所で破壊しやすくなる。
従来、トレンチ部の側壁角度を２段階で傾斜する構造が提案されている（例えば、下記特許文献１参照。）。
特開２０１４−５６８８２号公報
特許文献１の技術では、トレンチ部の側壁角度を２段階にする構造が提案されているが、トレンチ底部（角部）に電界集中する構造であり、耐圧が低下した。
本発明は、上述した従来技術による問題点を解消するため、トレンチ側壁のチャネル部分の側壁角度は垂直に近づけ、チャネル下からトレンチ底付近の側壁角度を鈍化させるように形成させ、トレンチ底角の曲率を大きくすることで、高チャネル移動度と、トレンチ底の電界集中を緩和させ高耐圧を確保することができる、ワイドバンドギャップ半導体装置を提供することを目的とする。また、チャネル下からトレンチ底付近の側壁角度を鈍化させ、堆積酸化膜の薄化を抑制しゲート酸化膜が薄い個所での破壊を抑制することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、第１導電型の高濃度ワイドバンドギャップ半導体基板表面に形成された低濃度の第１導電型の第１ワイドバンドギャップ半導体層と、前記第１ワイドバンドギャップ半導体層の表面に選択的に形成された第２導電型の第１ベース領域と、前記第１ワイドバンドギャップ半導体層の内部に選択的に形成された第２導電型の第２ベース領域と、前記第１ワイドバンドギャップ半導体層の前記高濃度ワイドバンドギャップ半導体基板の反対側の表面に形成された第２導電型のワイドバンドギャップ半導体層と、前記第２導電型のワイドバンドギャップ半導体層の表面層に選択的に形成された第１導電型のソース領域と、第２導電型のコンタクト領域と、前記第２導電型のワイドバンドギャップ半導体層を貫通し、前記第２ベース領域よりも浅い位置まで形成されたトレンチと、少なくとも一部が前記トレンチ内部に形成されたゲート電極と、を有する半導体装置において、前記トレンチは、前記第２導電型のワイドバンドギャップ半導体層の位置における第１の側壁角度と、前記第２導電型のワイドバンドギャップ半導体層と前記第１ワイドバンドギャップ半導体層の境界よりも深い位置における第２の側壁角度とが異なり、前記第１の側壁角度は主面に対し８０°〜９０°であり、前記第１の側壁角度と前記第２の側壁角度の角度差は１°〜２５°であることを特徴とする。
また、この発明にかかる半導体装置は、第１導電型の高濃度ワイドバンドギャップ半導体基板表面に形成された低濃度の第１導電型の第１ワイドバンドギャップ半導体層と、前記第１ワイドバンドギャップ半導体層の表面に選択的に形成された第２導電型の第１ベース領域と、前記第１ワイドバンドギャップ半導体層の内部に選択的に形成された第２導電型の第２ベース領域と、前記第１ワイドバンドギャップ半導体層の前記高濃度ワイドバンドギャップ半導体基板の反対側の表面に形成された第２導電型のワイドバンドギャップ半導体層と、前記第２導電型のワイドバンドギャップ半導体層の表面層に選択的に形成された第１導電型のソース領域と、第２導電型コンタクト領域と、第２導電型のワイドバンドギャップ半導体層を貫通し、前記第２ベース領域よりも浅く形成されたトレンチと、前記トレンチの表面に沿って、前記トレンチの底部および側部に形成されたゲート絶縁膜と、前記ゲート絶縁膜により前記第１ワイドバンドギャップ半導体層および前記第２導電型のワイドバンドギャップ半導体層と絶縁されており、少なくとも一部が前記トレンチ内部に形成されたゲート電極と、前記ゲート電極上に形成された層間絶縁膜と、前記ソース領域と前記第２導電型コンタクト領域との表面に共通に接触するソース電極と、前記高濃度ワイドバンドギャップ半導体基板の裏面に設けられたドレイン電極を有する半導体装置において、前記トレンチは、前記ソース領域と、前記第２導電型コンタクト領域と、前記第２導電型のワイドバンドギャップ半導体層を貫通し、前記第２ベース領域よりも浅い位置まで形成され、主面に対する側壁の角度が、前記第２導電型のワイドバンドギャップ半導体層の位置における第１の側壁角度と、前記第２導電型のワイドバンドギャップ半導体層と前記第１ワイドバンドギャップ半導体層の境界よりも深い位置における第２の側壁角度とが異なり、前記第１の側壁角度は主面に対し８０°〜９０°であり、前記第１の側壁角度と前記第２の側壁角度の角度差は１°〜２５°であることを特徴とする。
また、前記第１ワイドバンドギャップ半導体層と前記第２導電型のワイドバンドギャップ半導体層との間に更に、前記第１ワイドバンドギャップ半導体層より高濃度の第１導電型領域を備え、前記第１ベース領域と前記第２ベース領域が前記第１導電型領域内にあることを特徴とする。
また、前記トレンチの前記第２の側壁角度は主面に対し６５°〜８９°であることを特徴とする。
また、前記第１の側壁角度と前記第２の側壁角度の角度差は１５°〜２５°であることを特徴とする。
また、前記第２導電型の第１ベース領域と前記第２導電型の第２ベース領域の深さ位置が同じ位置であることを特徴とする。
また、前記第２導電型の第１ベース領域と前記第２導電型の第２ベース領域の不純物濃度が同じであることを特徴とする。
また、前記ワイドバンドギャップ半導体が炭化珪素であることを特徴とする。
上記構成によれば、トレンチ側壁のチャネル部分の側壁角度は垂直に近づけ、チャネル下からトレンチ底付近の側壁角度を鈍化させるように形成させ、トレンチ底角の曲率を大きく形成する。チャネル移動度はトレンチ側壁の角度で決まるため、高チャネル移動度、およびトレンチ底の電界集中を緩和させ高耐圧を確保したワイドバンドギャップ半導体装置を提供できる。また、チャネル下からトレンチ底付近の側壁角度を鈍化させることで、トレンチのゲート絶縁膜に用いる堆積酸化膜の薄化を抑制できゲート絶縁膜の破壊を抑制できる。
本発明によれば、高チャネル移動度、およびトレンチ底の電界集中を緩和させ高耐圧を確保できる。また、トレンチのゲート絶縁膜の薄化を抑制でき、ゲート酸化膜の破壊を抑制できる。
図１は、実施の形態にかかる半導体装置の構成を示す断面図である。 図２は、実施の形態にかかる半導体装置の製造工程を示す断面図である。（その１） 図３は、実施の形態にかかる半導体装置の製造工程を示す断面図である。（その２） 図４は、実施の形態にかかる半導体装置の製造工程を示す断面図である。（その３） 図５は、実施の形態にかかる半導体装置の製造工程を示す断面図である。（その４） 図６は、実施の形態にかかる半導体装置の製造工程を示す断面図である。（その５） 図７は、実施の形態にかかる半導体装置の製造工程を示す断面図である。（その６）
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および−を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数をあらわしている。
（実施の形態）
本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態においては、ワイドバンドギャップ半導体として例えば、炭化珪素（ＳｉＣ）を用いて作製されたＭＯＳ型の炭化珪素半導体装置を例に説明する。
図１は、実施の形態にかかる炭化珪素半導体装置の構成を示す断面図である。図１に示すように、実施の形態にかかる炭化珪素半導体装置は、ｎ+型炭化珪素基板（ワイドバンドギャップ半導体基板）１の第１主面、例えば（０００１）面（Ｓｉ面）、にｎ型炭化珪素エピタキシャル層（第１ワイドバンドギャップ半導体層）２が堆積されている。
ｎ+型炭化珪素基板１は、例えば窒素（Ｎ）がドーピングされた炭化珪素単結晶基板である。ｎ型炭化珪素エピタキシャル層２は、ｎ+型炭化珪素基板１よりも低い不純物濃度で、例えば窒素がドーピングされている低濃度ｎ型ドリフト層である。ｎ型炭化珪素エピタキシャル層２の第１主面側は濃いｎ型領域５が形成されており、濃いｎ型領域５はｎ+型炭化珪素基板１よりも低くｎ型炭化珪素エピタキシャル層２よりも高い不純物濃度で、例えば窒素がドーピングされている。以下、ｎ+型炭化珪素基板１単体、またはｎ+型炭化珪素基板１とｎ型炭化珪素エピタキシャル層２、またはｎ+型炭化珪素基板１とｎ型炭化珪素エピタキシャル層２と後述するｐベース層６とを併せて炭化珪素半導体基体とする。
図１に示すように、ｎ+型炭化珪素基板１のｎ型炭化珪素エピタキシャル層２側に対して反対側の表面（炭化珪素半導体基体の裏面）には、裏面電極１３が設けられている。裏面電極１３は、ドレイン電極を構成する。１５はドレイン電極パッドである。
炭化珪素半導体基体の第１主面側には、トレンチ構造が形成されている。具体的には、ｐベース層６のｎ+型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面からトレンチがｐベース層６を貫通する。トレンチの表面に沿って、トレンチの底部および側部にはゲート絶縁膜９が形成されており、ゲート絶縁膜９によりｎ型炭化珪素エピタキシャル層２およびｐベース層６と絶縁されているゲート電極１０がトレンチ内部に形成されている。ゲート電極１０の一部はトレンチ外部に突出していても良い。
ｎ型炭化珪素エピタキシャル層２のｎ+型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面層には、第１ｐ+型ベース領域（第１ベース領域）３と第２ｐ+型ベース領域（第２ベース領域）４が選択的に設けられており、第２ｐ+ベース領域４はトレンチ下に形成されており、第２ｐ+ベース領域４の幅はトレンチの幅と同じかそれよりも広い。第１ｐ+ベース領域３と第２ｐ+ベース領域４は、例えばアルミニウムがドーピングされている。
第１ｐ+ベース領域３の一部をトレンチ側に引き伸ばすことで第２ｐ+ベース領域４に接続した構造としても良い。その理由はゲート下の第２ｐ+ベース領域４とｎ型炭化珪素エピタキシャル層２の接合部分でアバランシェ降伏が起こったときに発生するホールを効率よくソース電極に退避させることでゲート絶縁膜９への負担を軽減し信頼性をあげるためである。
ｎ型炭化珪素エピタキシャル層２の第１主面側にはｐベース層６が設けられており、ｐベース層６の第１主面側にｎ+ソース領域７およびｐ++コンタクト領域８が設けられている。また、ｎ+ソース領域７およびｐ++コンタクト領域８は互いに接する。また、ｎ型炭化珪素エピタキシャル層２の表面層の第１ｐ+ベース領域３と第２ｐ+ベース領域４に挟まれた領域と、ｐベース層６と第２ｐ+ベース領域４に挟まれた領域には濃いｎ型領域５が設けられており、この濃いｎ型領域５は第１ｐ+ベース領域３と第２ｐ+ベース領域４よりも深い位置まで形成されている。
図１では、２つのトレンチＭＯＳ構造のみを図示しているが、さらに多くのトレンチＭＯＳ構造が並列に配置されていてもよい。
層間絶縁膜１１は、炭化珪素半導体基体の第１主面側の全面に、トレンチに埋め込まれたゲート電極１０上を覆い、かつトレンチとトレンチの間に開口を有するように設けられている。ソース電極１２は、層間絶縁膜１１に開口されたコンタクトホールを介して、ｎ+ソース領域７およびｐ++コンタクト領域８に接する。ソース電極１２は、層間絶縁膜１１によって、ゲート電極１０と電気的に絶縁されている。ソース電極１２上には、ソース電極パッド１４が設けられている。
ここで、この際、ｐベース層６領域での主面に対するトレンチ側壁ＳＷ１の側壁角度ＡSW1は、主面に対して８０°〜９０°とする。９０°に近いほど理想な角度である。また、濃いｎ型領域５でのトレンチ側壁ＳＷ２の側壁角度ＡSW2は、主面に対して６５°〜８９°となるようにし、ＳＷ１とＳＷ２の側壁角度が異なるように形成する。
また、トレンチ側壁ＳＷ１，ＳＷ２の側壁角度は、ＡSW1＞ＡSW2となるようにトレンチを形成し、ＳＷ１とＳＷ２の側壁角度差（ＡSW1−ＡSW2）は１°≦ＡSW1−ＡSW2≦２５°とする。例えば、ＡSW1を８８°、ＡSW2を８５°に形成する。これにより、高チャネル移動度とトレンチ底の電界集中を緩和させ高耐圧を確保できる。更に好ましくは、ＳＷ１とＳＷ２の側壁角度差（ＡSW1−ＡSW2）は１５°≦ＡSW1−ＡSW2≦２５°とする。ＡSW1を９０°と形成した場合に、ＡSW2が７５°以下とでき、曲率緩和による電界緩和をより得やすくなる。
また、ゲート絶縁膜９に堆積酸化膜、例えばＬＰＣＶＤ等を用いる場合、トレンチ側壁ＳＷ１とＳＷ２の堆積酸化膜厚が均一に近くなるようにするために、ＳＷ２の側壁角度を８５°以下にするのが望ましい。これにより、ＳＷ２での堆積酸化膜の薄化を抑制し、ゲート酸化膜が薄い個所での破壊を抑制できる。例えばＡSW1を８８°、ＡSW2を８５°として形成した場合、ＳＷ１の堆積酸化膜厚が１００ｎｍ、ＳＷ２の堆積酸化膜厚が９９ｎｍとなり、膜厚差が１％以下に抑制できた。
図２〜図７は、それぞれ実施の形態にかかる半導体装置の製造工程を示す断面図である。以下、図１に示す炭化珪素半導体装置の各製造工程を順に説明する。はじめに、図２に示すように、ｎ型の炭化珪素でできたｎ+型炭化珪素基板１を用意する。そして、このｎ+型炭化珪素基板１の第１主面上に、ｎ型の不純物、例えば窒素原子をドーピングしながら炭化珪素でできた第１ｎ型炭化珪素エピタキシャル層２ａを、例えば１０μｍ程度の厚さまでエピタキシャル成長させる。この第１ｎ型炭化珪素エピタキシャル層２ａは、ｎ型炭化珪素エピタキシャル層２の一部の層（下層）に相当する。ここまでの状態が図２に示されている。
次いで、図３に示すように、第１ｎ型炭化珪素エピタキシャル層２ａの表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを、例えば酸化膜で形成する。そして、イオン注入法によってｐ型の不純物、例えばアルミニウム原子をイオン注入する。それによって、図３に示すように、第１ｎ型炭化珪素エピタキシャル層２ａの表面領域の一部に、例えば深さ０．５μｍ程度の深い位置に第１ｐ+ベース領域３ａと第２ｐ+ベース領域４が設けられる。
例えば、隣り合う深い位置の第１ｐ+ベース領域３ａと第２ｐ+ベース領域４との間の距離は１〜１．５μｍ程度である。このとき、第１ｐ+ベース領域３ａの幅を第２ｐ+ベース領域４の幅よりも狭く形成する。また、深い第１ｐ+ベース領域３ａと第２ｐ+ベース領域４を設けるためのイオン注入時のドーズ量を、例えば不純物濃度が１×１０18〜１×１０19／ｃｍ3程度となるように設定してもよい。
次いで、第１ｐ+ベース領域３ａと第２ｐ+ベース領域４を設けるためのイオン注入時に用いたマスクを除去する。そして、イオン注入法によってｎ型の不純物、例えば窒素原子をイオン注入する。それによって、図３に示すように、第１ｎ型炭化珪素エピタキシャル層２ａの表面領域の一部に、深い位置の第１ｐ+ベース領域３ａと第２ｐ+ベース領域４よりも深い位置まで第１ｎ型領域５ａが設けられる。深い位置の第１ｎ型領域５ａを設けるためのイオン注入時のドーズ量は、例えば不純物濃度が５×１０16〜５×１０17／ｃｍ3程度となるように設定してもよい。ここまでの状態が図３に示されている。この第１ｎ型領域５ａは、ｎ型領域５の一部の層（下層）に相当する。
次いで、図４に示すように、第１ｎ型炭化珪素エピタキシャル層２ａの表面上に、ｎ型の不純物、例えば窒素原子をドーピングしながら第２ｎ型炭化珪素エピタキシャル層２ｂを、例えば０．５μｍ程度の厚さまでエピタキシャル成長させる。この第２ｎ型炭化珪素エピタキシャル層２ｂと第１ｎ型炭化珪素エピタキシャル層２ａを合わせてｎ型炭化珪素エピタキシャル層２となる。第２ｎ型炭化珪素エピタキシャル層２ｂを設けるためのエピタキシャル成長の条件を、例えば第２ｎ型炭化珪素エピタキシャル層２ｂの不純物濃度が８×１０15／ｃｍ3程度となるように設定してもよい。
次いで、ｎ型炭化珪素エピタキシャル層２の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを、例えば酸化膜で形成する。そして、イオン注入法によってｐ型の不純物、例えばアルミニウム原子をイオン注入する。それによって、図４に示すように、ｎ型炭化珪素エピタキシャル層２の表面領域の一部に、例えば深さ０．５μｍ程度の浅い位置に第１ｐ+ベース領域３ｂを、第１ｐ+ベース領域３ａの上部に重なるように設ける。
これら浅い位置の第１ｐ+ベース領域３ｂと、深い位置の第１ｐ+ベース領域３ａとを合わせて第１ｐ+ベース領域３が形成される。浅い位置の第１ｐ+ベース領域３ｂを設けるためのイオン注入時のドーズ量は、例えば不純物濃度が１×１０18〜１×１０19／ｃｍ3程度となるように設定してもよい。
次いで、浅い位置の第１ｐ+ベース領域３ｂを設けるためのイオン注入時に用いたマスクを除去する。そして、イオン注入法によってｎ型の不純物、例えば窒素原子をイオン注入する。それによって、図４に示すように、第２ｎ型炭化珪素エピタキシャル層２ｂの表面領域の一部に、例えば深さ０．５μｍ程度の浅い位置に濃い第１ｎ型領域５ｂが設けられる。この第１ｎ型領域５ｂを設けるためのイオン注入時のドーズ量は、例えば不純物濃度が５×１０16〜５×１０17／ｃｍ3程度となるように設定してもよい。この浅く濃い第１ｎ型領域５ｂと、深く濃い第１ｎ型領域５ａを合わせて濃いｎ型領域５となる。ここまでの状態が図４に示されている。
そして、ｎ型炭化珪素エピタキシャル層２の表面上に、ｐ型の不純物、例えばアルミニウム原子をドーピングしながらｐベース層６を、例えば０．７〜１．３μｍ程度の厚さまでエピタキシャル成長させて形成する。ｐベース層６を設けるためのエピタキシャル成長の条件を、例えば不純物濃度が１×１０16〜５×１０18／ｃｍ3程度となるように設定してもよい。
次いで、露出したｐベース層６の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを例えば酸化膜で形成する。そして、イオン注入法によってｎ型の不純物、例えばリンをイオン注入する。それによって、図５に示すように、ｐベース層６の表面領域の一部にｎ+のソース領域７が設けられる。ソース領域７を設けるためのイオン注入時のドーズ量は、例えば第１ｐ+ベース領域３よりも不純物濃度が高くなるように設定してもよい。
次いで、ソース領域７を設けるためにイオン注入時に用いたマスクを除去する。そして、露出したｐベース層６の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを例えば酸化膜で形成し、ｐベース層６の表面上にｐ型の不純物、例えばアルミニウムをイオン注入する。それによって、図５に示すように、ｐベース層６の表面領域の一部にｐ++コンタクト領域８が設けられる。ｐ++コンタクト領域８を設けるためのイオン注入時のドーズ量は、例えば第２ｐ+ベース領域４よりも不純物濃度が高くなるように設定してもよい。続いて、ｐ++コンタクト領域８を設けるためのイオン注入時に用いたマスクを除去する。ここまでの状態が図５に示されている。
次いで、熱処理（アニール）を行って、例えば第１ｐ+ベース領域３、ソース領域７、ｐ++コンタクト領域８を活性化させる。熱処理の温度は、例えば１７００℃程度であってもよい。熱処理の時間は、例えば２分程度であってもよい。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。
次いで、図６に示すように、露出したｐベース層６の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを例えば酸化膜で形成する。そして、ドライエッチングによってｐベース層６を貫通してｎ型炭化珪素エピタキシャル層２に達するトレンチを形成する。トレンチの底部は第２ｐ+ベース領域４に達しても良く（図６の状態）、ｐベース層６と第２ｐ+ベース領域４に挟まれたｎ型炭化珪素エピタキシャル層２内に位置させても良い。ここで、トレンチのトレンチ側壁ＳＷ１，ＳＷ２は、それぞれ上述した側壁角度ＡSW1、ＡSW2を有して設ける。続いて、トレンチを設けるために用いたマスクを除去する。ここまでの状態が図６に示されている。
トレンチの形成は例えば、ドライエッチングにより、垂直に近い側壁角で所定の深さまでエッチングし、途中からデポジション性の高いＳｉＦ4等のガス量を増やすことにより底面側の側壁を傾斜させることができる。
次いで、図７に示すように、ｎ+ソース領域７、ｐ+コンタクト領域８、トレンチの表面に沿って、またトレンチの底部および側部にゲート絶縁膜９を形成する。このゲート絶縁膜９は、酸素雰囲気中において１０００℃程度の温度の熱処理によって熱酸化によって形成してもよい。また、この酸化膜はＨｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ（ＨＴＯ）等のような化学反応によって堆積する方法で形成してもよい。
次いで、ゲート絶縁膜９上に、例えばリン原子がドーピングされた多結晶シリコン層を設ける。この多結晶シリコン層はトレンチ内を埋めるように形成しても良い。この多結晶シリコン層をパターニングして、トレンチ内部に残すことによって、ゲート電極１０を設ける。ゲート電極１０の一部はトレンチ外部に突出していても良い。
次いで、ゲート絶縁膜９及びゲート電極１０を覆うように、例えばリンガラスを１μｍ程度の厚さで成膜し、層間絶縁膜１１を設ける。層間絶縁膜１１及びゲート絶縁膜９をパターニングして選択的に除去することによって、コンタクトホールを形成し、ｎ+ソース領域７及びｐ++コンタクト領域８を露出させる。その後、熱処理（リフロー）を行って層間絶縁膜１１を平坦化する。ここまでの状態が図７に示されている。
次いで、コンタクトホール内及び層間絶縁膜１１の上にソース電極１２となる導電性の膜を設ける。この導電性の膜を選択的に除去して、例えばコンタクトホール内にのみソース電極１２を残す。
次いで、ｎ+型炭化珪素基板１の第２主面上に、例えばニッケルの膜でできたドレイン電極１３を設ける。その後、例えば９７０℃程度の温度で熱処理を行って、ｎ+半導体基板１とドレイン電極１３とをオーミック接合する。
次いで、図１に示すように、例えばスパッタ法によって、ソース電極１２及び層間絶縁膜１１を覆うように、例えばアルミニウムの膜を、厚さが例えば５μｍ程度になるように、設ける。その後、Ａｌの膜を選択的に除去して、素子全体の活性部を覆うように残すことによって、ソース電極パッド１４を形成する。
次いで、ドレイン電極１３の表面に、例えばチタン、ニッケル及び金を順に積層することによって、ドレイン電極パッド１５を設ける。以上のようにして、図１に示す炭化珪素半導体装置が完成する。
以上説明した実施の形態によれば、トレンチ側壁のチャネル部分の側壁角度は垂直に近づけて形成し、チャネル下からトレンチ底付近の側壁角度を鈍化させるように形成している。これにより、トレンチ底角の曲率を大きくすることができるため、高チャネル移動度と、トレンチ底の電界集中を緩和させ、高耐圧を確保することができるワイドバンドギャップ半導体装置を提供することができる。また、チャネル下からトレンチ底付近の側壁角度を鈍化させる構造であるため、トレンチのゲート絶縁膜に用いる堆積酸化膜の薄化を抑制でき、トレンチのゲート絶縁膜に薄い個所が生じず、ゲート絶縁膜の破壊を抑制できるようになる。
なお、本実施の形態においては、浅い位置に設ける濃い第１ｎ型領域５ｂの形成をイオン注入で行う形態を示したが、第２ｎ型炭化珪素エピタキシャル層２ｂのエピタキシャル成長時に窒素の不純物濃度が５×１０16〜５×１０17／ｃｍ3程度となるように設定し、イオン注入を省略する製造方法としても良い。
以上において本発明では、炭化珪素でできた炭化珪素基板の主面を（０００１）面とし当該（０００１）面上にＭＯＳを構成した場合を例に説明したが、これに限らず、ワイドバンドギャップ半導体、基板主面の面方位などを種々変更可能である。
また、本発明の実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。
１ ｎ+型炭化珪素基板
２ ｎ型炭化珪素エピタキシャル層
２ａ 第１ｎ型炭化珪素エピタキシャル層
２ｂ 第２ｎ型炭化珪素エピタキシャル層
３ 第１ｐ+ベース領域
３ａ 深い位置の第１ｐ+ベース領域
３ｂ 浅い位置の第１ｐ+ベース領域
４ 第２ｐ+ベース領域
５ 濃いｎ型領域
５ａ 深い位置の第１ｎ型領域
５ｂ 浅い位置の第１ｎ型領域
６ ｐベース層
７ ｎ+ソース領域
８ ｐ++コンタクト領域
９ ゲート絶縁膜
１０ ゲート電極
１１ 層間絶縁膜
１２ ソース電極
１３ 裏面電極
１４ ソース電極パッド
１５ ドレイン電極パッド
ＳＷ１ ｐベース層６領域でのトレンチ側壁
ＳＷ２ 濃いｎ型領域５でのトレンチ側壁
ＡSW1，ＡSW2 側壁角度

Claims (8)

  1. 第１導電型の高濃度ワイドバンドギャップ半導体基板表面に形成された低濃度の第１導電型の第１ワイドバンドギャップ半導体層と、前記第１ワイドバンドギャップ半導体層の表面に選択的に形成された第２導電型の第１ベース領域と、前記第１ワイドバンドギャップ半導体層の内部に選択的に形成された第２導電型の第２ベース領域と、前記第１ワイドバンドギャップ半導体層の前記高濃度ワイドバンドギャップ半導体基板の反対側の表面に形成された第２導電型のワイドバンドギャップ半導体層と、前記第２導電型のワイドバンドギャップ半導体層の表面層に選択的に形成された第１導電型のソース領域と、第２導電型のコンタクト領域と、前記第２導電型のワイドバンドギャップ半導体層を貫通し、前記第２ベース領域よりも浅い位置まで形成されたトレンチと、少なくとも一部が前記トレンチ内部に形成されたゲート電極と、を有する半導体装置において、
    前記トレンチは、前記第２導電型のワイドバンドギャップ半導体層の位置における第１の側壁角度と、前記第２導電型のワイドバンドギャップ半導体層と前記第１ワイドバンドギャップ半導体層の境界よりも深い位置における第２の側壁角度とが異なり、前記第１の側壁角度は主面に対し８０°〜９０°であり、前記第１の側壁角度と前記第２の側壁角度の角度差は１°〜２５°であることを特徴とする半導体装置。
  2. 第１導電型の高濃度ワイドバンドギャップ半導体基板表面に形成された低濃度の第１導電型の第１ワイドバンドギャップ半導体層と、前記第１ワイドバンドギャップ半導体層の表面に選択的に形成された第２導電型の第１ベース領域と、前記第１ワイドバンドギャップ半導体層の内部に選択的に形成された第２導電型の第２ベース領域と、前記第１ワイドバンドギャップ半導体層の前記高濃度ワイドバンドギャップ半導体基板の反対側の表面に形成された第２導電型のワイドバンドギャップ半導体層と、前記第２導電型のワイドバンドギャップ半導体層の表面層に選択的に形成された第１導電型のソース領域と、第２導電型コンタクト領域と、第２導電型のワイドバンドギャップ半導体層を貫通し、前記第２ベース領域よりも浅く形成されたトレンチと、前記トレンチの表面に沿って、前記トレンチの底部および側部に形成されたゲート絶縁膜と、前記ゲート絶縁膜により前記第１ワイドバンドギャップ半導体層および前記第２導電型のワイドバンドギャップ半導体層と絶縁されており、少なくとも一部が前記トレンチ内部に形成されたゲート電極と、前記ゲート電極上に形成された層間絶縁膜と、前記ソース領域と前記第２導電型コンタクト領域との表面に共通に接触するソース電極と、前記高濃度ワイドバンドギャップ半導体基板の裏面に設けられたドレイン電極を有する半導体装置において、
    前記トレンチは、前記ソース領域と、前記第２導電型コンタクト領域と、前記第２導電型のワイドバンドギャップ半導体層を貫通し、前記第２ベース領域よりも浅い位置まで形成され、主面に対する側壁の角度が、前記第２導電型のワイドバンドギャップ半導体層の位置における第１の側壁角度と、前記第２導電型のワイドバンドギャップ半導体層と前記第１ワイドバンドギャップ半導体層の境界よりも深い位置における第２の側壁角度とが異なり、前記第１の側壁角度は主面に対し８０°〜９０°であり、前記第１の側壁角度と前記第２の側壁角度の角度差は１°〜２５°であることを特徴とする半導体装置。
  3. 前記第１ワイドバンドギャップ半導体層と前記第２導電型のワイドバンドギャップ半導体層との間に更に、前記第１ワイドバンドギャップ半導体層より高濃度の第１導電型領域を備え、前記第１ベース領域と前記第２ベース領域が前記第１導電型領域内にあることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記トレンチの前記第２の側壁角度は主面に対し６５°〜８９°であることを特徴とする請求項１または２に記載の半導体装置。
  5. 前記第１の側壁角度と前記第２の側壁角度の角度差は１５°〜２５°であることを特徴とする請求項１または２に記載の半導体装置。
  6. 前記第２導電型の第１ベース領域と前記第２導電型の第２ベース領域の深さ位置が同じ位置であることを特徴とする請求項１または２に記載の半導体装置。
  7. 前記第２導電型の第１ベース領域と前記第２導電型の第２ベース領域の不純物濃度が同じであることを特徴とする１または２に記載の半導体装置。
  8. 前記ワイドバンドギャップ半導体が炭化珪素であることを特徴とする請求項１または２に記載の半導体装置。
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