JP2022120620A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】飽和電流のバラツキを抑制できる半導体装置およびその製造方法を得ることを目的とする。【解決手段】本開示に係る半導体装置は、基板と、該基板の上面側に設けられた第１導電型のドリフト層と、該ドリフト層の該上面側に設けられた第２導電型のベース層と、該ベース層の上面側に設けられた該第１導電型の上部半導体層と、該基板の該上面に設けられ、該上部半導体層と電気的に接続される第１電極と、該基板の該裏面に設けられた第２電極と、該基板の該上面から該上部半導体層と該ベース層を貫通し該ドリフト層まで延びるトレンチと、該トレンチの内部に設けられたゲート電極と、を備え、該トレンチの内側面は、第１面と該第１面よりも下方に設けられた第２面を有し、該第２面は、該第１面に対して該トレンチの内側に向かって傾き、該第１面と該第２面の交点は、該ベース層よりも下方に設けられる。【選択図】図１４

Description

本開示は、半導体装置およびその製造方法に関する。
特許文献１には、トレンチ型の縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が開示されている。このＭＯＳＦＥＴでは、ゲートとなるトレンチの形状がγの字の如く、トレンチ内部に向かい凸の形状である。その結果、トレンチの表面積が減少し、ゲート－ソース間、ゲート－ドレイン間の容量を低減でき、スイッチングタイムを短くできる。
特開平１１－１１１９８３号公報
特許文献１の半導体装置では、トレンチ形状がγ字型であるため、チャネルを有する個所に傾きが生じる。従って、飽和電流のバラツキが大きくなるおそれがある。
本開示は、上述の課題を解決するためになされたもので、飽和電流のバラツキを抑制できる半導体装置およびその製造方法を得ることを目的とする。
本開示に係る半導体装置は、上面と、該上面と反対側の裏面を有する基板と、該基板の該上面側に設けられた第１導電型のドリフト層と、該ドリフト層の該上面側に設けられ、該第１導電型と異なる第２導電型のベース層と、該ベース層の該上面側に設けられた該第１導電型の上部半導体層と、該基板の該上面に設けられ、該上部半導体層と電気的に接続される第１電極と、該基板の該裏面に設けられた第２電極と、該基板の該上面から該上部半導体層と該ベース層を貫通し該ドリフト層まで延びるトレンチと、該トレンチの内部に設けられたゲート電極と、を備え、該トレンチの内側面は、第１面と該第１面よりも下方に設けられた第２面を有し、該第２面は、該第１面に対して該トレンチの内側に向かって傾き、該第１面と該第２面の交点は、該ベース層よりも下方に設けられる。
本開示に係る半導体装置の製造方法は、上面と、該上面と反対側の裏面を有する基板の該上面側に第１導電型のドリフト層を形成し、該ドリフト層の該上面側に該第１導電型と異なる第２導電型のベース層を形成し、該ベース層の該上面側に該第１導電型の上部半導体層を形成し、エッチングにより、該基板の該上面から該ベース層よりも下方となる深さまで延びる第１トレンチを形成し、該第１トレンチの形成時よりもエッチングガスの圧力を高めること、該第１トレンチの形成時よりもエッチングに用いられるイオンの加圧電圧を低下させること、または、該第１トレンチの形成時よりもエッチングに伴って発生する副生成物が堆積し易い条件とすることの少なくとも１つを実施して、該第１トレンチの底部からエッチングを行い、第２トレンチを形成し、該基板の該上面に該上部半導体層と電気的に接続される第１電極を形成し、該基板の該裏面に第２電極を形成し、該第１トレンチと該第２トレンチから形成されたトレンチの内部にゲート電極を形成する。
本開示に係る半導体装置およびその製造方法では、第１面と、第１面に対してトレンチの内側に向かって傾く第２面との交点は、ベース層よりも下方に設けられる。これにより、飽和電流のバラツキを抑制することができる。
実施の形態１に係る半導体装置の平面図である。 図１をＡ－Ａ直線で切断することで得られる断面図である。 図２の拡大図である。 実施の形態１に係るトレンチ周辺の拡大図である。 基板にドリフト層、ベース層およびエミッタ層を形成した状態を示す図である。 基板をエッチングした状態を示す図である。 第１トレンチの底部からエッチングを行い、第２トレンチを形成した状態を示す図である。 第１の比較例に係る半導体装置の断面図である。 第２の比較例に係る半導体装置の断面図である。 実施の形態１に係る半導体装置の断面図である。 コレクタ電流のゲート電圧への依存性を示す特性図である。 ベース層の深さＴＢに対する交点の深さＴＣの比と、コレクタ電流のバラツキの相関図である。 トレンチの深さに対するＴＣ／ＴＢの相関図である。 実施の形態１に係る半導体装置の構造を説明する図である。 実施の形態２に係る半導体装置の断面図である。 実施の形態３に係る半導体装置の断面図である。 実施の形態４に係る半導体装置の断面図である。 実施の形態５に係る半導体装置の断面図である。 実施の形態６に係る半導体装置の断面図である。 実施の形態７に係る半導体装置の断面図である。
各本実施の形態に係る半導体装置およびその製造方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
図１は、実施の形態１に係る半導体装置１００の平面図である。図２は、図１をＡ－Ａ直線で切断することで得られる断面図である。半導体装置１００は例えばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）である。半導体装置１００は例えば電力半導体装置として使用される。
半導体装置１００は、上面５０ａと、上面５０ａと反対側の裏面５０ｂを有する基板５０を備える。基板５０はｎ型であり、例えばＳｉから形成される。ｎ型は第１導電型に対応し、ｐ型は第２導電型に対応する。各層の導電型は逆であっても良い。
基板５０の上面５０ａ側には、ｎ型のドリフト層２０が設けられる。ドリフト層２０の上面５０ａ側には、ｐ型のベース層２４が設けられる。ベース層２４の上面５０ａ側には、ｎ型のエミッタ層２３が設けられる。エミッタ層２３は上部半導体層に対応する。ベース層２４の上面５０ａ側には、ｐ型のコンタクト層２５が設けられる。エミッタ層２３とコンタクト層２５は、それぞれベース層２４の上面５０ａ側の一部に形成されている。
基板５０の裏面５０ｂ側には、ｎ型のバッファ層２１が形成される。バッファ層２１の裏面５０ｂ側には、ｐ型のコレクタ層２２が形成されている。
基板５０には、トレンチ１２が形成される。トレンチ１２は、基板５０の上面５０ａからエミッタ層２３とベース層２４を貫通しドリフト層２０まで延びる。トレンチ１２の内側面は、ゲート絶縁膜１３で覆われる。トレンチ１２の内部には、ゲート絶縁膜１３を介してゲート電極１４が埋設されている。層間絶縁膜１５は、ゲート電極１４の上面を覆っている。ゲート電極１４は図１に示されるゲートパッド１９と電気的に接続される。
基板５０には、複数のセル領域４０が形成されている。各セル領域４０は、エミッタ層２３、ベース層２４、コンタクト層２５、ゲート電極１４および層間絶縁膜１５を有する。基板５０の上面５０ａには、エミッタ層２３と電気的に接続されるエミッタ電極１０が設けられる。エミッタ電極１０は第１電極に対応する。エミッタ電極１０は複数のセル領域４０上に形成されている。エミッタ電極１０は、エミッタ層２３、ベース層２４、コンタクト層２５に接続されている。ゲート電極１４は、層間絶縁膜１５によりエミッタ電極１０と絶縁されている。基板５０の裏面５０ｂには、コレクタ電極１１が形成されている。コレクタ電極１１は第２電極に対応する。
図３は、図２の拡大図である。図４は、実施の形態１に係るトレンチ１２周辺の拡大図である。トレンチ１２は下方ほど幅が狭まる。トレンチ１２の内側面は、第１面１６と第１面１６よりも下方に設けられた第２面１７を有する。第２面１７は、第１面１６に対してトレンチ１２の内側に向かって傾く。図４では一例として、第１面１６と第２面１７の交点１８は、ベース層２４の下端と同じ深さに配置される。つまり交点１８は、チャネルドープの下端と同じ深さに配置される。第１面１６と第２面１７の交点１８は、ベース層２４よりも下方に設けられても良い。また、トレンチ１２の底面は曲面から形成され、円弧状である。トレンチ１２の底面と第２面１７とを繋ぐ角部は丸まっている。
図４に示されるように、第２面１７と基板５０の上面５０ａのなす角θ２は、第１面１６と基板５０の上面５０ａのなす角θ１よりも小さい。つまりトレンチ１２は、交点１８より上方の部分に比べて、下方の部分の方において、単位深さ当たりの幅の減少量が大きい。
次に、半導体装置１００の製造方法を説明する。まず、基板５０の上面５０ａ側にドリフト層２０を形成し、ドリフト層２０の上面５０ａ側にベース層２４を形成し、ベース層２４の上面５０ａ側にエミッタ層２３を形成する。図５は、基板５０にドリフト層２０、ベース層２４およびエミッタ層２３を形成した状態を示す図である。ベース層２４、エミッタ層２３はイオン注入等の技術で形成することができる。ドリフト層２０、ベース層２４、エミッタ層２３を形成する順番は限定されない。
次に、エミッタ層２３の上面に、開口５５を有するマスク５６を形成する。次に、マスク５６を用いてドライエッチングを行い、第１トレンチ１２ａを形成する。図６は、基板５０をエッチングした状態を示す図である。第１トレンチ１２ａは、例えばベース層２４の下端まで続く。最終的なトレンチ１２の深さによって、第１トレンチ１２ａの深さは異なる。例えば、最終的なトレンチ１２の深さが５．０μｍの場合、第１トレンチ１２ａの深さはベース層２４の下端までの深さとなる。また、エッチングにより、基板５０の上面５０ａからベース層２４よりも下方となる深さまで延びるように、第１トレンチ１２ａを形成しても良い。
第１トレンチ１２ａの側面は、基板５０の上面５０ａに対して略垂直である。第１トレンチ１２ａの内側面と基板５０の上面５０ａがなす角θ１は、例えば８９°以上である。角θ１は、ドライエッチング中のエッチングガスの圧力またはエッチングに用いられるイオンの加圧電圧を調整することで制御することができる。また、角θ１は、エッチングに伴って発生する副生成物の堆積条件を調整することで制御することができる。例えば、ガス中のカーボン比率を高めると副生成物は堆積し易くなる。具体的には、エッチングガスの圧力が低いほど、またはイオンの加圧電圧が高いほど、角θ１を大きくすることができる。また、エッチングに伴って発生する副生成物の量が少ない条件であるほど角θ１を大きくすることができる。
次に、第１トレンチ１２ａの底部からドライエッチングを行い、第２トレンチ１２ｂを形成する。図７は、第１トレンチ１２ａの底部からエッチングを行い、第２トレンチ１２ｂを形成した状態を示す図である。第２トレンチ１２ｂの内側面は、第１トレンチ１２ａの内側面よりも、基板５０の上面５０ａに対して大きく傾斜している。第２トレンチ１２ｂの内側面と基板５０の上面５０ａとがなす角θ２は、例えば８８°以下である。
第２トレンチ１２ｂを形成するためのエッチング条件は、第１トレンチ１２ａを形成した際のエッチング条件と比較して、角θ２を小さく制御することが可能な条件で行われる。第２トレンチ１２ｂを形成するためのエッチングは、例えば第１トレンチ１２ａの形成時よりも、エッチングガスの圧力を高めて実施される。また、第２トレンチ１２ｂを形成するためのエッチングは、第１トレンチ１２ａの形成時よりもエッチングに用いられるイオンの加圧電圧を低下させて行われても良い。また、第２トレンチ１２ｂを形成するためのエッチングは、第１トレンチ１２ａの形成時よりもエッチングに伴って発生する副生成物が堆積し易い条件で行われても良い。第２トレンチ１２ｂを形成するためのエッチング条件は、これら３つの条件の少なくとも１つを実施して行われれば良い。
このように、本実施の形態の第１トレンチ１２ａと第２トレンチ１２ｂは、異なるエッチング条件によって形成される。トレンチ１２は、少なくとも基板５０にベース層２４が形成される工程以降に形成されれば良い。その後、トレンチ１２の内壁上にゲート絶縁膜１３として酸化膜を形成する。次に、トレンチ１２の内部において、ゲート絶縁膜１３上にゲート電極１４としてゲートポリシリコンを形成する。以上から、トレンチ１２の内部にゲート電極１４が形成される。また、基板５０の上面５０ａにエミッタ電極１０を形成し、基板５０の裏面５０ｂにコレクタ電極１１を形成する。
次に、本実施の形態の効果について比較例と比較しながら説明する。図８は、第１の比較例に係る半導体装置１０１の断面図である。図９は、第２の比較例に係る半導体装置１０２の断面図である。図１０は、実施の形態１に係る半導体装置１００の断面図である。第１の比較例に係る半導体装置１０１では、トレンチ１２１の内側面は、全体が一定の角度で傾斜している。また、第２の比較例に係る半導体装置１０２では、トレンチ１２２の内側面における交点１８が、本実施の形態よりも浅い位置に設けられる。トレンチ１２２における交点１８は、例えばエミッタ層２３の下端と同じ深さに設けられる。トレンチ１２１および本実施の形態のトレンチ１２の深さは例えば５．８μｍであり、トレンチ１２２の深さは３．８μｍである。
図１１は、コレクタ電流のゲート電圧への依存性を示す特性図である。図１１では、半導体装置１００、１０１、１０２について、Ｖｇ＝１５ＶまでのＩＣＥが比較されている。図８において、ゲート電圧ＶＧはゲート電極１４への順バイアスを表す。また、コレクタ電流ＩＣＥはコレクタ電極１１からエミッタ電極１０に通電する電流を表す。
第１の比較例に係る半導体装置１０１において、基板５０の上面５０ａとトレンチ１２１の内側面のなす角θ３が小さくなるほど、飽和電流が減少していく。角θ３が８６°～８９°の範囲において、飽和電流のバラツキはおよそ３０％である。これに対し、本実施の形態の半導体装置１００では、θ３＝９０°に示されるＵ字型トレンチおよび半導体装置１０１、１０２よりも大きなコレクタ電流が得られる。
一般に、θ３＝９０°で示されるＵ字型のトレンチでは、トレンチが深くなるに従って、帰還容量が増加する。さらに、トレンチが深くなるほど、Ｕ字型の形状を保つのが難しい場合がある。また、第１の比較例に係るトレンチ１２１に一定以上の傾きがある場合、チャネル長が長くなる傾向にある。また、トレンチ１２１の傾斜角度がばらつくおそれがある。図１１に示されるように、トレンチ１２１の傾斜角度がばらつくと、飽和電流が大きくばらつくおそれがある。
ＩＧＢＴでは、コレクタ電極１１およびゲート電極１４に順バイアスを印加されると、ゲート絶縁膜１３に接しているベース層２４に反転層が生じ、チャネルが形成される。これにより、コレクタ電極１１からエミッタ電極１０に向かって通電が始まり、ＩＧＢＴはオン状態となる。チャネルの長さが安定しないと、ゲート電極１４に高い順バイアスが印加された状態で、通電能力がばらつく。これにより、オン電圧の増加、スイッチング時のオン特性の増加、短絡耐量の低下等を招くおそれがある。特に、複数のチップを並列接続して使用する場合に、通電時の電流にバラツキが生じるおそれがある。これにより、ＳＯＡ（Ｓａｆｅｔｙ Ｏｐｅｒａｔｉｎｇ Ａｒｅａ）の耐量が低下する可能性がある。
これに対し、本実施の形態の半導体装置１００では、トレンチ１２のうちベース層２４に接する第１面１６は、基板５０の上面５０ａと略垂直である。このため、チャネル長を抑制できる。また、第１面１６の傾斜角度のバラツキを抑制できる。以上からチャネル長のバラツキを抑制できる。従って、ゲート電極１４への高い順バイアス時における通電能力のバラツキを抑制できる。つまり、飽和電流のバラツキを抑制できる。また、閾値電圧のバラツキを抑制できる。これにより、オン電圧を抑制し、短絡耐量の向上を図ることができる。また、複数の半導体装置１００を並列接続した場合にも、電流バラツキを抑制できる。このため、ＳＯＡにおいて電流の流れやすいチップに電流が集中することを抑制でき、耐量を増加させることができる。
トレンチ１２において、第１面１６と基板５０の上面５０ａとのなす角θ１は、８９°より大きく９０°以下であると良い。図１１に示されるように、この角度範囲であれば、角θ１に依存したコレクタ電流の変動が少なく、コレクタ電流のバラツキを抑制できる。また、第２面１７と基板５０の上面５０ａとのなす角θ２は、８６°より大きく８８°以下であると良い。これにより、特に深さが６μｍ等の深いトレンチ１２において、トレンチ１２底部の形状をラウンド形状に保つことができる。これにより、電圧印加時の電界集中を抑制でき、耐圧低下を抑制できる。
図１２は、ベース層２４の深さＴＢに対する交点１８の深さＴＣの比と、コレクタ電流のバラツキの相関図である。深さＴＢは、基板５０の上面５０ａからベース層２４のうちトレンチ１２に隣接する部分の下端までの深さを示す。つまり、深さＴＢは、トレンチ１２の側壁に面するエミッタ層２３の幅と、ベース層２４に形成されるチャネル長を足した値に該当する。深さＴＣは、基板５０の上面５０ａから交点１８までの深さを示す。
図１２では、トレンチ１２の深さが５．８μｍ、４．８μｍ、３．８μｍの場合について、ＴＣ／ＴＢと飽和電流のバラツキの関係が示されている。トレンチ１２が浅いほど飽和電流のバラツキは大きい。しかし、トレンチ１２の深さが３．８μｍの構造でも、ＴＣ／ＴＢを例えば１よりも大きくすることで、飽和電流のバラツキを抑制できる。つまり、第１面１６と第２面１７の交点１８を、ベース層２４よりも下方に配置することで、浅いトレンチ１２においても飽和電流のバラツキを抑制できる。
図１３は、トレンチ１２の深さに対するＴＣ／ＴＢの相関図である。図１３では、飽和電流のバラツキが２％となる場合の、トレンチ１２の底部までの深さＴＤとＴＣ／ＴＢの関係が示されている。図１３に示されるデータの近似曲線から、交点１８の深さＴＣと、ベース層２４の深さＴＢと、トレンチ１２の深さＴＤは、次の式（１）を満たすと良い。
Figure 2022120620000002
これにより、飽和電流のバラツキを２％以下に抑制できる。また、図１３から、トレンチ１２が深くなると、ＴＣ／ＴＢの比率は１に近づくことが確認できる。
図１４は、実施の形態１に係る半導体装置１００の構造を説明する図である。図１４に示されるように、本実施の形態では一例として、第１面１６と第２面１７の交点１８を、ベース層２４よりも下方に配置する。これにより、図１２に示されるように、浅いトレンチ１２においても飽和電流のバラツキを抑制できる。また、図１３に示されるように、トレンチ１２の深さによっては、交点１８をベース層２４の下端と同じ深さに配置しても、十分に飽和電流のバラツキを抑制できる。
また、半導体装置１００の帰還容量Ｃｒｅｓは、次の式（２）で表すことができる。
Figure 2022120620000003
ここで、ＷＴはトレンチ１２の幅、ＣＯＸはトレンチ１２の内部に設けられたゲート絶縁膜１３の静電容量、ＣＭは空乏層の静電容量である。ＷＴはトレンチ１２のうち基板５０の上面５０ａにおける最も幅が広い部分の幅である。本実施の形態では、Ｕ字型のトレンチと比較して式（２）の２（ＴＤ－ＴＢ）／ｔａｎθ２の項の分だけ帰還容量Ｃｒｅｓを抑制できる。従って、本実施の形態では、帰還容量Ｃｒｅｓの低減を図ることができる。このように、本実施の形態では帰還容量を抑制しつつ、飽和電流のバラツキを抑制できる。
本実施の形態では、半導体装置１００がＩＧＢＴである例について説明したが、半導体装置１００はＭＯＳＦＥＴであっても良い。
また、半導体装置１００はワイドバンドギャップ半導体によって形成されていても良い。ワイドバンドギャップ半導体は、例えば炭化珪素、窒化ガリウム系材料またはダイヤモンドである。ワイドバンドギャップ半導体によって形成された半導体装置１００において高電流を流す場合にも、本実施の形態によれば飽和電流のバラツキによる耐圧低下を抑制できる。従って、半導体装置１００の性能を有効に活用できる。
これらの変形は、以下の実施の形態に係る半導体装置およびその製造方法について適宜応用することができる。なお、以下の実施の形態に係る半導体装置およびその製造方法については実施の形態１との共通点が多いので、実施の形態１との相違点を中心に説明する。
実施の形態２．
図１５は、実施の形態２に係る半導体装置２００の断面図である。半導体装置２００は、ｎ型であり、ドリフト層２０よりも高濃度のキャリアストアド層２６を備える。キャリアストアド層２６は、ドリフト層２０の上面５０ａ側でベース層２４よりも深い位置まで設けられる。他の構成は、半導体装置１００の構成と同じである。
本実施の形態では、通電時にコレクタ層２２から供給されるホールがキャリアストアド層２６に蓄積される。これにより、伝導率を下げ、オン抵抗を低減することができる。
実施の形態３．
図１６は、実施の形態３に係る半導体装置３００の断面図である。半導体装置３００は、トレンチ１２の下に設けられたｐ型のボトム層２８を備える。他の構成は、半導体装置１００の構成と同じである。ボトム層２８により、スイッチング時にトレンチゲートの底部に電界が集中することを抑制できる。従って、ＳＯＡ耐量をさらに向上できる。
実施の形態４．
図１７は、実施の形態４に係る半導体装置４００の断面図である。半導体装置４００において、エミッタ電極１０はトレンチコンタクト２９を有する。トレンチコンタクト２９は、互いに隣接する一対のトレンチ１２の間で、基板５０の上面５０ａからエミッタ層２３を貫通し、ベース層２４の内部まで突出している。コンタクト層２５は、ベース層２４の内部において、トレンチコンタクト２９の底部に接するように設けられる。他の構成は、半導体装置１００の構成と同じである。
半導体装置４００では、ＩＧＢＴのスイッチング時にコレクタ電流がエミッタ層２３の直下を通らずに、例えば矢印８０に示されるようにトレンチコンタクト２９を通じて流れる。つまり、コレクタ電流はエミッタ層２３直下に到達する前に、トレンチコンタクト２９に流れる。これにより、ラッチアップ耐量の向上を図ることができる。
実施の形態５．
図１８は、実施の形態５に係る半導体装置５００の断面図である。半導体装置５００においてゲート電極は、第１ゲート電極１４ａと、ゲート絶縁膜１３を介して第１ゲート電極１４ａの下方に設けられた第２ゲート電極１４ｂを有する。第１ゲート電極１４ａは交点１８よりも上方に設けられ、第２ゲート電極１４ｂは交点１８よりも下方に設けられる。他の構成は、半導体装置１００の構成と同じである。２段ゲート構造を適用することでゲート絶縁膜１３の厚さが確保され、帰還容量を低減できる。
実施の形態６．
図１９は、実施の形態６に係る半導体装置６００の断面図である。半導体装置６００は、トレンチ１２を複数備える。複数のトレンチ１２は、ベース層２４とエミッタ層２３を介さずに隣接する一対のトレンチ１２を含む。当該一対のトレンチ１２の間には、ｐ型のキャリア蓄積層２７が設けられる。他の構成は、半導体装置１００の構成と同じである。
本実施の形態では、実施の形態１に対してセル領域４０が間引かれている。この構成によれば、通電時にコレクタ層２２から供給されるホールをキャリア蓄積層２７に蓄積することができる。これにより、伝導率を下げ、オン抵抗を低減できる。
図１９では、セル領域４０とキャリア蓄積層２７が交互に設けられる。これに限らず、半導体装置６００は、セル領域４０が間引かれキャリア蓄積層２７が設けられた領域を、少なくとも１か所有すれば良い。
実施の形態７．
図２０は、実施の形態７に係る半導体装置７００の断面図である。半導体装置７００はＲＣ（Ｒｅｖｅｒｓｅ－Ｃｏｎｄｕｃｔｉｎｇ）－ＩＧＢＴである。半導体装置７００では、ダイオードとＩＧＢＴが同一の基板５０に形成されている。ダイオード領域では、コレクタ層２２がｎ型のカソード層３２に置き換わっている。また、ダイオード領域には、エミッタ層２３およびコンタクト層２５が設けられない。半導体装置７００においても、実施の形態１と同様の効果を得ることができる。
なお、各実施の形態で説明した技術的特徴は適宜に組み合わせて用いても良い。
１０ エミッタ電極、１１ コレクタ電極、１２ トレンチ、１２ａ 第１トレンチ、１２ｂ 第２トレンチ、１３ ゲート絶縁膜、１４ ゲート電極、１４ａ 第１ゲート電極、１４ｂ 第２ゲート電極、１５ 層間絶縁膜、１６ 第１面、１７ 第２面、１８ 交点、１９ ゲートパッド、２０ ドリフト層、２１ バッファ層、２２ コレクタ層、２３ エミッタ層、２４ ベース層、２５ コンタクト層、２６ キャリアストアド層、２７ キャリア蓄積層、２８ ボトム層、２９ トレンチコンタクト、３２ カソード層、４０ セル領域、５０ 基板、５０ａ 上面、５０ｂ 裏面、５５ 開口、５６ マスク、１００、１０１、１０２ 半導体装置、１２１、１２２ トレンチ、２００、３００、４００、５００、６００、７００ 半導体装置

Claims (13)

  1. 上面と、前記上面と反対側の裏面を有する基板と、
    前記基板の前記上面側に設けられた第１導電型のドリフト層と、
    前記ドリフト層の前記上面側に設けられ、前記第１導電型と異なる第２導電型のベース層と、
    前記ベース層の前記上面側に設けられた前記第１導電型の上部半導体層と、
    前記基板の前記上面に設けられ、前記上部半導体層と電気的に接続される第１電極と、
    前記基板の前記裏面に設けられた第２電極と、
    前記基板の前記上面から前記上部半導体層と前記ベース層を貫通し前記ドリフト層まで延びるトレンチと、
    前記トレンチの内部に設けられたゲート電極と、
    を備え、
    前記トレンチの内側面は、第１面と前記第１面よりも下方に設けられた第２面を有し、
    前記第２面は、前記第１面に対して前記トレンチの内側に向かって傾き、
    前記第１面と前記第２面の交点は、前記ベース層よりも下方に設けられることを特徴とする半導体装置。
  2. 前記基板の前記上面から前記交点までの深さＴＣと、前記基板の前記上面から前記ベース層のうち前記トレンチに隣接する部分の下端までの深さＴＢと、前記トレンチの底部までの深さＴＤは、
    Figure 2022120620000004
     の関係を満たすことを特徴とする請求項１に記載の半導体装置。
  3. 前記第１面と前記基板の前記上面とのなす角は、８９度より大きく９０度以下であり、
    前記第２面と前記基板の前記上面とのなす角は、８６度より大きく８８度以下であることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記半導体装置の帰還容量Ｃｒｅｓと、前記トレンチの幅ＷＴと、前記トレンチの底部までの深さＴＤと、前記基板の前記上面から前記ベース層のうち前記トレンチに隣接する部分の下端までの深さＴＢと、前記第２面と前記基板の前記上面とのなす角θと、前記トレンチの内部に設けられたゲート絶縁膜の静電容量ＣＯＸと、空乏層の静電容量ＣＭは、
    Figure 2022120620000005
     の関係を満たすことを特徴とする請求項１から３の何れか１項に記載の半導体装置。
  5. 前記ドリフト層の前記上面側で前記ベース層よりも深い位置まで設けられ、前記第１導電型であり、前記ドリフト層よりも高濃度のキャリアストアド層を備えることを特徴とする請求項１から４の何れか１項に記載の半導体装置。
  6. 前記トレンチの下に設けられ、前記第２導電型のボトム層を備えることを特徴とする請求項１から５の何れか１項に記載の半導体装置。
  7. 前記第１電極は、互いに隣接する一対の前記トレンチの間で、前記基板の前記上面から前記上部半導体層を貫通し前記ベース層の内部まで突出したトレンチコンタクトを有することを特徴とする請求項１から６の何れか１項に記載の半導体装置。
  8. 前記ゲート電極は、第１ゲート電極と、ゲート絶縁膜を介して前記第１ゲート電極の下方に設けられた第２ゲート電極を有し、
    前記第１ゲート電極は前記交点よりも上方に設けられ、
    前記第２ゲート電極は前記交点よりも下方に設けられることを特徴とする請求項１から７の何れか１項に記載の半導体装置。
  9. 前記トレンチを複数備え、
    前記複数のトレンチは、前記ベース層と前記上部半導体層を介さずに隣接する一対のトレンチを含み、
    前記一対のトレンチの間には、前記第２導電型のキャリア蓄積層が設けられることを特徴とする請求項１から８の何れか１項に記載の半導体装置。
  10. 前記半導体装置はＲＣ－ＩＧＢＴであることを特徴とする請求項１から９の何れか１項に記載の半導体装置。
  11. 前記基板はワイドバンドギャップ半導体によって形成されていることを特徴とする請求項１から１０の何れか１項に記載の半導体装置。
  12. 前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料またはダイヤモンドであることを特徴とする請求項１１に記載の半導体装置。
  13. 上面と、前記上面と反対側の裏面を有する基板の前記上面側に第１導電型のドリフト層を形成し、
    前記ドリフト層の前記上面側に前記第１導電型と異なる第２導電型のベース層を形成し、
    前記ベース層の前記上面側に前記第１導電型の上部半導体層を形成し、
    エッチングにより、前記基板の前記上面から前記ベース層よりも下方となる深さまで延びる第１トレンチを形成し、
    前記第１トレンチの形成時よりもエッチングガスの圧力を高めること、前記第１トレンチの形成時よりもエッチングに用いられるイオンの加圧電圧を低下させること、または、前記第１トレンチの形成時よりもエッチングに伴って発生する副生成物が堆積し易い条件とすることの少なくとも１つを実施して、前記第１トレンチの底部からエッチングを行い、第２トレンチを形成し、
    前記基板の前記上面に前記上部半導体層と電気的に接続される第１電極を形成し、
    前記基板の前記裏面に第２電極を形成し、
    前記第１トレンチと前記第２トレンチから形成されたトレンチの内部にゲート電極を形成することを特徴とする半導体装置の製造方法。
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