WO2012105170A1 - 半導体装置およびその製造方法 - Google Patents

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千秋 工藤
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パナソニック株式会社
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    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Definitions

  • the present invention relates to a semiconductor device having a trench structure and a manufacturing method thereof.
  • Wide band gap semiconductors are applied to various semiconductor devices such as power elements (also referred to as power devices), environment-resistant elements, high-temperature operating elements, and high-frequency elements. Especially, application to power devices, such as a switching element and a rectifier, attracts attention.
  • silicon carbide silicon carbide: SiC
  • SiC silicon carbide
  • SiO 2 silicon oxide
  • MOSFET Metal Insulator Semiconductor Effect Transistor
  • MESFT Metal Semiconductor Field Transistor Transistor
  • the voltage applied between the gate electrode and the source electrode can be switched between an on state in which a drain current of several A (ampere) or more flows and an off state in which the drain current is zero. Further, a high breakdown voltage of several hundred volts or more can be realized in the off state.
  • SiC power device Since SiC has a higher dielectric breakdown electric field and thermal conductivity than Si, a power device using SiC (SiC power device) can easily achieve higher breakdown voltage and lower loss than Si power devices. For this reason, when realizing the same performance as the Si power device, the area and thickness can be greatly reduced as compared with the Si power device.
  • a vertical power MISFET having a trench gate structure has been proposed instead of the conventional planar gate structure.
  • a channel region is formed on the surface of the silicon carbide layer, whereas in the trench gate structure, a channel region is formed on the side surface of the trench formed in the silicon carbide layer.
  • a vertical MISFET generally includes a plurality of unit cells arranged two-dimensionally. Each unit cell is provided with a trench gate having a side surface perpendicular to the main surface of the substrate.
  • FIG. 6 is a cross-sectional view showing a conventional vertical MISFET unit cell 300U having a trench gate structure.
  • Unit cell 300U has substrate 1 made of silicon carbide and silicon carbide layer 2 formed on the main surface of substrate 1.
  • Silicon carbide layer 2 has an n-type drift region 2d formed on the main surface of substrate 1 and a p-type body region 3 formed on drift region 2d.
  • An n-type source region 4 is disposed in a part of the surface region of the body region 3.
  • Silicon carbide layer 2 has a trench 12 that penetrates body region 3 and reaches drift region 2d. In this example, the trench 12 has a side wall perpendicular to the main surface of the substrate 1.
  • gate electrode 8 and gate insulating film 16 for insulating gate electrode 8 and silicon carbide layer 2 are arranged.
  • a source electrode 10 is provided on the silicon carbide layer 2 so as to be in contact with the source region 4.
  • a drain electrode 9 is provided on the back surface of the substrate 1.
  • the semiconductor device including the unit cell 300U is manufactured as follows, for example.
  • a silicon carbide layer 2 having a crystal structure similar to that of the substrate 1 is formed on the main surface of the low resistance n-type substrate 1.
  • n-type drift region 2d and p-type body region 3 are formed in this order on the main surface of substrate 1 by epitaxial growth, and silicon carbide layer 2 is obtained.
  • a mask layer (not shown) made of a silicon oxide film is disposed on a predetermined region of silicon carbide layer 2, and n-type impurity ions (for example, N (nitrogen) ions) are applied to body region 3 using this as a mask.
  • n-type impurity ions for example, N (nitrogen) ions
  • an Al film (not shown) is formed on a part of the source region 4 via an oxide film, and a vertical trench 12 reaching the drift region 2d is formed using the Al film as a mask.
  • the gate insulating film 16 is an oxide film formed by thermal oxidation of the silicon carbide layer 2, for example.
  • the gate electrode 8 is formed by depositing polysilicon on the gate insulating film 16 by, for example, LP-CVD (Low Pressure Chemical Vapor Deposition), and then patterning.
  • a source electrode (source / body electrode) 10 is formed on silicon carbide layer 2 so as to straddle both body region 3 and source region 4, and drain electrode 9 is formed on the back surface of substrate 1. In this way, a MISFET having a trench gate structure is completed.
  • the MISFET having the trench gate structure when the source electrode 10 is connected to the ground potential and the gate electrode 8 is connected to the ground potential or when a negative bias is applied to the gate electrode 8, Between the drift region 2d, holes are induced in a region in the vicinity of the interface between the body region 3 and the gate insulating film 16, and an electron path as a conduction carrier is blocked, so that no current flows ( Off). At this time, if a high voltage is applied between the drain electrode 9 and the source electrode 10 so that the drain electrode 9 side is positive, the PN junction between the body region 3 and the drift region 2d becomes a reverse bias state. A depletion layer spreads in the drift region 2d, and a high voltage is maintained.
  • JFET junction field effect transistor
  • JFET resistance a resistance component
  • the JFET resistance is a resistance when a current flows through a drift region 2d sandwiched between adjacent body regions 3, and increases as the interval between unit cells (the interval between adjacent body regions 3) decreases. Therefore, if the cell pitch is reduced for miniaturization, the on-resistance increases as the JFET resistance increases.
  • the MISFET having the trench gate structure has a problem that the electric field strength applied to the gate insulating film at the bottom of the trench becomes very large.
  • FIG. 7A is an enlarged cross-sectional view showing a structure within a broken line A of the conventional MISFET shown in FIG.
  • FIGS. 7B and 7C are diagrams showing electric field strength distributions in the off state (when a drain voltage is applied) in the PN junction 30 and the MIS structure 40 indicated by broken lines in FIG. 7A, respectively. It is.
  • the PN junction 30 is formed by the body region 3 and the drift region 2d.
  • the MIS structure portion 40 is formed by the gate electrode 8, the gate insulating film 16, and the drift region 2d.
  • the MISFET When a MISFET is used as a power device, the MISFET is ideally designed so that breakdown occurs when the peak electric field strength applied to the PN junction 30 exceeds the breakdown electric field strength of SiC (about 10 MV / cm). The However, before the electric field strength applied to the PN junction 30 reaches the dielectric breakdown electric field strength, the electric field strength applied to the gate insulating film (for example, SiO 2 film) 16 at the bottom of the trench 12 may reach the dielectric breakdown electric field strength first. There is. For this reason, breakdown may occur at a voltage lower than the theoretical breakdown voltage.
  • the difference between the relative dielectric constant of SiC (9.7 for 4H-SiC) and the relative dielectric constant of the SiO 2 film (3.8) is the difference between the relative dielectric constant of Si (11.9) and the SiO 2 film.
  • the SiC power device has a larger electric field strength on the gate insulating film 16 of the MIS structure section 40 than the Si power device because it is smaller than the difference from the relative dielectric constant (3.8).
  • the electric field concentrates on portions of the gate insulating film 16 located at the bottom and corner portions of the trench, and a higher electric field is applied than the other portions.
  • the dielectric breakdown electric field strength of Si is 0.2 MV / cm, which is two orders of magnitude lower than 10 MV / cm of the SiO 2 film, so in most cases before dielectric breakdown occurs in the gate insulating film. Breakdown occurs at the PN junction.
  • the breakdown electric field strength of SiC (4H—SiC) is as large as 2 MV / cm, and the difference from the breakdown electric field strength of the SiO 2 film is small (about 0.5 to 1 digit). Therefore, before breakdown occurs at the PN junction 30, breakdown may occur due to dielectric breakdown of the gate insulating film 16 in the MIS structure portion 40, and dielectric breakdown of the gate insulating film 16 at the MIS structure portion 40 may occur. The problem becomes more prominent. Thus, the breakdown voltage of the MISFET may be limited by the dielectric breakdown of the gate insulating film 16.
  • Patent Documents 1 and 2 propose a method of increasing the dielectric breakdown electric field by increasing the thickness of the gate insulating film at the bottom of the trench.
  • Patent Document 1 by using the (0001) carbon surface having a high oxidation rate as the bottom of the trench, the thickness of the portion of the gate insulating film (thermal oxide film) located at the bottom of the trench is set on the side of the trench. It has been proposed to make the thickness larger than the thickness of the portion located.
  • a gate insulating film, a polysilicon film, and a silicon nitride film are sequentially formed inside the trench.
  • the silicon nitride film is etched to expose the polysilicon film at the bottom of the trench.
  • the exposed polysilicon film is oxidized to form a silicon oxide film.
  • the silicon nitride film and the polysilicon film remaining on the trench sidewall are removed.
  • the gate insulating film on the bottom surface of the trench can be made thicker by the silicon oxide film.
  • the thickness of the gate insulating film on the side surface of the trench (channel portion) is set to a predetermined thickness. It is difficult to sufficiently increase the thickness of the gate insulating film at the bottom of the trench while maintaining the thickness. Also, according to these conventional methods, it is difficult to independently control the thickness of the gate insulating film on the side surface of the trench and the bottom surface of the trench to an arbitrary thickness.
  • the present invention has been made in view of the above circumstances, and an object of the present invention is to suppress the electric field strength in the vicinity of the bottom of the trench without deteriorating element characteristics in a semiconductor device having a trench structure, and to insulate the bottom of the trench.
  • the purpose is to suppress the dielectric breakdown of the film.
  • a semiconductor device disclosed in this specification includes a substrate, a semiconductor layer disposed on a main surface of the substrate, a trench disposed in the semiconductor layer and having a bottom surface and a side surface in the semiconductor layer, and the trench An insulating film disposed on a bottom surface and a side surface of the semiconductor device, and a conductive layer disposed in the trench and insulated from the semiconductor layer by the insulating film, wherein the insulating film includes a bottom surface of the trench and the conductive layer.
  • the second insulating layer is disposed only on a position shallower than the third insulating layer, and the third insulating layer is made of silicon.
  • the method for manufacturing a semiconductor device disclosed in this specification includes a step of preparing a substrate having a semiconductor layer formed on a main surface, and a step of forming a trench having a bottom surface and a side surface in the semiconductor layer in the semiconductor layer.
  • Insulation layer Comprising a step of forming a conductive layer in contact.
  • the third insulating layer made of silicon is selectively disposed at the bottom of the trench disposed in the semiconductor layer, so that in the trench, between the conductive layer serving as the gate electrode and the semiconductor layer. It is possible to form a thicker insulating film on the bottom surface of the trench than on the side surface of the trench. Further, the thickness of the insulating film on the side surface of the trench and the bottom of the trench can be arbitrarily controlled independently of each other. Therefore, the electric field strength applied to the insulating film at the bottom of the trench can be reduced while maintaining the element characteristics, and the dielectric breakdown can be suppressed.
  • the semiconductor device can be manufactured without complicating the manufacturing process.
  • FIGS. 4A to 4D are schematic process cross-sectional views for explaining a method for manufacturing a semiconductor device according to the first embodiment of the present invention.
  • FIGS. 4A to 4D are schematic process cross-sectional views for explaining a method for manufacturing a semiconductor device according to the first embodiment of the present invention.
  • These are typical process sectional drawings for demonstrating the other manufacturing method of the semiconductor device of embodiment of this invention. It is typical sectional drawing of the other semiconductor device of embodiment by this invention. It is typical sectional drawing of one unit cell in the conventional MISFET which has a trench gate structure.
  • FIG. 6 is sectional drawing which shows the enlarged structure of the broken line A in the conventional MISFET shown in FIG. 6,
  • (b) and (c) are the OFF states (drain) in the PN junction part 30 and the MIS structure part 40, respectively.
  • It is a figure which illustrates electric field strength distribution at the time of voltage application.
  • (A) is a figure which shows the simulation result about the relationship between the thickness of the insulating film in the bottom face of a trench, and the electric field strength concerning an insulating film in the bottom face of a trench
  • (b) is the thickness of the insulating film in a trench bottom part.
  • FIG. 10 is a schematic cross-sectional view illustrating still another semiconductor device according to an embodiment of the invention.
  • FIG. 8 is a diagram showing a simulation result by the present inventor, and FIG. 8A shows a relationship between the thickness of the gate insulating film (thermal oxide film) at the bottom of the trench and the electric field strength applied to the bottom of the trench. .
  • the strength of the electric field applied to the bottom of the trench changes depending on the thickness of the gate insulating film at the bottom of the trench when 1200 V is applied to the drain voltage.
  • the thickness of the gate insulating film in the channel portion on the side surface of the trench is set to 50 nm, 70 nm, and 90 nm, and the junction breakdown voltage between the drift region and the body region is set to 1200 V or more.
  • the breakdown electric field strength of the thermal oxide film is 10 MV / cm or more.
  • the allowable electric field strength is set to be higher than the actual breakdown electric field in order to ensure reliability during long-term use. Is set to a sufficiently small value, for example, 3 to 4 MV / cm. That is, it is preferable to suppress the electric field strength applied to the vicinity of the bottom of the trench to at least 4 MV / cm or less.
  • the thickness of the gate insulating film on the side surface of the trench is 50 nm
  • the thickness of the gate insulating film on the bottom of the trench is set to 150 nm or more
  • the electric field strength applied to the bottom of the trench is increased. It can be suppressed to 4 MV / cm or less.
  • the thickness of the gate insulating film on the side surface of the trench is 70 nm
  • the thickness of the gate insulating film at the bottom of the trench is 210 nm or more
  • the thickness of the gate insulating film on the side surface of the trench is 90 nm, the thickness of the gate insulating film at the bottom of the trench.
  • the electric field strength applied to the bottom of the trench can be suppressed to 4 MV / cm or less.
  • the thickness of the gate insulating film that can suppress the electric field strength applied to the bottom of the trench to, for example, 4 MV / cm or less differs depending on the thickness of the gate insulating film on the side surface of the trench.
  • the present inventor has normalized the thickness of the gate insulating film at the bottom of the trench with the thickness of the gate insulating film on the side of the trench, and examined the relationship between the normalized value and the electric field strength applied to the bottom of the trench.
  • FIG. 8B is a diagram showing a simulation result by the present inventor.
  • the horizontal axis represents the normalized value, that is, the ratio of the thickness of the gate insulating film (thermal oxide film) at the bottom of the trench to the thickness of the gate insulating film at the side of the trench (the thickness of the thermal oxide film at the bottom of the trench / the side of the trench).
  • the thickness of the thermal oxide film) R represents the electric field strength applied to the bottom of the trench.
  • it is calculated how the strength of the electric field applied to the bottom of the trench varies depending on the thickness ratio R of the gate insulating film when 1200 V is applied to the drain voltage.
  • the thickness of the gate insulating film in the channel portion on the side surface of the trench is 50 nm, 70 nm, and 90 nm. Further, the junction breakdown voltage between the drift region and the body region is set to 1200 V or more.
  • black circles indicate simulation results when the thickness of the gate insulating film in the channel portion on the side surface of the trench is 50 nm, and triangles indicate thickness of the gate insulating film in the channel portion on the side surface of the trench. Simulation results when the thickness is 70 nm, and white circles show simulation results when the thickness of the gate insulating film in the channel portion on the side surface of the trench is 90 nm.
  • the electric field strength exceeds 9 MV / cm when the thickness of the gate insulating film at the bottom of the trench is approximately the same as the thickness of the gate insulating film on the side surface of the trench. It can be seen that an electric field of 5 to 6 MV / cm is applied to the bottom of the trench even when the thickness of the gate insulating film at the bottom of the trench is set to twice the thickness on the side of the trench.
  • the thickness of the gate insulating film at the bottom of the trench may be set to 3 times or more the thickness at the side of the trench (channel portion).
  • the thickness of the gate insulating film on the bottom surface of the trench is selectively increased by utilizing the plane orientation dependence of the oxidation rate of silicon carbide.
  • the thickness of the gate insulating film at the bottom and side surfaces of the trench cannot be controlled independently. For this reason, it is difficult to relax the electric field applied to the bottom of the trench to a predetermined value or less while ensuring the transistor characteristics, and there is a possibility that the dielectric breakdown of the gate insulating film cannot be reliably suppressed.
  • the silicon carbide MISFET is described as an example.
  • a semiconductor device using a semiconductor other than silicon carbide a wide band gap semiconductor such as GaN, AlN, diamond, or a Si semiconductor
  • a semiconductor other than silicon carbide a wide band gap semiconductor such as GaN, AlN, diamond, or a Si semiconductor
  • the present inventor selectively arranges an insulating layer made of silicon at the bottom of the trench without greatly complicating the manufacturing process.
  • the inventors have found that the electric field strength applied to the bottom of the trench can be suppressed, and have reached the present invention.
  • the semiconductor device of this embodiment is a silicon carbide MISFET having a trench gate structure.
  • the present embodiment is not limited to silicon carbide MISFETs, and can be applied to other silicon carbide semiconductor devices such as silicon carbide MESFETs and semiconductor devices using semiconductors other than silicon carbide (for example, silicon).
  • FIG. 1A is a cross-sectional view of the unit cell 100U in the semiconductor device 100.
  • FIG. 1B is a plan view showing an example of the arrangement of unit cells 100U on the surface of the silicon carbide layer of semiconductor device 100.
  • FIG. FIG. 1A is a cross-sectional view taken along the line I-I ′ of FIG.
  • the unit cell 100U of the semiconductor device 100 has a substrate 1 containing silicon carbide and a silicon carbide layer 2 made of silicon carbide and disposed on the surface (main surface) of the substrate 1.
  • Silicon carbide layer 2 includes a first conductivity type (here, n-type) drift region 2d formed on the main surface of substrate 1, and a second conductivity type (here, p-type) formed on drift region 2d.
  • Body region 3 A source region 4 of the first conductivity type (n-type) is disposed in a part of the surface region of the body region 3. In the illustrated example, the source region 4 is surrounded by the body region 3 on the upper surface of the silicon carbide layer 2.
  • trench 12 having a bottom surface and a side surface is arranged in silicon carbide layer 2.
  • the trench 12 penetrates the source region 4 and the body region 3 and reaches the drift region 2d.
  • An insulating film 11 is disposed on the bottom and side surfaces of the trench 12.
  • a conductive layer functioning as the gate electrode 8 is disposed in the trench 12.
  • Gate electrode (conductive layer) 8 and silicon carbide layer 2 are insulated by insulating film 11.
  • the insulating film 11 includes the first insulating layer 7 and the third insulating layer 5 made of silicon disposed between the bottom surface of the trench 12 and the gate electrode 8, the side surface of the trench 12, and the gate electrode 8. And the second insulating layer 6 disposed between the two.
  • the first insulating layer 7 is disposed on the third insulating layer 5, that is, between the third insulating layer 5 and the gate electrode 8.
  • the second insulating layer 6 is disposed at a position shallower than the third insulating layer 5 on the side surface of the trench 12. In other words, the second insulating layer 6 is not disposed between the third insulating layer 5 and the bottom and side surfaces of the trench 12.
  • the third insulating layer made of silicon a silicon layer not doped with impurities, a silicon layer containing impurities at an extremely low concentration (1 ⁇ 10 16 cm ⁇ 3 or less), or the like is used. be able to.
  • a silicon layer not doped with impurities or a silicon layer containing impurities at a concentration of 1 ⁇ 10 16 cm ⁇ 3 or less is referred to as an “undoped silicon layer”.
  • an undoped polysilicon layer containing n-type impurities (here, phosphorus) at a concentration of 1 ⁇ 10 16 cm ⁇ 3 or less is used as the third insulating layer 5.
  • the first insulating layer 7 and the second insulating layer 6 may be a thermal oxide film, a nitride film, an oxide film, or a laminated film including at least one of them.
  • first insulating layer 7 is a thermal oxide film formed by heat treatment on third insulating layer 5
  • second insulating layer 6 is a thermal oxide film formed by heat treatment on silicon carbide layer 2.
  • the gate electrode 8 is a doped polysilicon layer containing phosphorus at a concentration of, for example, 1 ⁇ 10 20 cm ⁇ 3 or more.
  • the thickness t1 of the insulating film 11 on the bottom surface of the trench 12 is preferably larger than the thickness t2 of the insulating film on the side surface of the trench 12. More preferably, the thickness t1 is not less than three times the thickness t2.
  • the thickness t 1 of the insulating film 11 on the bottom surface of the trench 12 is the total thickness of the third insulating layer 5 and the first insulating layer 7.
  • the thickness t2 of the insulating film 11 on the body region 3 (channel portion) exposed on the side surface of the trench 12 is the thickness of the second insulating layer 6.
  • the semiconductor device 100 also includes a source electrode 10 provided on the silicon carbide layer 2 and a drain electrode 9 formed on the back surface of the substrate 1.
  • Source electrode 10 is electrically connected to source region 4 and body region 3.
  • An interlayer insulating film (not shown) is formed on the source electrode 10 and the gate electrode 8.
  • a source wiring (not shown) is provided on the interlayer insulating film. The source wiring is electrically connected to the source electrode 10 in a contact hole formed in the interlayer insulating film.
  • the insulating film 11 including the third insulating layer 5, the first insulating layer 7, and the second insulating layer 6 is disposed between the side and bottom surfaces of the trench 12 and the gate electrode 8.
  • the insulating film 11 can be made thicker on the bottom surface of the trench 12 than on the side surface of the trench 12. Is possible.
  • the thickness t1 of the insulating film 11 on the bottom surface of the trench 12 can be made three times or more the thickness t2 of the insulating film 11 in the surface region (channel portion) of the body region 3 exposed on the side surface of the trench 12. For this reason, the electric field strength generated in the insulating film 11 at the bottom of the trench 12 can be reduced without deteriorating the transistor characteristics, and the dielectric breakdown can be suppressed.
  • the second insulating layer 6 is in contact with the gate electrode 8 on the side surface of the trench 12.
  • the third insulating layer 5 and the first insulating layer 7 are selectively disposed only at the bottom of the trench 12.
  • the upper surface of the first insulating layer 7 is preferably in contact with the lower surface of the gate electrode 8.
  • the interface between the gate electrode 8 and the first insulating layer 7 is preferably deeper than the interface between the drift region 2 d and the body region 3. .
  • it is preferable that neither the first insulating layer 7 nor the third insulating layer 5 is disposed on a portion (channel portion) exposed on the side surface of the trench 12 in the surface of the body region 3.
  • the second insulating layer 6 can be interposed as a gate insulating film between the channel portion and the gate electrode 8. Therefore, by controlling the thickness of the second insulating layer 6, a gate insulating film having a desired thickness can be obtained, and characteristics such as a threshold voltage can be ensured.
  • the thickness t 1 of the insulating film 11 on the bottom surface of the trench 12 can be controlled independently of the thickness of the second insulating layer 6 by controlling the thickness of the third insulating layer 5.
  • the thickness t2 of the insulating film 11 on the side surface (particularly the channel portion) of the trench 12 and the thickness t1 of the insulating film 11 on the bottom surface of the trench 12 can be set independently and arbitrarily.
  • First insulating layer 7 is preferably a thermal oxide film formed by oxidizing the surface portion of third insulating layer 5, and second insulating layer 6 oxidizes the surface portion of silicon carbide layer 2. It is preferable that the thermal oxide film is formed by. These thermal oxide films can be formed by the same heat treatment process. In that case, since the oxidation rate of the third insulating layer 5 is larger than the oxidation rate of the silicon carbide layer 2, the thickness of the first insulating layer 7 is larger than the thickness of the second insulating layer 6.
  • the silicon carbide device of the present embodiment is a silicon carbide semiconductor device using the silicon carbide layer 2, but may be a silicon semiconductor device using a silicon layer (silicon substrate). A silicon carbide semiconductor device is preferable. The reason will be described below.
  • Polysilicon and silicon are both oxidized at about 800 ° C. to 1000 ° C. For this reason, when a silicon substrate is used, the silicon surface exposed on the sidewalls of the trench 12 and the like is also oxidized when the third insulating layer 5 is oxidized. Since there is a difference of about twice in the oxidation rate between crystalline silicon and polysilicon, the oxide film (polysilicon oxide film) of the third insulating layer 5 can be made thicker than the oxide film formed on the trench sidewall. However, the thickness of the polysilicon oxide film is about twice the thickness of the silicon oxide film, and cannot be larger than that.
  • the thickness of the polysilicon oxide film is silicon carbide formed on the side wall of trench 12 at a general oxidation temperature of silicon carbide of 1500 ° C. or higher. More than 5 times and less than 10 times the thickness of the oxide film. Therefore, a polysilicon oxide film having a sufficient thickness can be obtained at the bottom of the trench 12 without increasing the number of manufacturing steps.
  • the thickness t1 of the insulating film 11 at the bottom of the trench 12 can be increased. There is no need to oxidize and form a thick thermal oxide film. Therefore, stress due to oxidation of the surface portion of silicon carbide layer 2 is unlikely to occur in silicon carbide layer 2, so that introduction of defects into silicon carbide layer 2 due to formation of the thermal oxide film can be suppressed.
  • the relatively thick oxide film disposed at the bottom of the trench and the gate electrode are made of different materials, and the expansion of these materials The coefficients are different. For this reason, when the semiconductor device is used at a high temperature, stress is applied to the oxide film in the vicinity of the interface between the gate electrode and the oxide film. In particular, in a semiconductor device using a wide band gap semiconductor, a large stress is applied to the oxide film, which may reduce long-term reliability. This is because a silicon power device is operated at about 150 ° C., whereas a semiconductor device using a wide band gap semiconductor is used at a temperature exceeding 250 ° C.
  • the semiconductor device 100 of the present embodiment when a doped polysilicon layer is used as the gate electrode 8, the third insulating layer 5 and the gate electrode made of silicon arranged at the bottom of the trench 12 are used.
  • the expansion coefficient of 8 is substantially equal. For this reason, generation
  • the gate electrode 8 (doped polysilicon layer) is transferred to the third insulating layer 5 made of silicon. It is possible to suppress the diffusion of impurities. Therefore, the insulating property at the bottom of the trench 12 can be stably maintained.
  • the first insulating layer 7 is a thermal oxide film formed by oxidizing the surface portion of the third insulating layer 5, and the second insulating layer 6 is oxidized by oxidizing the surface portion of the silicon carbide layer 2. It is preferable that the thermal oxide film be formed. These thermal oxide films can be formed in the same heat treatment process, and since the oxidation rate of the third insulating layer 5 is larger than the oxidation rate of the silicon carbide layer 2, the thickness of the first insulating layer 7 is set to the first thickness. The thickness of the two insulating layers 6 can be made larger.
  • the film thickness of the first insulating layer 7 formed by oxidizing the polysilicon layer is small, the unevenness due to the grain of the polysilicon becomes large and the film thickness becomes non-uniform. The effect of suppressing the diffusion of impurities into the insulating layer 5 is reduced.
  • the film thickness of the first insulating layer 7 is increased, the portion where the film thickness of the first insulating layer 7 is small is easy to pass oxygen and the oxidation rate is increased. Therefore, the first insulating layer 7 is self-aligned. The film thickness becomes uniform. Thereby, the effect of suppressing the diffusion of impurities from the gate electrode 8 to the third insulating layer 5 can be increased.
  • FIG. 9 is a diagram showing the plane orientation dependence of the oxidation rate of 4H—SiC. As can be seen from FIG. 9, the thickness of the oxide film obtained by the oxidation of SiC has a maximum difference of about 10 times depending on the plane orientation of SiC. On the other hand, according to the present embodiment, there is an advantage that an insulating film having a predetermined thickness can be formed on the bottom of the trench 12 regardless of the shape of the trench 12.
  • FIGS. 10 and 11 are cross-sectional views illustrating other semiconductor devices 101U and 102U of the present embodiment, respectively.
  • the trench 12 has a rounded (rounded) corner portion.
  • the trench 12 has a sub-trench 13 in the vicinity of the side wall thereof.
  • the corner portion at the bottom of the trench 12 is etched or etched after the trench 12 in order to suppress electric field concentration occurring at the corner at the bottom of the trench 12. May be rounded.
  • the corner portion at the bottom of the trench 12 may be automatically rounded by heat treatment after the trench 12 is formed.
  • the rounded corner portion is composed of a plurality of SiC surface orientations.
  • an insulating film having a predetermined thickness is formed on the rounded corner portion of the bottom of the trench 12. It is difficult to do. As described with reference to FIG. 9, the thickness of the oxide film varies depending on the surface orientation dependency of oxidation. As a result, an insulating film having a sufficient thickness is not formed in a part of the corner portion, and reliability is lowered. there is a possibility.
  • an insulating film is formed on the bottom surface of the trench 12 by using an undoped polysilicon film embedded at the bottom of the trench 12. Therefore, as can be seen from FIG. 10, an insulating film having a predetermined thickness (thickness: t1) can be formed on the rounded corner portion of the bottom of the trench 12 regardless of the plane orientation of SiC.
  • the trench 12 may have a sub-trench 13 in the vicinity of the side wall thereof.
  • the sub-trench 13 is disposed in the vicinity of the side wall of the trench 12 and has a bottom surface deeper than the bottom surface of the other part of the trench 12.
  • the sub-trench 13 is often generated particularly when the ratio of the width of the trench 12 to the depth of the trench 12 (depth / width: aspect ratio) is large.
  • the sub-trench 13 is composed of a plurality of SiC surface orientations. Therefore, when an insulating film is formed by SiC oxidation as in the prior art, the insulating film may be locally thinned, or the electric field may be more concentrated on the bottom of the sub-trench 13 to deteriorate the insulating film withstand voltage. is there.
  • the undoped polysilicon film when the undoped polysilicon film is embedded in the trench 12, the undoped polysilicon film can also be embedded in the sub-trench 13. Therefore, as can be seen from FIG. 11, it is possible to prevent the insulating film from being thinned on the bottom of the trench 12 or on the sub-trench 13. Further, by embedding the undoped polysilicon film in the sub-trench 13, a thick insulator (third insulating layer 5) can be formed in a self-aligned manner at the corner portion where the electric field is concentrated. That is, the third insulating layer 5 is thicker at the corner portion of the trench 12 than the other portion by the depth of the sub-trench 13. As a result, the concern about dielectric breakdown can be reduced. Therefore, the demand for trench etching can be relaxed and the manufacturing process is facilitated.
  • the semiconductor device 100 uses a silicon carbide semiconductor having a wide band gap, the semiconductor device 100 is expected to be used at a withstand voltage of, for example, 600 V or higher, particularly 1200 V or higher.
  • the breakdown voltage is determined by the thickness t4 of the portion located below the bottom surface of the trench 12 in the drift region 2d.
  • the thickness t4 is, for example, 5 ⁇ m or more to obtain a withstand voltage of 600 V, and the thickness to obtain a withstand voltage of 1200 V.
  • t4 is set to 10 ⁇ m or more.
  • the SiO 2 film on the side wall of the trench 12 can be secured. It is preferable to set the thickness t2 of the two films to about 0.07 ⁇ m or more.
  • the thickness t1 of the SiO 2 film on the bottom surface of the trench 12 is preferably set to 0.2 ⁇ m or more, which is about three times the thickness t2 on the side wall.
  • the upper surface of the first insulating layer 7 on the bottom surface of the trench 12 is disposed deeper than the lower surface of the body region 3.
  • a distance (separation amount) toff between the upper surface of the first insulating layer 7 and the lower surface of the body region 3 in the normal direction of the substrate 1 is set to about 0.05 ⁇ m to 0.1 ⁇ m, for example.
  • the embedded third insulating layer 5 may be entirely oxidized.
  • the thickness of the film obtained by oxidizing the third insulating layer 5 is about twice the thickness of the third insulating layer 5.
  • the thickness t1 of the insulating film may be 0.4 ⁇ m at the maximum. is there.
  • the depth dt of trench 12 in silicon carbide layer 2 increases, (1) thickness t3 of drift region 2d There is a concern that the epitaxial growth takes time and defects are likely to occur, (2) etching for forming the trench 12 becomes difficult, and (3) the trench 12 is formed in the third insulating layer. There is a problem that it becomes difficult to embed. For this reason, it is advantageous that the depth dt of the trench 12 is small. Generally, the depth dt of the trench 12 is 3 ⁇ m at the maximum.
  • the total length dx of the length tchannel of the portion functioning as a channel in the body region 3 and the distance in the normal direction of the substrate 1 of the source region 4 is set to, for example, 0.5 ⁇ m or more, not limited to the magnitude of the withstand voltage.
  • the depth (toff + t1) of the trench 12 in the drift region 2d is preferably, for example, 0.25 ⁇ m or more, and more preferably 0.45 ⁇ m or more. Thereby, the electric field concerning the bottom part of the trench 12 can be relieved, and a dielectric breakdown can be suppressed.
  • the depth (toff + t1) of the trench 12 in the drift region 2d is 2.5 ⁇ m or less.
  • the depth (toff + t1) of the trench 12 in the drift region 2d is 0.25 ⁇ m, which is the lower limit of the above range, and the depth t4 from the bottom surface of the trench 12 to the substrate 1 is 10 ⁇ m (withstand voltage: 1200 V).
  • the thickness t3 of the drift region 2d is 10.25 ⁇ m.
  • the depth (toff + t1) of the trench 12 in the drift region 2d is set to 2.5 ⁇ m which is the upper limit of the above range, and the thickness t4 of the drift region 2d from the bottom surface of the trench 12 is 5 ⁇ m (withstand voltage: 600V).
  • Is set to 1/3 (( 2.5 / (2.5 + 5)), so the maximum value of the ratio R is, for example, 1/3.
  • FIGS. 3 (a) to 3 (d) are process cross-sectional views for explaining the semiconductor device manufacturing method of the present embodiment, respectively.
  • silicon carbide is epitaxially grown on the main surface of the substrate 1, so that a drift region 2 d of a first conductivity type (here, n-type) and a second conductivity type (here) Then, p-type) body region 3 is formed in this order, and silicon carbide layer 2 is obtained. Thereafter, the source region 4 is formed in the body region 3.
  • a first conductivity type here, n-type
  • a second conductivity type here
  • a low-resistance n-type SiC substrate containing nitrogen at a concentration of 3 ⁇ 10 18 cm ⁇ 3 can be used as the substrate 1.
  • the drift region 2d is doped with nitrogen at a concentration of 8 ⁇ 10 15 cm ⁇ 3 , for example.
  • the thickness of the drift region 2d is, for example, 12 ⁇ m. Note that the thickness and concentration of the drift region 2d are determined by a desired breakdown voltage, and are not limited to the above-described thickness and concentration.
  • the body region 3 is doped with aluminum at a concentration of 2 ⁇ 10 18 cm ⁇ 3 , for example.
  • the thickness of the body region 3 is 1 ⁇ m, for example.
  • the body region 3 is formed by epitaxial growth, but may be formed by ion implantation instead. Specifically, after forming n-type silicon carbide layer 2 by epitaxial growth, body region 3 may be formed by ion-implanting p-type impurities into the surface region. In that case, the region of silicon carbide layer 2 where the p-type impurity is not implanted becomes drift region 2d.
  • the source region 4 is formed by ion implantation, for example.
  • a mask layer (not shown) made of a silicon oxide film is disposed on a predetermined region of silicon carbide layer 2.
  • n-type impurity ions for example, nitrogen ions
  • the acceleration energy is 100 keV and the dose is 5 ⁇ 10 15 cm ⁇ 2 .
  • annealing is performed in an inert gas atmosphere at a temperature of, for example, 1700 ° C. for about 30 minutes. Thereby, the implanted impurity ions are activated and the source region 4 is obtained.
  • a trench (concave portion) 12 is formed in the silicon carbide layer 2 so as to penetrate the source region 4 and the body region 3 and have a bottom surface in the drift region 2d.
  • a trench depth: for example, 1.5 ⁇ m
  • RIE reactive ion etching
  • the side surface of the trench 12 is substantially perpendicular to the main surface of the substrate 1, but the trench 12 may have a side surface that is inclined with respect to the normal direction of the main surface of the substrate 1 ( Tapered shape).
  • an undoped polysilicon film (undoped polysilicon film) 5 a is formed on the side surface and the bottom surface of the trench 12 so as to fill the trench 12.
  • an undoped polysilicon film 5a having a thickness of, for example, 600 nm is deposited by the LP-CVD method.
  • the thickness of the undoped polysilicon film 5a, the width and shape of the trench 12 and the like are controlled so that the trench 12 is filled with the undoped polysilicon film 5a and no void is generated inside the trench 12. .
  • the tapered trench 12 is formed in the step shown in FIG. 2B, the generation of voids in the trench 12 can be suppressed.
  • “void” refers to a space generated inside the undoped polysilicon film 5a.
  • filling the inside of the trench 12” with the undoped polysilicon film 5 a means that the inside of the trench 12, that is, the bottom surface of the trench 12 and the undoped polysilicon film 5 a formed on the bottom surface and the side surface of the trench 12. A state in which a space defined by a side surface is embedded. In this state, it is preferable that the undoped polysilicon film 5 a and the trench 12 have neither voids nor slits, and are formed so as to completely fill the trench 12.
  • An undoped amorphous silicon film may be formed instead of the undoped polysilicon film 5a.
  • undoped polysilicon and undoped amorphous silicon may be collectively referred to as “undoped silicon”.
  • the amorphous silicon film is crystallized into a polysilicon film in a thermal oxide film forming process described later.
  • the surface of the undoped polysilicon film 5a is planarized by, for example, a chemical mechanical polishing (CMP) method.
  • CMP chemical mechanical polishing
  • the planarization is performed in order to flatten the surface of the insulating film remaining at the bottom of the trench 12 in a later etch back process. Therefore, if the surface of the undoped polysilicon film 5a is sufficiently flat after deposition or annealing, this flattening step can be omitted.
  • the CMP method is used as the planarization method.
  • an organic film is applied as a planarization film on the surface of the undoped polysilicon film 5a, and then the organic film and the undoped poly
  • the undoped polysilicon film 5a may be planarized by etching back the silicon film 5a at substantially the same etching rate.
  • the undoped polysilicon film 5a is etched to leave the portion located between the predetermined depth and the bottom surface in the trench 12, thereby forming the third insulating layer 5.
  • wet etching using, for example, a hydrofluoric acid solution is performed on the undoped polysilicon film 5a to obtain the third insulating layer 5 having a thickness of 150 nm to 500 nm (for example, about 350 nm) at the bottom of the trench 12. .
  • the thickness of the third insulating layer 5 is adjusted by etching conditions such as etching time.
  • wet etching is used here because SiC is not eroded by the wet etching solution of the polysilicon film.
  • an etch back method by dry etching may be used.
  • a second insulating layer (thickness: for example, 30 nm or more and 100 nm or less) 6 functioning as a gate oxide film is formed on the side surface of the trench 12.
  • a thermal oxide film having a thickness of, for example, 70 nm is formed as the second insulating layer 6 by performing a heat treatment at a temperature of 1200 ° C. for 3 hours in a dry oxidation atmosphere. In this heat treatment, the surface of the third insulating layer 5 is oxidized simultaneously with the formation of the second insulating layer 6 to obtain the first insulating layer 7.
  • the first insulating layer 7 Since the oxidation rate of the third insulating layer 5 is higher than the oxidation rate of the silicon carbide layer 2, the first insulating layer 7 has a thicker thermal oxide film (thickness: for example, 150 nm or more and 500 nm or less) than the second insulating layer 6. Become.
  • the second insulating layer 6 is formed only on the portion of the side surface of the trench 12 that is not covered with the third insulating layer 5. Therefore, the second insulating layer 6 is formed at a position shallower than the third insulating layer 5. Thus, the insulating film 11 constituted by the third insulating layer 5, the first insulating layer 7, and the second insulating layer 6 is obtained.
  • the third insulating layer 5 is not completely oxidized over the entire thickness, so that silicon carbide constituting the bottom surface of the trench 12 is not oxidized. Therefore, the stress applied to the bottom of trench 12 due to oxidation of silicon carbide layer 2 can be reduced as compared with the conventional case.
  • a gate insulating film (thermal oxide film) is formed in the trench before the trench is filled with a polysilicon film. In that case, a gate insulating film is also formed on the bottom of the trench. However, since the gate insulating film becomes thick on the bottom of the trench depending on the crystal orientation, it causes stress at the bottom of the trench. On the other hand, when a thermal oxide film (first insulating layer 7 and second insulating layer 6) is formed in the trench 12 after the undoped polysilicon film 5a is buried in the trench 12 as in the above method, thermal oxidation is performed.
  • the substrate Since the bottom surface of the trench 12 is covered with the undoped polysilicon film 5a when the film is formed, the substrate is not oxidized at the bottom of the trench 12.
  • the undoped polysilicon film 5a is formed so as to be in contact with the silicon carbide surface (the channel layer surface when the channel layer is formed in the trench 12) on the side wall and bottom surface of the trench 12, and then the thermal oxide film By forming, it is possible to suppress the occurrence of stress on the bottom surface of the trench 12 when the thermal oxide film is formed. Furthermore, since the third insulating layer 5 made of silicon having an expansion coefficient substantially equal to that of the gate electrode 8 can be disposed on the bottom surface of the trench 12, stress due to the difference in expansion coefficient when using the completed semiconductor element can be reduced.
  • the upper surface of the first insulating layer 7 is located deeper than the interface between the body region 3 and the drift region 2d on the side surface of the trench 12.
  • the gate insulating film (second insulating layer 6) is formed on the portion (channel portion) exposed in the side surface of the trench 12 in the body region 3. Therefore, desired transistor characteristics can be realized more reliably.
  • a conductive film 8 a is formed in the trench 12.
  • impurity-doped polysilicon thickness: 600 nm, for example
  • LP-CVD LP-CVD
  • the conductive film 8a is etched (dry etching) using the resist layer 21 having an opening other than the upper portion of the trench 12 as a mask to obtain the gate electrode 8.
  • the gate electrode 8 is formed so as to be in contact with the second insulating layer 6 at least on the side surface of the trench 12.
  • the gate electrode 8 is formed in the trench 12 and on the silicon carbide layer 2 so as to be in contact with the first insulating layer 7 at the bottom of the trench 12 and in contact with the second insulating layer 6 on the side surface of the trench 12.
  • the interface between the first insulating layer 7 and the gate electrode 8 is deeper than the interface between the drift region 2 d and the body region 3.
  • the source electrode 10 is formed so as to be in contact with the body region 3 and the source region 4.
  • Source electrode 10 is arranged on the upper surface of silicon carbide layer 2 so as to straddle body region 3 and source region 4.
  • an interlayer insulating film (not shown) is formed so as to cover silicon carbide layer 2 and gate electrode 8.
  • an opening that exposes part of the source region 4 and part of the body region 3 is provided in the interlayer insulating film.
  • a conductive film for example, a metal film such as Ti
  • an annealing process is performed as necessary.
  • the drain electrode 9 is formed on the back surface (opposite side of the main surface) of the substrate 1. Thereby, a MISFET having a trench gate structure is obtained.
  • the insulating film 11 composed of the second insulating layer 6, the first insulating layer 7, and the third insulating layer 5 is disposed between the side and bottom surfaces of the trench 12 and the gate electrode 8.
  • the insulating film 11 is thicker on the bottom surface of the trench 12 than on the side surface of the trench 12.
  • the third insulating layer 5 and the first insulating layer 7 are formed between the bottom surface of the trench 12 and the gate electrode 8, and both these layers function as an insulating film. Therefore, the thickness of the insulating film 11 on the bottom surface of the trench 12 is 400 nm or more, and the electric field strength applied near the bottom of the trench 12 can be suppressed to 4 MV / cm or less.
  • the thickness of the insulating film 11 in the surface region (channel portion) of the body region 3 exposed on the side surface of the trench 12 is defined by the thickness of the second insulating layer 6 and is, for example, 70 nm.
  • the thickness of the insulating film 11 on the bottom surface of the trench 12 can be made larger than the thickness of the insulating film 11 on the side surface of the trench 12.
  • the thickness on the side surface of the trench 12 can be 3 times or more, preferably 5 times or more. Therefore, the electric field strength generated in the insulating film 11 at the bottom of the trench 12 can be reduced without deteriorating the transistor characteristics, and the dielectric breakdown can be suppressed.
  • the third insulating layer 5 made of silicon and the gate electrode (doped polysilicon layer) 8 disposed at the bottom of the trench 12 have substantially the same expansion coefficient, long-term reliability in high-temperature operation. Can be secured.
  • the gate electrode 8 to the third insulating layer can be used during the manufacturing process or during high-temperature operation after completion of the semiconductor device. It is possible to prevent impurities from diffusing into 5. Therefore, since the insulating property of the third insulating layer 5 can be maintained, the insulating film 11 at the bottom of the trench 12 can be stably held.
  • the semiconductor device manufacturing method of the present invention is not limited to the method described above with reference to FIGS.
  • the undoped polysilicon film 5a is planarized, but the undoped polysilicon film 5a need not be planarized.
  • the upper surface of the undoped polysilicon film 5a is not sufficiently flattened, if the etching process of the undoped polysilicon film 5a is performed in that state, a recess is formed in the surface in the trench 12, for example, as shown in FIG. A third insulating layer 5 having the following is obtained. Even in this case, the same effect as described above can be obtained.
  • the trench 12 having a depth of 1.5 ⁇ m is formed.
  • the depth of the trench 12 reaches the drift region 2 d and is desired on the bottom surface of the trench 12.
  • the depth is not particularly limited as long as it is set to a depth at which an insulating film having a thickness of 1 mm can be formed.
  • the thickness of the undoped polysilicon film 5a is not particularly limited, and may be set so that the entire trench 12 can be embedded.
  • the thickness of such an undoped polysilicon film 5a varies depending on the width of the trench 12, but is generally preferably 50 to 80% of the width of the trench 12.
  • the width of the trench 12 refers to the maximum width of the opening of the trench 12 when viewed from the normal direction of the main surface of the substrate 1.
  • an oxide film or a nitride film is formed on the bottom and side surfaces of the trench 12 by using a deposition method such as a CVD method.
  • An insulating film such as may be formed.
  • the gate electrode 8 As the gate electrode 8, a conductive layer made of a material other than polysilicon may be formed. Even in this case, the first insulating layer 7 can suppress the reaction between the material of the gate electrode 8 and the third insulating layer 5.
  • the side surface and the bottom surface of the trench 12 intersect perpendicularly to form a corner (corner portion).
  • the side surface and the bottom surface are formed. And do not have to intersect vertically. Even if the corner is rounded by etching or a process other than etching, the same effect as described above can be obtained.
  • a 4H—SiC substrate is used as the substrate 1, but other crystal planes or other polytype SiC substrates may be used.
  • the silicon carbide layer 2 may be formed on the Si surface
  • the drain electrode 9 may be formed on the C surface
  • the silicon carbide layer 2 on the C surface
  • the drain electrode 9 on the Si surface May be formed.
  • the configuration of the semiconductor device according to the embodiment of the present invention has been described by taking an n-channel type MISFET as an example.
  • the semiconductor device of the present invention may be a p-channel type MISFET.
  • the conductivity type of the SiC substrate 1, the drift region 2d, and the source region 4 is p-type
  • the conductivity type of the body region 3 is n-type.
  • silicon carbide layer 2 has body region 3, source region 4 and drift region 2d, but may further have other components.
  • a portion of the drift region 2d located near the bottom surface of the trench 12 may have a second conductivity type impurity layer for electric field relaxation.
  • a channel layer may be formed on the side surface of the trench 12.
  • the semiconductor device shown in FIG. 1 is a MISFET having an inverted channel structure, but the present invention is also applied to a MISFET having a storage channel structure, and the same effects as described above can be obtained.
  • FIG. 5 is a cross-sectional view illustrating a MISFET having a storage channel structure.
  • FIG. 5 is a cross-sectional view illustrating a MISFET having a storage channel structure.
  • Unit cell 110U of the semiconductor device shown in FIG. 5 is different from unit cell 100U of the semiconductor device shown in FIG. 1 in that channel layer 18 made of silicon carbide is formed on the bottom and side surfaces of trench 12. ing.
  • Channel layer 18 is a silicon carbide layer of the first conductivity type formed by, for example, epitaxial growth.
  • the channel layer 18 is formed by epitaxial growth on the silicon carbide layer 2 and on the side and bottom surfaces of the trench 12. Thereafter, an undoped polysilicon film 5 a is deposited on the channel layer 18 and etched to obtain the third insulating layer 5. Next, the second insulating layer 6 can be formed by thermally oxidizing the surface portion of the channel layer 18.
  • the present invention is not limited to a vertical MISFET, and can be applied to various semiconductor devices having a structure in which an electrode is disposed on a silicon carbide layer via an insulating film.
  • a MISFET is manufactured using a silicon carbide substrate having the same conductivity type as the silicon carbide layer (drift region).
  • a silicon carbide substrate having a conductivity type different from that of the silicon carbide layer can also be manufactured.
  • IGBT Insulated Gate Bipolar Transistor
  • the semiconductor device using silicon carbide has been described.
  • the present invention can be applied to other wide band gap semiconductors, for example, semiconductor devices using GaN, diamond, and the like, and similar effects can be obtained.
  • the present invention can also be applied to a semiconductor device using a semiconductor (for example, silicon) other than the wide band gap semiconductor.
  • the semiconductor device shown in FIG. 1 can be manufactured using silicon instead of silicon carbide.
  • the manufacturing method may be similar to the method described above with reference to FIGS.
  • the present invention can be widely applied to a semiconductor device such as a MISFET having a trench structure, and various control devices and driving devices having the semiconductor device.
  • a semiconductor device such as a MISFET having a trench structure
  • various control devices and driving devices having the semiconductor device.
  • it can be suitably used for a semiconductor device using a wide band gap semiconductor such as silicon carbide.

Abstract

　半導体装置１００は、基板１の主面上に配置された半導体層２と、半導体層２に配置され、半導体層２内に底面および側面を有するトレンチ１２と、トレンチ１２の底面および側面に配置された絶縁膜１１と、トレンチ１２内に配置され、絶縁膜１１によって半導体層２と絶縁された導電層８とを備え、絶縁膜１１は、トレンチ１２の底面と導電層８との間に配置された第１絶縁層７および第３絶縁層５と、トレンチ１２の側面と導電層８との間に配置された第２絶縁層６とを有し、第１絶縁層７は第３絶縁層５上に配置され、第２絶縁層は、第３絶縁層よりも浅い位置のみに配置されている。

Description

半導体装置およびその製造方法
　本発明は、トレンチ構造を有する半導体装置およびその製造方法に関するものである。
　ワイドバンドギャップ半導体はパワー素子（パワーデバイスともいう）、耐環境素子、高温動作素子、高周波素子等の種々の半導体装置に応用されている。なかでも、スイッチング素子や整流素子などのパワーデバイスへの応用が注目されている。
　ワイドバンドギャップ半導体のなかでも炭化珪素（シリコンカーバイド：ＳｉＣ）は、ＳｉＣ基板の製造が比較的容易なことと、良質のゲート絶縁膜である酸化珪素（ＳｉＯ2）膜を熱酸化により形成することが可能な半導体材料であることから、ＳｉＣを用いたパワーデバイスの開発が盛んに行われている。
　ＳｉＣを用いたパワーデバイスの代表的なスイッチング素子として、金属－絶縁体－半導体電界効果トランジスタ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ、以下「ＭＩＳＦＥＴ」）、金属－半導体電界効果トランジスタ（Ｍｅｔａｌ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ、以下「ＭＥＳＦＥＴ」）などがある。このようなスイッチング素子では、ゲート電極ーソース電極間に印加する電圧によって、数Ａ（アンペア）以上のドレイン電流が流れるオン状態と、ドレイン電流がゼロとなるオフ状態とを切り替えることができる。また、オフ状態のとき、数百Ｖ以上の高耐圧を実現できる。
　ＳｉＣは、Ｓｉよりも高い絶縁破壊電界および熱伝導度を有するので、ＳｉＣを用いたパワーデバイス（ＳｉＣパワーデバイス）では、Ｓｉパワーデバイスよりも高耐圧化、低損失化が容易である。このため、Ｓｉパワーデバイスと同一性能を実現させる場合、Ｓｉパワーデバイスよりも面積および厚さを大幅に縮小することが可能となる。
　ＭＩＳＦＥＴなどのパワーデバイスで更なる大電流を流すためには、チャネル密度を高くすることが有効である。このため、従来のプレーナゲート構造に代わって、トレンチゲート構造の縦型パワーＭＩＳＦＥＴが提案されている。プレーナゲート構造では、炭化珪素層表面にチャネル領域が形成されるのに対し、トレンチゲート構造では、炭化珪素層に形成されたトレンチの側面にチャネル領域が形成される。
　以下、ＳｉＣを用いたスイッチング素子の１つであるトレンチゲート構造を有する縦型ＭＩＳＦＥＴの断面構造を、図面を参照しながら説明する。縦型ＭＩＳＦＥＴは、一般に、二次元に配列された複数のユニットセルを備えている。各ユニットセルには、基板の主面に垂直な側面を有するトレンチゲートが設けられている。
　図６は、トレンチゲート構造を有する従来の縦型ＭＩＳＦＥＴのユニットセル３００Ｕを示す断面図である。
　ユニットセル３００Ｕは、炭化珪素により構成される基板１と、基板１の主面に形成された炭化珪素層２とを有している。炭化珪素層２は、基板１の主面上に形成されたｎ型のドリフト領域２ｄと、ドリフト領域２ｄの上に形成されたｐ型のボディ領域３とを有している。ボディ領域３の表面領域の一部には、ｎ型のソース領域４が配置されている。炭化珪素層２には、ボディ領域３を貫通し、ドリフト領域２ｄに達するトレンチ１２が形成されている。この例では、トレンチ１２は、基板１の主面に垂直な側壁を有している。トレンチ１２内には、ゲート電極８、および、ゲート電極８と炭化珪素層２とを絶縁するためのゲート絶縁膜１６が配置されている。また、炭化珪素層２の上には、ソース領域４に接するようにソース電極１０が設けられている。基板１の裏面にはドレイン電極９が設けられている。
　ユニットセル３００Ｕを備える半導体装置は、例えば次のようにして製造される。
　まず、低抵抗のｎ型の基板１の主面上に、基板１と同様の結晶構造を持つ炭化珪素層２を形成する。例えば、基板１の主面上に、エピタキシャル成長によりｎ型のドリフト領域２ｄとｐ型のボディ領域３とをこの順で形成し、炭化珪素層２を得る。この後、炭化珪素層２の所定領域上にシリコン酸化膜からなるマスク層（図示せず）を配置し、これをマスクとしてｎ型の不純物イオン（例えばＮ（窒素）イオン）をボディ領域３に注入することにより、ボディ領域３内にソース領域４を形成する。
　マスク層を除去した後、ソース領域４の一部の上に、酸化膜を介してＡｌ膜（図示せず）を形成し、これをマスクとして、ドリフト領域２ｄに達する垂直なトレンチ１２を形成する。
　続いて、トレンチ１２内に、ゲート絶縁膜１６およびゲート電極８を形成する。ゲート絶縁膜１６は、例えば炭化珪素層２の熱酸化によって形成された酸化膜である。
　ゲート電極８は、ゲート絶縁膜１６上に、例えばＬＰ－ＣＶＤ（Ｌｏｗ　Ｐｒｅｓｓｕｒｅ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法によりポリシリコンを堆積した後、パターニングすることによって形成される。また、炭化珪素層２の上に、ボディ領域３およびソース領域４の両方に跨るようにソース電極（ソース／ボディ電極）１０を形成し、基板１の裏面上にドレイン電極９を形成する。このようにしてトレンチゲート構造を有するＭＩＳＦＥＴが完成する。
　トレンチゲート構造を有するＭＩＳＦＥＴでは、ソース電極１０がアース電位に接続され、かつ、ゲート電極８がアース電位に接続されている時もしくはゲート電極８に負バイアスが印加されている時には、ソース領域４とドリフト領域２ｄとの間において、ボディ領域３とゲート絶縁膜１６との界面近傍の領域に正孔が誘起された蓄積状態となり、伝導キャリアである電子の経路が遮断されるため電流が流れない（オフ状態）。この時、ドレイン電極９－ソース電極１０間にドレイン電極９側が正となる高電圧を印加すると、ボディ領域３とドリフト領域２ｄとの間のＰＮ接合が逆バイアス状態になるので、ボディ領域３およびドリフト領域２ｄ内に空乏層が広がり、高電圧が維持される。
　また、ゲート電極８に閾値以上の正バイアスを印加すると、ソース領域４とドリフト領域２ｄとの間において、ボディ領域３とゲート絶縁膜１６との界面近傍に電子が誘起されて反転状態となり、反転層が形成される。この結果、ソース電極１０、ソース領域４、ボディ領域３の反転層（図示せず）、ドリフト領域２ｄ、基板１およびドレイン電極９の順にキャリアが流れる（オン状態）。
　プレーナ構造の縦型ＭＩＳＦＥＴでは、隣接するユニットセルの間で寄生的に接合型電界効果トランジスタ（Ｊｕｎｃｔｉｏｎ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ、以下「ＪＦＥＴ」と略す）が形成され、抵抗成分（ＪＦＥＴ抵抗）となる。ＪＦＥＴ抵抗は、隣接するボディ領域３の間に挟まれたドリフト領域２ｄを電流が流れるときの抵抗であり、ユニットセルの間隔（隣接するボディ領域３の間隔）が狭くなるほど大きくなる。従って、微細化のためにセルピッチを小さくするとＪＦＥＴ抵抗の増加に伴ってオン抵抗が増大する。
　これに対し、トレンチゲート構造のＭＩＳＦＥＴでは、ＪＦＥＴ抵抗が存在しないため、セルピッチを小さくすれば単調にオン抵抗が減少するという長所がある。このため、ユニットセルのサイズの微細化に有利である。
　しかしながら、トレンチゲート構造のＭＩＳＦＥＴでは、トレンチの底部においてゲート絶縁膜に印加される電界強度が非常に大きくなるという問題がある。以下に、図面を参照しながら詳しく説明する。
　図７（ａ）は、図６に示す従来のＭＩＳＦＥＴの破線Ａ内の構造を示す拡大断面図である。また、図７（ｂ）および（ｃ）は、それぞれ、図７（ａ）に破線で示すＰＮ接合部３０およびＭＩＳ構造部４０におけるオフ状態（ドレイン電圧印加時）での電界強度分布を示す図である。ＰＮ接合部３０は、ボディ領域３およびドリフト領域２ｄによって形成されている。ＭＩＳ構造部４０は、ゲート電極８、ゲート絶縁膜１６およびドリフト領域２ｄによって形成されている。
　パワーデバイスとしてＭＩＳＦＥＴを用いる場合、ＭＩＳＦＥＴは、理想的には、ＰＮ接合部３０にかかるピーク電界強度がＳｉＣの絶縁破壊電界強度（約１０ＭＶ／ｃｍ）を超えるとブレイクダウンが発生するように設計される。しかしながら、ＰＮ接合部３０にかかる電界強度が絶縁破壊電界強度に達する前に、トレンチ１２の底部においてゲート絶縁膜（例えばＳｉＯ2膜）１６にかかる電界強度が絶縁破壊電界強度に先に到達するおそれがある。このため、理論耐圧よりも低い電圧でブレイクダウンを起こす可能性がある。
　これは、ＳｉＣの比誘電率（４Ｈ－ＳｉＣで９．７）とＳｉＯ2膜の比誘電率（３．８）との差が、Ｓｉの比誘電率（１１．９）とＳｉＯ2膜の比誘電率（３．８）との差より小さいため、ＳｉＣパワーデバイスでは、Ｓｉパワーデバイスよりも、ＭＩＳ構造部４０のゲート絶縁膜１６に大きな電界強度がかかるからである。また、一般に、ゲート絶縁膜１６のうちトレンチの底部およびコーナー部に位置する部分には電界が集中し、他の部分よりも高い電界がかかるからである。さらに、Ｓｉデバイスにおいては、Ｓｉの絶縁破壊電界強度が０．２ＭＶ／ｃｍであり、ＳｉＯ2膜の１０ＭＶ／ｃｍよりも２桁低いので、ほとんどの場合、ゲート絶縁膜で絶縁破壊が生じる前に、ＰＮ接合部でブレイクダウンが起きる。これに対し、ＳｉＣパワーデバイスでは、ＳｉＣ（４Ｈ－ＳｉＣ）の絶縁破壊電界強度は２ＭＶ／ｃｍと大きく、ＳｉＯ2膜の絶縁破壊電界強度との差が小さい（０．５～１桁程度）。従って、ＰＮ接合部３０でブレイクダウンが起きる前に、ＭＩＳ構造部４０において、ゲート絶縁膜１６の絶縁破壊によるブレイクダウンが生じる可能性があり、ＭＩＳ構造部４０でのゲート絶縁膜１６の絶縁破壊の問題がより顕著になる。このように、ゲート絶縁膜１６の絶縁破壊によってＭＩＳＦＥＴの耐圧が制限されるおそれがある。
　この問題を解決するため、特許文献１および２には、トレンチの底部でゲート絶縁膜を厚くして絶縁破壊電界を高める方法が提案されている。
　特許文献１には、酸化速度の速い（０００１）カーボン面をトレンチ底面として使用することにより、ゲート絶縁膜（熱酸化膜）のトレンチの底部に位置する部分の厚さを、トレンチの側部に位置する部分の厚さよりも大きくすることが提案されている。また、特許文献２に提案された方法では、まず、トレンチ内部にゲート絶縁膜、ポリシリコン膜およびシリコン窒化膜を順次形成する。次に、シリコン窒化膜をエッチングして、トレンチ底部においてポリシリコン膜を露出させる。続いて、露出したポリシリコン膜を酸化してシリコン酸化膜を形成する。この後、トレンチ側壁に残るシリコン窒化膜およびポリシリコン膜を除去する。これにより、トレンチ底面のゲート絶縁膜をシリコン酸化膜の分だけ厚くすることができる。
特開平７－３２６７５５号公報 特開２００７－２４２９４３号公報
　しかしながら、本発明者が詳細に検討したところ、後で詳述するように、特許文献１および２に提案された方法によると、トレンチ側面（チャネル部）におけるゲート絶縁膜の厚さを所定の厚さに維持しつつ、トレンチ底部におけるゲート絶縁膜の厚さを十分に大きくすることは困難である。また、これらの従来方法によると、トレンチ側面およびトレンチ底面におけるゲート絶縁膜の厚さをそれぞれ独立して任意の厚さに制御することは難しい。
　本発明は、上記事情を鑑みてなされたものであり、その目的は、トレンチ構造を有する半導体装置において、素子特性を低下させることなく、トレンチ底部近傍にかかる電界強度を抑制し、トレンチ底部における絶縁膜の絶縁破壊を抑制することにある。
　本明細書において開示される半導体装置は、基板と、前記基板の主面上に配置された半導体層と、前記半導体層に配置され、前記半導体層内に底面および側面を有するトレンチと、前記トレンチの底面および側面に配置された絶縁膜と、前記トレンチ内に配置され、前記絶縁膜によって前記半導体層と絶縁された導電層とを備え、前記絶縁膜は、前記トレンチの底面と前記導電層との間に配置された第１絶縁層および第３絶縁層と、前記トレンチの側面と前記導電層との間に配置された第２絶縁層とを有し、前記第１絶縁層は前記第３絶縁層上に配置され、前記第２絶縁層は、前記第３絶縁層よりも浅い位置のみに配置されており、前記第３絶縁層はシリコンにより構成される。
　本明細書において開示される半導体装置の製造方法は、主面上に半導体層が形成された基板を用意する工程と、前記半導体層内に底面および側面を有するトレンチを前記半導体層に形成する工程と、前記トレンチの底面および側面上に、前記トレンチ内を埋めるように、シリコンにより構成される第３絶縁層を形成する工程と、前記第３絶縁層のエッチバックを行う工程であって、前記第３絶縁層のうち前記トレンチ内の所定の深さから底面までの間に位置する部分を第３絶縁層として残し、他の部分を除去する工程と、前記第３絶縁層の上に第１絶縁層を形成する工程と、前記トレンチの側面のうち前記第３絶縁層で覆われていない部分上に第２絶縁層を形成する工程と、前記トレンチ内に、前記トレンチの側面において前記第２絶縁層と接するように導電層を形成する工程とを包含する。
　本発明によると、半導体層に配置されたトレンチの底部に選択的にシリコンにより構成される第３絶縁層を配置することにより、トレンチ内において、ゲート電極となる導電層と半導体層との間に、トレンチの底面上でトレンチの側面上よりも厚い絶縁膜を形成することが可能になる。また、トレンチ側面およびトレンチ底部における絶縁膜の厚さを、互いに独立して、任意に制御することができる。従って、素子特性を維持しつつ、トレンチの底部において絶縁膜にかかる電界強度を低減し、絶縁破壊を抑制できる。
　また、本発明の半導体装置の製造方法によると、上記半導体装置を、製造工程を複雑にすることなく製造できる。
（ａ）および（ｂ）は、それぞれ、本発明による第１の実施形態の半導体装置の模式的な断面図および平面図である。 （ａ）～（ｄ）は、それぞれ、本発明の第１の実施形態の半導体装置の製造方法を説明するための模式的な工程断面図である。 （ａ）～（ｄ）は、それぞれ、本発明の第１の実施形態の半導体装置の製造方法を説明するための模式的な工程断面図である。 は、本発明の実施形態の半導体装置の他の製造方法を説明するための模式的な工程断面図である。 本発明による実施形態の他の半導体装置の模式的な断面図である。 トレンチゲート構造を有する従来のＭＩＳＦＥＴにおける１個のユニットセルの模式的な断面図である。 （ａ）は、図６に示す従来のＭＩＳＦＥＴにおける破線Ａの拡大構造を示す断面図であり、（ｂ）および（ｃ）は、それぞれ、ＰＮ接合部３０およびＭＩＳ構造部４０におけるオフ状態（ドレイン電圧印加時）の電界強度分布を例示する図である。 （ａ）は、トレンチの底面における絶縁膜の厚さと、トレンチの底面で絶縁膜にかかる電界強度との関係についてのシミュレーション結果を示す図であり、（ｂ）は、トレンチ底部における絶縁膜の厚さのトレンチ側面における絶縁膜の厚さに対する割合と、トレンチの底面で絶縁膜にかかる電界強度との関係についてのシミュレーション結果を示す図である。 炭化珪素（４Ｈ－ＳｉＣ）の酸化速度の面方位依存性を示す図である。 本発明による実施形態の他の半導体装置を例示する模式的な断面図である。 本発明による実施形態のさらに他の半導体装置を例示する模式的な断面図である。
　上述したように、本発明者は、特許文献１および２に提案された方法によると、トレンチ底部近傍にかかる電界強度を十分に抑制できないことを見出した。以下に、図面を参照しながら詳しく説明する。
　図８は、本発明者によるシミュレーション結果を示す図であり、図８（ａ）は、トレンチ底部におけるゲート絶縁膜（熱酸化膜）の厚さとトレンチ底部にかかる電界強度との関係を示している。ここでは、ドレイン電圧に１２００Ｖを印加した場合に、トレンチ底部におけるゲート絶縁膜の厚さによって、トレンチ底部にかかる電界の強さがどのように変化するのかを計算している。トレンチ側面のチャネル部分におけるゲート絶縁膜の厚さを５０ｎｍ、７０ｎｍおよび９０ｎｍ、ドリフト領域とボディ領域とのジャンクション耐圧を１２００Ｖ以上とする。
　通常、熱酸化膜の破壊電界強度は１０ＭＶ／ｃｍ以上であるが、電子デバイスに適用する場合には、長期間使用時の信頼性を担保するため、許容しうる電界強度を実際の破壊電界よりも十分に小さな値、例えば３～４ＭＶ／ｃｍに設定する。つまり、トレンチ底部近傍にかかる電界強度を少なくとも４ＭＶ／ｃｍ以下に抑えることが好ましい。
　図８（ａ）に示すグラフから分かるように、トレンチ側面におけるゲート絶縁膜の厚さが５０ｎｍのとき、トレンチ底部におけるゲート絶縁膜の厚さを１５０ｎｍ以上に設定すると、トレンチ底部にかかる電界強度を４ＭＶ／ｃｍ以下に抑えることができる。また、トレンチ側面におけるゲート絶縁膜の厚さが７０ｎｍのときにはトレンチ底部におけるゲート絶縁膜の厚さを２１０ｎｍ以上、トレンチ側面におけるゲート絶縁膜の厚さが９０ｎｍのときにはトレンチ底部におけるゲート絶縁膜の厚さを２７０ｎｍ以上に設定すると、トレンチ底部にかかる電界強度を４ＭＶ／ｃｍ以下に抑えることができる。このように、トレンチ底部にかかる電界強度を例えば４ＭＶ／ｃｍ以下に抑制し得るゲート絶縁膜の厚さは、トレンチ側面におけるゲート絶縁膜の厚さによって異なる。
　そこで、本発明者は、トレンチ底部におけるゲート絶縁膜の厚さを、トレンチ側面におけるゲート絶縁膜の厚さで規格化し、規格化した値とトレンチ底部にかかる電界強度との関係を検討した。
　図８（ｂ）は、本発明者によるシミュレーション結果を示す図である。横軸は、上記規格化した値、すなわちトレンチ底部におけるゲート絶縁膜（熱酸化膜）の厚さのトレンチ側面におけるゲート絶縁膜の厚さに対する割合（トレンチ底部の熱酸化膜の厚さ／トレンチ側面の熱酸化膜の厚さ）Ｒを表し、縦軸はトレンチ底部にかかる電界強度を表している。ここでは、ドレイン電圧に１２００Ｖを印加した場合に、ゲート絶縁膜の厚さの割合Ｒによって、トレンチ底部にかかる電界の強さがどのように変化するのかを計算している。計算では、トレンチ側面のチャネル部分におけるゲート絶縁膜の厚さを５０ｎｍ、７０ｎｍおよび９０ｎｍとする。また、ドリフト領域とボディ領域とのジャンクション耐圧を１２００Ｖ以上とする。なお、図８（ａ）および図８（ｂ）において、黒丸はトレンチ側面のチャネル部分におけるゲート絶縁膜の厚さが５０ｎｍの場合のシミュレーション結果、三角はトレンチ側面のチャネル部分におけるゲート絶縁膜の厚さが７０ｎｍの場合のシミュレーション結果、白丸はトレンチ側面のチャネル部分におけるゲート絶縁膜の厚さが９０ｎｍの場合のシミュレーション結果をそれぞれ示す。
　図８（ｂ）に示す結果から、トレンチ底部におけるゲート絶縁膜の厚さが、トレンチ側面におけるゲート絶縁膜の厚さと同程度のとき、電界強度は９ＭＶ／ｃｍを超えることが分かる。トレンチ底部におけるゲート絶縁膜の厚さをトレンチ側面における厚さの２倍に設定しても、５～６ＭＶ／ｃｍの電界がトレンチ底部にかかることが分かる。トレンチ底部にかかる電界強度を４ＭＶ／ｃｍ以下にするためには、トレンチ底部におけるゲート絶縁膜の厚さをトレンチ側面（チャネル部分）における厚さの３倍以上に設定すればよい。
　特許文献１に提案された方法では、炭化珪素の酸化速度の面方位依存性を利用して、トレンチ底面におけるゲート絶縁膜の厚さを選択的に大きくする。この方法では、ゲート絶縁膜の厚さをトレンチ底部でトレンチ側面よりも大幅に（例えば５倍以上）大きくすることは困難である。その上、トレンチ底部および側面におけるゲート絶縁膜の厚さをそれぞれ独立して制御することができない。このため、トランジスタ特性を確保しつつ、トレンチ底部にかかる電界を所定の値以下まで緩和することは難しく、ゲート絶縁膜の絶縁破壊を確実に抑制できないおそれがある。
　特許文献２に提案された方法では、プロセスが複雑であるとともに、ポリシリコン膜を酸化した膜をゲート絶縁膜として使用することから、ゲート絶縁膜そのものの絶縁破壊電界強度が低くなってしまうという問題がある。従って、絶縁破壊を確実に抑制するためには、より厚いポリシリコン膜を酸化させる必要がある。しかし、ポリシリコン膜が厚くなると熱酸化膜の形成が困難になるため、トレンチ底部におけるゲート絶縁膜の厚さを、トレンチ側面における厚さよりも大幅に大きくすることは難しい。
　なお、上記では炭化珪素ＭＩＳＦＥＴを例に説明したが、炭化珪素以外の他の半導体（ＧａＮ、ＡｌＮ、ダイヤモンド等のワイドバンドギャップ半導体、Ｓｉ半導体など）を用いた半導体装置も同様の課題を有する。
　本発明者は、上記課題を解決するために鋭意検討を重ねた結果、トレンチの底部に選択的にシリコンにより構成される絶縁層を配置することにより、製造プロセスを大幅に複雑化させることなく、トレンチ底部にかかる電界強度を抑制できることを見出し、本願発明に至った。
　（第１の実施形態）
　以下、図面を参照しながら、本発明による半導体装置の第１の実施形態を説明する。本実施形態の半導体装置は、トレンチゲート構造を有する炭化珪素ＭＩＳＦＥＴである。なお、本実施形態は、炭化珪素ＭＩＳＦＥＴに限定されず、炭化珪素ＭＥＳＦＥＴなどの他の炭化珪素半導体装置や炭化珪素以外の半導体（例えばシリコンなど）を用いた半導体装置にも適用され得る。
　本実施形態の半導体装置は、二次元に配列された複数のユニットセルを備えている。図１（ａ）は、半導体装置１００におけるユニットセル１００Ｕの断面図である。図１（ｂ）は、半導体装置１００の炭化珪素層表面において、ユニットセル１００Ｕの配置の一例を示す平面図である。図１（ａ）は、図１（ｂ）のＩ－Ｉ’線に沿った断面図である。
　半導体装置１００のユニットセル１００Ｕは、炭化珪素を含む基板１と、基板１の表面（主面）に配置された、炭化珪素により構成される炭化珪素層２を有している。炭化珪素層２は、基板１の主面上に形成された第１導電型（ここではｎ型）のドリフト領域２ｄと、ドリフト領域２ｄの上に形成された第２導電型（ここではｐ型）のボディ領域３とを有している。また、ボディ領域３の表面領域の一部には、第１導電型（ｎ型）のソース領域４が配置されている。図示する例では、ソース領域４は、炭化珪素層２の上面においてボディ領域３に包囲されている。
　炭化珪素層２には、炭化珪素層２内に底面および側面を有するトレンチ１２が配置されている。トレンチ１２は、ソース領域４およびボディ領域３を貫通し、ドリフト領域２ｄに達する。トレンチ１２の底面上および側面上には、絶縁膜１１が配置されている。また、トレンチ１２内には、ゲート電極８として機能する導電層が配置されている。ゲート電極（導電層）８と炭化珪素層２とは、絶縁膜１１によって絶縁されている。
　本実施形態における絶縁膜１１は、トレンチ１２の底面とゲート電極８との間に配置された第１絶縁層７およびシリコンにより構成される第３絶縁層５と、トレンチ１２の側面とゲート電極８との間に配置された第２絶縁層６とによって構成されている。第１絶縁層７は第３絶縁層５の上、すなわち第３絶縁層５とゲート電極８との間に配置されている。また、本実施形態では、第２絶縁層６は、トレンチ１２の側面において、第３絶縁層５よりも浅い位置に配置されている。言い換えると、第２絶縁層６は、第３絶縁層５とトレンチ１２の底面および側面との間には配置されていない。
　本明細書において、シリコンにより構成される第３絶縁層としては、不純物がドープされていないシリコン層、あるいは、極めて低い（１×１０16ｃｍ-3以下）濃度で不純物を含むシリコン層等を用いることができる。本明細書では、不純物がドープされていないシリコン層または１×１０16ｃｍ-3以下の濃度で不純物を含むシリコン層を「アンドープシリコン層」と呼ぶ。
　本実施形態では、第３絶縁層５として、１×１０16ｃｍ-3以下の濃度でｎ型不純物（ここではリン）を含むアンドープポリシリコン層を用いる。第１絶縁層７および第２絶縁層６は、熱酸化膜であってもよいし、窒化膜、酸化膜、あるいはこれらのうち少なくとも一方を含む積層膜であってもよい。ここでは、第１絶縁層７は、第３絶縁層５に対する熱処理によって形成された熱酸化膜であり、第２絶縁層６は、炭化珪素層２に対する熱処理によって形成された熱酸化膜である。また、ゲート電極８は、例えば１×１０20ｃｍ-3以上の濃度でリンを含むドープされたポリシリコン層である。
　トレンチ１２の底面における絶縁膜１１の厚さｔ１は、トレンチ１２の側面における絶縁膜の厚さｔ２よりも大きいことが好ましい。より好ましくは、厚さｔ１は厚さｔ２の３倍以上である。図示する例では、トレンチ１２の底面における絶縁膜１１の厚さｔ１は、第３絶縁層５と第１絶縁層７との合計厚さである。また、トレンチ１２の側面に露出したボディ領域３（チャネル部分）上における絶縁膜１１の厚さｔ２は、第２絶縁層６の厚さである。
　半導体装置１００は、また、炭化珪素層２の上に設けられたソース電極１０と、基板１の裏面に形成されたドレイン電極９とを備えている。ソース電極１０は、ソース領域４およびボディ領域３と電気的に接続されている。ソース電極１０およびゲート電極８の上には、層間絶縁膜（図示せず）が形成されている。層間絶縁膜の上にはソース配線（図示せず）が設けられている。ソース配線は、層間絶縁膜に形成されたコンタクトホール内で、ソース電極１０と電気的に接続されている。
　本実施形態によると、トレンチ１２の側面および底面とゲート電極８との間に、第３絶縁層５、第１絶縁層７および第２絶縁層６を備える絶縁膜１１が配置される。第３絶縁層５、第１絶縁層７および第２絶縁層６の厚さをそれぞれ調整することにより、絶縁膜１１を、トレンチ１２の底面上で、トレンチ１２の側面上よりも厚くすることが可能である。例えば、トレンチ１２の底面における絶縁膜１１の厚さｔ１を、トレンチ１２の側面に露出したボディ領域３の表面領域（チャネル部分）における絶縁膜１１の厚さｔ２の３倍以上にできる。このため、トランジスタ特性を低下させることなく、トレンチ１２の底部において絶縁膜１１に生じる電界強度を低減でき、絶縁破壊を抑制することが可能となる。
　本実施形態では、第２絶縁層６は、トレンチ１２の側面においてゲート電極８と接している。また、第３絶縁層５および第１絶縁層７は、トレンチ１２の底部にのみ選択的に配置されている。第１絶縁層７の上面はゲート電極８の下面と接していることが好ましい。第１絶縁層７の上面がゲート電極８と接している場合、ゲート電極８と第１絶縁層７との界面は、ドリフト領域２ｄとボディ領域３との界面よりも深い位置にあることが好ましい。言い換えると、第１絶縁層７および第３絶縁層５は、何れも、ボディ領域３の表面のうちトレンチ１２の側面に露出した部分（チャネル部分）上に配置されないことが好ましい。これにより、チャネル部分とゲート電極８との間に、ゲート絶縁膜として第２絶縁層６のみを介在させることができる。従って、第２絶縁層６の厚さを制御することにより、所望の厚さのゲート絶縁膜を得ることができるので、閾値電圧などの特性を確保できる。一方、トレンチ１２の底面上における絶縁膜１１の厚さｔ１は、第３絶縁層５の厚さを制御することにより、第２絶縁層６の厚さとは独立して制御できる。このように、トレンチ１２の側面（特にチャネル部分）における絶縁膜１１の厚さｔ２と、トレンチ１２の底面における絶縁膜１１の厚さｔ１とを、互いに独立して、かつ、任意に設定できる。
　第１絶縁層７は、第３絶縁層５の表面部分を酸化することによって形成された熱酸化膜であることが好ましく、第２絶縁層６は、炭化珪素層２の表面部分を酸化することによって形成された熱酸化膜であることが好ましい。これらの熱酸化膜は、同一の熱処理工程で形成することができる。その場合、第３絶縁層５の酸化速度が炭化珪素層２の酸化速度よりも大きいことから、第１絶縁層７の厚さは第２絶縁層６の厚さよりも大きくなる。
　本実施形態の炭化珪素装置は、炭化珪素層２を用いた炭化珪素半導体装置であるが、シリコン層（シリコン基板）を用いたシリコン半導体装置であってもよい。好ましくは、炭化珪素半導体装置である。以下に理由を説明する。
　ポリシリコン及びシリコンの酸化は、いずれも８００℃から１０００℃程度で実施される。このためシリコン基板を用いた場合は、第３絶縁層５の酸化時に、トレンチ１２の側壁等に露出したシリコン表面も酸化される。結晶シリコンとポリシリコンとでは酸化レートに２倍程度の差があるため、トレンチ側壁に形成される酸化膜よりも、第３絶縁層５の酸化膜（ポリシリコン酸化膜）の方を厚くできる。しかしながら、ポリシリコン酸化膜の厚さは、シリコンの酸化膜の厚さの２倍程度であり、それよりも大きくできない。ポリシリコン酸化膜の厚さをさらに大きくするためには、トレンチ側壁等のシリコン表面上に絶縁膜を形成する必要があり、工程の増加が発生する。これと比較して、炭化珪素層２を用いる場合には、炭化珪素の一般的な酸化温度である１５００℃以上では、ポリシリコン酸化膜の厚さは、トレンチ１２の側壁に形成される炭化珪素の酸化膜の厚さの５倍超１０倍未満となる。このため、製造工程数を増やすことなく、トレンチ１２の底部に、十分な厚さのポリシリコン酸化膜を得ることができる。
　特許文献１および２に提案された半導体装置では、トレンチ底部においてゲート絶縁膜を厚くするために、トレンチ底部に厚い熱酸化膜を形成する必要がある。本発明者が検討したところ、トレンチ底部に比較的厚い熱酸化膜（例えばトレンチ１２の底面の厚さｔ１が、側壁における厚さｔ２の２倍以上）を形成する場合、炭化珪素層に欠陥が導入されやすくなることを見出した。熱酸化膜の形成プロセスにおいて、炭化珪素層の表面部分の体積が酸化により増大するので、トレンチ底部のコーナー部分にストレスがかかり、コーナー部分の結晶性が乱れる可能性がある。この結果、炭化珪素層に欠陥が生じやすくなり、半導体装置の耐圧が低下したり、リーク電流が増大するおそれがある。これに対し、本実施形態によると、トレンチ１２の底部に第３絶縁層５を配置することによって、トレンチ１２の底面における絶縁膜１１の厚さｔ１を大きくできるので、トレンチ１２の底部の炭化珪素を酸化させて厚い熱酸化膜を形成する必要がない。よって、炭化珪素層２の表面部分の酸化に伴うストレスが炭化珪素層２に発生しにくいので、熱酸化膜の形成に起因する炭化珪素層２への欠陥の導入を抑制できる。
　また、上述した従来の半導体装置では、トレンチ底部に配置された比較的厚い酸化膜とゲート電極（一般には不純物がドープされたポリシリコン）とが異なる材料から構成されており、これらの材料の膨張係数が異なる。このため、半導体装置を高温で使用する際に、ゲート電極と酸化膜との界面近傍において酸化膜にストレスがかかる。特にワイドバンドギャップ半導体を用いた半導体装置では、酸化膜により大きなストレスがかかり、長期信頼性が低下するおそれがある。シリコンパワーデバイスが１５０℃程度で動作させるのに対し、ワイドバンドギャップ半導体を用いた半導体装置では２５０℃を超える温度で使用するからである。これに対し、本実施形態の半導体装置１００では、ゲート電極８としてドープされたポリシリコン層を用いる場合には、トレンチ１２の底部に配置されたシリコンにより構成される第３絶縁層５とゲート電極８との膨張係数が略等しくなる。このため、高温動作におけるストレスの発生が抑制され、長期信頼性を高めることができる。
　また、第３絶縁層５とゲート電極８との間に第１絶縁層７が配置されているので、ゲート電極８（ドープされたポリシリコン層）からシリコンにより構成される第３絶縁層５へ不純物が拡散することを抑制できる。従って、トレンチ１２の底部の絶縁性を安定して保持できる。
　上記の通り、第１絶縁層７が第３絶縁層５の表面部分を酸化することによって形成された熱酸化膜であり、第２絶縁層６が炭化珪素層２の表面部分を酸化することによって形成された熱酸化膜であることが好ましい。これらの熱酸化膜は、同一の熱処理工程で形成することができ、第３絶縁層５の酸化速度が炭化珪素層２の酸化速度よりも大きいことから、第１絶縁層７の厚さを第２絶縁層６の厚さよりも大きくすることができる。
　ポリシリコン層を酸化することにより形成した第１絶縁層７の膜厚が小さい場合、ポリシリコンのグレインに起因する凹凸が大きくなることにより膜厚が不均一となるため、ゲート電極８から第３絶縁層５への不純物の拡散を抑制する効果が小さくなる。これに対して、第１絶縁層７の膜厚を大きくすると、第１絶縁層７の膜厚が小さい部分は酸素を通しやすく酸化レートが高くなることから、自己整合的に第１絶縁層７の膜厚が均一になる。これにより、ゲート電極８から第３絶縁層５への不純物の拡散を抑制する効果を大きくすることができる。
　さらに、従来の半導体装置では、ＳｉＣの熱酸化を利用してトレンチ内に絶縁膜を形成するために、ＳｉＣの面方位に依存して、酸化膜の厚さにばらつきが生じるという問題がある。図９は、４Ｈ－ＳｉＣの酸化速度の面方位依存性を示す図である。図９から分かるように、ＳｉＣの酸化によって得られる酸化膜の厚さは、ＳｉＣの面方位によって最大で１０倍程度の差を有する。これに対し、本実施形態によると、トレンチ１２の形状にかかわらず、トレンチ１２の底部に所定の厚さの絶縁膜を形成できるというメリットがある。
　図１０および図１１は、それぞれ、本実施形態の他の半導体装置１０１Ｕ、１０２Ｕを例示する断面図である。図１０に示す半導体装置１０１Ｕでは、トレンチ１２は丸みを帯びた（ラウンディングした）コーナー部分を有している。図１１に示す半導体装置１０２Ｕでは、トレンチ１２は、その側壁近傍にサブトレンチ１３を有している。
　図１０に示すように、トレンチ１２を形成する際に、トレンチ１２の底部のコーナー部分に生じる電界集中を抑制するために、トレンチ１２のエッチング時、もしくは後処理で、トレンチ１２の底部のコーナー部分をラウンディングさせることがある。あるいは、トレンチ１２を形成した後の熱処理により、トレンチ１２の底部のコーナー部分が自動的にラウンディングする場合もある。いずれの場合でも、ラウンディングしたコーナー部分は、ＳｉＣの複数の面方位で構成される。
　このようなトレンチ１２内に、従来のように、ＳｉＣの酸化（熱酸化）によって絶縁膜を形成しようとすると、トレンチ１２の底部のラウンディングしたコーナー部分上に所定の厚さの絶縁膜を形成することは困難である。図９を参照しながら説明したように、酸化の面方位依存性によって酸化膜の厚さが異なる結果、コーナー部分の一部で十分な厚さの絶縁膜が形成されず、信頼性が低下する可能性がある。
　これに対して、本実施形態では、トレンチ１２の底部に、アンドープポリシリコン膜の埋め込みを利用して、トレンチ１２の底面上に絶縁膜を形成する。このため、図１０から分かるように、ＳｉＣの面方位にかかわらず、トレンチ１２の底部のラウンディングしたコーナー部分上にも、所定の厚さ（厚さ：ｔ１）の絶縁膜を形成できる。
　また、図１１に示すように、トレンチ１２は、その側壁近傍にサブトレンチ１３を有する場合がある。サブトレンチ１３は、トレンチ１２の側壁近傍に配置され、トレンチ１２の他の部分の底面よりも深い底面を有する。トレンチ１２を形成するためのエッチング工程において、特にトレンチ１２の深さに対するトレンチ１２の幅の比率（深さ／幅：アスペクト比）が大きい場合に、サブトレンチ１３が発生することが多い。
　サブトレンチ１３は、ＳｉＣの複数の面方位で構成される。従って、従来のように、ＳｉＣの酸化によって絶縁膜を形成しようとすると、絶縁膜が局所的に薄くなったり、サブトレンチ１３の底部に電界がより集中して絶縁膜耐圧を劣化させる可能性がある。
　これに対し、本実施形態では、トレンチ１２にアンドープポリシリコン膜を埋め込む際に、サブトレンチ１３にもアンドープポリシリコン膜を埋め込むことができる。このため、図１１から分かるように、トレンチ１２の底部やサブトレンチ１３上で絶縁膜が薄くなることを抑制できる。また、サブトレンチ１３にアンドープポリシリコン膜が埋め込まれることにより、電界が集中する領域であるコーナー部分に、自己整合的に厚い絶縁体（第３絶縁層５）を形成できる。すなわち、トレンチ１２のコーナー部分では、サブトレンチ１３の深さ分だけ他の部分よりも第３絶縁層５が厚くなる。この結果、絶縁破壊に対する懸念を小さくすることができる。したがって、トレンチエッチングに対する要求を緩やかにでき、製造プロセスも容易となる。
　＜ドリフト領域の上面からのトレンチ深さの検討＞
　ここで、トレンチ１２の好適な深さについて検討したので、その一例を説明する。
　半導体装置１００はバンドギャップの広い炭化珪素半導体を用いているため、半導体装置１００の用途として、例えば６００Ｖ以上、特に１２００Ｖ以上の耐圧で使用されるような用途が想定される。
　耐圧は、ドリフト領域２ｄのうちトレンチ１２の底面の下に位置する部分の厚さｔ４で決定される。例えば、ドリフト領域２ｄの濃度を一般的な濃度である５×１０16ｃｍ-3とすると、６００Ｖの耐圧を得るためには厚さｔ４は例えば５μｍ以上、１２００Ｖの耐圧を得るためには厚さｔ４は例えば１０μｍ以上に設定される。
　トレンチ１２の側壁および底面にゲート絶縁膜としてＳｉＯ2膜を形成する場合、耐圧を１２００Ｖ、ゲート電圧を２０Ｖとすると、ＳｉＯ2膜の長期信頼性を確保するためには、トレンチ１２の側壁におけるＳｉＯ2膜の厚さｔ２を０．０７μｍ程度以上に設定することが好ましい。また、トレンチ１２の底面におけるＳｉＯ2膜の厚さｔ１を、側壁における厚さｔ２の３倍程度である０．２μｍ以上に設定することが好ましい。
　一般に、電流経路を確保するためには、トレンチ１２の底面上にある第１絶縁層７の上面は、ボディ領域３の下面よりも深い位置に配置される。基板１の法線方向における、第１絶縁層７の上面とボディ領域３の下面との距離（離間量）ｔｏｆｆは、例えば０．０５μｍ～０．１μｍ程度に設定される。
　従って、ドリフト領域２ｄの上面からトレンチ１２の底面までの基板１の法線方向における距離（ドリフト領域２ｄにおけるトレンチ１２の深さ：ｔｏｆｆ＋ｔ１）の最小値は、０．２５μｍ（＝０．０５μｍ＋０．２μｍ）となる。
　ところで、プロセスバラツキを考慮すると、埋め込まれた第３絶縁層５が全て酸化される場合もあり得る。このとき、第３絶縁層５が酸化された膜の厚さは、第３絶縁層５の厚さの約２倍となる。トレンチ１２の底面上における絶縁膜の厚さｔ１が０．２μｍとなるように第３絶縁層５の厚さを設計した場合、絶縁膜の厚さｔ１は最大で０．４μｍとなる可能性がある。この場合でも、０．０５μｍの離間量ｔｏｆｆを確保しようとすると、ドリフト領域２ｄにおけるトレンチ１２の深さ（ｔｏｆｆ＋ｔ１）の最小値は、０．４５μｍ（＝０．０５μｍ＋０．４μｍ）となる。
　一方、炭化珪素層２におけるトレンチ１２の深さｄｔ（炭化珪素層２の上面からトレンチ１２の底面までの基板１の法線方向における距離）が大きくなると、（１）ドリフト領域２ｄの厚さｔ３も増加し、エピタキシャル成長に時間がかかるとともに、欠陥が発生しやすくなることが懸念される、（２）トレンチ１２を形成するためのエッチングが困難になる、および（３）トレンチ１２を第３絶縁層で埋め込むことが困難になるという問題がある。このため、トレンチ１２の深さｄｔは小さい方が有利である。一般的にはトレンチ１２の深さｄｔは最大で３μｍである。
　耐圧の大きさに限らず、ボディ領域３のうちチャネルとして機能する部分の長さｔｃｈａｎｎｅｌとソース領域４の基板１の法線方向の距離との合計長さｄｘが例えば０．５μｍ以上に設定されることを考慮すると、ドリフト領域２ｄにおけるトレンチ１２の深さ（ｔｏｆｆ＋ｔ１）は最大で２．５μｍ（＝３μｍ－０．５μｍ）となる。この値は、トレンチ１２の底部における絶縁膜の長期信頼性の観点から算出した、ドリフト領域２ｄにおけるトレンチ１２の深さ（ｔｏｆｆ＋ｔ１）の最小値である０．２５μｍ、または０．４５μｍに対して十分なマージンがある。
　このように、ドリフト領域２ｄにおけるトレンチ１２の深さ（ｔｏｆｆ＋ｔ１）は、例えば０．２５μｍ以上であることが好ましく、より好ましくは０．４５μｍ以上である。これにより、トレンチ１２の底部にかかる電界を緩和でき、絶縁破壊を抑制できる。一方、プロセス上の観点から、ドリフト領域２ｄにおけるトレンチ１２の深さ（ｔｏｆｆ＋ｔ１）は２．５μｍ以下であることが好ましい。
　次いで、ドリフト領域２ｄにおけるトレンチ１２の深さ（ｔｏｆｆ＋ｔ１）の、ドリフト領域２ｄの厚さｔ３に対する割合Ｒ［＝（ｔｏｆｆ＋ｔ１）／ｔ３］の好ましい範囲を求める。
　ドリフト領域２ｄにおけるトレンチ１２の深さ（ｔｏｆｆ＋ｔ１）を、上記範囲の下限値である０．２５μｍとし、かつ、トレンチ１２の底面から基板１までの深さｔ４を１０μｍ（耐圧：１２００Ｖの場合）に設定すると、ドリフト領域２ｄの厚さｔ３は１０．２５μｍとなる。この場合、割合Ｒは２．５％（≒０．２５／１０．２５＝１／４１）である。従って、厚さｔ４が例えば１０μｍ以下の場合、あるいは耐圧が例えば１２００Ｖ以下の場合、割合Ｒは例えば２．５％以上となる。
　一方、ドリフト領域２ｄにおけるトレンチ１２の深さ（ｔｏｆｆ＋ｔ１）を、上記範囲の上限値である２．５μｍとし、かつ、トレンチ１２の底面からのドリフト領域２ｄの厚さｔ４を５μｍ（耐圧：６００Ｖ）に設定すると、割合Ｒは１／３（（＝２．５／（２．５＋５））となる。従って、割合Ｒの最大値は例えば１／３である。
　このように、ドリフト領域２ｄにおけるトレンチ１２の深さ（ｔｏｆｆ＋ｔ１）の、ドリフト領域２ｄの厚さｔ３に対する割合Ｒ［＝（ｔｏｆｆ＋ｔ１）／ｔ３］は、例えば１／４１以上１／３以下となる。
　次に、図面を参照しながら、本実施形態の半導体装置１００の製造方法の一例を説明する。
　図２（ａ）～（ｄ）および図３（ａ）～（ｄ）は、それぞれ、本実施形態の半導体装置の製造方法を説明するための工程断面図である。
　まず、図２（ａ）に示すように、基板１の主面上に、炭化珪素をエピタキシャル成長させることによって、第１導電型（ここではｎ型）のドリフト領域２ｄと、第２導電型（ここではｐ型）のボディ領域３とをこの順で形成し、炭化珪素層２を得る。この後、ボディ領域３内にソース領域４を形成する。
　基板１として、例えば３×１０18ｃｍ-3の濃度で窒素を含む低抵抗のｎ型ＳｉＣ基板を用いることができる。ドリフト領域２ｄには、例えば８×１０15ｃｍ-3の濃度で窒素がドープされている。ドリフト領域２ｄの厚さは例えば１２μｍである。なお、ドリフト領域２ｄの厚さおよび濃度は、所望される耐圧によって決定されるものであり、上記に例示した厚さおよび濃度に限定されない。
　ボディ領域３には、例えば２×１０18ｃｍ-3の濃度でアルミニウムがドープされている。ボディ領域３の厚さは例えば１μｍである。
　なお、ここでは、ボディ領域３をエピタキシャル成長によって形成しているが、代わりにイオン注入によって形成してもよい。具体的には、ｎ型の炭化珪素層２をエピタキシャル成長によって形成した後、その表面領域にｐ型不純物をイオン注入することによってボディ領域３を形成してもよい。その場合、炭化珪素層２のうちｐ型不純物が注入されなかった領域がドリフト領域２ｄとなる。
　ソース領域４は、例えばイオン注入によって形成される。まず、炭化珪素層２の所定領域上にシリコン酸化膜からなるマスク層（図示せず）を配置する。次いで、マスク層を注入マスクとして、ボディ領域３のうちソース領域を形成しようとする部分にｎ型の不純物イオン（例えば窒素イオン）を注入する。ここでは、例えば、加速エネルギーを１００ｋｅＶ、ドーズ量を５×１０15ｃｍ-2とする。マスク層を除去した後、不活性ガス雰囲気中、例えば１７００℃の温度で３０分程度のアニール処理を行う。これにより、注入された不純物イオンが活性化され、ソース領域４が得られる。
　次いで、図２（ｂ）に示すように、炭化珪素層２に、ソース領域４およびボディ領域３を貫通し、ドリフト領域２ｄ内に底面を有するトレンチ（凹部）１２を形成する。本実施形態では、まず、ソース領域４の一部の上に酸化膜をマスクとし、反応性イオンエッチング（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ；ＲＩＥ）により、炭化珪素層２にトレンチ（深さ：例えば１．５μｍ、幅：例えば１μｍ）１２を形成する。図示する例では、トレンチ１２の側面は、基板１の主面に対して略垂直であるが、トレンチ１２は基板１の主面の法線方向に対して傾斜した側面を有してもよい（テーパー形状）。
　続いて、図２（ｃ）に示すように、トレンチ１２の側面上および底面上に、トレンチ１２内を埋めるようにアンドープのポリシリコン膜（アンドープポリシリコン膜）５ａを形成する。ここでは、厚さが例えば６００ｎｍのアンドープポリシリコン膜５ａをＬＰ－ＣＶＤ法により堆積する。このとき、トレンチ１２がアンドープポリシリコン膜５ａで埋め込まれ、トレンチ１２内部にボイドが生じないように、アンドープポリシリコン膜５ａの厚さ、トレンチ１２の幅および形状などが制御されていることが好ましい。例えば図２（ｂ）に示す工程においてテーパー形状を有するトレンチ１２を形成すれば、トレンチ１２内におけるボイドの発生を抑制できる。ここでいう「ボイド」とは、アンドープポリシリコン膜５ａの内部に生じる空間を指す。
　本明細書において、アンドープポリシリコン膜５ａで「トレンチ１２内を埋める」とは、トレンチ１２の底面および側面上に形成されたアンドープポリシリコン膜５ａによって、トレンチ１２の内部、すなわちトレンチ１２の底面および側面によって規定される空間が埋め込まれた状態を指す。この状態では、アンドープポリシリコン膜５ａ、トレンチ１２の内部でボイドもスリットも有しておらず、トレンチ１２の内部を完全に埋めるように形成されていることが好ましい。
　なお、アンドープポリシリコン膜５ａの代わりにアンドープアモルファスシリコン膜を形成してもよい。本明細書では、アンドープポリシリコンとアンドープアモルファスシリコンとを「アンドープシリコン」と総称することがある。アンドープアモルファスシリコン膜を用いる場合、後述する熱酸化膜形成工程においてアモルファスシリコン膜が結晶化され、ポリシリコン膜となる。
　この後、図２（ｄ）に示すように、アンドープポリシリコン膜５ａの表面を例えば化学機械研磨（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）法により平坦化する。平坦化は、後のエッチバック工程において、トレンチ１２の底部に残留させる絶縁膜の表面を平坦にするために行う。従って、アンドープポリシリコン膜５ａの表面が堆積後もしくはアニール処理後に十分平坦であれば、この平坦化工程を省略できる。また、本実施形態では平坦化方法としてＣＭＰ法を用いたが、ＣＭＰ法の代わりに、例えば、アンドープポリシリコン膜５ａの表面に平坦化膜として有機膜を塗布した後、その有機膜とアンドープポリシリコン膜５ａとを略同じエッチングレートでエッチバックすることによって、アンドープポリシリコン膜５ａを平坦化してもよい。
　続いて、図３（ａ）に示すように、アンドープポリシリコン膜５ａのエッチングを行い、トレンチ１２内の所定の深さから底面までの間に位置する部分を残して第３絶縁層５とし、他の部分を除去する。ここでは、アンドープポリシリコン膜５ａに対し、例えば弗硝酸系の溶液を用いたウエットエッチングを行い、トレンチ１２の底部に厚さが１５０ｎｍ以上５００ｎｍ以下（例えば約３５０ｎｍ）の第３絶縁層５を得る。第３絶縁層５の厚さはエッチング時間などのエッチング条件により調整される。
　エッチング方法として、ここではウエットエッチングを用いたが、これは、一般にポリシリコン膜のウエットエッチング液ではＳｉＣが侵食されないからである。なお、ドライエッチングによるエッチバック法を用いてもよい。ただし、ポリシリコン膜のドライエッチングに用いるガスとしてＳｉＣを侵食しないガスを選択することが好ましい。ＳｉＣもエッチングするガスを用いると、トレンチ１２の形状が変化する可能性があるからである。
　続いて、図３（ｂ）に示すように、トレンチ１２の側面上に、ゲート酸化膜として機能する第２絶縁層（厚さ：例えば３０ｎｍ以上１００ｎｍ以下）６を形成する。ここでは、ドライ酸化雰囲気中、１２００℃の温度で３時間の熱処理を行うことにより、第２絶縁層６として厚さが例えば７０ｎｍの熱酸化膜を形成する。この熱処理において、第２絶縁層６の形成と同時に、第３絶縁層５の表面も酸化されて第１絶縁層７が得られる。第３絶縁層５の酸化速度が炭化珪素層２の酸化速度よりも高いことから、第１絶縁層７は第２絶縁層６よりも厚い熱酸化膜（厚さ：例えば１５０ｎｍ以上５００ｎｍ以下）となる。
　この方法によると、第２絶縁層６は、トレンチ１２の側面のうち第３絶縁層５で覆われていない部分にのみ形成される。従って、第２絶縁層６は、第３絶縁層５よりも浅い位置に形成される。このようにして、第３絶縁層５、第１絶縁層７および第２絶縁層６によって構成される絶縁膜１１が得られる。
　また、上記条件の熱処理では、第３絶縁層５が厚さ全体に亘って完全に酸化されることは無いので、トレンチ１２の底面を構成する炭化珪素は酸化されない。従って、炭化珪素層２の酸化に伴ってトレンチ１２の底部にかかるストレスを従来よりも低減できる。
　なお、トレンチ内部をポリシリコン膜で埋め込む前に、トレンチ内にゲート絶縁膜（熱酸化膜）を形成しておくことも考えられる。その場合にはゲート絶縁膜がトレンチ底面上にも形成される。しかしながら、ゲート絶縁膜は、結晶方位に依存してトレンチ底面上で厚くなるため、トレンチ底部にストレスが生じる要因となる。これに対して、上記方法のように、トレンチ１２内部にアンドープポリシリコン膜５ａを埋め込んだ後にトレンチ１２内に熱酸化膜（第１絶縁層７、第２絶縁層６）を形成すると、熱酸化膜の形成時にトレンチ１２底面がアンドープポリシリコン膜５ａで覆われているので、トレンチ１２底部において基板の酸化が発生しない。このように、トレンチ１２の側壁および底面の炭化珪素表面（トレンチ１２内にチャネル層を形成する場合には、チャネル層表面）と接するようにアンドープポリシリコン膜５ａを形成し、その後に熱酸化膜を形成することにより、熱酸化膜形成時のストレスがトレンチ１２の底面に発生することを抑制できる。さらに、トレンチ１２の底面にゲート電極８と略等しい膨張係数を有するシリコンにより構成される第３絶縁層５を配置できるので、完成後の半導体素子使用時において膨張係数の差によるストレスも低減できる。その上、第３絶縁層５の表面を酸化する際には（図３（ｂ））、トレンチ１２の側壁上に絶縁膜が存在していないので、第３絶縁層５の酸化時のストレスを上方に逃がすことができ、トレンチ１２内部にかかるストレスを小さくすることができる。
　第１絶縁層７の上面は、トレンチ１２の側面においてボディ領域３とドリフト領域２ｄとの界面よりも深い位置にあることが好ましい。第１絶縁層７の上面が上記界面よりも下に位置していると、ボディ領域３のうちトレンチ１２の側面に露出する部分（チャネル部分）上にゲート絶縁膜（第２絶縁層６）のみを配置できるので、所望のトランジスタ特性をより確実に実現できる。
　この後、トレンチ１２内に導電膜８ａを形成する。ここでは、導電膜８ａとして、例えばＬＰ－ＣＶＤ法により、不純物のドープされたポリシリコン（厚さ：例えば６００ｎｍ）をトレンチ１２内および炭化珪素層２上に堆積する。
　続いて、図３（ｃ）に示すように、トレンチ１２の上部以外を開口させたレジスト層２１をマスクとして導電膜８ａのエッチング（ドライエッチング）を行い、ゲート電極８を得る。
　ゲート電極８は、少なくともトレンチ１２の側面において第２絶縁層６と接するように形成される。図示する例では、トレンチ１２内および炭化珪素層２上に、トレンチ１２の底部において第１絶縁層７と接し、かつ、トレンチ１２の側面において第２絶縁層６と接するようにゲート電極８が形成されている。また、第１絶縁層７とゲート電極８の界面は、ドリフト領域２ｄとボディ領域３との界面よりも深い位置にある。
　続いて、図３（ｄ）に示すように、ボディ領域３およびソース領域４と接するようにソース電極１０を形成する。ソース電極１０は、炭化珪素層２の上面上に、ボディ領域３とソース領域４とに跨るように配置される。具体的には、まず、炭化珪素層２およびゲート電極８を覆うように層間絶縁膜（図示せず）を形成する。次いで、層間絶縁膜に、ソース領域４の一部およびボディ領域３の一部を露出する開口部を設ける。この開口部内に導電膜（例えばＴｉなどの金属膜）を形成し、必要に応じてアニール処理を行う。これにより、ソース領域４およびボディ領域３とオーミック接触するソース電極１０が得られる。
　また、基板１の裏面（主面と反対側）上にドレイン電極９を形成する。これにより、トレンチゲート構造を有するＭＩＳＦＥＴが得られる。
　上記方法によると、トレンチ１２の側面および底面とゲート電極８との間に、第２絶縁層６、第１絶縁層７および第３絶縁層５により構成される絶縁膜１１が配置される。絶縁膜１１は、トレンチ１２の底面上で、トレンチ１２の側面上よりも厚くなる。具体的には、トレンチ１２の底面とゲート電極８との間に、第３絶縁層５および第１絶縁層７が形成され、これらの両方の層が絶縁膜として機能する。従って、トレンチ１２の底面における絶縁膜１１の厚さは４００ｎｍ以上となり、トレンチ１２の底部近傍にかかる電界強度を４ＭＶ／ｃｍ以下まで抑制することが可能となる。一方、トレンチ１２の側面に露出したボディ領域３の表面領域（チャネル部分）における絶縁膜１１の厚さは、第２絶縁層６の厚さによって規定され、例えば７０ｎｍである。
　このように、トレンチ１２の底部に選択的に第３絶縁層５を配置することによって、トレンチ１２の底面における絶縁膜１１の厚さを、トレンチ１２の側面における絶縁膜１１の厚さよりも大きくできる。例えばトレンチ１２の側面における厚さの３倍以上、好ましくは５倍以上にできる。従って、トランジスタ特性を低下させることなく、トレンチ１２の底部において絶縁膜１１に生じる電界強度を低減でき、絶縁破壊を抑制することが可能となる。
　また、トレンチ１２の底部の炭化珪素を酸化して厚い熱酸化膜を形成することがないので、酸化に伴う基板１へのストレスが発生しにくく、炭化珪素層２への欠陥の導入が抑制される。さらに、トレンチ１２の底部に配置された、シリコンにより構成される第３絶縁層５と、ゲート電極（ドープされたポリシリコン層）８とが略同一の膨張係数を有するので、高温動作における長期信頼性を確保できる。その上、ゲート電極８と第３絶縁層５との間に第１絶縁層７を形成することにより、製造プロセス中や半導体装置完成後の高温動作時などに、ゲート電極８から第３絶縁層５へ不純物が拡散することを抑制できる。従って、第３絶縁層５の絶縁性を維持できるので、トレンチ１２の底部の絶縁膜１１を安定して保持できる。
　本発明の半導体装置の製造方法は、図２および図３を参照しながら上述した方法に限定されない。
　上述した方法では、アンドープポリシリコン膜５ａの平坦化工程を行っているが、アンドープポリシリコン膜５ａに対する平坦化処理を行わなくてもよい。ただし、アンドープポリシリコン膜５ａの上面が十分に平坦化されていない場合、その状態でアンドープポリシリコン膜５ａのエッチング工程を行うと、例えば図４に示すように、トレンチ１２内に、表面に凹部を有する第３絶縁層５が得られる。この場合でも、上記と同様の効果が得られる。
　また、上述した第１の実施形態の方法では、深さが１．５μｍのトレンチ１２を形成しているが、トレンチ１２の深さはドリフト領域２ｄに達し、かつ、トレンチ１２の底面上に所望の厚さの絶縁膜を形成できる深さに設定されればよく、特に限定されない。
　アンドープポリシリコン膜５ａの厚さは特に限定されず、トレンチ１２の内部を全て埋め込むことができるように設定されればよい。そのようなアンドープポリシリコン膜５ａの厚さは、トレンチ１２の幅によって異なるが、一般には、トレンチ１２の幅の５０～８０％であることが好ましい。なお、トレンチ１２の幅とは、基板１の主面の法線方向から見たときの、トレンチ１２の開口の最大幅を指す。
　さらに、第２絶縁層６および第１絶縁層７として、熱酸化によって酸化膜を形成する代わりに、ＣＶＤ法などの堆積法を用いて、トレンチ１２の底面上および側面上に酸化膜や窒化膜などの絶縁膜を形成してもよい。
　ゲート電極８として、ポリシリコン以外の材料から構成される導電層を形成してもよい。この場合でも、第１絶縁層７によって、ゲート電極８の材料と第３絶縁層５とが反応することを抑制できる。
　図１～図４に示す断面図では、トレンチ１２の側面と底面とが垂直に交わって角部（コーナー部）が形成されているが、トレンチ１２がテーパー形状を有する場合には、側面と底面とは垂直に交わらなくてもよい。また、角部がエッチングもしくはエッチング以外の工程で丸みを帯びていても、上記と同様の効果を得ることができる。
　上記方法では、基板１として４Ｈ－ＳｉＣ基板を用いたが、他の結晶面や他のポリタイプのＳｉＣ基板を用いてもよい。また、４Ｈ－ＳｉＣ基板を用いる場合、そのＳｉ面に炭化珪素層２を形成し、Ｃ面にドレイン電極９を形成してもよいし、Ｃ面に炭化珪素層２、Ｓｉ面にドレイン電極９を形成してもよい。
　上記説明では、本発明による実施形態の半導体装置の構成を、ｎチャネル型のＭＩＳＦＥＴを例に説明したが、本発明の半導体装置はｐチャネル型のＭＩＳＦＥＴであってもよい。ｐチャネル型のＭＩＳＦＥＴでは、ＳｉＣ基板１、ドリフト領域２ｄ、ソース領域４の導電型はｐ型、ボディ領域３の導電型はｎ型となる。
　本発明の半導体装置の構成は、図１を参照しながら上述した構成に限定されない。図１に示す半導体装置では、炭化珪素層２はボディ領域３、ソース領域４およびドリフト領域２ｄを有するが、さらに他の構成要素を有していてもよい。例えば、ドリフト領域２ｄのうちトレンチ１２の底面近傍に位置する部分に、電界緩和のための第２導電型の不純物層を有していてもよい。また、トレンチ１２の側面上にチャネル層が形成されていてもよい。
　図１に示す半導体装置は、反転チャネル構造を有するＭＩＳＦＥＴであるが、本発明は蓄積チャネル構造を有するＭＩＳＦＥＴにも適用され、上記と同様の効果が得られる。
　図５は、蓄積チャネル構造を有するＭＩＳＦＥＴを例示する断面図である。簡単のため、図１と同様の構成要素には、同じ参照符号を付し、説明を省略する。
　図５に示す半導体装置のユニットセル１１０Ｕは、トレンチ１２の底面および側面上に、炭化珪素によって構成されるチャネル層１８が形成されている点で、図１に示す半導体装置のユニットセル１００Ｕと異なっている。チャネル層１８は、例えばエピタキシャル成長によって形成された第１導電型の炭化珪素層である。
　図５に示す半導体装置を製造する際には、トレンチ１２を形成した後、炭化珪素層２上およびトレンチ１２の側面および底面上に、エピタキシャル成長によりチャネル層１８を形成する。その後、チャネル層１８の上にアンドープポリシリコン膜５ａを堆積し、これをエッチングして第３絶縁層５を得る。次いで、チャネル層１８の表面部分を熱酸化することにより第２絶縁層６を形成できる。
　さらに、本発明は縦型ＭＩＳＦＥＴに限定されず、炭化珪素層上に絶縁膜を介して電極が配置された構造を有する種々の半導体装置に適用され得る。例えば上記実施形態では、炭化珪素層（ドリフト領域）と同じ導電型の炭化珪素基板を用いてＭＩＳＦＥＴを製造しているが、炭化珪素層（ドリフト領域）と異なる導電型の炭化珪素基板を用いて絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）を製造することもできる。
　また、上記実施形態では、炭化珪素（ＳｉＣ）を用いた半導体装置を説明したが、その他のワイドバンドギャップ半導体、例えばＧａＮ、ダイヤモンド等を用いた半導体装置にも適用でき、同様の効果が得られる。さらに、ワイドバンドギャップ半導体以外の半導体（例えばシリコン）を用いた半導体装置にも適用され得る。
　例えば、炭化珪素の代わりにシリコンを用いて、図１に示す半導体装置を製造することができる。製造方法は、図２及び図３を参照しながら前述した方法と同様であってもよい。
　本発明は、トレンチ構造を備えるＭＩＳＦＥＴなどの半導体装置、およびそれを備えた種々の制御装置や駆動装置に広く適用できる。特に、炭化珪素などのワイドバンドギャップ半導体を用いた半導体装置に好適に用いられ得る。
　１　　基板
　２　　炭化珪素層
　２ｄ　ドリフト領域
　３　　ボディ領域
　４　　ソース領域
　５ａ　アンドープポリシリコン膜
　５　　第３絶縁層
　６　　第２絶縁層
　７　　第１絶縁層
　８　　ゲート電極
　９　　ドレイン電極
　１０　ソース電極
　１１　絶縁膜
　１２　トレンチ
　１６　ゲート絶縁膜
　１８　チャネル層
　２１　レジスト層
　１００Ｕ、１１０Ｕ、３００Ｕ　ユニットセル

Claims (14)

  1. 　基板と、
    　前記基板の主面上に配置された半導体層と、
    　前記半導体層に配置され、前記半導体層内に底面および側面を有するトレンチと、
    　前記トレンチの底面および側面に配置された絶縁膜と、
    　前記トレンチ内に配置され、前記絶縁膜によって前記半導体層と絶縁された導電層と
    を備え、
    　前記絶縁膜は、前記トレンチの底面と前記導電層との間に配置された第１絶縁層および第３絶縁層と、前記トレンチの側面と前記導電層との間に配置された第２絶縁層とを有し、
    　前記第１絶縁層は前記第３絶縁層上に配置され、前記第２絶縁層は、前記第３絶縁層よりも浅い位置のみに配置されており、
    　前記第３絶縁層はシリコンにより構成される半導体装置。
  2. 　前記半導体層は、第１導電型のドリフト領域と、前記ドリフト領域上に配置された第２導電型のボディ領域とを含み、
    　前記トレンチは、前記ボディ領域を貫通し、前記ドリフト領域の内部に前記底面を有しており、
    　前記第１絶縁層の上面は前記導電層の下面と接し、前記第１絶縁層と前記導電層との界面は、前記トレンチの側面における前記ボディ領域と前記ドリフト領域との界面よりも深い位置にある請求項１に記載の半導体装置。
  3. 　前記ドリフト領域における前記トレンチの深さの、前記ドリフト領域の厚さに対する割合は１／３以下である請求項２に記載の半導体装置。
  4. 　前記絶縁膜の厚さは、前記トレンチの底面上で、前記トレンチの側面上よりも大きい請求項１から３のいずれかに記載の半導体装置。
  5. 　前記絶縁膜の厚さは、前記トレンチの底面上で、前記トレンチの側面上の３倍以上である請求項４に記載の半導体装置。
  6. 　前記導電層は、不純物がドープされたポリシリコン層である請求項１から５のいずれかに記載の半導体装置。
  7. 　前記ボディ領域内に配置された第１導電型のソース領域と、
    　前記ソース領域および前記ボディ領域と電気的に接続されたソース電極と、
    　前記基板の前記主面と反対側の面に配置されたドレイン電極と
    をさらに備える請求項２に記載の半導体装置。
  8. 　前記半導体層は、炭化珪素により構成される請求項１から７のいずれかに記載の半導体装置。
  9. 　主面上に半導体層が形成された基板を用意する工程と、
    　前記半導体層内に底面および側面を有するトレンチを、前記半導体層に形成する工程と、
    　前記トレンチの底面および側面上に、前記トレンチ内を埋めるように、シリコンにより構成される第３絶縁層を形成する工程と、
    　前記第３絶縁層のエッチバックを行う工程であって、前記第３絶縁層のうち前記トレンチ内の所定の深さから底面までの間に位置する部分を第３絶縁層として残し、他の部分を除去する工程と、
    　前記第３絶縁層の上に第１絶縁層を形成する工程と、
    　前記トレンチの側面のうち前記第３絶縁層で覆われていない部分上に第２絶縁層を形成する工程と、
    　前記トレンチ内に、前記トレンチの側面において前記第２絶縁層と接するように導電層を形成する工程と
    を包含する半導体装置の製造方法。
  10. 　前記第１絶縁層および前記第２絶縁層は同一の熱処理工程によって形成され、
    　前記熱処理工程では、前記第３絶縁層の表面を酸化させることによって前記第１絶縁層を形成するとともに、前記トレンチの側面において半導体を酸化させることによって前記第２絶縁層を形成する請求項９に記載の半導体装置の製造方法。
  11. 　前記基板を用意する工程において、前記半導体層は、第１導電型のドリフト領域と、前記ドリフト領域上に配置された第２導電型のボディ領域とを含んでおり、
    　前記トレンチを形成する工程において、前記トレンチは、前記ボディ領域を貫通し、前記ドリフト領域の内部に前記底面を有するように形成され、
    　前記第１絶縁層の上面は、前記トレンチの側面における前記ボディ領域と前記ドリフト領域との界面よりも深い位置にある請求項９または１０に記載の半導体装置の製造方法。
  12. 　前記ドリフト領域における前記トレンチの深さの、前記ドリフト領域の厚さに対する割合は１／３以下である請求項１１に記載の半導体装置の製造方法。
  13. 　前記第３絶縁層を形成する工程と前記第３絶縁層のエッチングを行う工程との間に、前記第３絶縁層を平坦化する工程をさらに包含する請求項９から１２のいずれかに記載の半導体装置の製造方法。
  14. 　前記半導体層は、炭化珪素により構成される請求項９から１３のいずれかに記載の半導体装置の製造方法。
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