JP2006093506A - 絶縁ゲート型半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】容量層をノンドープポリシリコンで形成する。酸化膜で形成した容量層と異なり、シームの発生などが抑制でき、安定した容量層が形成できる。また、容量層として用いるポリシリコンについては、ドープされたポリシリコンでもよく、ポリシリコン表面に形成される酸化膜も容量膜として機能するため、低容量な絶縁ゲート型デバイスの提供が可能となる。
【選択図】 図1
Description
n+型シリコン半導体基板1上に、エピタキシャル層を積層するなどしたn−型半導体層を設けてドレイン領域2を形成する。
第2工程(図4): 前記チャネル層を貫通し前記半導体基板まで到達するトレンチを形成する。
2 n−型半導体層(ドレイン領域)
4 チャネル層
7 トレンチ
10 第1半導体層
11 ゲート酸化膜
11a 第1酸化膜
11b 第2酸化膜
12 容量層
13 ゲート電極(第2半導体層)
14 ボディ領域
15 ソース領域
16 層間絶縁膜
17 金属配線層
18 底部酸化膜
21 n+型半導体基板
22 n−型半導体層(ドレイン領域)
24 チャネル層
27 トレンチ
31 ゲート酸化膜
33 ゲート電極
34 ボディ領域
35 ソース領域
101 n+型半導体基板
102 n−型半導体層(ドレイン領域)
104 チャネル層
107 トレンチ
111 ゲート酸化膜
113 ゲート電極
114 ボディ領域
115 ソース領域
110 埋め込み酸化膜
Claims (11)
- ドレイン領域となる一導電型の半導体基板と、
該半導体基板表面に設けた逆導電型のチャネル層と、
該チャネル層を貫通し前記半導体基板まで到達するトレンチと、
前記トレンチ底部に埋め込まれた第1半導体層と、
前記トレンチ内壁に設けた絶縁膜と、
前記トレンチに埋め込まれ前記第1半導体層上に位置する第2半導体層と、
前記チャネル層表面の前記トレンチに隣接して設けた一導電型のソース領域と、を具備することを特徴とする絶縁ゲート型半導体装置。 - 前記第1半導体層は、ノンドープのポリシリコンであることを特徴とする請求項1に記載の絶縁ゲート型半導体装置。
- 前記第1半導体層は前記チャネル層より下方に埋め込まれることを特徴とする請求項1に記載の絶縁ゲート型半導体装置。
- 前記絶縁膜は前記第1半導体層表面に設けられることを特徴とする請求項1に記載の絶縁ゲート型半導体装置。
- 前記第1半導体層は、前記絶縁膜により被覆されることを特徴とする請求項4に記載の絶縁ゲート型半導体装置。
- 前記第1半導体層は、側面および底面を第1絶縁膜で被覆され、表面を第2絶縁膜で被覆されることを特徴とする請求項1に記載の絶縁ゲート型半導体装置。
- 一導電型の半導体基板表面に逆導電型のチャネル層を形成する工程と、
前記チャネル層を貫通し前記半導体基板まで到達するトレンチを形成する工程と、
少なくとも前記トレンチ内壁に絶縁膜を形成する工程と、
前記トレンチ底部に第1半導体層を埋設する工程と、
前記トレンチに埋め込まれ前記第1半導体層上に位置する第2半導体層を形成する工程と、
前記チャネル層表面で前記トレンチに隣接して一導電型のソース領域を形成する工程と、を具備することを特徴とする絶縁ゲート型半導体装置の製造方法。 - 一導電型の半導体基板表面に逆導電型のチャネル層を形成する工程と、
前記チャネル層を貫通し前記半導体基板まで到達するトレンチを形成する工程と、
前記トレンチ内壁に第1絶縁膜を形成する工程と、
前記トレンチ底部に第1半導体層を埋設する工程と、
前記トレンチ内壁に第2絶縁膜を形成する工程と、
前記トレンチに埋め込まれ前記第1半導体層上に位置する第2半導体層を形成する工程と、
前記チャネル層表面で前記トレンチに隣接して一導電型のソース領域を形成する工程と、を具備することを特徴とする絶縁ゲート型半導体装置の製造方法。 - 前記第1半導体層はノンドープのポリシリコンを堆積して形成することを特徴とする請求項7または請求項8に記載の絶縁ゲート型半導体装置の製造方法。
- 前記トレンチ内壁に第1絶縁膜を形成した後前記第1半導体層を埋設し、その後該トレンチ内壁に第2絶縁膜を形成することを特徴とする請求項8に記載の絶縁ゲート型半導体装置の製造方法。
- 前記第2絶縁膜形成前に、前記トレンチ側壁の前記第1絶縁膜を除去することを特徴とする請求項10に記載の絶縁ゲート型半導体装置の製造方法。
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