JP5390758B2 - 半導体装置 - Google Patents
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Description
図3は、従来のトレンチゲート型VDMOSFETを有する半導体装置を示す模式的な断面図である。
この半導体装置101は、N+型基板102を備えている。N+型基板102上には、N-型エピタキシャル層103が積層されている。N-型エピタキシャル層103の基層部は、N-型領域104とされ、N-型エピタキシャル層103の表層部には、P型ボディ領域105がN-型領域104と上下に隣接して形成されている。
N+型基板102の裏面には、ドレイン電極115が形成されている。
N+型ソース領域109を接地し、ドレイン電極115に適当な大きさの正電圧を印加しつつ、ゲート電極108の電位を制御することにより、P型ボディ領域105におけるゲート絶縁膜107との界面近傍にチャネルを形成して、N+型ソース領域109とドレイン電極115との間に電流を流すことができる。
これにより、ゲート電極とソース領域との間にゲート絶縁膜を確実に介在させることができる。その結果、ゲート−ソース間耐圧を確実に向上させることができる。
図1は、本発明の一実施形態に係る半導体装置の構造を模式的に示す断面図である。
半導体装置1は、トレンチゲート型VDMOSFETを有するユニットセルがマトリクス状に配置されたアレイ構造を有している。
半導体装置1の基体をなすN+型基板2上には、N+型基板2よりもN型不純物が低濃度(たとえば、1015/cm3)にドーピングされたシリコンからなる、半導体層としてのN-型のエピタキシャル層3が積層されている。エピタキシャル層3の基層部は、エピタキシャル成長後のままの状態を維持し、第1導電型領域としてのN-型領域4をなしている。また、エピタキシャル層3には、N-型領域4上に、P型のボディ領域5がN-型領域4に接して形成されている。
トレンチ6内には、ゲート絶縁膜7を介して、N型不純物が高濃度にドーピングされたポリシリコンからなるゲート電極8が埋設されている。ゲート絶縁膜7は、トレンチ6の底面および側面を覆い、さらにトレンチ6の側面からエピタキシャル層3の表面に回り込むとともに、ゲート電極8の表面を被覆するように形成されている。そして、ゲート絶縁膜7は、後述するソース領域9に接する部分およびゲート電極8の表面と接する部分において、当該部分以外の残余の部分よりも大きい膜厚を有している。
N+型基板2の裏面には、ドレイン電極17が形成されている。
図2A〜2Lは、半導体装置1の製造方法を工程順に示す模式的な断面図である。
まず、図2Aに示すように、エピタキシャル成長法により、N+型基板2上に、エピタキシャル層3が形成される。次いで、熱酸化処理により、エピタキシャル層3の表面に、SiO2(酸化シリコン)からなる犠牲酸化膜21が形成される。その後、P−CVD(Plasma Chemical Vapor Deposition:プラズマ化学気相成長)法またはLP−CVD(Low Pressure Chemical Vapor Deposition)により、犠牲酸化膜21上にSiN(窒化シリコン)層が形成され、このSiN層がパターニングされることによって、トレンチ6を形成すべき部分と対向する部分に開口を有するハードマスク22が形成される。そして、ハードマスク22を利用して、犠牲酸化膜21およびエピタキシャル層3がエッチングされることにより、トレンチ6が形成される。
次いで、図2Cに示すように、ハードマスク22が除去される。さらに、犠牲酸化膜21,23が除去される。これにより、エピタキシャル層3の表面が露出する。
次いで、CVD法により、酸化膜24上に、N型不純物が高濃度にドーピングされたポリシリコンの堆積層が形成される。トレンチ6内は、ポリシリコンの堆積層により埋め尽くされる。そして、エッチングによって、ポリシリコンおよび酸化膜24の堆積層のトレンチ6外に存在する部分が除去される。これにより、図2Eに示すように、トレンチ6に埋設されたゲート電極8が得られる。
次いで、ドライブイン拡散処理が行われる。このドライブイン拡散処理により、図2Gに示すように、エピタキシャル層3に、ボディ領域5が形成される。
ドライブイン拡散処理の後、図2Hに示すように、エピタキシャル層3上に、ボディコンタクト領域10を形成すべき部分を覆うパターンを有するマスク25が形成される。そして、マスク25の開口を介して、エピタキシャル層3の表層部に、N型不純物のイオンが注入される。このイオン注入後、マスク25は除去される。
その後、アニール処理が行われる。このアニール処理により、エピタキシャル層3の表層部に注入されたN型不純物およびP型不純物のイオンが活性化され、図2Jに示すように、エピタキシャル層3の表層部に、ソース領域9およびソースコンタクト領域10が形成される。
その後、熱酸化処理により、図2Lに示すように、エピタキシャル層3の表面、ゲート電極8の表面およびソース領域9とゲート電極8との間に酸化膜12が形成される。N型不純物が高濃度に注入された部分は、熱酸化処理による酸化膜の成長速度が大きいため、酸化膜12は、短時間で酸化膜24よりも大きな膜厚に成長する。この酸化膜12は、酸化膜24と一体となって、酸化膜24とともにゲート絶縁膜7を構成する。
以上のように、エピタキシャル層3には、その基層部にN-型領域4が形成され、P型のボディ領域5がN-型領域4に接して形成されている。ゲート絶縁膜7を介してゲート電極8が埋設されるトレンチ6は、エピタキシャル層3の表面から掘り下げて形成され、ボディ領域5を貫通し、その最深部がN-型領域4に達している。また、エピタキシャル層3の表層部には、N+型のソース領域9がトレンチ6に沿って形成されている。そして、ゲート絶縁膜7において、ソース領域9に隣接する部分は、当該部分以外の残余の部分よりも大きい膜厚を有している。これにより、ゲート電極8とソース領域9との間隔を大きく確保することができる。その結果、ゲート−ソース間耐圧の向上を図ることができる。
さらに、ソース領域9の形成後にゲート絶縁膜7(酸化膜12)が形成されるので、ゲート絶縁膜7には、N型不純物が注入されない。そのため、不純物注入によるゲート絶縁膜7の変質を生じることがなく、ゲート絶縁膜7の変質による絶縁耐圧の低下を生じるおそれがない。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
3 エピタキシャル層(半導体層)
4 N-型領域(第1導電型領域)
5 ボディ領域(第2導電型領域)
6 トレンチ
7 ゲート絶縁膜
8 ゲート電極
9 ソース領域
Claims (2)
- 半導体層と、
前記半導体層の基層部に形成された第1導電型の第1導電型領域と、
前記半導体層に形成され、前記第1導電型領域に接する第2導電型のボディ領域と、
前記半導体層を表面から掘り下げて形成され、前記ボディ領域を貫通し、最深部が前記第1導電型領域に達するトレンチと、
前記半導体層の表層部に前記トレンチに沿って形成され、前記ボディ領域に接する前記第1導電型のソース領域と、
前記ソース領域の表面上に形成されたソース配線と、
前記トレンチの底面および側面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記トレンチに埋設されたゲート電極とを含み、
前記ゲート絶縁膜は、前記トレンチ内において前記ソース領域と接する第1部分が、前記トレンチ内において前記ソース領域以外の領域と接する第2部分よりも大きい膜厚を有しており、
前記ゲート電極における前記第1部分を挟んで前記ソース領域と対向する部分の当該対向方向における幅が、前記ソース領域と対向しない部分の前記対向方向における幅よりも小さい、半導体装置。 - 前記ゲート絶縁膜は、前記トレンチの側面上から前記ソース領域の表面上に回り込んでいる、請求項1に記載の半導体装置。
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