JP5390758B2 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 38
- 239000010410 layer Substances 0.000 claims description 58
- 210000000746 body region Anatomy 0.000 claims description 20
- 239000002344 surface layer Substances 0.000 claims description 11
- 230000000149 penetrating effect Effects 0.000 claims description 2
- 239000012535 impurity Substances 0.000 description 16
- 238000000034 method Methods 0.000 description 14
- 230000015556 catabolic process Effects 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 239000000758 substrate Substances 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
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- Ceramic Engineering (AREA)
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- General Physics & Mathematics (AREA)
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Description
図3は、従来のトレンチゲート型VDMOSFETを有する半導体装置を示す模式的な断面図である。
この半導体装置101は、N+型基板102を備えている。N+型基板102上には、N-型エピタキシャル層103が積層されている。N-型エピタキシャル層103の基層部は、N-型領域104とされ、N-型エピタキシャル層103の表層部には、P型ボディ領域105がN-型領域104と上下に隣接して形成されている。
N+型基板102の裏面には、ドレイン電極115が形成されている。
N+型ソース領域109を接地し、ドレイン電極115に適当な大きさの正電圧を印加しつつ、ゲート電極108の電位を制御することにより、P型ボディ領域105におけるゲート絶縁膜107との界面近傍にチャネルを形成して、N+型ソース領域109とドレイン電極115との間に電流を流すことができる。
これにより、ゲート電極とソース領域との間にゲート絶縁膜を確実に介在させることができる。その結果、ゲート−ソース間耐圧を確実に向上させることができる。
図1は、本発明の一実施形態に係る半導体装置の構造を模式的に示す断面図である。
半導体装置1は、トレンチゲート型VDMOSFETを有するユニットセルがマトリクス状に配置されたアレイ構造を有している。
半導体装置1の基体をなすN+型基板2上には、N+型基板2よりもN型不純物が低濃度(たとえば、1015/cm3)にドーピングされたシリコンからなる、半導体層としてのN-型のエピタキシャル層3が積層されている。エピタキシャル層3の基層部は、エピタキシャル成長後のままの状態を維持し、第1導電型領域としてのN-型領域4をなしている。また、エピタキシャル層3には、N-型領域4上に、P型のボディ領域5がN-型領域4に接して形成されている。
トレンチ6内には、ゲート絶縁膜7を介して、N型不純物が高濃度にドーピングされたポリシリコンからなるゲート電極8が埋設されている。ゲート絶縁膜7は、トレンチ6の底面および側面を覆い、さらにトレンチ6の側面からエピタキシャル層3の表面に回り込むとともに、ゲート電極8の表面を被覆するように形成されている。そして、ゲート絶縁膜7は、後述するソース領域9に接する部分およびゲート電極8の表面と接する部分において、当該部分以外の残余の部分よりも大きい膜厚を有している。
N+型基板2の裏面には、ドレイン電極17が形成されている。
図2A〜2Lは、半導体装置1の製造方法を工程順に示す模式的な断面図である。
まず、図2Aに示すように、エピタキシャル成長法により、N+型基板2上に、エピタキシャル層3が形成される。次いで、熱酸化処理により、エピタキシャル層3の表面に、SiO2(酸化シリコン)からなる犠牲酸化膜21が形成される。その後、P−CVD(Plasma Chemical Vapor Deposition:プラズマ化学気相成長)法またはLP−CVD(Low Pressure Chemical Vapor Deposition)により、犠牲酸化膜21上にSiN(窒化シリコン)層が形成され、このSiN層がパターニングされることによって、トレンチ6を形成すべき部分と対向する部分に開口を有するハードマスク22が形成される。そして、ハードマスク22を利用して、犠牲酸化膜21およびエピタキシャル層3がエッチングされることにより、トレンチ6が形成される。
次いで、図2Cに示すように、ハードマスク22が除去される。さらに、犠牲酸化膜21,23が除去される。これにより、エピタキシャル層3の表面が露出する。
次いで、CVD法により、酸化膜24上に、N型不純物が高濃度にドーピングされたポリシリコンの堆積層が形成される。トレンチ6内は、ポリシリコンの堆積層により埋め尽くされる。そして、エッチングによって、ポリシリコンおよび酸化膜24の堆積層のトレンチ6外に存在する部分が除去される。これにより、図2Eに示すように、トレンチ6に埋設されたゲート電極8が得られる。
次いで、ドライブイン拡散処理が行われる。このドライブイン拡散処理により、図2Gに示すように、エピタキシャル層3に、ボディ領域5が形成される。
ドライブイン拡散処理の後、図2Hに示すように、エピタキシャル層3上に、ボディコンタクト領域10を形成すべき部分を覆うパターンを有するマスク25が形成される。そして、マスク25の開口を介して、エピタキシャル層3の表層部に、N型不純物のイオンが注入される。このイオン注入後、マスク25は除去される。
その後、アニール処理が行われる。このアニール処理により、エピタキシャル層3の表層部に注入されたN型不純物およびP型不純物のイオンが活性化され、図2Jに示すように、エピタキシャル層3の表層部に、ソース領域9およびソースコンタクト領域10が形成される。
その後、熱酸化処理により、図2Lに示すように、エピタキシャル層3の表面、ゲート電極8の表面およびソース領域9とゲート電極8との間に酸化膜12が形成される。N型不純物が高濃度に注入された部分は、熱酸化処理による酸化膜の成長速度が大きいため、酸化膜12は、短時間で酸化膜24よりも大きな膜厚に成長する。この酸化膜12は、酸化膜24と一体となって、酸化膜24とともにゲート絶縁膜7を構成する。
以上のように、エピタキシャル層3には、その基層部にN-型領域4が形成され、P型のボディ領域5がN-型領域4に接して形成されている。ゲート絶縁膜7を介してゲート電極8が埋設されるトレンチ6は、エピタキシャル層3の表面から掘り下げて形成され、ボディ領域5を貫通し、その最深部がN-型領域4に達している。また、エピタキシャル層3の表層部には、N+型のソース領域9がトレンチ6に沿って形成されている。そして、ゲート絶縁膜7において、ソース領域9に隣接する部分は、当該部分以外の残余の部分よりも大きい膜厚を有している。これにより、ゲート電極8とソース領域9との間隔を大きく確保することができる。その結果、ゲート−ソース間耐圧の向上を図ることができる。
さらに、ソース領域9の形成後にゲート絶縁膜7(酸化膜12)が形成されるので、ゲート絶縁膜7には、N型不純物が注入されない。そのため、不純物注入によるゲート絶縁膜7の変質を生じることがなく、ゲート絶縁膜7の変質による絶縁耐圧の低下を生じるおそれがない。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
3 エピタキシャル層(半導体層)
4 N-型領域(第1導電型領域)
5 ボディ領域(第2導電型領域)
6 トレンチ
7 ゲート絶縁膜
8 ゲート電極
9 ソース領域
Claims (2)
- 半導体層と、
前記半導体層の基層部に形成された第1導電型の第1導電型領域と、
前記半導体層に形成され、前記第1導電型領域に接する第2導電型のボディ領域と、
前記半導体層を表面から掘り下げて形成され、前記ボディ領域を貫通し、最深部が前記第1導電型領域に達するトレンチと、
前記半導体層の表層部に前記トレンチに沿って形成され、前記ボディ領域に接する前記第1導電型のソース領域と、
前記ソース領域の表面上に形成されたソース配線と、
前記トレンチの底面および側面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記トレンチに埋設されたゲート電極とを含み、
前記ゲート絶縁膜は、前記トレンチ内において前記ソース領域と接する第1部分が、前記トレンチ内において前記ソース領域以外の領域と接する第2部分よりも大きい膜厚を有しており、
前記ゲート電極における前記第1部分を挟んで前記ソース領域と対向する部分の当該対向方向における幅が、前記ソース領域と対向しない部分の前記対向方向における幅よりも小さい、半導体装置。 - 前記ゲート絶縁膜は、前記トレンチの側面上から前記ソース領域の表面上に回り込んでいる、請求項1に記載の半導体装置。
Priority Applications (8)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007244410A JP5390758B2 (ja) | 2007-09-20 | 2007-09-20 | 半導体装置 |
US12/230,620 US8129779B2 (en) | 2007-09-03 | 2008-09-02 | Trench gate type VDMOSFET device with thicker gate insulation layer portion for reducing gate to source capacitance |
US13/371,501 US9406794B2 (en) | 2007-09-03 | 2012-02-13 | Semiconductor device and method of manufacturing semiconductor device |
US15/223,037 US9978860B2 (en) | 2007-09-03 | 2016-07-29 | Semiconductor device and method of manufacturing semiconductor device |
US15/969,770 US10211334B2 (en) | 2007-09-03 | 2018-05-02 | Semiconductor device and method of manufacturing semiconductor device |
US16/249,218 US10446678B2 (en) | 2007-09-03 | 2019-01-16 | Semiconductor device and method of manufacturing semiconductor device |
US16/563,309 US10615275B2 (en) | 2007-09-03 | 2019-09-06 | Semiconductor device and method of manufacturing semiconductor device |
US16/796,717 US11075297B2 (en) | 2007-09-03 | 2020-02-20 | Semiconductor device and method of manufacturing semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007244410A JP5390758B2 (ja) | 2007-09-20 | 2007-09-20 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009076686A JP2009076686A (ja) | 2009-04-09 |
JP5390758B2 true JP5390758B2 (ja) | 2014-01-15 |
Family
ID=40611384
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007244410A Active JP5390758B2 (ja) | 2007-09-03 | 2007-09-20 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5390758B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6229443B2 (ja) * | 2013-11-11 | 2017-11-15 | 住友電気工業株式会社 | 炭化珪素半導体装置およびその製造方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001007326A (ja) * | 1999-06-18 | 2001-01-12 | Toshiba Corp | トレンチ型絶縁ゲート半導体装置及びその製造方法 |
JP2003008018A (ja) * | 2001-06-20 | 2003-01-10 | Denso Corp | 半導体装置及びその製造方法 |
DE102004057237B4 (de) * | 2004-11-26 | 2007-02-08 | Infineon Technologies Ag | Verfahren zum Herstellen von Kontaktlöchern in einem Halbleiterkörper sowie Transistor mit vertikalem Aufbau |
JP5394025B2 (ja) * | 2007-09-20 | 2014-01-22 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
-
2007
- 2007-09-20 JP JP2007244410A patent/JP5390758B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2009076686A (ja) | 2009-04-09 |
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Legal Events
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A621 | Written request for application examination |
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A131 | Notification of reasons for refusal |
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|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20121213 |
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