JP5975543B2 - 半導体装置および半導体装置の製造方法 - Google Patents
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図5は、従来のトレンチゲート型VDMOSFETを備える半導体装置の模式的な断面図である。
エピタキシャル層103上には、層間絶縁膜111が積層されている。層間絶縁膜111には、ゲート電極108と対向する部分に、層間絶縁膜111を貫通するゲートコンタクトホール114が形成されている。また、層間絶縁膜111には、ボディコンタクト領域110と対向する部分に、層間絶縁膜111を貫通するソースコンタクトホール112が形成されている。ゲートコンタクトホール114およびソースコンタクトホール112は、同じエッチングガスが供給されることにより、同時に形成される。
一方、ソースコンタクトホール112には、ソースコンタクトプラグ113が埋設されている。ソースコンタクトプラグ113は、その底面においてボディコンタクト領域110に接続され、その側面においてソース領域109に接続されている。
基板102の裏面には、ドレイン電極115が形成されている。
また、この他の形態では、前記導電材料は、前記電極材料と同じ材料からなっていてもよい。
また、前記ソース領域は、前記第2コンタクトホールの側面に連続するとともに前記ボディコンタクト領域の上面と連続する内面を有し、前記第1コンタクトホールの前記凹部の底面は、前記半導体層の厚さ方向において、前記ボディコンタクト領域の上面よりも上方にあり、かつ前記半導体層の表面よりも下方であってもよい。
また、前記ゲートトレンチは、互いに間隔を空けて第1方向に延びる複数のゲートトレンチを含み、前記ソース領域は、前記第1方向と交差する第2方向において、各前記ゲートトレンチの両側に形成されており、前記第1コンタクトホールは、少なくとも、前記ゲートトレンチを隔てて対向する前記ソース領域で挟まれた領域に形成されていてもよい。
また、本発明のさらに他の形態は、半導体層と、前記半導体層の表面から堀り下がったゲートトレンチと、前記半導体層において、前記ゲートトレンチの側方に形成された第1導電型のボディ領域と、前記半導体層の表層部に形成され、前記ボディ領域に前記半導体層の表面側から接する第2導電型のソース領域と、前記半導体層の表面から前記ソース領域を貫通して、前記ボディ領域に接続される第2導電型のボディコンタクト領域と、前記半導体層の基層部に形成され、前記ボディ領域に前記半導体層の表面側とは反対側の裏面側から接する第1導電型のドレイン領域と、前記ゲートトレンチに埋設されたゲート電極と、前記ゲート電極と導通する導電材料からなり、前記ゲート電極と同一幅にて前記半導体層の表面に対して突出する突出部と、前記半導体層上に積層された絶縁膜と、前記絶縁膜における前記ゲート電極と対向する部分に形成され、前記絶縁膜を貫通する第1コンタクトホールと、前記絶縁膜における前記ボディコンタクト領域と対向する部分に形成され、前記絶縁膜を貫通する第2コンタクトホールと、前記第1コンタクトホールを介して、前記ゲート電極に接続される第1導電プラグと、前記第2コンタクトホールを介して、前記ソース領域および前記ボディコンタクト領域に接続される第2導電プラグとを備え、前記ゲート電極には、前記第1コンタクトホールの側面に連続する内面を有する凹部が形成され、前記第1導電プラグが、前記凹部に入り込んでおり、前記ソース領域は、前記第2コンタクトホールの側面に連続するとともに前記ボディコンタクト領域の上面と連続する内面を有し、前記第1コンタクトホールの前記凹部の底面は、前記半導体層の厚さ方向において、前記ボディコンタクト領域の上面よりも上方にあり、かつ前記半導体層の表面よりも下方である、半導体装置である。
また、本発明のさらに他の形態は、半導体層と、前記半導体層の表面から堀り下がったゲートトレンチと、前記半導体層において、前記ゲートトレンチの側方に形成された第1導電型のボディ領域と、前記半導体層の表層部に形成され、前記ボディ領域に前記半導体層の表面側から接する第2導電型のソース領域と、前記半導体層の表面から前記ソース領域を貫通して、前記ボディ領域に接続される第2導電型のボディコンタクト領域と、前記半導体層の基層部に形成され、前記ボディ領域に前記半導体層の表面側とは反対側の裏面側から接する第1導電型のドレイン領域と、前記ゲートトレンチに埋設されたゲート電極と、前記ゲート電極と導通する導電材料からなり、前記ゲート電極と同一幅にて前記半導体層の表面に対して突出する突出部と、前記半導体層上に積層された絶縁膜と、前記絶縁膜における前記ゲート電極と対向する部分に形成され、前記絶縁膜を貫通する第1コンタクトホールと、前記絶縁膜における前記ボディコンタクト領域と対向する部分に形成され、前記絶縁膜を貫通する第2コンタクトホールと、前記第1コンタクトホールを介して、前記ゲート電極に接続される第1導電プラグと、前記第2コンタクトホールを介して、前記ソース領域および前記ボディコンタクト領域に接続される第2導電プラグとを備え、前記ゲート電極には、前記第1コンタクトホールの側面に連続する内面を有する凹部が形成され、前記第1導電プラグが、前記凹部に入り込んでおり、前記ゲートトレンチは、互いに間隔を空けて第1方向に延びる複数のゲートトレンチを含み、前記ソース領域は、前記第1方向と交差する第2方向において、各前記ゲートトレンチの両側に形成されており、前記第1コンタクトホールは、少なくとも、前記ゲートトレンチを隔てて対向する前記ソース領域で挟まれた領域に形成されている、半導体装置である。
上記の半導体装置では、前記ゲート電極のCF 4 ガスに対するエッチングレートは、前記半導体層のCF 4 ガスに対するエッチングレートよりも大きくてもよい。
図1は、本発明の第1の実施形態に係る半導体装置の模式的な断面図である。
半導体装置1は、トレンチゲート型VDMOSFETの単位セルがマトリクス状に配置された構造を有している。なお、図1では、複数の単位セルのうちの一部が示されている。
そして、ゲートトレンチ6上には、ゲート絶縁膜7の内側に埋設された埋設部81と、エピタキシャル層3の表面31に対して突出する突出部82とを一体的に有するゲート電極8が形成されている。ゲート電極8は、たとえば、N型不純物が高濃度にドーピングされたポリシリコンからなる。
すなわち、ゲートトレンチ6およびソース領域9は、ゲート幅と直交する方向に交互に設けられ、それぞれゲート幅に沿う方向に延びている。そして、ソース領域9上に、ソース領域9に沿って、ゲート幅と直交する方向に隣接するユニットセル間の境界が設定されている。ボディコンタクト領域10は、ゲート幅と直交する方向に隣接する2つのユニットセル間に跨って少なくとも1つ以上設けられている。また、ゲート幅に沿う方向に隣接するユニットセル間の境界は、各ユニットセルに含まれるゲート電極8が一定のゲート幅を有するように設定されている。
層間絶縁膜11におけるゲート電極8と対向する部分には、その表面12から層間絶縁膜11を貫通し、ゲート電極8の途中部に至るように、ゲートコンタクトホール13が形成されている。ゲートコンタクトホール13の底面は、エピタキシャル層3の表面31に対して、後述するソースコンタクトホール15の底面よりも浅い位置にある。ゲートコンタクトホール13がゲート電極8の途中部に至るように形成されることにより、ゲート電極8には、層間絶縁膜11におけるゲートコンタクトホール13の側面に連続する内面を有する凹部14が形成されている。凹部14の側面および底面は、それぞれゲートコンタクトホール13の側面および底面の一部をなしている。
ソースコンタクトホール15には、導電材料からなるソースコンタクトプラグ17が埋設されている。第2導電プラグとしてのソースコンタクトプラグ17は、ボディコンタクト領域10およびソース領域9に電気的に接続されている。
ソース配線19は、接地されている。ソース配線19が接地されることにより、ソースコンタクトプラグ17を介してソース配線19に電気的に接続されるソース領域9およびボディ領域5の電位は、グランド電位とされる。
ドレイン電極22に適当な大きさの正電圧を印加しつつ、ゲート電極8の電位を制御することにより、ボディ領域5におけるゲート絶縁膜7との界面近傍にチャネルを形成して、ソース配線19とドレイン配線23との間に電流を流すことができる。
まず、エピタキシャル成長法により、基板2上に、エピタキシャル層3が形成される。
次いで、熱酸化処理により、エピタキシャル層3の表面31に、酸化シリコンからなる犠牲酸化膜24が形成される。その後、P−CVD(Plasma Chemical Vapor Deposition:プラズマ化学気相成長)法、LP−CVD(Low Pressure Chemical Vapor Deposition)などの方法により、犠牲酸化膜24上に、窒化シリコンからなる犠牲窒化膜25が形成される。そして、犠牲酸化膜24および犠牲窒化膜25がパターニングされることによって、図2Aに示すように、ゲートトレンチ6を形成すべき部分と対向する部分に開口27を有するハードマスク26が形成される。
次いで、熱酸化処理により、図2Cに示すように、ゲートトレンチ6の内面(底面62および側面61)にゲート絶縁膜7が形成される。
次いで、イオン注入法により、P型不純物(たとえば、ホウ素イオン)がエピタキシャル層3にその表面31から導入される。そして、P型不純物を拡散させるための熱処理が行われることにより、図2Gに示すように、ゲートトレンチ6の側方に、ゲートトレンチ6の上端から底部に至るボディ領域5が形成される。また、ゲートトレンチ6の底部から基板2に至るエピタキシャル層3の基層部には、ボディ領域5と分離され、エピタキシャル成長後のままの状態を維持するドレイン領域4が形成される。
次いで、フォトリソグラフィにより、層間絶縁膜11上にマスク(図示せず)が形成される。このマスクには、層間絶縁膜11におけるゲートトレンチ6と対向する部分およびボディコンタクト領域10と対向する部分をそれぞれ露出させる開口が形成されている。
このエッチング工程においては、まず、層間絶縁膜11がエッチングされ、続いて、ボディコンタクト領域10およびゲート電極8が同時にエッチングされる。そして、ボディコンタクト領域10の側において、ソース領域9が露出するまでエッチングガスが供給された後、エッチングガスの供給が停止される。これにより、図2Iに示すように、ボディコンタクト領域10およびソース領域9を露出させるソースコンタクトホール15と、ゲート電極8を凹部14として露出させるゲートコンタクトホール13が同時に形成される。
その後、スパッタ法により、エピタキシャル層3上に、導電材料が成膜される。導電材料は、ゲートコンタクトホール13およびソースコンタクトホール15を埋め尽くし、層間絶縁膜11上に薄膜を形成するように付着(堆積)される。そして、フォトリソグラフィおよびエッチングにより、層間絶縁膜11上の導電材料がパターニングされる。これにより、図2Jに示すように、それぞれ一体をなす、ゲートコンタクトプラグ16およびゲート配線18と、ソースコンタクトプラグ17およびソース配線19とが同時に形成される。また、スパッタ法により、基板2の裏面にドレイン電極22が形成される。
上記の製造方法によれば、ゲートトレンチ6の形成に先立ち、ゲートトレンチ6を形成すべき部分と対向する部分に開口27を有するハードマスク26が形成される。そして、エピタキシャル層3における開口27から露出する部分が掘り下げられることにより、エピタキシャル層3にゲートトレンチ6が形成される。次いで、ハードマスク26をエピタキシャル層3上に残した状態で、ゲート電極8の材料(電極材料)が、ゲートトレンチ6およびハードマスク26の開口27内に堆積されるとともに、ハードマスク26上に堆積される。その後、電極材料の堆積層28は、その表面がハードマスク26(犠牲窒化膜25)の表面とほぼ同じ位置に下がるまでエッチバックされる。その結果、ゲートトレンチ6およびハードマスク26の開口27内に電極材料が残存し、エピタキシャル層3の表面31に対して突出した形状のゲート電極8が得られる。
その後、同じエッチングガスを用いたエッチングにより、層間絶縁膜11におけるゲートトレンチ6と対向する部分および層間絶縁膜11におけるボディコンタクト領域10と対向する部分に、それぞれゲートコンタクトホール13およびソースコンタクトホール15が同時に形成される。
図3は、本発明の第2の実施形態に係る半導体装置の模式的な断面図である。図3において、図1に示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。
その他の構成は、前述の第1の実施形態の場合と同様であり、また、動作も同様である。
まず、エピタキシャル成長法により、基板2上に、エピタキシャル層3が形成される。
次いで、熱酸化処理により、エピタキシャル層3の表面31に、酸化シリコンからなる犠牲酸化膜24が形成される。その後、P−CVD(Plasma Chemical Vapor Deposition:プラズマ化学気相成長)法、LP−CVD(Low Pressure Chemical Vapor Deposition)などの方法により、犠牲酸化膜24上に、窒化シリコンからなる犠牲窒化膜25が形成される。そして、犠牲酸化膜24および犠牲窒化膜25がパターニングされることによって、図4Aに示すように、ゲートトレンチ6を形成すべき部分と対向する部分に開口27を有するハードマスク26が形成される。
次いで、熱酸化処理により、図4Cに示すように、ゲートトレンチ6の内面(底面62および側面61)にゲート絶縁膜7が形成される。
そして、図4Eに示すように、堆積層28の表面がエピタキシャル層3の表面31とほぼ同じ高さの位置に下がるまで、堆積層28がエッチバックされる。これにより、堆積層28における、ゲートトレンチ6外に存在する部分(つまり、ハードマスク26上の部分および開口27内の部分)が除去されて、ゲートトレンチ6に埋設された埋設部42が得られる。
次いで、イオン注入法により、P型不純物(たとえば、ホウ素イオン)がエピタキシャル層3にその表面31から導入される。そして、P型不純物を拡散させるための熱処理が行われることにより、図4Hに示すように、ゲートトレンチ6の側方に、ゲートトレンチ6の上端から底部に至るボディ領域5が形成される。また、ゲートトレンチ6の底部から基板2に至るエピタキシャル層3の基層部には、ボディ領域5と分離され、エピタキシャル成長後のままの状態を維持するドレイン領域4が形成される。
次いで、フォトリソグラフィにより、層間絶縁膜11上にマスク(図示せず)が形成される。このマスクには、層間絶縁膜11におけるゲートトレンチ6と対向する部分およびボディコンタクト領域10と対向する部分をそれぞれ露出させる開口が形成されている。
このエッチング工程においては、まず、層間絶縁膜11がエッチングされ、続いて、ボディコンタクト領域10および突出部43が同時にエッチングされる。そして、ボディコンタクト領域10の側において、ソース領域9が露出するまでエッチングガスが供給された後、エッチングガスの供給が停止される。これにより、図4Jに示すように、ボディコンタクト領域10およびソース領域9を露出させるソースコンタクトホール15と、ゲート電極8を凹部14として露出させるゲートコンタクトホール13が同時に形成される。
上記の製造方法によれば、ゲートコンタクトホール13およびソースコンタクトホール15の形成のためのエッチング工程において、層間絶縁膜11におけるゲートトレンチ6と対向する部分およびボディコンタクト領域10と対向する部分にそれぞれ貫通孔が形成されると、それらの貫通孔を介して、ゲート電極8およびエピタキシャル層3(ボディコンタクト領域10)が露出する。ゲート電極8が、エピタキシャル層3の表面31よりも突出する突出部43を有するので、ゲート電極8およびエピタキシャル層3が露出した後、エッチングがさらに進められる場合に、ゲート電極8の材料(電極材料)のエッチングレートがエピタキシャル層3(シリコン)のエッチングレートよりも大きくても、ゲート電極8がゲートトレンチ6内の深い位置まで掘り下げられることを防止することができる。したがって、半導体装置41において、ゲートコンタクトホール13に埋設されるゲートコンタクトプラグ16と、ドレイン領域4との距離を長く確保することができる。その結果、ゲート−ドレイン間におけるリーク電流の発生を抑制することができる。
たとえば、半導体装置1の各半導体部分は、その導電型が反転されてあってもよい。すなわち、半導体装置1および半導体装置41において、P型の部分がN型であり、N型の部分がP型であってもよい。
3 エピタキシャル層(半導体層)
4 ドレイン領域
5 ボディ領域
6 ゲートトレンチ
8 ゲート電極
9 ソース領域
10 ボディコンタクト領域
11 層間絶縁膜(絶縁膜)
12 表面(絶縁膜の表面)
13 ゲートコンタクトホール(第1コンタクトホール)
14 凹部(ゲート電極の凹部)
15 ソースコンタクトホール(第2コンタクトホール)
16 ゲートコンタクトプラグ(第1導電プラグ)
17 ソースコンタクトプラグ(第2導電プラグ)
26 ハードマスク
27 開口(ハードマスクの開口)
31 表面(半導体層の表面)
41 半導体装置
Claims (9)
- 半導体層と、
前記半導体層の表面から堀り下がったゲートトレンチと、
前記半導体層において、前記ゲートトレンチの側方に形成された第1導電型のボディ領域と、
前記半導体層の表層部に形成され、前記ボディ領域に前記半導体層の表面側から接する第2導電型のソース領域と、
前記半導体層の表面から前記ソース領域を貫通して、前記ボディ領域に接続される第2導電型のボディコンタクト領域と、
前記半導体層の基層部に形成され、前記ボディ領域に前記半導体層の表面側とは反対側の裏面側から接する第1導電型のドレイン領域と、
前記ゲートトレンチに埋設されたゲート電極と、
前記ゲート電極と導通する導電材料からなり、前記ゲート電極と同一幅にて前記半導体層の表面に対して突出する突出部と、
前記半導体層上に積層された絶縁膜と、
前記絶縁膜における前記ゲート電極と対向する部分に形成され、前記絶縁膜を貫通する第1コンタクトホールと、
前記絶縁膜における前記ボディコンタクト領域と対向する部分に形成され、前記絶縁膜を貫通する第2コンタクトホールと、
前記第1コンタクトホールを介して、前記ゲート電極に接続される第1導電プラグと、
前記第2コンタクトホールを介して、前記ソース領域および前記ボディコンタクト領域に接続される第2導電プラグとを備え、
前記ゲート電極には、前記第1コンタクトホールの側面に連続する内面を有する凹部が形成され、
前記第1導電プラグが、前記凹部に入り込んでおり、
前記ソース領域の底部は、前記半導体層の厚さ方向において、前記ボディコンタクト領域の途中部に位置している、半導体装置。 - 前記ソース領域は、前記第2コンタクトホールの側面に連続するとともに前記ボディコンタクト領域の上面と連続する内面を有し、
前記第1コンタクトホールの前記凹部の底面は、前記半導体層の厚さ方向において、前記ボディコンタクト領域の上面よりも上方にあり、かつ前記半導体層の表面よりも下方である、請求項1に記載の半導体装置。 - 前記ゲートトレンチは、互いに間隔を空けて第1方向に延びる複数のゲートトレンチを含み、
前記ソース領域は、前記第1方向と交差する第2方向において、各前記ゲートトレンチの両側に形成されており、
前記第1コンタクトホールは、少なくとも、前記ゲートトレンチを隔てて対向する前記ソース領域で挟まれた領域に形成されている、請求項1または2に記載の半導体装置。 - 半導体層と、
前記半導体層の表面から堀り下がったゲートトレンチと、
前記半導体層において、前記ゲートトレンチの側方に形成された第1導電型のボディ領域と、
前記半導体層の表層部に形成され、前記ボディ領域に前記半導体層の表面側から接する第2導電型のソース領域と、
前記半導体層の表面から前記ソース領域を貫通して、前記ボディ領域に接続される第2導電型のボディコンタクト領域と、
前記半導体層の基層部に形成され、前記ボディ領域に前記半導体層の表面側とは反対側の裏面側から接する第1導電型のドレイン領域と、
前記ゲートトレンチに埋設されたゲート電極と、
前記ゲート電極と導通する導電材料からなり、前記ゲート電極と同一幅にて前記半導体層の表面に対して突出する突出部と、
前記半導体層上に積層された絶縁膜と、
前記絶縁膜における前記ゲート電極と対向する部分に形成され、前記絶縁膜を貫通する第1コンタクトホールと、
前記絶縁膜における前記ボディコンタクト領域と対向する部分に形成され、前記絶縁膜を貫通する第2コンタクトホールと、
前記第1コンタクトホールを介して、前記ゲート電極に接続される第1導電プラグと、
前記第2コンタクトホールを介して、前記ソース領域および前記ボディコンタクト領域に接続される第2導電プラグとを備え、
前記ゲート電極には、前記第1コンタクトホールの側面に連続する内面を有する凹部が形成され、
前記第1導電プラグが、前記凹部に入り込んでおり、
前記ソース領域は、前記第2コンタクトホールの側面に連続するとともに前記ボディコンタクト領域の上面と連続する内面を有し、
前記第1コンタクトホールの前記凹部の底面は、前記半導体層の厚さ方向において、前記ボディコンタクト領域の上面よりも上方にあり、かつ前記半導体層の表面よりも下方である、半導体装置。 - 半導体層と、
前記半導体層の表面から堀り下がったゲートトレンチと、
前記半導体層において、前記ゲートトレンチの側方に形成された第1導電型のボディ領域と、
前記半導体層の表層部に形成され、前記ボディ領域に前記半導体層の表面側から接する第2導電型のソース領域と、
前記半導体層の表面から前記ソース領域を貫通して、前記ボディ領域に接続される第2導電型のボディコンタクト領域と、
前記半導体層の基層部に形成され、前記ボディ領域に前記半導体層の表面側とは反対側の裏面側から接する第1導電型のドレイン領域と、
前記ゲートトレンチに埋設されたゲート電極と、
前記ゲート電極と導通する導電材料からなり、前記ゲート電極と同一幅にて前記半導体層の表面に対して突出する突出部と、
前記半導体層上に積層された絶縁膜と、
前記絶縁膜における前記ゲート電極と対向する部分に形成され、前記絶縁膜を貫通する第1コンタクトホールと、
前記絶縁膜における前記ボディコンタクト領域と対向する部分に形成され、前記絶縁膜を貫通する第2コンタクトホールと、
前記第1コンタクトホールを介して、前記ゲート電極に接続される第1導電プラグと、
前記第2コンタクトホールを介して、前記ソース領域および前記ボディコンタクト領域に接続される第2導電プラグとを備え、
前記ゲート電極には、前記第1コンタクトホールの側面に連続する内面を有する凹部が形成され、
前記第1導電プラグが、前記凹部に入り込んでおり、
前記ゲートトレンチは、互いに間隔を空けて第1方向に延びる複数のゲートトレンチを含み、
前記ソース領域は、前記第1方向と交差する第2方向において、各前記ゲートトレンチの両側に形成されており、
前記第1コンタクトホールは、少なくとも、前記ゲートトレンチを隔てて対向する前記ソース領域で挟まれた領域に形成されている、半導体装置。 - 前記ゲート電極のCF4ガスに対するエッチングレートは、前記半導体層のCF4ガスに対するエッチングレートよりも大きい、請求項1〜5のいずれか一項に記載の半導体装置。
- 第1導電型の半導体層上に、その表面を選択的に露出させる開口を有するハードマスクを形成する工程と、
前記半導体層を前記開口から露出する表面から掘り下げることにより、ゲートトレンチを形成する工程と、
ゲート電極の材料を、前記ゲートトレンチおよび前記開口に埋設するとともに、前記ハードマスク上に堆積する工程と、
前記電極材料をその表面が前記ハードマスクの表面とほぼ同じ高さの位置に下がるまでエッチバックする工程と、
前記電極材料の除去後、ハードマスクを除去する工程と、
前記半導体層に第2導電型の不純物を導入することにより、第2導電型のボディ領域および前記半導体層の表面側とは反対側の裏面側から前記ボディ領域に接する第1導電型のドレイン領域を形成する工程と、
前記半導体層の表層部に第1導電型の不純物を導入することにより、前記ボディ領域に前記半導体層の表面側から接する第1導電型のソース領域を形成する工程と、
平面視で前記ソース領域内に第2導電型の不純物を導入することにより、前記ソース領域を貫通して、前記ボディ領域に接続される第2導電型のボディコンタクト領域を形成する工程と、
前記ボディコンタクト領域の形成後、前記半導体層上に絶縁膜を積層する工程と、
エッチングにより、前記絶縁膜における前記ゲートトレンチと対向する部分および前記絶縁膜における前記ボディコンタクト領域と対向する部分をそれらの表面から掘り下げて、第1コンタクトホールおよび第2コンタクトホールを同時に形成することによって、前記第1コンタクトホールの底面が、前記ボディコンタクト領域の上面よりも、前記半導体層の厚さ方向において上方となるように前記第1コンタクトホールおよび前記第2コンタクトホールを形成する工程とを備える、半導体装置の製造方法。 - 第1導電型の半導体層上に、その表面を選択的に露出させる開口を有するハードマスクを形成する工程と、
前記半導体層を前記開口から露出する表面から掘り下げることにより、ゲートトレンチを形成する工程と、
ゲート電極の材料を、前記ゲートトレンチおよび前記開口に埋設するとともに、前記ハードマスク上に堆積する工程と、
前記電極材料をその表面が前記半導体層の表面とほぼ同じ高さの位置に下がるまでエッチバックする工程と、
前記電極材料の除去後、前記開口を埋め尽くすように、CF4ガスに対するエッチングレートが前記半導体層のCF4ガスに対するエッチングレートよりも大きい導電材料を埋設する工程と、
前記導電材料の形成後、ハードマスクを除去する工程と、
前記半導体層に第2導電型の不純物を導入することにより、第2導電型のボディ領域および前記半導体層の表面側とは反対側の裏面側から前記ボディ領域に接する第1導電型のドレイン領域を形成する工程と、
前記半導体層の表層部に第1導電型の不純物を導入することにより、前記ボディ領域に前記半導体層の表面側から接する第1導電型のソース領域を形成する工程と、
平面視で前記ソース領域内に第2導電型の不純物を導入することにより、前記ソース領域を貫通して、前記ボディ領域に接続される第2導電型のボディコンタクト領域を形成する工程と、
前記ボディコンタクト領域の形成後、前記半導体層上に絶縁膜を積層する工程と、
エッチングにより、前記絶縁膜における前記ゲートトレンチと対向する部分および前記絶縁膜における前記ボディコンタクト領域と対向する部分をそれらの表面から掘り下げて、第1コンタクトホールおよび第2コンタクトホールを同時に形成する工程とを備える、半導体装置の製造方法。 - 前記導電材料は、前記電極材料と同じ材料からなる、請求項8に記載の半導体装置の製造方法。
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JP2014169712A JP5975543B2 (ja) | 2014-08-22 | 2014-08-22 | 半導体装置および半導体装置の製造方法 |
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