JP2010028029A - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】本願発明は半導体基板上面から突出したゲート電極を有するトレンチ・ゲート型のパワーMIS FETにおいて、アクティブ領域とゲート・コンタクト領域のゲート電極の各主要上面が実質的に同じ高さにされているものである。
【選択図】図2
Description
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
(a)デバイス主面を有する半導体基板;
(b)前記デバイス主面上の前記パワーMISFETのアクティブ領域;
(c)前記デバイス主面上の前記パワーMISFETのゲート・コンタクト領域;
(d)前記半導体基板の前記デバイス主面の前記アクティブ領域および前記ゲート・コンタクト領域に渡って設けられたトレンチ;
(e)前記トレンチの内面に形成されたゲート絶縁膜;
(f)前記トレンチ内に前記ゲート絶縁膜を介して埋め込まれ、上面が前記デバイス主面より上方に突出したゲート電極、
ここで、前記アクティブ領域および前記ゲート・コンタクト領域における前記ゲート電極の各最上面は、相互に、ほぼ同じ高さにある。
(g)前記ゲート・コンタクト領域の一部の前記半導体基板の前記デバイス主面上に設けられたフィールド絶縁膜。
(h)前記ゲート電極の周辺に設けられたサイド・ウォール・スペーサ。
(i)前記フィールド絶縁膜上を覆う窒化シリコンを主要な成分とするエッチング・ストッパ膜。
(f1)相互に、ほぼ平行に並んだ複数の直線状ゲート電極主要部;
(f2)前記複数の直線状ゲート電極主要部の隣接する各々の対を1箇所以上で相互に連結するゲート電極連結部。
(f1)相互に、ほぼ平行に並んだ複数の直線状ゲート電極主要部;
(f3)前記複数の直線状ゲート電極主要部の隣接する各々の対の間に両側のソース領域を分離するように、前記半導体基板の前記デバイス主面に設けられたソース・コンタクト溝。
(a)デバイス主面を有する半導体基板;
(b)前記デバイス主面上の前記パワーMISFETのアクティブ領域;
(c)前記デバイス主面上の前記パワーMISFETのゲート・コンタクト領域;
(d)前記半導体基板の前記デバイス主面の前記アクティブ領域および前記ゲート・コンタクト領域に渡って設けられたトレンチ;
(e)前記トレンチの内面に形成されたゲート絶縁膜;
(f)前記トレンチ内に前記ゲート絶縁膜を介して埋め込まれ、上面が前記デバイス主面より上方に突出したゲート電極;
(g)前記ゲート・コンタクト領域の一部の前記半導体基板の前記デバイス主面上に設けられたフィールド絶縁膜、
ここで、前記ゲート電極の最上面は、前記フィールド絶縁膜の最上面と比較して、実質的に高くない。
(i)前記フィールド絶縁膜上を覆う窒化シリコンを主要な成分とするエッチング・ストッパ膜。
(f1)相互に、ほぼ平行に並んだ複数の直線状ゲート電極主要部;
(f2)前記複数の直線状ゲート電極主要部の隣接する各々の対を1箇所以上で相互に連結するゲート電極連結部。
(f1)相互に、ほぼ平行に並んだ複数の直線状ゲート電極主要部;
(f3)前記複数の直線状ゲート電極主要部の隣接する各々の対の間に両側のソース領域を分離するように、前記半導体基板の前記デバイス主面に設けられたソース・コンタクト溝。
(b)前記デバイス主面上のパワーMISFETのアクティブ領域;
(c)前記デバイス主面上の前記パワーMISFETのゲート・コンタクト領域;
(d)前記半導体基板の前記デバイス主面の前記アクティブ領域および前記ゲート・コンタクト領域に渡って設けられたトレンチ;
(e)前記トレンチの内面に形成されたゲート絶縁膜;
(f)前記トレンチ内に前記ゲート絶縁膜を介して埋め込まれ、上面が前記デバイス主面より上方に突出したゲート電極、
を含み、且つ、前記アクティブ領域および前記ゲート・コンタクト領域における前記ゲート電極の各最上面は、相互に、ほぼ同じ高さにある半導体装置の製造方法であって、以下の工程を含む:
(I)前記デバイス主面上において、前記ゲート電極の周辺に第1の絶縁膜によりサイド・ウォール・スペーサを形成する工程;
(II)前記工程(I)の後、前記デバイス主面上のほぼ全面に第2の絶縁膜を形成する工程;
(III)前記工程(II)の後、前記第2の絶縁膜に、前記ゲート・コンタクト領域内の前記ゲート電極の上面に達する第1の貫通孔を形成する工程。
(IV)前記工程(I)の後、前記工程(II)の前に、前記ゲート電極および前記サイド・ウォール・スペーサの上面を含む前記デバイス主面上に、窒化シリコンを主要な成分とするエッチング・ストッパ膜を形成する工程。
(V)前記工程(III)と実質的に同時に、前記第2の絶縁膜に、前記アクティブ領域内の前記デバイス主面に達する第2の貫通孔を形成する工程。
(VI)前記工程(III)の後、前記第1の貫通孔を前記ゲート電極内部に延長する工程。
(VII)前記工程(VI)と実質的に同時に、前記第2の貫通孔を前記デバイス主面を超えて延長する工程。
(b)前記デバイス主面上のパワーMISFETのアクティブ領域;
(c)前記デバイス主面上の前記パワーMISFETのゲート・コンタクト領域;
(d)前記半導体基板の前記デバイス主面の前記アクティブ領域および前記ゲート・コンタクト領域に渡って設けられたトレンチ;
(e)前記トレンチの内面に形成されたゲート絶縁膜;
(f)前記トレンチ内に前記ゲート絶縁膜を介して埋め込まれ、上面が前記デバイス主面より上方に突出したゲート電極;
(g)前記ゲート・コンタクト領域の一部の前記半導体基板の前記デバイス主面上に設けられたフィールド絶縁膜、
を含み、且つ、前記ゲート電極の最上面は、前記フィールド絶縁膜の最上面と比較して、実質的に高くない半導体装置の製造方法であって、以下の工程を含む:
(I)前記デバイス主面上のほぼ全面に第1の絶縁膜を形成する工程;
(II)前記工程(I)の後、前記第1の絶縁膜に、前記ゲート・コンタクト領域内の前記ゲート電極の上面に達する第1の貫通孔を形成する工程。
(III)前記工程(I)の前に、前記ゲート電極および前記フィールド絶縁膜の上面を含む前記デバイス主面上に、窒化シリコンを主要な成分とするエッチング・ストッパ膜を形成する工程。
(IV)前記工程(II)と実質的に同時に、前記第1の絶縁膜に、前記アクティブ領域内の前記デバイス主面に達する第2の貫通孔を形成する工程。
(V)前記工程(II)の後、前記第1の貫通孔を前記ゲート電極内部に延長する工程。
(VI)前記工程(V)と実質的に同時に、前記第2の貫通孔を前記デバイス主面を超えて延長する工程。
(a)デバイス主面を有する半導体基板;
(b)前記半導体基板の前記デバイス主面に形成された前記パワーMISFETのアクティブ領域;
(c)前記半導体基板の前記デバイス主面に形成された前記パワーMISFETのゲート・コンタクト領域;
(d)前記半導体基板の前記デバイス主面の前記アクティブ領域および前記ゲート・コンタクト領域に渡って設けられたトレンチ;
(e)前記トレンチの内面に形成されたゲート絶縁膜;
(f)前記トレンチ内に前記ゲート絶縁膜を介して埋め込まれ、上面が前記デバイス主面より上方に突出したゲート電極;
(g)前記ゲート電極の前記上面を含む前記デバイス主面の上方に形成された層間絶縁膜;
(h)前記層間絶縁膜に開口され、前記ゲート・コンタクト領域内において、前記ゲート電極の前記トレンチ内に埋め込まれた部分の上面に至る第1のコンタクト・ホール;
(i)前記層間絶縁膜上に形成され、前記第1のコンタクト・ホールを介して、前記ゲート電極に接続されたメタル配線。
(j)前記ゲート・コンタクト領域の一部の前記半導体基板の前記デバイス主面上に設けられたフィールド絶縁膜。
(k)前記ゲート電極の周辺に設けられたサイド・ウォール・スペーサ。
(m)前記フィールド絶縁膜上を覆う窒化シリコンを主要な成分とするエッチング・ストッパ膜。
(p1)相互に、ほぼ平行に並んだ複数の直線状ゲート電極主要部;
(p2)前記複数の直線状ゲート電極主要部の隣接する各々の対を1箇所以上で相互に連結するゲート電極連結部。
(p1)相互に、ほぼ平行に並んだ複数の直線状ゲート電極主要部;
(p3)前記複数の直線状ゲート電極主要部の隣接する各々の対の間に両側のソース領域を分離するように、前記半導体基板の前記デバイス主面に設けられたソース・コンタクト溝。
(p1)相互に、ほぼ平行に並んだ複数の直線状ゲート電極主要部;
(p2)前記複数の直線状ゲート電極主要部の隣接する各々の対を2箇所以上で相互に連結するゲート電極連結部。
(p1)相互に、ほぼ平行に並んだ複数の直線状ゲート電極主要部;
(p2)前記複数の直線状ゲート電極主要部の隣接する各々の対の両端部を含む2箇所以上で相互に連結するゲート電極連結部。
(q)前記ゲート電極の前記上面および前記ソース・コンタクト溝の内面に形成されたシリサイド層。
(r)前記層間絶縁膜の直下に形成された窒化シリコンを主要な成分とするエッチング・ストッパ膜。
(a)デバイス主面を有する半導体基板;
(b)前記半導体基板の前記デバイス主面に形成された前記パワーMISFETのトレンチ・ゲート領域;
(c)前記トレンチ・ゲート領域内において、前記半導体基板の前記デバイス主面に設けられたトレンチ;
(d)前記トレンチの内面に形成されたゲート絶縁膜;
(e)前記トレンチ内に前記ゲート絶縁膜を介して埋め込まれ、上面が前記デバイス主面より上方に突出したゲート電極;
(f)前記ゲート電極の前記上面を含む前記デバイス主面の上方に形成された層間絶縁膜;
(g)前記層間絶縁膜に開口され、前記ゲート・コンタクト領域内において、前記ゲート電極の前記トレンチ内に埋め込まれた部分の上面に至る第1のコンタクト・ホール;
(h)前記層間絶縁膜上に形成され、前記第1のコンタクト・ホールを介して、前記ゲート電極に接続されたメタル配線。
(j)前記ゲート・コンタクト領域の一部の前記半導体基板の前記デバイス主面上に設けられたフィールド絶縁膜。
(k)前記ゲート電極の周辺に設けられたサイド・ウォール・スペーサ。
(m)前記フィールド絶縁膜上を覆う窒化シリコンを主要な成分とするエッチング・ストッパ膜。
(p1)相互に、ほぼ平行に並んだ複数の直線状ゲート電極主要部;
(p2)前記複数の直線状ゲート電極主要部の隣接する各々の対を1箇所以上で相互に連結するゲート電極連結部。
(p1)相互に、ほぼ平行に並んだ複数の直線状ゲート電極主要部;
(p3)前記複数の直線状ゲート電極主要部の隣接する各々の対の間に両側のソース領域を分離するように、前記半導体基板の前記デバイス主面に設けられたソース・コンタクト溝。
(p1)相互に、ほぼ平行に並んだ複数の直線状ゲート電極主要部;
(p2)前記複数の直線状ゲート電極主要部の隣接する各々の対を2箇所以上で相互に連結するゲート電極連結部。
(p1)相互に、ほぼ平行に並んだ複数の直線状ゲート電極主要部;
(p2)前記複数の直線状ゲート電極主要部の隣接する各々の対の両端部を含む2箇所以上で相互に連結するゲート電極連結部。
(q)前記ゲート電極の前記上面および前記ソース・コンタクト溝の内面に形成されたシリサイド層。
(r)前記層間絶縁膜の直下に形成された窒化シリコンを主要な成分とするエッチング・ストッパ膜。
1.本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
図67は本願発明の第1から第6の実施の形態のパワーMISFETを有する半導体装置と比較するためのパワーMISFETを有する半導体装置(比較例)の要部断面を含む斜視図(図面に向かって右側の断面が図3のA−A’断面に、左側の断面が図3のB−B’断面に、ほぼ対応している。)である。これに基づいて、本願発明の第1から第6の実施の形態のパワーMISFETを有する半導体装置と比較例のパワーMISFETを有する半導体装置を説明する。
図1は本願発明の第1の実施の形態(基本型)のパワーMISFETを有する半導体装置の要部断面を含む斜視図(理解を容易にするために、上層のアルミニウム系メタル層を除去している。図面に向かって右側の断面が図3のA−A’断面に対応し、左側の断面が図3のB−B’断面に対応している。)である。図2は本願発明の第1の実施の形態のパワーMISFETを有する半導体装置の要部断面を含む斜視図(理解を容易にするために、上層のアルミニウム系メタル層およびその下層のPSG層を除去している。図面に向かって右側の断面が図3のA−A’断面に対応し、左側の断面が図3のB−B’断面に対応している。)である。図3は本願発明の第1の実施の形態のパワーMISFETを有する半導体装置の第1のチップ上面レイアウト図(周辺の詳細は図示の都合により一部省略している。レイアウトとしては、他の実施の形態にも共通である。)である。図4は本願発明の第1の実施の形態のパワーMISFETを有する半導体装置の製造方法に対応する製造プロセス(ステップ1:表面酸化工程)に関するデバイス断面フロー図である((b)は図3のA−A’断面に、(a)は図3のB−B’断面にほぼ対応している。以下同じ)。図5は本願発明の第1の実施の形態のパワーMISFETを有する半導体装置の製造方法に対応する製造プロセス(ステップ2:表面酸化膜エッチング工程)に関するデバイス断面フロー図である。図6は本願発明の第1の実施の形態のパワーMISFETを有する半導体装置の製造方法に対応する製造プロセス(ステップ3:トレンチ・エッチング工程)に関するデバイス断面フロー図である。図7は本願発明の第1の実施の形態のパワーMISFETを有する半導体装置の製造方法に対応する製造プロセス(ステップ4:ゲート酸化工程)に関するデバイス断面フロー図である。図8は本願発明の第1の実施の形態のパワーMISFETを有する半導体装置の製造方法に対応する製造プロセス(ステップ5:ポリシリコンCVD工程)に関するデバイス断面フロー図である。図9は本願発明の第1の実施の形態のパワーMISFETを有する半導体装置の製造方法に対応する製造プロセス(ステップ6:ポリシリコン・エッチング工程)に関するデバイス断面フロー図である。図10は本願発明の第1の実施の形態のパワーMISFETを有する半導体装置の製造方法に対応する製造プロセス(ステップ7:チャネル領域不純物イオン注入工程)に関するデバイス断面フロー図である。図11は本願発明の第1の実施の形態のパワーMISFETを有する半導体装置の製造方法に対応する製造プロセス(ステップ8:ソース領域不純物導入工程)に関するデバイス断面フロー図である。図12は本願発明の第1の実施の形態のパワーMISFETを有する半導体装置の製造方法に対応する製造プロセス(ステップ9:PSG−CVD工程)に関するデバイス断面フロー図である。図13は本願発明の第1の実施の形態のパワーMISFETを有する半導体装置の製造方法に対応する製造プロセス(ステップ10:ソース・コンタクト溝用開口形成工程)に関するデバイス断面フロー図である。図14は本願発明の第1の実施の形態のパワーMISFETを有する半導体装置の製造方法に対応する製造プロセス(ステップ11:ソース・コンタクト溝形成工程)に関するデバイス断面フロー図である。図15は本願発明の第1の実施の形態のパワーMISFETを有する半導体装置の製造方法に対応する製造プロセス(ステップ12:p+型ボディ・コンタクト領域イオン注入工程)に関するデバイス断面フロー図である。図16は本願発明の第1の実施の形態のパワーMISFETを有する半導体装置の製造方法に対応する製造プロセス(ステップ13:アルミニウム系メタル層形成工程)に関するデバイス断面フロー図である。図17は本願発明の第1の実施の形態のパワーMISFETを有する半導体装置の製造方法に対応する製造プロセス(ステップ14:アルミニウム系メタル層エッチング工程)に関するデバイス断面フロー図である。図18は本願発明の第1の実施の形態のパワーMISFETを有する半導体装置の製造方法に対応する製造プロセス(ステップ15:保護膜形成およびパッド・パターニング工程)に関するデバイス断面フロー図である。図65は本願発明の第1から第6の実施の形態(第1の実施の形態に具体的に対応している。また、第2から6実施の形態にも、ストッパ膜の有無以外ほぼ具体的に対応している。更に、第7の実施の形態にも、ガードリング等のチップ周辺構造については、ほぼ対応している)のパワーMISFETを有する半導体装置のガードリング部及びチップ端部まで含めたチップ全体上面図である。図66は図65図のD−D’断面に対応する裏面電極まで含めたチップ端部模式断面図である。これらに基づいて、本願発明の第1の実施の形態(基本型)のパワーMISFETを有する半導体装置を説明する。
図19は本願発明の第2の実施の形態(サイド・ウォール型)のパワーMISFETを有する半導体装置の要部断面を含む斜視図(理解を容易にするために、上層のアルミニウム系メタル層およびその下層のPSG層を除去している。図面に向かって右側の断面が図3のA−A’断面に、左側の断面が図3のB−B’断面に、ほぼ対応している。)である。図20は本願発明の第2の実施の形態のパワーMISFETを有する半導体装置の製造方法に対応する製造プロセス(ステップ7:チャネル領域不純物イオン注入工程)に関するデバイス断面フロー図である((b)は図3のA−A’断面に、(a)は図3のB−B’断面にほぼ対応している。以下同じ)。図21は本願発明の第2の実施の形態のパワーMISFETを有する半導体装置の製造方法に対応する製造プロセス(ステップ8:ソース領域不純物導入工程)に関するデバイス断面フロー図である。図22は本願発明の第2の実施の形態のパワーMISFETを有する半導体装置の製造方法に対応する製造プロセス(ステップ8−1:サイド・ウォール絶縁膜CVD工程)に関するデバイス断面フロー図である。図23は本願発明の第2の実施の形態のパワーMISFETを有する半導体装置の製造方法に対応する製造プロセス(ステップ8−2:サイド・ウォール形成工程)に関するデバイス断面フロー図である。図24は本願発明の第2の実施の形態のパワーMISFETを有する半導体装置の製造方法に対応する製造プロセス(ステップ9:PSG−CVD工程)に関するデバイス断面フロー図である。図25は本願発明の第2の実施の形態のパワーMISFETを有する半導体装置の製造方法に対応する製造プロセス(ステップ10:ソース・コンタクト溝用開口形成工程)に関するデバイス断面フロー図である。図26は本願発明の第2の実施の形態のパワーMISFETを有する半導体装置の製造方法に対応する製造プロセス(ステップ11:ソース・コンタクト溝形成工程)に関するデバイス断面フロー図である。これらに基づいて、本願発明の第2の実施の形態(サイド・ウォール型)のパワーMISFETを有する半導体装置を説明する。
図27は本願発明の第3の実施の形態(部分エッチ・ストップ被覆型)のパワーMISFETを有する半導体装置の要部断面を含む斜視図(理解を容易にするために、上層のアルミニウム系メタル層およびその下層のPSG層を除去している。図面に向かって右側の断面が図3のA−A’断面に、左側の断面が図3のB−B’断面に、ほぼ対応している。)である。図28は本願発明の第3の実施の形態のパワーMISFETを有する半導体装置の製造方法に対応する製造プロセス(ステップ7:チャネル領域不純物イオン注入工程)に関するデバイス断面フロー図である((b)は図3のA−A’断面に、(a)は図3のB−B’断面にほぼ対応している。以下同じ)。図29は本願発明の第3の実施の形態のパワーMISFETを有する半導体装置の製造方法に対応する製造プロセス(ステップ7−1:SiN−CVD工程)に関するデバイス断面フロー図である。図30は本願発明の第3の実施の形態のパワーMISFETを有する半導体装置の製造方法に対応する製造プロセス(ステップ8:ソース領域不純物導入工程)に関するデバイス断面フロー図である。図31は本願発明の第3の実施の形態のパワーMISFETを有する半導体装置の製造方法に対応する製造プロセス(ステップ9:PSG−CVD工程)に関するデバイス断面フロー図である。図32は本願発明の第3の実施の形態のパワーMISFETを有する半導体装置の製造方法に対応する製造プロセス(ステップ10:ソース・コンタクト溝用開口形成工程)に関するデバイス断面フロー図である。図33は本願発明の第3の実施の形態のパワーMISFETを有する半導体装置の製造方法に対応する製造プロセス(ステップ10−1:ゲート・コンタクト溝用開口底部SiNエッチング工程)に関するデバイス断面フロー図である。図34は本願発明の第3の実施の形態のパワーMISFETを有する半導体装置の製造方法に対応する製造プロセス(ステップ11:ソース・コンタクト溝形成工程)に関するデバイス断面フロー図である。これらに基づいて、本願発明の第3の実施の形態(部分エッチ・ストップ被覆型)のパワーMISFETを有する半導体装置を説明する。
図35は本願発明の第4の実施の形態(サイド・ウォール上エッチ・ストップ型)のパワーMISFETを有する半導体装置の要部断面を含む斜視図(理解を容易にするために、上層のアルミニウム系メタル層およびその下層のPSG層を除去している。図面に向かって右側の断面が図3のA−A’断面に、左側の断面が図3のB−B’断面に、ほぼ対応している。)である。図36は本願発明の第4の実施の形態のパワーMISFETを有する半導体装置の製造方法に対応する製造プロセス(ステップ8−2:サイド・ウォール形成工程)に関するデバイス断面フロー図である((b)は図3のA−A’断面に、(a)は図3のB−B’断面にほぼ対応している。以下同じ)。図37は本願発明の第4の実施の形態のパワーMISFETを有する半導体装置の製造方法に対応する製造プロセス(ステップ8−3:SiN−CVD工程)に関するデバイス断面フロー図である。図38は本願発明の第4の実施の形態のパワーMISFETを有する半導体装置の製造方法に対応する製造プロセス(ステップ9:PSG−CVD工程)に関するデバイス断面フロー図である。図39は本願発明の第4の実施の形態のパワーMISFETを有する半導体装置の製造方法に対応する製造プロセス(ステップ10:ソース・コンタクト溝用開口形成工程)に関するデバイス断面フロー図である。図40は本願発明の第4の実施の形態のパワーMISFETを有する半導体装置の製造方法に対応する製造プロセス(ステップ10−1:ソース・コンタクト溝用開口底部SiNエッチング工程)に関するデバイス断面フロー図である。図41は本願発明の第4の実施の形態のパワーMISFETを有する半導体装置の製造方法に対応する製造プロセス(ステップ11:ソース・コンタクト溝形成工程)に関するデバイス断面フロー図である。これらに基づいて、本願発明の第4の実施の形態(サイド・ウォール上エッチ・ストップ型)のパワーMISFETを有する半導体装置を説明する。
図42は本願発明の第5の実施の形態(全面エッチ・ストップ型)のパワーMISFETを有する半導体装置の要部断面を含む斜視図(理解を容易にするために、上層のアルミニウム系メタル層およびその下層のPSG層を除去している。図面に向かって右側の断面が図3のA−A’断面に、左側の断面が図3のB−B’断面に、ほぼ対応している。)である。図43は本願発明の第5の実施の形態のパワーMISFETを有する半導体装置の製造方法に対応する製造プロセス(ステップ8:ソース領域不純物導入工程)に関するデバイス断面フロー図である((b)は図3のA−A’断面に、(a)は図3のB−B’断面にほぼ対応している。以下同じ)。図44は本願発明の第5の実施の形態のパワーMISFETを有する半導体装置の製造方法に対応する製造プロセス(ステップ8−3:SiN−CVD工程)に関するデバイス断面フロー図である。図45は本願発明の第5の実施の形態のパワーMISFETを有する半導体装置の製造方法に対応する製造プロセス(ステップ9:PSG−CVD工程)に関するデバイス断面フロー図である。図46は本願発明の第5の実施の形態のパワーMISFETを有する半導体装置の製造方法に対応する製造プロセス(ステップ10:ソース・コンタクト溝用開口形成工程)に関するデバイス断面フロー図である。図47は本願発明の第5の実施の形態のパワーMISFETを有する半導体装置の製造方法に対応する製造プロセス(ステップ10−1:ソース・コンタクト溝用開口底部SiNエッチング工程)に関するデバイス断面フロー図である。図48は本願発明の第5の実施の形態のパワーMISFETを有する半導体装置の製造方法に対応する製造プロセス(ステップ11:ソース・コンタクト溝形成工程)に関するデバイス断面フロー図である。これらに基づいて、本願発明の第5の実施の形態(全面エッチ・ストップ型)のパワーMISFETを有する半導体装置を説明する。
図68は本願発明の第6の実施の形態(アクティブ側サイド・ウォール型自己整合コバルト・サリサイド方式)のパワーMISFETを有する半導体装置の要部断面を含む斜視図(理解を容易にするために、上層のアルミニウム系メタル層およびその下層のPSG層を除去している。図面に向かって右側の断面が図3のA−A’断面に、左側の断面が図3のB−B’断面に、ほぼ対応している。)である。図49は図68に対応する本願発明の第6の実施の形態(SAC型:Self−Aligned Contact Type)のパワーMISFETを有する半導体装置の製造方法に対応する製造プロセス(ステップ7:チャネル領域不純物イオン注入工程)に関するデバイス断面フロー図である((b)は図3のA−A’断面に、(a)は図3のB−B’断面にほぼ対応している。以下同じ)。図50は本願発明の第6の実施の形態(SAC型:Self−Aligned Contact Type)のパワーMISFETを有する半導体装置の製造方法に対応する製造プロセス(ステップ7−1:アクティブ領域のフィールド酸化膜選択除去工程)に関するデバイス断面フロー図である。図51は本願発明の第6の実施の形態のパワーMISFETを有する半導体装置の製造方法に対応する製造プロセス(ステップ8:ソース領域不純物導入工程)に関するデバイス断面フロー図である。図52は本願発明の第6の実施の形態のパワーMISFETを有する半導体装置の製造方法に対応する製造プロセス(ステップ8−1:サイド・ウォール絶縁膜CVD工程)に関するデバイス断面フロー図である。図53は本願発明の第6の実施の形態のパワーMISFETを有する半導体装置の製造方法に対応する製造プロセス(ステップ8−2:サイド・ウォール形成工程)に関するデバイス断面フロー図である。図54は本願発明の第6の実施の形態のパワーMISFETを有する半導体装置の製造方法に対応する製造プロセス(ステップ8−3:自己整合ソース・コンタクト溝形成工程)に関するデバイス断面フロー図である。図55は本願発明の第6の実施の形態のパワーMISFETを有する半導体装置の製造方法に対応する製造プロセス(ステップ8−4:p+型ボディ・コンタクト領域イオン注入工程)に関するデバイス断面フロー図である。図56は本願発明の第6の実施の形態のパワーMISFETを有する半導体装置の製造方法に対応する製造プロセス(ステップ8−5:コバルト膜スパッタリング工程)に関するデバイス断面フロー図である。図57は本願発明の第6の実施の形態のパワーMISFETを有する半導体装置の製造方法に対応する製造プロセス(ステップ8−6:不要コバルト膜除去工程)に関するデバイス断面フロー図である。図58は本願発明の第6の実施の形態のパワーMISFETを有する半導体装置の製造方法に対応する製造プロセス(ステップ9:PSG−CVD工程)に関するデバイス断面フロー図である。図59は本願発明の第6の実施の形態のパワーMISFETを有する半導体装置の製造方法に対応する製造プロセス(ステップ10:ソース・コンタクト溝用開口形成工程)に関するデバイス断面フロー図である。これらに基づいて、本願発明の第6の実施の形態(SAC型:Self−Aligned Contact Type)のパワーMISFETを有する半導体装置を説明する。
第1から第6の実施の形態においては、図3又は図60の平面レイアウトのいずれを適用してもよい。以下の説明では、図3の平面レイアウトと対比して説明する。
図61は本願発明の第1から第6の実施の形態のパワーMISFETを有する半導体装置に関するリソグラフィ特性を説明するためのゲート電極等(線状パターン)の平面パターン部分拡大図である。図62は本願発明の第1から第6の実施の形態のパワーMISFETを有する半導体装置に関するリソグラフィ特性を説明するためのゲート電極等(T字パターン)の平面パターン部分拡大図である。図63は本願発明の第1から第6の実施の形態のパワーMISFETを有する半導体装置に関するリソグラフィ特性を説明するためのゲート電極等(L字パターン)の平面パターン部分拡大図である。図64は本願発明の第1から第6の実施の形態のパワーMISFETを有する半導体装置に関するリソグラフィ特性を説明するためのゲート電極等の平面パターンのコーナ部の部分拡大図である。
(1)全トレンチ・ゲートを一体図形として、蛇行させ(L字型またはU次型屈曲部を使用して直線部を連結する)、一筆書き(Single Stroke)形状(図3の例)とするか、または
(2)全トレンチ・ゲートを一体図形として、孤立端部を皆無とし、T字型とL字型の組み合わせのみで構成(図60の例)する。なお、十字交差はできるだけ避けるため、T字型連結部同士、L字型屈曲部同士、またはT字型連結部とL字型屈曲部の位置的な一致は回避する。
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
2 n型エピタキシャル・シリコン層(ドリフト領域)
3 p型チャネル領域(p型ボディ領域またはp型チャネル不純物ドープ層)またはp型チャネル領域となるべき部分
3m チャネル拡散領域への不純物導入用のレジスト膜開口
4 ゲート絶縁膜
5 ポリシリコン・ゲート電極(トレンチ・ゲート5)
5a (アクティブ領域の)ポリシリコン・ゲート電極の上面(最上面又は上面主要部)
5b (ゲート・コンタクト領域の)ポリシリコン・ゲート電極の上面(最上面又は上面主要部)
5c 遮蔽トレンチ・ゲート(または遮蔽トレンチ・ゲートが配置される領域)
6 n+ソース領域(ソース拡散層、ソース領域またはソース不純物ドープ領域)
6m n+ソース領域への不純物導入用のレジスト膜開口
7 シリコン酸化膜スペーサ(スペーサ用CVDシリコン酸化膜)
8 (半導体基板内の)ソース・コンタクト溝(ソース・コンタクト部)
8a ソース・コンタクト溝用絶縁膜開口(ソース・コンタクト・ホール)
8c 周辺のチャネル・コンタクト溝
8d 周辺のチャネル・コンタクト・ホール
9 (ゲート電極上面内の)ゲート・コンタクト溝(ゲート・コンタクト部)
9b ゲート・コンタクト溝用絶縁膜開口(ゲート・コンタクト・ホール)
10 ゲート・コンタクト領域(ゲート電極上面とゲート・メタル配線のコンタクト部)
11 ゲート・メタル配線(ゲート・パッドへのゲート電極引き出しのためのアルミニウム系配線層)
12 ソース・メタル電極(ソース・パッドへのソース・コンタクト引き出しのためのアルミニウム系配線層又は電極)
14 ソース・パッド
15 ゲート・パッド
16 アクティブ領域またはセル領域
17 p+型ボディ・コンタクト領域
18 半導体チップ
18a (半導体チップの)上面
18b (半導体チップの)裏面
18p 半導体チップ端部
19 トレンチ・ゲート領域
20 (n+型単結晶シリコン基板、n型エピタキシャル・シリコン領域、p型ボディ領域等全体)半導体基体又は半導体基板
20a (半導体基体又は半導体基板の)上面またはデバイス主面
21 フィールド熱酸化膜
21b フィールド熱酸化膜の上面
22 (ゲート・コンタクト領域保護用)レジスト膜
23 トレンチ
24 PSG膜(層間絶縁膜)
25 (ボディ・コンタクト溝&ゲート・コンタクト開口形成用)レジスト膜
26 アルミニウム系配線層
27 (ゲート・メタル配線&ソース・メタル配線用)レジスト膜
28 ファイナル・パッシベーション膜
29 窒化シリコン膜(エッチ・ストップ膜)
31 コバルト膜
32 コバルト・シリサイド膜(シリサイド層)
33 (ゲート・コンタクト領域のフィールド熱酸化膜エッチ防止用)レジスト膜
34 異物(エッチング残留物)
35 ガードリング
36 裏面ドレイン・メタル電極
38 (ボディ・コンタクト上面コバルト・シリサイド膜内の)ソース・コンタクト溝(ソース・コンタクト部)
39 ゲート電極上面のリセス部
41 T字型トレンチ外周側面部
42 L字型トレンチ外周側面部
R1 直線型トレンチ・ゲートのレジスト・パターン端部
R2 直線型トレンチ・ゲート端部
R3、R4 T字型トレンチ・ゲートのレジスト・パターン連結部内側
R5 L字型トレンチ・ゲートのレジスト・パターン屈曲部外側
R6 L字型トレンチ・ゲートのレジスト・パターン屈曲部内側
R7 T字型トレンチ・ゲートの連結部
R8 L字型トレンチ・ゲートの連結部
Claims (20)
- パワーMISFETを有し、以下を含む半導体装置:
(a)デバイス主面を有する半導体基板;
(b)前記デバイス主面上の前記パワーMISFETのアクティブ領域;
(c)前記デバイス主面上の前記パワーMISFETのゲート・コンタクト領域;
(d)前記半導体基板の前記デバイス主面の前記アクティブ領域および前記ゲート・コンタクト領域に渡って設けられたトレンチ;
(e)前記トレンチの内面に形成されたゲート絶縁膜;
(f)前記トレンチ内に前記ゲート絶縁膜を介して埋め込まれ、上面が前記デバイス主面より上方に突出したゲート電極、
ここで、前記アクティブ領域および前記ゲート・コンタクト領域における前記ゲート電極の各最上面は、相互に、ほぼ同じ高さにある。 - 前記1項の半導体装置において、更に、以下を含む:
(g)前記ゲート・コンタクト領域の一部の前記半導体基板の前記デバイス主面上に設けられたフィールド絶縁膜。 - 前記1項の半導体装置において、更に、以下を含む:
(h)前記ゲート電極の周辺に設けられたサイド・ウォール・スペーサ。 - 前記2項の半導体装置において、更に、以下を含む:
(i)前記フィールド絶縁膜上を覆う窒化シリコンを主要な成分とするエッチング・ストッパ膜。 - 前記1項の半導体装置において、前記ゲート電極は、以下の平面構造を含む:
(f1)相互に、ほぼ平行に並んだ複数の直線状ゲート電極主要部;
(f2)前記複数の直線状ゲート電極主要部の隣接する各々の対を1箇所以上で相互に連結するゲート電極連結部。 - 前記1項の半導体装置において、前記ゲート電極は、以下の平面構造を含む:
(f1)相互に、ほぼ平行に並んだ複数の直線状ゲート電極主要部;
(f3)前記複数の直線状ゲート電極主要部の隣接する各々の対の間に両側のソース領域を分離するように、前記半導体基板の前記デバイス主面に設けられたソース・コンタクト溝。 - パワーMISFETを有し、以下を含む半導体装置:
(a)デバイス主面を有する半導体基板;
(b)前記デバイス主面上の前記パワーMISFETのアクティブ領域;
(c)前記デバイス主面上の前記パワーMISFETのゲート・コンタクト領域;
(d)前記半導体基板の前記デバイス主面の前記アクティブ領域および前記ゲート・コンタクト領域に渡って設けられたトレンチ;
(e)前記トレンチの内面に形成されたゲート絶縁膜;
(f)前記トレンチ内に前記ゲート絶縁膜を介して埋め込まれ、上面が前記デバイス主面より上方に突出したゲート電極;
(g)前記ゲート・コンタクト領域の一部の前記半導体基板の前記デバイス主面上に設けられたフィールド絶縁膜、
ここで、前記ゲート電極の最上面は、前記フィールド絶縁膜の最上面と比較して、実質的に高くない。 - 前記7項の半導体装置において、更に、以下を含む:
(i)前記フィールド絶縁膜上を覆う窒化シリコンを主要な成分とするエッチング・ストッパ膜。 - 前記7項の半導体装置において、前記ゲート電極は、以下の平面構造を含む:
(f1)相互に、ほぼ平行に並んだ複数の直線状ゲート電極主要部;
(f2)前記複数の直線状ゲート電極主要部の隣接する各々の対を1箇所以上で相互に連結するゲート電極連結部。 - 前記7項の半導体装置において、前記ゲート電極は、以下の平面構造を含む:
(f1)相互に、ほぼ平行に並んだ複数の直線状ゲート電極主要部;
(f3)前記複数の直線状ゲート電極主要部の隣接する各々の対の間に両側のソース領域を分離するように、前記半導体基板の前記デバイス主面に設けられたソース・コンタクト溝。 - (a)デバイス主面を有する半導体基板;
(b)前記デバイス主面上のパワーMISFETのアクティブ領域;
(c)前記デバイス主面上の前記パワーMISFETのゲート・コンタクト領域;
(d)前記半導体基板の前記デバイス主面の前記アクティブ領域および前記ゲート・コンタクト領域に渡って設けられたトレンチ;
(e)前記トレンチの内面に形成されたゲート絶縁膜;
(f)前記トレンチ内に前記ゲート絶縁膜を介して埋め込まれ、上面が前記デバイス主面より上方に突出したゲート電極、
を含み、且つ、前記アクティブ領域および前記ゲート・コンタクト領域における前記ゲート電極の各最上面は、相互に、ほぼ同じ高さにある半導体装置の製造方法であって、以下の工程を含む:
(I)前記デバイス主面上において、前記ゲート電極の周辺に第1の絶縁膜によりサイド・ウォール・スペーサを形成する工程;
(II)前記工程(I)の後、前記デバイス主面上のほぼ全面に第2の絶縁膜を形成する工程;
(III)前記工程(II)の後、前記第2の絶縁膜に、前記ゲート・コンタクト領域内の前記ゲート電極の上面に達する第1の貫通孔を形成する工程。 - 前記11項の半導体装置の製造方法において、更に、以下の工程を含む:
(IV)前記工程(I)の後、前記工程(II)の前に、前記ゲート電極および前記サイド・ウォール・スペーサの上面を含む前記デバイス主面上に、窒化シリコンを主要な成分とするエッチング・ストッパ膜を形成する工程。 - 前記11項の半導体装置の製造方法において、更に、以下の工程を含む:
(V)前記工程(III)と実質的に同時に、前記第2の絶縁膜に、前記アクティブ領域内の前記デバイス主面に達する第2の貫通孔を形成する工程。 - 前記13項の半導体装置の製造方法において、更に、以下の工程を含む:
(VI)前記工程(III)の後、前記第1の貫通孔を前記ゲート電極内部に延長する工程。 - 前記14項の半導体装置の製造方法において、更に、以下の工程を含む:
(VII)前記工程(VI)と実質的に同時に、前記第2の貫通孔を前記デバイス主面を超えて延長する工程。 - (a)デバイス主面を有する半導体基板;
(b)前記デバイス主面上のパワーMISFETのアクティブ領域;
(c)前記デバイス主面上の前記パワーMISFETのゲート・コンタクト領域;
(d)前記半導体基板の前記デバイス主面の前記アクティブ領域および前記ゲート・コンタクト領域に渡って設けられたトレンチ;
(e)前記トレンチの内面に形成されたゲート絶縁膜;
(f)前記トレンチ内に前記ゲート絶縁膜を介して埋め込まれ、上面が前記デバイス主面より上方に突出したゲート電極;
(g)前記ゲート・コンタクト領域の一部の前記半導体基板の前記デバイス主面上に設けられたフィールド絶縁膜、
を含み、且つ、前記ゲート電極の最上面は、前記フィールド絶縁膜の最上面と比較して、実質的に高くない半導体装置の製造方法であって、以下の工程を含む:
(I)前記デバイス主面上のほぼ全面に第1の絶縁膜を形成する工程;
(II)前記工程(I)の後、前記第1の絶縁膜に、前記ゲート・コンタクト領域内の前記ゲート電極の上面に達する第1の貫通孔を形成する工程。 - 前記11項の半導体装置の製造方法において、更に、以下の工程を含む:
(III)前記工程(I)の前に、前記ゲート電極および前記フィールド絶縁膜の上面を含む前記デバイス主面上に、窒化シリコンを主要な成分とするエッチング・ストッパ膜を形成する工程。 - 前記16項の半導体装置の製造方法において、更に、以下の工程を含む:
(IV)前記工程(II)と実質的に同時に、前記第1の絶縁膜に、前記アクティブ領域内の前記デバイス主面に達する第2の貫通孔を形成する工程。 - 前記18項の半導体装置の製造方法において、更に、以下の工程を含む:
(V)前記工程(II)の後、前記第1の貫通孔を前記ゲート電極内部に延長する工程。 - 前記19項の半導体装置の製造方法において、更に、以下の工程を含む:
(VI)前記工程(V)と実質的に同時に、前記第2の貫通孔を前記デバイス主面を超えて延長する工程。
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