JP2008085278A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】トレンチ内にゲート電極用ポリシリコンをもつトランジスタを備えた半導体装置において、ポリシリコン膜に起因して半導体基板表面に段差が形成されることなく、ゲート電極用ポリシリコンの電位をとるためのゲートコンタクト部で低いコンタクト抵抗を得る。
【解決手段】トレンチ７内にゲート電極用ポリシリコン１１が形成されたセル部５とは異なる位置で半導体基板３の表面にトレンチ７に連続してトレンチ７よりも大きい幅寸法をもって形成されたゲートコンタクト用凹部１９と、ゲートコンタクト用凹部１９内に形成されたゲートコンタクト用ポリシリコン２１をもつゲートコンタクト部１７を備えている。ゲートコンタクト用ポリシリコン２１上の層間絶縁膜２３にトレンチ７の幅寸法よりも大きい幅寸法をもってゲート用接続孔２５ｇが形成されている。半導体基板３表面よりも上層側にはポリシリコン膜は形成されていない。
【選択図】図１

Description

本発明は半導体装置及びその製造方法に関し、特に、半導体基板表面に形成されたトレンチ内にゲート絶縁膜を介して形成されたゲート電極用ポリシリコンをもつトランジスタを備えた半導体装置及びその製造方法に関するものである。そのようなトランジスタとして、例えばトレンチ型パワーＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）やＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などを挙げることができる。
一般に、パワーＭＯＳＦＥＴなどのパワーデバイスには縦型ＭＯＳＦＥＴが使用されている。このパワーＭＯＳＦＥＴでは、トレンチ（溝）の内部にポリシリコンからなるゲート電極が形成された構造をもつものが主流となっている。
またパワーＭＯＳＦＥＴと共に、同一半導体基板上の他の領域で、ゲート−ソース間保護ツェナーダイオード（保護素子）や、ＥＳＤ（Electro Static Discharge）対策用ゲート保護抵抗素子などが作られる場合がある。これらの素子は、例えば素子分離膜上など、半導体基板表面よりも上層側に形成されたポリシリコン膜などで形成される場合が多く、パワーＭＯＳＦＥＴでは、このポリシリコン膜を形成する工程が必要となってくる場合が多い。
図１３は従来のパワーＭＯＳＦＥＴの構造を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＸ−Ｘ’位置での断面図である。
Ｎ型単結晶シリコン基板１の一表面にエピタキシャル成長によって形成されたＮ型エピタキシャル層３が形成されている。Ｎ型エピタキシャル層３表面にトレンチ７が形成されている。トレンチ７の内壁にゲート絶縁膜９が形成されている。トレンチ７内にゲート絶縁膜９を介してゲート電極用ポリシリコン１１が形成されている。ゲート電極用ポリシリコン１１の一部分はトレンチ７からエピタキシャル層３上に引き出されてゲートコンタクト部１１ａとして用いられている。また、エピタキシャル層３上に引き出されたゲート電極用ポリシリコンはゲート−ソース間保護ツェナーダイオードやＥＳＤ対策用ゲート保護抵抗素子としても用いられる。
Ｎ型エピタキシャル層３の表面側にトレンチ７に隣接してＰ型ボディ拡散層１３が形成されている。Ｐ型ボディ拡散層１３の表面側にトレンチ７に隣接してＮ型ソース拡散層１５が形成されている。
ゲートコンタクト部１１ａを覆ってＮ型エピタキシャル層３上全面に層間絶縁膜２３が形成されている。Ｎ型ソース拡散層１５上の層間絶縁膜２３にＮ型ソース拡散層１５及びＰ型ボディ拡散層１３に達するソース用接続孔２５ｓが形成されている。ゲートコンタクト部１１ａ上の層間絶縁膜２３にゲートコンタクト部１１ａに達するゲート用接続孔２５ｇが形成されている。
接続孔２５ｇ，２５ｓ内に導電性プラグ２７が埋め込まれている。層間絶縁膜２３上及びソース用接続孔２５ｓ内の導電性プラグ２７上にソース電極金属膜２９ｓが形成され、層間絶縁膜２３上及びゲート用接続孔２９ｇ内の導電性プラグ２７上にゲート電極金属膜２９ｇが形成されている。
このようなＭＯＳＦＥＴは例えば特許文献１及び２に開示されている。
図１３に示したＭＯＳＦＥＴでは、トレンチ７にポリシリコンを埋め込む関係上、トレンチ幅を広くできず、制限が生じる。トレンチ７をポリシリコンで埋め込む場合、ポリシリコン膜厚は少なくともトレンチ幅の１／２以上の膜厚が必要である。したがって、より厚い膜を形成する必要がある。例えば図１３に示したゲートコンタクト部１１ａのように、ポリシリコン膜の一部をシリコン基板上に残した場合には、そのポリシリコン膜の段差により、後工程の写真製版工程での解像度低下や、図１３に示したようにポリシリコン膜の段差に起因して金属配線パターニング時の残渣５３が発生する等の問題があった。
今後、縮小化及び低価格化が要求されており、縮小化されることにより、コンタクト径が小さくなり、抵抗上昇を招くため、コンタクト面積を十分確保することが望まれ、半導体基板表面にできるだけ段差がなく、より簡単なフローで安価なプロセスが望まれる。
また、パワーデバイスなどにおいて、トレンチ内へのゲート電極用ポリシリコンの埋め込みやコンタクトの形成及び接続に関する方法として、下記のような手法が提案されている。
例えば特許文献３では、シリコン基板に形成された素子分離膜上にゲート電極用ポリシリコンとは別途形成した第２ポリシリコン膜によりツェナーダイオード又は抵抗素子を形成している。また、ゲート電極のゲートコンタクト部上にも第２ポリシリコン膜を形成している。
しかし、第２ポリシリコン膜を形成するために工程数が増えるという問題があった。さらに、第２ポリシリコン膜によって段差が発生し、層間膜形成後の金属配線のパターニング時において、その段差に起因して金属配線残渣の発生が懸念される。また、微細化が進みトレンチ−ゲート電極ゲートコンタクト部間距離が短くなると、ゲートコンタクト部を覆っている第２ポリシリコン膜に起因する段差の影響により、その近傍の層間絶縁膜の膜厚バラツキが生じ、トレンチ部のコンタクト深さがばらつき、トランジスタ特性にバラツキが生じてしまうという問題もあった。さらに、コンタクト形成時の写真製版工程においては、レジスト膜厚がばらつき、そのバラツキに起因して接続孔寸法及びコンタクト抵抗にバラツキが生じてしまうという問題もあった。また、トレンチに埋め込まれたゲート電極用ポリシリコンのゲートコンタクト部上に形成される接続孔は、径が小さく、コンタクト抵抗が高くなってしまうという問題があった。また、トレンチへポリシリコンを埋め込む必要性から、本方式での埋め込み方法ではトレンチ幅に限界があり、接続孔径に限界があり、より抵抗が低く、より多くの電流を流せるような大きなサイズの接続孔を形成できないという問題もあった。
また、特許文献４では、ゲート電極用ポリシリコンのゲートコンタクト部を、ゲートトレンチを引き延ばした接続トレンチ上及び終端部のゲート電極用ポリシリコンからなるサイドウォール上に形成している。
しかし、トレンチ上及びサイドウォール上に形成された接続孔は径が小さく、コンタクト抵抗が高くなってしまうという問題があった。また、トレンチへポリシリコンを埋め込む必要性から、本方式での埋め込み方法ではトレンチ幅に限界があり、接続孔径に限界があり、より抵抗が低く、より多くの電流を流せるような大きなサイズの接続孔を形成できないという問題もあった。
特開２００６−０１３４８７号公報 特第３４９７７５１号公報 特開２００６−１３５０３８号公報 特表２００３−５１５９１５号公報
本発明は、ポリシリコン膜に起因して半導体基板表面に段差が形成されることなく、ゲート電極用ポリシリコンの電位をとるためのゲートコンタクト部で低いコンタクト抵抗を得ることができる半導体装置及びその製造方法を提供することを目的とするものである。
本発明にかかる半導体装置は、半導体基板に形成されたドレイン層と、上記半導体基板の表面に上記ドレイン層に達する深さで形成されたトレンチと、上記トレンチ内にゲート絶縁膜を介して形成されたゲート電極用ポリシリコンと、上記半導体基板の表面側に上記トレンチに隣接して上記トレンチよりも浅く形成されたボディ拡散層と、上記半導体基板の表面に上記トレンチ及び上記ボディ拡散層に隣接して上記ボディ拡散層よりも浅く形成されたソース拡散層と、をもつトランジスタが複数配置されたセル部と、上記セル部とは異なる位置で上記半導体基板の表面に上記トレンチに連続して上記トレンチの幅寸法よりも大きい幅寸法をもって形成されたゲートコンタクト用凹部と、上記ゲートコンタクト用凹部内に絶縁膜を介して形成され、上記ゲート電極用ポリシリコンと電気的に接続されたゲートコンタクト用ポリシリコンと、をもつゲートコンタクト部と、少なくとも上記ゲート電極用ポリシリコン上及び上記ゲートコンタクト用ポリシリコン上に形成された層間絶縁膜と、上記ゲート電極用ポリシリコン及び上記ゲートコンタクト用ポリシリコンとは絶縁され上記ボディ拡散層及び上記ソース拡散層と電気的に接続されて上記半導体基板上に形成されたソース電極金属膜と、上記ゲートコンタクト用ポリシリコン上の上記層間絶縁膜に上記トレンチの幅寸法よりも大きい幅寸法をもって形成されたゲート用接続孔と、上記ゲート用接続孔内及び上記層間絶縁膜上に形成されたゲート電極金属膜と、を備え、上記半導体基板表面よりも上層側にはポリシリコン膜が形成されていないものである。
本願特許請求の範囲及び本明細書において、半導体基板にはエピタキシャル層も含む。また、トレンチの幅寸法とはトレンチ側壁に直交する方向の幅寸法のうち最小の寸法を意味する。また、ゲートコンタクト用凹部の幅寸法とはゲートコンタクト用凹部の側壁に直交する方向の幅寸法のうち最小の寸法を意味する。また、ゲート用接続孔の幅寸法とはゲート用接続孔の側壁に直交する方向の幅寸法のうち最小の寸法を意味する。
本発明の半導体装置において、上記ゲート用ポリシリコン膜の上面及び上記ゲートコンタクト用ポリシリコンの上面は上記半導体基板の表面よりも落ち込んで形成されており、上記ゲートコンタクト用ポリシリコンと上記層間絶縁膜の間に上記ゲートコンタクト用凹部の側壁とは間隔をもって、上記半導体基板の表面と同じ高さに上面をもつシリコン酸化膜が形成されているようにしてもよい。
また、上記半導体基板の表面に上記トレンチの幅寸法よりも大きい幅寸法をもって形成された保護素子用凹部と、上記保護素子凹部内に絶縁膜を介して形成された保護素子用ポリシリコンからなるＰＮダイオード、をもつ保護素子をさらに備え、上記保護素子用ポリシリコン上にも上記層間絶縁膜が形成されており、上記保護素子用ポリシリコンは上記ソース電極金属膜と上記ゲート電極金属膜との間に電気的に接続されているようにしてもよい。
さらに、上記保護素子用凹部の底面に形成された上記絶縁膜は上記ゲート絶縁膜よりも厚く形成されているようにしてもよい。
さらに、上記ゲート用ポリシリコン膜の上面、上記ゲートコンタクト用ポリシリコンの上面及び上記保護素子用凹部の上面は上記半導体基板の表面よりも落ち込んで形成されており、上記ゲートコンタクト用ポリシリコンと上記層間絶縁膜の間に上記ゲートコンタクト用凹部の側壁とは間隔をもって、上記半導体基板の表面と同じ高さに上面をもつシリコン酸化膜が形成されており、上記保護素子用ポリシリコンと上記層間絶縁膜の間には上記シリコン酸化膜は形成されていないようにしてもよい。
また、上記半導体基板の表面に上記トレンチの幅寸法よりも大きい幅寸法をもって形成された抵抗素子用凹部と、上記抵抗素子用凹部内に絶縁膜を介して形成された抵抗素子用ポリシリコンと、をもつ抵抗素子をさらに備え、上記抵抗素子用ポリシリコン上にも上記層間絶縁膜が形成されているようにしてもよい。
さらに、上記ゲート用ポリシリコン膜の上面、上記ゲートコンタクト用ポリシリコンの上面及び上記抵抗素子用ポリシリコンの上面は上記半導体基板の表面よりも落ち込んで形成されており、上記抵抗素子用ポリシリコンと上記層間絶縁膜の間に上記抵抗素子用凹部の側壁とは間隔をもって、上記半導体基板の表面と同じ高さに上面をもつシリコン酸化膜が形成されているようにしてもよい。
さらに、上記抵抗素子用ポリシリコンの抵抗値は、上記抵抗素子用凹部の幅及び長さ、ならびに上記抵抗素子用ポリシリコンの膜厚によって決定されている例を挙げることができる。
また、上記抵抗素子用ポリシリコンの抵抗値は、上記抵抗素子用ポリシリコンに導入された不純物濃度によって決定されている例を挙げることができる。
本発明にかかる半導体装置の製造方法は、本発明の半導体装置の製造方法であって、半導体基板の一表面に、セル部に対応するトレンチと、ゲートコンタクト部に対応するゲートコンタクト用凹部を上記トレンチに連続して上記トレンチの幅寸法よりも大きい幅寸法をもって形成するトレンチ形成工程と、上記トレンチ内及び上記ゲートコンタクト用凹部内にゲート絶縁膜を介してポリシリコンを埋め込んで、上記トレンチ内にゲート電極用ポリシリコンを形成し、上記ゲートコンタクト用凹部内にゲートコンタクト用ポリシリコンを形成するポリシリコン形成工程と、少なくとも上記ゲート電極用ポリシリコン上及び上記ゲートコンタクト用ポリシリコン上を覆って上記半導体基板上に層間絶縁膜を形成する層間絶縁膜形成工程と、上記ゲートコンタクト用ポリシリコン上の上記層間絶縁膜の所定位置に上記トレンチの幅寸法よりも大きい幅寸法をもってゲート用接続孔を形成する接続孔形成工程と、をその順に含み、上記半導体基板表面よりも上層側にはポリシリコンを残存させない。
ここで、本発明の半導体装置を構成するボディ拡散層及びソース拡散層の形成工程は、層間絶縁膜形成工程前であれば、トレンチ形成工程の前であってもよいし、後であってもよい。また、層間絶縁膜形成工程で層間絶縁膜がボディ拡散層及びソース拡散層の形成予定領域を覆わないように形成する場合には、ボディ拡散層及びソース拡散層の形成工程は層間絶縁膜形成工程後であってもよい。
一般に、エッチバック処理のみで凹部の内部に均一な膜厚でポリシリコン膜を形成するには、凹部にポリシリコン膜を埋め込み、かつそのポリシリコン膜の上面が平坦であることが必要であるが、幅寸法の大きな凹部の上に上面が平坦なポリシリコン膜を形成するにはポリシリコン膜厚を厚くしなければならならず、製造コストが増加する。
そこで、本発明の半導体装置の製造方法において、上記ポリシリコン形成工程は、上記半導体基板上全面に上記トレンチ及び上記ゲートコンタクト用凹部の深さ寸法よりも小さい厚みのポリシリコン膜を形成する工程と、上記ゲートコンタクト用凹部に対応して上記ポリシリコン膜に形成された凹部内のみにマスク用絶縁膜を形成する工程と、上記マスク用絶縁膜をマスクにして上記ポリシリコン膜に対してエッチバック処理を施して上記半導体基板表面の上記ポリシリコン膜を除去し、上記ゲート電極用ポリシリコン及び上記ゲートコンタクト用ポリシリコンを形成する工程と、を含む例を挙げることができる。
また、上記トレンチ形成工程で、上記半導体基板の表面に上記トレンチの幅寸法よりも大きい幅寸法をもって保護素子用凹部も形成し、上記ポリシリコン形成工程で、上記半導体基板上全面にノンドープポリシリコン膜を形成し、少なくとも上記保護素子用凹部内の一部分の上記ノンドープポリシリコン膜を低抵抗化させずに上記トレンチ内の上記ノンドープポリシリコン膜を低抵抗化してドープポリシリコン膜からなる低抵抗ポリシリコンと上記ノンドープポリシリコン膜からなる高抵抗ポリシリコンを形成し、上記低抵抗ポリシリコン及び上記高抵抗ポリシリコンに対してエッチバック処理を施して上記トレンチ内に上記ゲート電極用ポリシリコン、上記ゲートコンタクト用凹部内に上記ゲートコンタクト用ポリシリコン、上記保護素子用凹部内に上記高抵抗ポリシリコンを少なくとも一部分にもつ上記保護素子用ポリシリコンを形成し、写真製版技術及びイオン注入技術により上記保護素子用凹部内の上記高抵抗ポリシリコンにイオン注入を行なってＰＮダイオードを形成し、上記層間絶縁膜形成工程で、上記保護素子用ポリシリコン上にも上記層間絶縁膜を形成する例を挙げることができる。
ここで、上記ポリシリコン形成工程で、上記ノンドープポリシリコン膜を形成する前に、上記保護素子用凹部の底面の絶縁膜を上記ゲート絶縁膜よりも厚く形成するようにしてもよい。
上記保護素子用凹部の底面の絶縁膜を上記ゲート絶縁膜よりも厚く形成する方法の例として、少なくとも上記トレンチを覆い上記保護素子用凹部に開口部をもつマスクを用いて上記保護素子用凹部の底面の上記半導体基板に不純物イオンを注入し、上記マスクを除去した後、熱酸化処理を施して上記ゲート絶縁膜を形成するのと同時に上記保護素子用凹部の底面の絶縁膜を上記ゲート絶縁膜よりも厚く形成する方法を挙げることができる。
さらに、上記ポリシリコン形成工程は、上記半導体基板上全面に上記トレンチ、上記ゲートコンタクト用凹部及び上記保護素子用凹部の深さ寸法よりも小さい厚みの上記ノンドープポリシリコン膜を形成する工程と、上記ゲートコンタクト用凹部及び上記保護素子用凹部に対応して上記ノンドープポリシリコン膜に形成された凹部内のみにマスク用絶縁膜を形成する工程と、上記マスク用絶縁膜をマスクにして上記ノンドープポリシリコン膜に不純物の導入を行なって上記マスク用絶縁膜の下に上記高抵抗ポリシリコンとなる上記ノンドープポリシリコン膜を残存させつつ上記ノンドープポリシリコン膜を低抵抗化して上記低抵抗ポリシリコンを形成する工程と、上記マスク用絶縁膜をマスクにして上記低抵抗ポリシリコン及び上記高抵抗ポリシリコンに対してエッチバック処理を施して上記半導体基板表面の上記低抵抗ポリシリコンを除去し、上記ゲート電極用ポリシリコン、上記ゲートコンタクト用ポリシリコン及び上記保護素子用ポリシリコンを形成する工程と、少なくとも上記保護素子用ポリシリコン上の上記マスク用絶縁膜を除去した後、写真製版技術及びイオン注入技術により上記保護素子用ポリシリコンの上記高抵抗ポリシリコンにＰＮダイオードを形成する工程と、を含むようにしてもよい。
さらに、上記マスク用絶縁膜としてシリコン酸化膜を用い、上記マスク用絶縁膜の上面を上記半導体基板表面と同じ高さに形成し、上記ポリシリコン膜に対してエッチバック処理を施した後、写真製版技術及びエッチング技術により上記保護素子用ポリシリコン上の上記マスク用絶縁膜を除去し、かつ上記ゲートコンタクト用ポリシリコン上の上記マスク用絶縁膜を残存させる例を挙げることができる。
さらに、上記保護素子用ポリシリコン上の上記マスク用絶縁膜を除去する際、上記セル部、上記ゲートコンタクト部及び上記保護素子用凹部の周縁部を覆い、かつ上記保護素子用ポリシリコン上の上記マスク用絶縁膜及びその周囲の上記保護素子用ポリシリコンに対応して開口部をもつフォトレジストを用いる例を挙げることができる。
また、上記トレンチ形成工程で、上記半導体基板の表面に上記トレンチの幅寸法よりも大きい幅寸法をもって抵抗素子用凹部も形成し、上記ポリシリコン形成工程で、上記抵抗素子用凹部にもポリシリコンを埋め込んで抵抗素子用ポリシリコンを形成し、上記層間絶縁膜形成工程で、上記抵抗素子用ポリシリコン上にも上記層間絶縁膜を形成する例を挙げることができる。
さらに、上記ポリシリコン形成工程は、上記半導体基板上全面に上記トレンチ、上記ゲートコンタクト用凹部及び上記抵抗素子用凹部の深さ寸法よりも小さい厚みのポリシリコン膜を形成する工程と、上記ゲートコンタクト用凹部及び上記抵抗素子用凹部に対応して上記ポリシリコン膜に形成された凹部内のみにマスク用絶縁膜を形成する工程と、上記マスク用絶縁膜をマスクにして上記ポリシリコン膜に対してエッチバック処理を施して上記半導体基板表面の上記ポリシリコン膜を除去し、上記ゲート電極用ポリシリコン、上記ゲートコンタクト用ポリシリコン及び上記抵抗素子用ポリシリコンを形成する工程と、を含む例を挙げることができる。
また、上記保護素子は形成せず、かつ上記ポリシリコン形成工程でマスク用絶縁膜を形成する工程を含む局面において、上記マスク用絶縁膜としてフォトレジストを用い、上記ポリシリコン膜に対してエッチバック処理を施した後、上記マスク用絶縁膜を除去する工程を含む例を挙げることができる。
また、上記保護素子は形成せず、かつ上記ポリシリコン形成工程でマスク用絶縁膜を形成する工程を含む局面において、上記マスク用絶縁膜としてシリコン酸化膜を用い、上記マスク用絶縁膜の上面を上記半導体基板表面と同じ高さに形成し、上記ポリシリコン膜に対してエッチバック処理を施した後、上記マスク用絶縁膜を除去する工程を含まない例を挙げることができる。
また、上記ポリシリコン形成工程でマスク用絶縁膜を形成する工程を含む局面において、上記ポリシリコン膜に対するエッチバック処理を等方性エッチングによって行なう例を挙げることができる。ただし、ここでのエッチバック処理は異方性エッチングによって行なってもよい。
本発明の半導体装置では、トレンチ内にゲート電極用ポリシリコンをもつトランジスタが複数配置されたセル部とは異なる位置で半導体基板の表面にトレンチに連続してトレンチの幅寸法よりも大きい幅寸法をもって形成されたゲートコンタクト用凹部と、ゲートコンタクト用凹部内に絶縁膜を介して形成され、ゲート電極用ポリシリコンと電気的に接続されたゲートコンタクト用ポリシリコンと、をもつゲートコンタクト部と、ゲートコンタクト用ポリシリコン上の層間絶縁膜にトレンチの幅寸法よりも大きい幅寸法をもって形成されたゲート用接続孔とを備え、半導体基板表面よりも上層側にはポリシリコン膜が形成されていないようにしたので、ポリシリコン膜に起因して半導体基板表面に段差が形成されることはない。さらに、ゲート用接続孔はトレンチの幅寸法よりも大きい幅寸法をもって形成されているので、ゲート電極用ポリシリコンの電位をとるためのゲートコンタクト部で低いコンタクト抵抗を得ることができる。特に、本発明は半導体装置の微細化にともなってセル部のトレンチの幅寸法が小さくされた場合に有効である。
また、ゲート用ポリシリコン膜の上面及びゲートコンタクト用ポリシリコンの上面は半導体基板の表面よりも落ち込んで形成されている場合、ゲートコンタクト用ポリシリコンと層間絶縁膜の間にゲートコンタクト用凹部の側壁とは間隔をもって、半導体基板の表面と同じ高さに上面をもつシリコン酸化膜が形成されているようにすれば、半導体基板表面の平坦性をさらに向上させることができる。なお、半導体基板の表面にゲート絶縁膜が形成されている場合であっても、ゲート絶縁膜厚は薄いので、この態様における半導体基板表面の平坦性に影響を与えることはない。
また、半導体基板の表面にトレンチの幅寸法よりも大きい幅寸法をもって形成された保護素子用凹部と、保護素子凹部内に絶縁膜を介して形成された保護素子用ポリシリコンからなるＰＮダイオード、をもつ保護素子をさらに備え、保護素子用ポリシリコン上にも層間絶縁膜が形成されており、保護素子用ポリシリコンはソース電極金属膜とゲート電極金属膜との間に電気的に接続されているようにすれば、半導体基板表面よりも上層側にポリシリコン膜を設けることなく保護素子を設けることができる。
さらに、保護素子用凹部の底面に形成された絶縁膜はゲート絶縁膜よりも厚く形成されているようにすれば、保護素子用凹部の底面における保護素子−半導体基板間の耐圧を向上させることができ、高電界に耐えうる保護素子を形成することができる。
さらに、ゲート用ポリシリコン膜の上面、ゲートコンタクト用ポリシリコンの上面及び保護素子用凹部の上面は半導体基板の表面よりも落ち込んで形成されており、ゲートコンタクト用ポリシリコンと層間絶縁膜の間にゲートコンタクト用凹部の側壁とは間隔をもって、半導体基板の表面と同じ高さに上面をもつシリコン酸化膜が形成されており、保護素子用ポリシリコンと層間絶縁膜の間にはシリコン酸化膜は形成されていないようにすれば、ゲートコンタクト用凹部の形成位置での半導体基板表面の平坦性を向上させることができる。
また、半導体基板の表面にトレンチの幅寸法よりも大きい幅寸法をもって形成された抵抗素子用凹部と、抵抗素子用凹部内に絶縁膜を介して形成された抵抗素子用ポリシリコンと、をもつ抵抗素子をさらに備え、抵抗素子用ポリシリコン上にも層間絶縁膜が形成されているようにすれば、半導体基板表面よりも上層側にポリシリコン膜を設けることなく抵抗素子を設けることができる。
さらに、ゲート用ポリシリコン膜の上面、ゲートコンタクト用ポリシリコンの上面及び抵抗素子用ポリシリコンの上面は半導体基板の表面よりも落ち込んで形成されており、抵抗素子用ポリシリコンと層間絶縁膜の間に抵抗素子用凹部の側壁とは間隔をもって、半導体基板の表面と同じ高さに上面をもつシリコン酸化膜が形成されているようにすれば、半導体基板表面の平坦性をさらに向上させることができる。
さらに、抵抗素子用ポリシリコンの抵抗値は、抵抗素子用凹部の幅及び長さ、ならびに抵抗素子用ポリシリコンの膜厚によって決定されているようにすれば、同じ膜厚の抵抗素子用ポリシリコンを用い、抵抗素子用凹部の形成面積を互いに異ならせることによって互いに抵抗値の異なる抵抗素子を複数種類形成することができる。
また、抵抗素子用ポリシリコンの抵抗値は、抵抗素子用ポリシリコンに導入された不純物濃度によって決定されているようにすれば、抵抗素子の抵抗値の微細な調整が可能になる。
本発明にかかる半導体装置の製造方法では、半導体基板の一表面に、セル部に対応するトレンチと、ゲートコンタクト部に対応するゲートコンタクト用凹部をトレンチに連続してトレンチの幅寸法よりも大きい幅寸法をもって形成するトレンチ形成工程と、トレンチ内及びゲートコンタクト用凹部内にゲート絶縁膜を介してポリシリコンを埋め込んで、トレンチ内にゲート電極用ポリシリコンを形成し、ゲートコンタクト用凹部内にゲートコンタクト用ポリシリコンを形成するポリシリコン形成工程と、少なくともゲート電極用ポリシリコン上及びゲートコンタクト用ポリシリコン上を覆って半導体基板上に層間絶縁膜を形成する層間絶縁膜形成工程と、ゲートコンタクト用ポリシリコン上の層間絶縁膜の所定位置にトレンチの幅寸法よりも大きい幅寸法をもってゲート用接続孔を形成する接続孔形成工程と、をその順に含み、半導体基板表面よりも上層側にはポリシリコンを残存させないようにしたので、本発明の半導体装置を製造することができ、ポリシリコン膜に起因して半導体基板表面に段差を形成させず、かつゲート電極用ポリシリコンの電位をとるためのゲートコンタクト部で低いコンタクト抵抗を得ることができる。
また、ポリシリコン形成工程は、半導体基板上全面にトレンチ及びゲートコンタクト用凹部の深さ寸法よりも小さい厚みのポリシリコン膜を形成する工程と、ゲートコンタクト用凹部に対応してポリシリコン膜に形成された凹部内のみにマスク用絶縁膜を形成する工程と、マスク用絶縁膜をマスクにしてポリシリコン膜に対してエッチバック処理を施して半導体基板表面のポリシリコン膜を除去し、ゲート電極用ポリシリコン及びゲートコンタクト用ポリシリコンを形成する工程と、を含むようにすれば、幅寸法の大きいゲートコンタクト用凹部内に完全にはポリシリコン膜を埋め込まなくても、すなわちポリシリコン膜厚を必要以上に厚くしなくても、ゲートコンタクト用凹部内にほぼ均一な膜厚でゲートコンタクト用ポリシリコンを形成することができる。
また、上記トレンチ形成工程で、上記半導体基板の表面に上記トレンチの幅寸法よりも大きい幅寸法をもって保護素子用凹部も形成し、上記ポリシリコン形成工程で、上記半導体基板上全面にノンドープポリシリコン膜を形成し、少なくとも上記保護素子用凹部内の一部分の上記ノンドープポリシリコン膜を低抵抗化させずに上記トレンチ内の上記ノンドープポリシリコン膜を低抵抗化してドープポリシリコン膜からなる低抵抗ポリシリコンと上記ノンドープポリシリコン膜からなる高抵抗ポリシリコンを形成し、上記低抵抗ポリシリコン及び上記高抵抗ポリシリコンに対してエッチバック処理を施して上記トレンチ内に上記ゲート電極用ポリシリコン、上記ゲートコンタクト用凹部内に上記ゲートコンタクト用ポリシリコン、上記保護素子用凹部内に上記高抵抗ポリシリコンを少なくとも一部分にもつ上記保護素子用ポリシリコンを形成し、写真製版技術及びイオン注入技術により上記保護素子用凹部内の上記高抵抗ポリシリコンにイオン注入を行なってＰＮダイオードを形成し、上記層間絶縁膜形成工程で、上記保護素子用ポリシリコン上にも上記層間絶縁膜を形成するようにすれば、半導体基板表面よりも上層側にポリシリコン膜を設けることなく保護素子を設けることができる。
さらに、ポリシリコン形成工程で、ノンドープポリシリコン膜を形成する前に、保護素子用凹部の底面の絶縁膜をゲート絶縁膜よりも厚く形成するようにすれば、保護素子用凹部の底面における保護素子−半導体基板間の耐圧を向上させることができ、高電界に耐えうる保護素子を形成することができる。
さらに、保護素子用凹部の底面の絶縁膜をゲート絶縁膜よりも厚く形成する方法として、少なくともトレンチを覆い保護素子用凹部に開口部をもつマスクを用いて保護素子用凹部の底面の半導体基板に不純物イオンを注入し、マスクを除去した後、熱酸化処理を施してゲート絶縁膜を形成するのと同時に保護素子用凹部の底面の絶縁膜をゲート絶縁膜よりも厚く形成する方法を用いるようにすれば、簡単な工程で保護素子用凹部の底面の絶縁膜をゲート絶縁膜よりも厚く形成することができる。
さらに、上記ポリシリコン形成工程は、上記半導体基板上全面に上記トレンチ、上記ゲートコンタクト用凹部及び上記保護素子用凹部の深さ寸法よりも小さい厚みの上記ノンドープポリシリコン膜を形成する工程と、上記ゲートコンタクト用凹部及び上記保護素子用凹部に対応して上記ノンドープポリシリコン膜に形成された凹部内のみにマスク用絶縁膜を形成する工程と、上記マスク用絶縁膜をマスクにして上記ノンドープポリシリコン膜に不純物の導入を行なって上記マスク用絶縁膜の下に上記高抵抗ポリシリコンとなる上記ノンドープポリシリコン膜を残存させつつ上記ノンドープポリシリコン膜を低抵抗化して上記低抵抗ポリシリコンを形成する工程と、上記マスク用絶縁膜をマスクにして上記低抵抗ポリシリコン及び上記高抵抗ポリシリコンに対してエッチバック処理を施して上記半導体基板表面の上記低抵抗ポリシリコンを除去し、上記ゲート電極用ポリシリコン、上記ゲートコンタクト用ポリシリコン及び上記保護素子用ポリシリコンを形成する工程と、少なくとも上記保護素子用ポリシリコン上の上記マスク用絶縁膜を除去した後、写真製版技術及びイオン注入技術により上記保護素子用ポリシリコンの上記高抵抗ポリシリコンにＰＮダイオードを形成する工程と、を含むようにすれば、幅寸法の大きいゲートコンタクト用凹部及び保護素子用凹部の内部に完全にはポリシリコン膜を埋め込まなくても、ほぼ均一な膜厚でゲートコンタクト用ポリシリコン及び保護素子用ポリシリコンを形成することができる。
さらに、マスク用絶縁膜としてシリコン酸化膜を用い、マスク用絶縁膜の上面を半導体基板表面と同じ高さに形成し、ポリシリコン膜に対してエッチバック処理を施した後、写真製版技術及びエッチング技術により保護素子用ポリシリコン上のマスク用絶縁膜を除去し、かつゲートコンタクト用ポリシリコン上のマスク用絶縁膜を残存させるようにすれば、ゲートコンタクト用凹部における半導体基板表面の平坦性を向上させることができる。
さらに、保護素子用ポリシリコン上のマスク用絶縁膜を除去する際、セル部、ゲートコンタクト部及び保護素子用凹部の周縁部を覆い、かつ保護素子用ポリシリコン上のマスク用絶縁膜及びその周囲の保護素子用ポリシリコンに対応して開口部をもつフォトレジストを用いるようにすれば、保護素子用凹部の周縁部近傍のシリコン酸化膜が除去されるのを防止することができる。
また、トレンチ形成工程で、半導体基板の表面にトレンチの幅寸法よりも大きい幅寸法をもって抵抗素子用凹部も形成し、ポリシリコン形成工程で、抵抗素子用凹部にもポリシリコンを埋め込んで抵抗素子用ポリシリコンを形成し、層間絶縁膜形成工程で、抵抗素子用ポリシリコン上にも層間絶縁膜を形成するようにすれば、半導体基板表面よりも上層側にポリシリコン膜を設けることなく抵抗素子を設けることができる。
さらに、ポリシリコン形成工程は、半導体基板上全面にトレンチ、ゲートコンタクト用凹部及び抵抗素子用凹部の深さ寸法よりも小さい厚みのポリシリコン膜を形成する工程と、ゲートコンタクト用凹部及び抵抗素子用凹部に対応してポリシリコン膜に形成された凹部内のみにマスク用絶縁膜を形成する工程と、マスク用絶縁膜をマスクにしてポリシリコン膜に対してエッチバック処理を施して半導体基板表面のポリシリコン膜を除去し、ゲート電極用ポリシリコン、ゲートコンタクト用ポリシリコン及び抵抗素子用ポリシリコンを形成する工程と、を含むようにすれば、幅寸法の大きいゲートコンタクト用凹部及び抵抗素子用凹部の内部に完全にはポリシリコン膜を埋め込まなくても、ほぼ均一な膜厚でゲートコンタクト用ポリシリコン及び抵抗素子用ポリシリコンを形成することができる。
また、保護素子は形成せず、かつポリシリコン形成工程でマスク用絶縁膜を形成する工程を含む局面において、マスク用絶縁膜としてフォトレジストを用い、ポリシリコン膜に対してエッチバック処理を施した後、マスク用絶縁膜を除去する工程を含むようにすれば、フォトレジストを用いることによりマスク用絶縁膜の形成を簡単にできる。
また、保護素子は形成せず、かつポリシリコン形成工程でマスク用絶縁膜を形成する工程を含む局面において、マスク用絶縁膜としてシリコン酸化膜を用い、マスク用絶縁膜の上面を半導体基板表面と同じ高さに形成し、ポリシリコン膜に対してエッチバック処理を施した後、マスク用絶縁膜を除去する工程を含まないようにすれば、ゲートコンタクト用凹部又はゲートコンタクト用凹部及び抵抗素子用凹部における半導体基板表面の平坦性を向上させることができる。
また、ポリシリコン形成工程でマスク用絶縁膜を形成する工程を含む局面において、ポリシリコン膜に対するエッチバック処理を等方性エッチングによって行なうようにすれば、マスク用絶縁膜で覆われたポリシリコン部分と覆われていないポリシリコン部分の境界に段差が形成された場合であっても、その段差をテーパ状に形成することができる。
図１は半導体装置の一実施例の一部分を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での断面図である。以下で説明する実施例では１層メタル配線構造を備えたＭＯＳＦＥＴを例に示す。ただし本発明は多層メタル配線構造にも適用できる。図１を参照してこの実施例を説明する。
Ｎ型単結晶シリコン基板（Ｎ＋）１の一表面にエピタキシャル成長によって形成されたＮ型エピタキシャル層（Ｎ−）３が形成されている。例えば、Ｎ型単結晶シリコン基板１は抵抗率が６.０×１０-3Ω・ｃｍ、厚みが６２５μｍ（マイクロメートル）であり、Ｎ型エピタキシャル層３は抵抗率が０.２Ω・ｃｍ、厚みが４.０〜５.０μｍである。Ｎ型単結晶シリコン基板１及びＮ型エピタキシャル層３は半導体基板を構成する。また、Ｎ型単結晶シリコン基板１及びＮ型エピタキシャル層３はドレイン層となる。
トランジスタが形成されるセル部５において、Ｎ型単結晶シリコン基板１とは反対側のＮ型エピタキシャル層３表面にトレンチ７が形成されている。（Ａ）に示すように、トレンチ７はＮ型エピタキシャル層３表面を島状に千鳥配置に分断するように形成されている。例えばトレンチ７の幅は０.５μｍ、深さは１.５μｍである。
トレンチ７の内壁に例えばシリコン酸化膜からなるゲート絶縁膜９（（Ａ）での図示は省略）が形成されている。ゲート絶縁膜９を構成するシリコン酸化膜の膜厚は例えば２５ｎｍ（ナノメートル）である。
トレンチ７内にゲート絶縁膜９を介してポリシリコンからなるゲート電極用ポリシリコン１１が形成されている。ゲート電極用ポリシリコン１１の上面はトレンチ７内でＮ型エピタキシャル層３の表面よりも落ち込んで形成されている。ここで、リセス深さ（Ｎ型エピタキシャル層３の表面からのエッチング深さ）は例えば０.５μｍである。
Ｎ型エピタキシャル層３の表面側にトレンチ７に隣接してＰ型ボディ拡散層（Ｐ−）１３が形成されている。Ｐ型ボディ拡散層１３はトレンチ７よりも浅く形成されている。Ｐ型ボディ拡散層１３の形成深さは例えば１.１μｍである。
Ｎ型エピタキシャル層３の表面にトレンチ７に隣接してＮ型ソース拡散層１５が形成されている。Ｎ型ソース拡散層１５の形成深さはＰ型ボディ拡散層１３よりも浅く、リセスより深くする必要があり、例えば０.５μｍである。
セル部５とは異なる位置のゲートコンタクト部１７で、Ｎ型エピタキシャル層３表面にゲートコンタクト用凹部１９が帯状に形成されている。ゲートコンタクト用凹部１９はトレンチ７に連続して形成されている。ゲートコンタクト用凹部１９の幅はトレンチ７の幅よりも大きく設定されており、例えば６.０μｍである。また、ゲートコンタクト用凹部１９の深さは例えば１.５μｍである。
ゲートコンタクト用凹部１９内にゲート絶縁膜９を介してポリシリコンからなるゲートコンタクト用ポリシリコン２１が形成されている。ゲートコンタクト用ポリシリコン２１はゲート電極用ポリシリコン１１と電気的に接続されている。ゲートコンタクト用ポリシリコン２１の上面はトレンチ７内でＮ型エピタキシャル層３の表面よりも落ち込んで形成されている。ここで、リセス深さは例えば０.５μｍである。
セル部５及びゲートコンタクト部１７を覆ってＮ型エピタキシャル層３上に層間絶縁膜２３（（Ａ）での図示は省略）が形成されている。
なお、Ｎ型エピタキシャル層３の表面よりも上層側にポリシリコン膜は形成されていない。
ゲートコンタクト用ポリシリコン２１上の層間絶縁膜２３にゲート用接続孔２５ｇが形成されている。ゲート用接続孔２５ｇはゲートコンタクト用ポリシリコン２１上で帯状に形成されている。ゲート用接続孔２５ｇの幅寸法はトレンチ７の幅よりも大きく設定されており、例えば１.０μｍである。
Ｎ型ソース拡散層１５上の層間絶縁膜２３にソース用接続孔２５ｓ及びゲート絶縁膜９にソース用接続孔２５ｓが形成されている。ソース用接続孔２５ｓはＮ型ソース拡散層１５を貫通し、Ｐ型ボディ領域１３に達する深さに形成されている。
セル部５及びゲートコンタクト部９とは異なる位置で層間絶縁膜２３及びゲート絶縁膜９にドレイン用接続孔２５ｄが形成されている。
接続孔２５ｇ，２５ｓ，２５ｄに例えばタングステンなどの導電性プラグ２７が埋め込まれている。
ゲート用接続孔２５ｇ上及び層間絶縁膜２３上にゲート電極金属膜２９ｇが形成されている。ゲート電極金属膜２９ｇの一部分はゲート電極パッド２９ｐを構成する。
ソース用接続孔２５ｓ上及び層間絶縁膜２３上にソース電極金属膜２９ｓが形成されている。ソース電極金属膜２９ｓの一部分はソース電極パッドを構成する。
ドレイン用接続孔２５ｄ上及び層間絶縁膜２３上にドレイン電極金属膜２９ｄが形成されている。図示は省略するが、ドレイン層の電位はシリコン基板１の裏面に設けられた金属膜（図示は省略）によってとられる。
金属膜２９ｇ，２９ｓ，２９ｄ上を含んで層間絶縁膜２３上にパッシベーション膜３０が形成されている（（Ａ）での図示は省略）。ゲート電極パッド２９ｐ上及びソース電極パッド上のパッシベーション膜３０は除去されてそれぞれパッド開口部（図示は省略）が形成されている。
この実施例では、Ｎ型エピタキシャル層３の表面よりも上層側にポリシリコン膜は形成されていないので、ポリシリコン膜に起因して半導体基板表面に段差が形成されることはなく、層間絶縁膜２３の上面を平坦に形成することができ、金属膜２９ｇ，２９ｓ，２９ｄのパターニング時の写真製版解像度の低下を防止することができ、金属残渣の発生も防止することができる。
さらに、ゲート用接続孔２５ｇはトレンチ７の幅寸法よりも大きい幅寸法をもって形成されているので、半導体装置の微細化にともなってセル部５のトレンチ７の幅寸法が小さくされた場合であっても、ゲート電極用ポリシリコン２１の電位をとるためのゲートコンタクト部９で低いコンタクト抵抗を得ることができる。
図２及び図３は、図１に示した半導体装置を製造するための製造工程を製造方法の一実施例として説明するための工程断面図である。図４はこの製造方法の実施例の１つの工程におけるコンタクト凹部の状態を拡大して示す断面図である。図２及び図３のかっこ数字は以下に説明する製造工程に対応している。
図１から図４を参照して製造方法の一実施例を説明する。
（１）例えば抵抗率が６.０×１０-3Ω・ｃｍ、厚みが６２５μｍのＮ型単結晶シリコン基板１上に、例えば抵抗率が０.２Ω・ｃｍ、厚みが４.０〜５.０μｍのＮ型エピタキシャル層３を形成する。例えばＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法により、Ｎ型エピタキシャル層３上に厚いシリコン酸化膜３１を形成する。写真製版技術及びエッチング技術により、トレンチ及びゲートコンタクト用凹部の形成予定領域のシリコン酸化膜３１をエッチング除去する。シリコン酸化膜３１をマスクにして、例えば磁気アシストを用いたリアクティブイオンエッチング装置を用いて、ＨＢｒ：２５ｓｃｃｍ、ＮＦ3：２０ｓｃｃｍ、Ｏ2：２．６ｓｃｃｍの混合ガス、ＲＦパワー：６５０Ｗ、圧力８０ｍＴの条件にて、例えば１００秒間エッチング処理を施し、深さが約１.５μｍのトレンチ７及びゲートコンタクト用凹部１９を形成する。
（２）マスクとして用いたシリコン酸化膜３１をウエットエッチングにて除去する。熱酸化処理を施してＮ型エピタキシャル層３の表面ならびにトレンチ７及びゲートコンタクト用凹部１９の内壁にシリコン酸化膜からなるゲート絶縁膜９を例えば約２５ｎｍの膜厚に形成する。例えばＣＶＤ法により、５５０℃の温度条件でＰＨ3を添加しながらポリシリコン膜３３を約１.０μｍの膜厚に形成する。ここで、幅寸法が０.５μｍのトレンチ７は完全に埋め込まれ、トレンチ７上でポリシリコン膜３３の表面はほぼ平坦であるが、幅寸法が６.０μｍのゲートコンタクト用凹部１９は完全に埋め込まれず、ゲートコンタクト用凹部１９上でポリシリコン膜３３の表面に凹部３３ａが形成される。
（３）ポリシリコン膜３３ａ上にフォトレジスト３５を例えば２.０μｍの膜厚に形成する。
（４）例えば、マイクロ波プラズマエッチング装置を用い、μ波パワー４００Ｗ、Ｃｌ2：３０ｓｃｃｍ、Ｏ2：２０ｓｃｃｍ、Ａｒ：１３０ｓｃｃｍの混合ガス、圧力：１.２Ｐａ、ＲＦパワー２０Ｗの条件でフォトレジスト３５に対してエッチバック処理を施して、凹部３３ａ内のみにフォトレジスト３５ａ（マスク用絶縁膜）を残存させる。このとき、フォトレジスト３５ａをリセス量（０.５μｍ）の膜厚に形成する。
（５）例えば、マイクロ波プラズマエッチング装置を用い、μ波パワー４００Ｗ、Ｃｌ2：４５ｓｃｃｍ、ＨＢｒ：７５ｓｃｃｍ、Ｏ2：３ｓｃｃｍの混合ガス、圧力：０.５Ｐａ、ＲＦパワー３０Ｗの条件で、フォトレジスト３５ａをマスクにしてポリシリコン膜３３に対して異方性エッチングによるエッチバック処理を施して、所定のリセス量０.５μｍにポリシリコン膜３３を加工し、トレンチ７内にゲート電極用ポリシリコン１１を形成し、ゲートコンタクト用凹部１９内にゲートコンタクト用ポリシリコン２１を形成する。このとき、フォトレジスト３５ａ下のポリシリコン膜３３はエッチングされず、ポリシリコン膜３３の形成時にその膜厚（１.０μｍ）をコンタクト凹部１９の深さ（１.５μｍ）からリセス量（０.５μｍ）だけ差し引いた寸法で形成しているので、ゲートコンタクト用ポリシリコン２１の上面は平坦に形成される。ただし、図４に示すように、ポリシリコン膜３３の成膜時の膜厚バラツキや、リセス量調整時のエッチングバラツキにより、ゲートコンタクト用ポリシリコン２１の上面に小さな段差が形成されることもある。
（６）フォトレジスト３５ａを除去する。写真製版技術及びイオン注入技術により、セル部５のＮ型エピタキシャル層３にＰ型ボディ拡散層１３及びＮ型ソース拡散層１５を形成する。
（７）ＣＶＤ法により、セル部５及びゲートコンタクト部１７を含んでＮ型エピタキシャル層３上全面に例えばＮＳＧ（Non-dope Silicon Glass）とＢＰＳＧ（Boro-Phospho Silicate Glass）膜の積層膜からなる層間絶縁膜２３を８００ｎｍ程度の膜厚に形成する。ここで、Ｎ型エピタキシャル層３の表面よりも上層側にポリシリコン膜は形成されていないので、ポリシリコン膜に起因してＮ型エピタキシャル層３表面に段差が形成されることはなく、層間絶縁膜２３の上面を平坦に形成することができる。写真製版技術及びエッチング技術により、接続孔２５ｇ，２５ｓ，２５ｄを形成する（図１も参照）。これらの接続孔は別々に形成してもよいし、同時に形成してもよい。ゲート用接続孔２５ｇの幅寸法はトレンチ７の幅よりも大きく設定されており、例えば１.０μｍである。これにより、ゲート電極用ポリシリコン２１の電位をとるためのゲートコンタクト部９で低いコンタクト抵抗を得ることができる。
（８）ＣＶＤ法等によりタングステン等の導電膜を堆積した後、導電膜に対してエッチバックすることにより、接続孔２５ｇ，２５ｓ，２５ｄ内に導電性プラグ２７を形成する。スパッタ法により、例えばＡｌＳｉやＡｌＳｉＣｕなどのアルミニウム系金属膜を堆積する。そのアルミニウム系金属膜をパターニングして、電極膜２９ｇ，２９ｓ，２９ｄを形成する。層間絶縁膜２３の上面は平坦に形成されているので、金属膜２９ｇ，２９ｓ，２９ｄのパターニング時の写真製版解像度の低下を防止することができ、金属残渣の発生も防止することができる。その後、パッシベーション膜３０及びパッド開口部を形成する（図１を参照）。
この製造方法の実施例では、上記工程（５）で、ポリシリコン膜３３に対して異方性エッチングによるエッチバック処理を施している。このエッチバック処理を、例えばＣＤＥ（ケミカルドライエッチング）装置を用いた等方性エッチングにより行なってもよい。例えば、μ波パワー：６００Ｗ、圧力：９０Ｐａ、混合ガス：ＣＦ4／Ｏ2＝４００／１００ｓｃｃｍの条件にて実施することにより、図５に示すように、ポリシリコン膜３３の成膜バラツキやリセス量調整時のエッチングバラツキに起因して段差が発生した場合であっても、その段差をなだらかにすることが可能となり、ゲートコンタクト用ポリシリコン２１の上面をさらに平坦化できる。
図６は半導体装置の他の実施例の一部分を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での断面図である。図１と同じ部分には同じ符号を付し、それらの部分の説明は省略する。
この実施例が図１に示した実施例と異なる点は、ゲートコンタクト用ポリシリコン２１と層間絶縁膜２３の間にゲートコンタクト用凹部１９の側壁とは間隔をもって、Ｎ型エピタキシャル層３の表面と同じ高さに上面をもつシリコン酸化膜３７ａが形成されている点である。
図７は、図６に示した半導体装置を製造するための製造工程を製造方法の他の実施例として説明するための工程断面図である。図７のかっこ数字は以下に説明する製造工程に対応している。
図６及び図７を参照してこの製造方法の実施例を説明する。
（１）図２（１），（２）を参照して説明した上記工程（１）及び（２）と同じ工程により、Ｎ型エピタキシャル層３、トレンチ７、ゲートコンタクト用凹部１９、ゲート絶縁膜９、及び凹部３３ａをもつポリシリコン膜３３を形成する。ポリシリコン膜３３上に例えば下層側が４００ｎｍの膜厚のＮＳＧ膜、上層側が４００ｎｍの膜厚のＳＯＧ（Spin On Glass）膜のシリコン酸化膜３７を形成する。ポリシリコン膜３３の凹部３３ａはシリコン酸化膜３７により埋め込まれる。
（２）シリコン酸化膜３７に対してエッチバック処理を施して、凹部３３ａ内のみにシリコン酸化膜３７ａ（マスク用絶縁膜）を残存させる。このとき、シリコン酸化膜３７ａをリセス量（０.５μｍ）の膜厚に形成する。シリコン酸化膜３７ａの上面の高さはＮ型エピタキシャル層３の表面の高さと一致する。シリコン酸化膜３７ａはＮＳＧ膜だけの場合もあるし、ＮＳＧ膜とＳＯＧ膜の積層膜である場合もある。
（３）例えば、マイクロ波プラズマエッチング装置を用い、μ波パワー４００Ｗ、Ｃｌ2：４５ｓｃｃｍ、ＨＢｒ：７５ｓｃｃｍ、Ｏ2：３ｓｃｃｍの混合ガス、圧力：０.５Ｐａ、ＲＦパワー３０Ｗの条件で、シリコン酸化膜３７ａをマスクにしてポリシリコン膜３３に対して異方性エッチングによるエッチバック処理を施して、所定のリセス量０.５μｍにポリシリコン膜３３を加工し、トレンチ７内にゲート電極用ポリシリコン１１を形成し、ゲートコンタクト用凹部１９内にゲートコンタクト用ポリシリコン２１を形成する。このとき、シリコン酸化膜３７ａ下のポリシリコン膜３３はエッチングされず、ポリシリコン膜３３の形成時にその膜厚（１.０μｍ）をコンタクト凹部１９の深さ（１.５μｍ）からリセス量（０.５μｍ）だけ差し引いた寸法で形成しているので、ゲートコンタクト用ポリシリコン２１の上面は平坦に形成される。ただし、ポリシリコン膜３３の成膜時の膜厚バラツキや、リセス量調整時のエッチングバラツキにより、ゲートコンタクト用ポリシリコン２１の上面に小さな段差が形成されることもある。また、図５を参照して説明したのと同様に、このエッチバック処理をＣＤＥなどの等方性エッチングによって行なってもよい。
（４）シリコン酸化膜３７ａを除去せずに残存させた状態で、写真製版技術及びイオン注入技術により、セル部５のＮ型エピタキシャル層３にＰ型ボディ拡散層１３及びＮ型ソース拡散層１５を形成する。
（５）ＣＶＤ法により、セル部５及びゲートコンタクト部１７の形成位置を含んでＮ型エピタキシャル層３上全面に例えばＮＳＧとＢＰＳＧ膜の積層膜からなる層間絶縁膜２３を８００ｎｍ程度の膜厚に形成する。ここで、Ｎ型エピタキシャル層３の表面よりも上層側にポリシリコン膜は形成されていないので、ポリシリコン膜に起因してＮ型エピタキシャル層３表面に段差が形成されることはなく、層間絶縁膜２３の上面を平坦に形成することができる。さらに、ゲートコンタクト用ポリシリコン２１上にシリコン酸化膜３７ａが形成されているので、ゲートコンタクト用ポリシリコン２１上での層間絶縁膜２３の平坦性を向上させることができる。写真製版技術及びエッチング技術により、接続孔２５ｇ，２５ｓ，２５ｄを形成する（図６も参照）。
（６）図１を参照して説明した上記工程（８）と同じ工程により、導電性プラグ２７、電極膜２９ｇ，２９ｓ，２９ｄ、パッシベーション膜３０及びパッド開口部を形成する（図６を参照）。
図８は半導体装置のさらに他の実施例の一部分を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ’位置での断面図である。図９はこの実施例の回路図である。図１及び図６と同じ部分には同じ符号を付し、それらの部分の説明は省略する。
この実施例では、ゲートコンタクト用ポリシリコン３９は、不純物が導入された低抵抗ポリシリコン３９ａと、不純物が導入されていない高抵抗ポリシリコン３９ｂによって形成されている。ゲートコンタクト用ポリシリコン３９と層間絶縁膜２３の間にシリコン酸化膜３７ａが形成されている。
ゲートコンタクト用ポリシリコン３９上にゲート用接続孔２５ｇ及びゲート電極金属膜２９ｇが形成されていない領域が設けられており、その部分のゲートコンタクト用ポリシリコン３９が抵抗素子４１を構成している。抵抗素子４１はＥＳＤ対策用ゲート保護抵抗として機能する。この実施例では、抵抗素子用ポリシリコンはゲートコンタクト用ポリシリコン３９の一部分によって構成され、抵抗素子用凹部はゲートコンタクト用凹部１９の一部分によって構成されている。ただし、抵抗素子はゲートコンタクト用凹部１９とは異なる位置に設けてもよい。
セル部５及びゲートコンタクト部１７とは異なる位置でＮ型エピタキシャル層３の表面にトレンチ７の幅寸法よりも大きい幅寸法をもって形成された枠状の保護素子用凹部４３が形成されている。ただし、保護素子用凹部４３の平面形状は枠状のものに限定されるものではない。保護素子用凹部４３の形成位置とゲート電極パッド２９ｐの形成位置は上方から見て重複している。
保護素子凹部４３内に絶縁膜を介して保護素子用ポリシリコン４５が形成されている。保護素子用ポリシリコン４５は枠状の低抵抗ポリシリコン３９ａ、Ｎ型ポリシリコン４５ｎ、Ｐ型ポリシリコン４５ｐ、Ｎ型ポリシリコン４５ｎ及び低抵抗ポリシリコン３９ａを備えている。Ｎ型ポリシリコン４５ｎ、Ｐ型ポリシリコン４５ｐ、Ｎ型ポリシリコン４５ｎはツェナーダイオードを形成している。保護素子凹部４３の底面の絶縁膜４７はゲート絶縁膜９よりも厚いシリコン酸化膜により形成されている。外周側のＮ型ポリシリコン４５ｎは接続孔２５ａを介してソース電極金属膜２９ｓに接続され、内周側のＮ型ポリシリコン４５ｎは接続孔２５ｂを介してゲート電極パッド２９ｐに接続されている。
この実施例では、保護素子としてのツェナーダイオードを保護素子凹部４３内に形成した保護素子用ポリシリコン４５によって形成しているので、Ｎ型エピタキシャル層３表面よりも上層側にポリシリコン膜を設けることなく保護素子を設けることができる。
さらに、保護素子用凹部４３の底面に形成された絶縁膜４７はゲート絶縁膜９よりも厚く形成されているので、保護素子用凹部４３の底面における保護素子−半導体基板間の耐圧を向上させることができ、高電界に耐えうる保護素子を形成することができる。
さらに、ゲートコンタクト用凹部１９内に形成されたゲートコンタクト用ポリシリコン３９の一部分を抵抗素子、ここではＥＳＤ対策用ゲート保護抵抗として用いているので、Ｎ型エピタキシャル層３表面よりも上層側にポリシリコン膜を設けることなく抵抗素子を設けることができる。
さらに、ゲート用ポリシリコン膜の上面、ゲートコンタクト用ポリシリコンの上面及び抵抗素子用ポリシリコンの上面は半導体基板の表面よりも落ち込んで形成されており、抵抗素子用ポリシリコンと層間絶縁膜の間に抵抗素子用凹部の側壁とは間隔をもって、半導体基板の表面と同じ高さに上面をもつシリコン酸化膜が形成されているようにすれば、半導体基板表面の平坦性をさらに向上させることができる。
図１０から図１２は、図８に示した半導体装置を製造するための製造工程を製造方法のさらに他の実施例として説明するための工程断面図である。図１０から図１２のかっこ数字は以下に説明する製造工程に対応している。
図８及び図１０から図１２を参照してこの製造方法の実施例を説明する。
（１）図１（１）を参照して説明した上記工程（１）と同様の工程により、Ｎ型エピタキシャル層３、トレンチ７、ゲートコンタクト用凹部１９及び保護素子用凹部４３を形成する。
（２）写真製版技術により、Ｎ型エピタキシャル層３上に、保護素子用凹部４３に開口部をもつフォトレジスト４９を形成する。イオン注入技術により、例えばヒ素（×印）をドーズ量が３×１０15／ｃｍ2の条件で保護素子用凹部４３の底面に注入する。
（３）フォトレジスト４９を除去する。熱酸化処理を施してＮ型エピタキシャル層３の表面、トレンチ７及びゲートコンタクト用凹部１９の内壁、ならびに保護素子用凹部４３の側壁の内壁にシリコン酸化膜からなるゲート絶縁膜９を例えば約２５ｎｍの膜厚に形成する。このとき、保護素子用凹部４３の底面には注入されたヒ素イオンに起因して約７５ｎｍのシリコン酸化膜からなる絶縁膜４７が形成される。例えばＣＶＤ法により、６２０℃の温度条件で不純物が導入されていないノンドープポリシリコン膜５１を約１.０μｍの膜厚に形成する。ここで、幅寸法が０.５μｍのトレンチ７は完全に埋め込まれ、トレンチ７上でポリシリコン膜３３の表面はほぼ平坦であるが、ゲートコンタクト用凹部１９及び保護素子用凹部４３は完全に埋め込まれず、ゲートコンタクト用凹部１９上及び保護素子用凹部４３上でポリシリコン膜５１の表面に凹部５１ａが形成される。ポリシリコン膜３３上に例えば下層側が４００ｎｍの膜厚のＮＳＧ膜、上層側が４００ｎｍの膜厚のＳＯＧ膜のシリコン酸化膜３７を形成する。ポリシリコン膜５１の凹部５１ａはシリコン酸化膜３７により埋め込まれる。
（４）ポリシリコン膜５１上に例えば下層側が４００ｎｍの膜厚のＮＳＧ膜、上層側が４００ｎｍの膜厚のＳＯＧ膜のシリコン酸化膜３７を形成する。ポリシリコン膜５１の凹部５１ａはシリコン酸化膜３７により埋め込まれる。
（５）図７（２）を参照して説明した上記工程（２）と同じ工程により、凹部５１ａ内のみに膜厚が０.５μｍのシリコン酸化膜３７ａを残存させる。
（６）アルゴンガス中に１％のＰＨ3の割合の雰囲気にて、９６０℃の熱処理を実施する。これにより、ポリシリコン膜５１中にリンが固相拡散され、シリコン酸化膜３７ａ下以外のポリシリコン膜５１が低抵抗化されて低抵抗ポリシリコン３９ａになる。シリコン酸化膜３７ａ下のポリシリコン膜５１を高抵抗ポリシリコン３９ｂとする。その後、ウエットエッチングにより、熱処理により形成されたリンガラスを除去する。リンガラス除去のウエットエッチング時にシリコン酸化膜３７ａもエッチングされるが、影響は小さい。
（７）低抵抗ポリシリコン３３を、例えば、マイクロ波プラズマエッチング装置を用い、μ波パワー４００Ｗ、Ｃｌ2：４５ｓｃｃｍ、ＨＢｒ：７５ｓｃｃｍ、Ｏ2：３ｓｃｃｍの混合ガス、圧力：０.５Ｐａ、ＲＦパワー３０Ｗの条件で異方性エッチングを行ない、所定のリセス量０.５μｍに加工する。このとき、シリコン酸化膜３７ａ下の高抵抗ポリシリコン３９ｂはエッチングされない。その後、保護素子用凹部４３内の高抵抗ポリシリコン３９ｂ上のシリコン酸化膜３７ａを除去する。ここで、ポリシリコン膜５１膜厚をトレンチ深さからリセス量を引いた膜厚に設定しているため、ポリシリコン膜３９ａの異方性エッチング後には、トレンチ７内、ゲートコンタクト用凹部１９及び保護素子用凹部４３には平坦にポリシリコン膜３９ａ，３９ｂが埋め込まれる。さらに、シリコン酸化膜３７ａの膜厚をリセス量分の０.５μｍに調整していることから、シリコン酸化膜３７ａの表面はＮ型エピタキシャル層３表面に一致する。ただし、ポリシリコン膜５１の成膜時の膜厚バラツキや、リセス量調整時のエッチングバラツキにより、ゲートコンタクト用ポリシリコン２１の上面に小さな段差が形成されることもある。また、図５を参照して説明したのと同様に、このエッチバック処理をＣＤＥなどの等方性エッチングによって行なってもよい。また、保護素子用凹部４３内の高抵抗ポリシリコン３９ｂ上のシリコン酸化膜３７ａを除去する際に、ゲートコンタクト用凹部１９内の高抵抗ポリシリコン３９ｂ上のシリコン酸化膜３７ａも除去してもよい。
（８）ゲートコンタクト用凹部１９内の高抵抗ポリシリコン３９ｂ上のシリコン酸化膜３７ａを残存させた状態で、写真製版技術及びイオン注入技術により、セル部５のＮ型エピタキシャル層３にＰ型ボディ拡散層１３及びＮ型ソース拡散層１５を形成し、保護素子用凹部４３内の高抵抗ポリシリコン膜３９ｂにＮ型ポリシリコン４５ｎ、Ｐ型ポリシリコン４５ｐ、Ｎ型ポリシリコン４５ｎを形成してツェナーダイオードを形成する。
（９）ＣＶＤ法により、セル部５、ゲートコンタクト部１７及び保護素子の形成位置を含んでＮ型エピタキシャル層３上全面に例えばＮＳＧとＢＰＳＧ膜の積層膜からなる層間絶縁膜２３を８００ｎｍ程度の膜厚に形成する。ここで、Ｎ型エピタキシャル層３の表面よりも上層側にポリシリコン膜は形成されていないので、ポリシリコン膜に起因してＮ型エピタキシャル層３表面に段差が形成されることはなく、層間絶縁膜２３の上面を平坦に形成することができる。さらに、ゲートコンタクト用ポリシリコン２１上にシリコン酸化膜３７ａが形成されているので、ゲートコンタクト用ポリシリコン２１上での層間絶縁膜２３の平坦性を向上させることができる。写真製版技術及びエッチング技術により、接続孔２５ｇ，２５ｓ，２５ｄ，２５ａ，２５ｂを形成する（図８も参照）。
（１０）図１を参照して説明した上記工程（８）と同じ工程により、導電性プラグ２７、電極膜２９ｇ，２９ｓ，２９ｄ、パッシベーション膜３０及びパッド開口部を形成する（図６を参照）。
以上、本発明の実施例を説明したが、本発明は上記実施例に限定されるものではなく、寸法、形状、材料、配置、製造工程条件などは一例であり、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
例えば、上記の製造方法の実施例では、Ｎ型エピタキシャル層３に形成されたトレンチを含む凹部にポリシリコンを埋め込む際に、ポリシリコン膜を凹部の深さからリセス量だけ差し引いた寸法で形成しているが、本発明はこれに限定されるものではなく、半導体基板表面に形成された凹部を完全に埋め込む程度にポリシリコン膜を形成してもよい。このとき、ポリシリコン膜の上面が平坦になる程度の膜厚にポリシリコン膜を形成すれば、マスク用絶縁膜を用いずにエッチバック処理を施すことにより各凹部内に埋め込まれたポリシリコンを平坦に形成することができる。そして、保護素子用凹部及び保護素子用ポリシリコンを形成する際には、上面が平坦なノンドープポリシリコン膜を形成し、保護素子用凹部上又は保護素子用凹部及び抵抗素子用凹部上のノンドープポリシリコン膜にマスクを形成した状態で不純物を導入して低抵抗ポリシリコンを形成し、マスクを除去した後、ノンドープポリシリコン膜（高抵抗ポリシリコン）及び低抵抗ポリシリコンに対してエッチバック処理を施せば、保護素子用凹部内又は保護素子用凹内及び抵抗素子用凹部内に高抵抗ポリシリコンを形成することができる。なお、凹部を完全に埋め込む程度にポリシリコン膜を形成する際、ポリシリコン膜の上面は完全には平坦でなくてもよい。
また、図１及び図６に示した実施例で、図８に示した実施例と同様に、ゲートコンタクト用ポリシリコン２１上にゲート用接続孔２５ｇ及びゲート電極金属膜２９ｇが形成されていない領域を設けるようにすれば、その部分のゲートコンタクト用ポリシリコン２１は抵抗素子として機能する。
また、上記実施例ではＮチャネル型のパワーＭＯＳＦＥＴに本発明を適用しているが、Ｐ型半導体基板を用い、実施例とは反対導電型でパワーＭＯＳＦＥＴを作成するようにすれば、Ｐチャネル型パワーＭＯＳＦＥＴにも本発明を適用できる。そして、シリコン基板とエピタキシャル層が互いに異なる導電型のものを使用すれば、ＩＧＢＴにも適用できる。
また、セル部５でのトランジスタの配置は、格子状に配置したものやストライプ構造であってもよい。また、セルの平面形状は、矩形のみではなく、円形や楕円形でもよい。
また、上述した実施例では各絶縁膜は１例のみしか例示していないが、他の種類の絶縁膜を使用してもよい。
また、電極膜２９ｇ，２９ｓ，２９ｄ、導電性プラグ２７等の金属材料も各種の導電性材料を使用することができる。
また、Ｐ型ボディ拡散層１３とＮ型ソース拡散層１５は、トレンチ７の形成前に形成してもよい。
また、半導体基板としてシリコン基板１上にエピタキシャル層３を形成したものを用いているが、半導体基板はシリコン基板表面に不純物拡散層を形成したものであってもよい。また、シリコン基板のみならず、ＳｉＣ基板等の半導体基板も用いることができる。
また、上記の実施例では、層間絶縁膜２３を半導体基板上全面に形成しているが、本発明はこれに限定されるものではなく、層間絶縁膜は少なくとも半導体基板に形成された凹部内のポリシリコン膜上に形成されていればよい。例えば、層間絶縁膜は凹部内のポリシリコン膜上に、半導体基板表面よりも落ち込んで形成されていてもよいし、半導体基板表面と同じ高さに上面をもつように形成されていてもよいし、半導体基板表面から突出して凹部周囲の半導体基板表面にも形成されているようにしてもよい。
また、１つの抵抗素子を設けるだけでなく、複数の抵抗素子を設けてもよい。その場合、複数の抵抗素子で、抵抗素子用凹部の幅及び長さを異ならせて互いに抵抗値が異なっているようにしてもよいし、導入された不純物量を異ならせて互いに抵抗値が異なっているようにしてもよい。
半導体装置の一実施例の一部分を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での断面図である。 製造方法の一実施例を説明するための工程断面図の最初である。 同実施例の続きの工程を説明するための断面図である。 同実施例の１つの工程におけるコンタクト凹部の状態を拡大して示す断面図である。 製造方法の他の実施例の１つの工程におけるコンタクト凹部の状態を拡大して示す断面図である。 半導体装置の他の実施例の一部分を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での断面図である。 製造方法のさらに他の実施例を説明するための工程断面図である。 半導体装置のさらに他の実施例の一部分を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ’位置での断面図である。 同実施例の回路図である。 製造方法のさらに他の実施例の工程の最初を説明するための断面図である。 同実施例の続きの工程を説明するための断面図である。 同実施例のさらに続きの工程を説明するための断面図である。 従来のパワーＭＯＳＦＥＴの構造を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＸ−Ｘ’位置での断面図である。
符号の説明
１ Ｎ型単結晶シリコン基板
３ Ｎ型エピタキシャル層
５ セル部
７ トレンチ
９ ゲート絶縁膜
１１ ゲート電極用ポリシリコン
１３ Ｐ型ボディ拡散層
１５ Ｎ型ソース拡散層
１７ ゲートコンタクト部
１９ ゲートコンタクト用凹部
２１ ゲートコンタクト用ポリシリコン
２３ 層間絶縁膜
２５ｇ ゲート用接続孔
２９ｇ ゲート電極絶縁膜

Claims (22)

  1. 半導体基板に形成されたドレイン層と、前記半導体基板の表面に前記ドレイン層に達する深さで形成されたトレンチと、前記トレンチ内にゲート絶縁膜を介して形成されたゲート電極用ポリシリコンと、前記半導体基板の表面側に前記トレンチに隣接して前記トレンチよりも浅く形成されたボディ拡散層と、前記半導体基板の表面に前記トレンチ及び前記ボディ拡散層に隣接して前記ボディ拡散層よりも浅く形成されたソース拡散層と、をもつトランジスタが複数配置されたセル部と、
    前記セル部とは異なる位置で前記半導体基板の表面に前記トレンチに連続して前記トレンチの幅寸法よりも大きい幅寸法をもって形成されたゲートコンタクト用凹部と、前記ゲートコンタクト用凹部内に絶縁膜を介して形成され、前記ゲート電極用ポリシリコンと電気的に接続されたゲートコンタクト用ポリシリコンと、をもつゲートコンタクト部と、
    少なくとも前記ゲート電極用ポリシリコン上及び前記ゲートコンタクト用ポリシリコン上に形成された層間絶縁膜と、
    前記ゲート電極用ポリシリコン及び前記ゲートコンタクト用ポリシリコンとは絶縁され前記ボディ拡散層及び前記ソース拡散層と電気的に接続されて前記半導体基板上に形成されたソース電極金属膜と、
    前記ゲートコンタクト用ポリシリコン上の前記層間絶縁膜に前記トレンチの幅寸法よりも大きい幅寸法をもって形成されたゲート用接続孔と、
    前記ゲート用接続孔内及び前記層間絶縁膜上に形成されたゲート電極金属膜と、を備え、
    前記半導体基板表面よりも上層側にはポリシリコン膜が形成されていない半導体装置。
  2. 前記ゲート用ポリシリコン膜の上面及び前記ゲートコンタクト用ポリシリコンの上面は前記半導体基板の表面よりも落ち込んで形成されており、前記ゲートコンタクト用ポリシリコンと前記層間絶縁膜の間に前記ゲートコンタクト用凹部の側壁とは間隔をもって、前記半導体基板の表面と同じ高さに上面をもつシリコン酸化膜が形成されている請求項１に記載の半導体装置。
  3. 前記半導体基板の表面に前記トレンチの幅寸法よりも大きい幅寸法をもって形成された保護素子用凹部と、
    前記保護素子凹部内に絶縁膜を介して形成された保護素子用ポリシリコンからなるＰＮダイオード、をもつ保護素子をさらに備え、
    前記保護素子用ポリシリコン上にも前記層間絶縁膜が形成されており、
    前記保護素子用ポリシリコンは前記ソース電極金属膜と前記ゲート電極金属膜との間に電気的に接続されている請求項１又は２に記載の半導体装置。
  4. 前記保護素子用凹部の底面に形成された前記絶縁膜は前記ゲート絶縁膜よりも厚く形成されている請求項３に記載の半導体装置。
  5. 前記ゲート用ポリシリコン膜の上面、前記ゲートコンタクト用ポリシリコンの上面及び前記保護素子用凹部の上面は前記半導体基板の表面よりも落ち込んで形成されており、前記ゲートコンタクト用ポリシリコンと前記層間絶縁膜の間に前記ゲートコンタクト用凹部の側壁とは間隔をもって、前記半導体基板の表面と同じ高さに上面をもつシリコン酸化膜が形成されており、前記保護素子用ポリシリコンと前記層間絶縁膜の間には前記シリコン酸化膜は形成されていない請求項３又は４に記載の半導体装置。
  6. 前記半導体基板の表面に前記トレンチの幅寸法よりも大きい幅寸法をもって形成された抵抗素子用凹部と、
    前記抵抗素子用凹部内に絶縁膜を介して形成された抵抗素子用ポリシリコンと、をもつ抵抗素子をさらに備え、
    前記抵抗素子用ポリシリコン上にも前記層間絶縁膜が形成されている請求項１から５のいずれかに記載の半導体装置。
  7. 前記ゲート用ポリシリコン膜の上面、前記ゲートコンタクト用ポリシリコンの上面及び前記抵抗素子用ポリシリコンの上面は前記半導体基板の表面よりも落ち込んで形成されており、前記抵抗素子用ポリシリコンと前記層間絶縁膜の間に前記抵抗素子用凹部の側壁とは間隔をもって、前記半導体基板の表面と同じ高さに上面をもつシリコン酸化膜が形成されている請求項６に記載の半導体装置。
  8. 前記抵抗素子用ポリシリコンの抵抗値は、前記抵抗素子用凹部の幅及び長さ、ならびに前記抵抗素子用ポリシリコンの膜厚によって決定されている請求項６又は７に記載の半導体装置。
  9. 前記抵抗素子用ポリシリコンの抵抗値は、前記抵抗素子用ポリシリコンに導入された不純物濃度によって決定されている請求項６又は７に記載の半導体装置。
  10. 請求項１に記載の半導体装置の製造方法であって、
    半導体基板の一表面に、セル部に対応するトレンチと、ゲートコンタクト部に対応するゲートコンタクト用凹部を前記トレンチに連続して前記トレンチの幅寸法よりも大きい幅寸法をもって形成するトレンチ形成工程と、
    前記トレンチ内及び前記ゲートコンタクト用凹部内にゲート絶縁膜を介してポリシリコンを埋め込んで、前記トレンチ内にゲート電極用ポリシリコンを形成し、前記ゲートコンタクト用凹部内にゲートコンタクト用ポリシリコンを形成するポリシリコン形成工程と、
    少なくとも前記ゲート電極用ポリシリコン上及び前記ゲートコンタクト用ポリシリコン上を覆って前記半導体基板上に層間絶縁膜を形成する層間絶縁膜形成工程と、
    前記ゲートコンタクト用ポリシリコン上の前記層間絶縁膜の所定位置に前記トレンチの幅寸法よりも大きい幅寸法をもってゲート用接続孔を形成する接続孔形成工程と、をその順に含み、
    前記半導体基板表面よりも上層側にはポリシリコンを残存させない半導体装置の製造方法。
  11. 前記ポリシリコン形成工程は、前記半導体基板上全面に前記トレンチ及び前記ゲートコンタクト用凹部の深さ寸法よりも小さい厚みのポリシリコン膜を形成する工程と、
    前記ゲートコンタクト用凹部に対応して前記ポリシリコン膜に形成された凹部内のみにマスク用絶縁膜を形成する工程と、
    前記マスク用絶縁膜をマスクにして前記ポリシリコン膜に対してエッチバック処理を施して前記半導体基板表面の前記ポリシリコン膜を除去し、前記ゲート電極用ポリシリコン及び前記ゲートコンタクト用ポリシリコンを形成する工程と、を含む請求項１０に記載の製造方法。
  12. 前記トレンチ形成工程で、前記半導体基板の表面に前記トレンチの幅寸法よりも大きい幅寸法をもって保護素子用凹部も形成し、
    前記ポリシリコン形成工程で、前記半導体基板上全面にノンドープポリシリコン膜を形成し、少なくとも前記保護素子用凹部内の一部分の前記ノンドープポリシリコン膜を低抵抗化させずに前記トレンチ内の前記ノンドープポリシリコン膜を低抵抗化してドープポリシリコン膜からなる低抵抗ポリシリコンと前記ノンドープポリシリコン膜からなる高抵抗ポリシリコンを形成し、前記低抵抗ポリシリコン及び前記高抵抗ポリシリコンに対してエッチバック処理を施して前記トレンチ内に前記ゲート電極用ポリシリコン、前記ゲートコンタクト用凹部内に前記ゲートコンタクト用ポリシリコン、前記保護素子用凹部内に前記高抵抗ポリシリコンを少なくとも一部分にもつ前記保護素子用ポリシリコンを形成し、写真製版技術及びイオン注入技術により前記保護素子用凹部内の前記高抵抗ポリシリコンにイオン注入を行なってＰＮダイオードを形成し、
    前記層間絶縁膜形成工程で、前記保護素子用ポリシリコン上にも前記層間絶縁膜を形成する請求項１０に記載の製造方法。
  13. 前記ポリシリコン形成工程で、前記ノンドープポリシリコン膜を形成する前に、前記保護素子用凹部の底面の絶縁膜を前記ゲート絶縁膜よりも厚く形成する請求項１２に記載の製造方法。
  14. 少なくとも前記トレンチを覆い前記保護素子用凹部に開口部をもつマスクを用いて前記保護素子用凹部の底面の前記半導体基板に不純物イオンを注入し、前記マスクを除去した後、熱酸化処理を施して前記ゲート絶縁膜を形成するのと同時に前記保護素子用凹部の底面の絶縁膜を前記ゲート絶縁膜よりも厚く形成する請求項１３に記載の製造方法。
  15. 前記ポリシリコン形成工程は、前記半導体基板上全面に前記トレンチ、前記ゲートコンタクト用凹部及び前記保護素子用凹部の深さ寸法よりも小さい厚みの前記ノンドープポリシリコン膜を形成する工程と、
    前記ゲートコンタクト用凹部及び前記保護素子用凹部に対応して前記ノンドープポリシリコン膜に形成された凹部内のみにマスク用絶縁膜を形成する工程と、
    前記マスク用絶縁膜をマスクにして前記ノンドープポリシリコン膜に不純物の導入を行なって前記マスク用絶縁膜の下に前記高抵抗ポリシリコンとなる前記ノンドープポリシリコン膜を残存させつつ前記ノンドープポリシリコン膜を低抵抗化して前記低抵抗ポリシリコンを形成する工程と、
    前記マスク用絶縁膜をマスクにして前記低抵抗ポリシリコン及び前記高抵抗ポリシリコンに対してエッチバック処理を施して前記半導体基板表面の前記低抵抗ポリシリコンを除去し、前記ゲート電極用ポリシリコン、前記ゲートコンタクト用ポリシリコン及び前記保護素子用ポリシリコンを形成する工程と、
    少なくとも前記保護素子用ポリシリコン上の前記マスク用絶縁膜を除去した後、写真製版技術及びイオン注入技術により前記保護素子用ポリシリコンの前記高抵抗ポリシリコンにＰＮダイオードを形成する工程と、を含む請求項１２、１３又は１４に記載の製造方法。
  16. 前記マスク用絶縁膜としてシリコン酸化膜を用い、
    前記マスク用絶縁膜の上面を前記半導体基板表面と同じ高さに形成し、
    前記エッチバック処理を施した後、写真製版技術及びエッチング技術により前記保護素子用ポリシリコン上の前記マスク用絶縁膜のみを除去し、かつ前記ゲートコンタクト用ポリシリコン上の前記マスク用絶縁膜を残存させる請求項１５に記載の製造方法。
  17. 前記保護素子用ポリシリコン上の前記マスク用絶縁膜を除去する際、前記セル部、前記ゲートコンタクト部及び前記保護素子用凹部の周縁部を覆い、かつ前記保護素子用ポリシリコン上の前記マスク用絶縁膜及びその周囲の前記保護素子用ポリシリコンに対応して開口部をもつフォトレジストを用いる請求項１６に記載の製造方法。
  18. 前記トレンチ形成工程で、前記半導体基板の表面に前記トレンチの幅寸法よりも大きい幅寸法をもって抵抗素子用凹部も形成し、
    前記ポリシリコン形成工程で、前記抵抗素子用凹部にもポリシリコンを埋め込んで抵抗素子用ポリシリコンを形成し、
    前記層間絶縁膜形成工程で、前記抵抗素子用ポリシリコン上にも前記層間絶縁膜を形成する請求項１０から１４のいずれかに記載の製造方法。
  19. 前記ポリシリコン形成工程は、前記半導体基板上全面に前記トレンチ、前記ゲートコンタクト用凹部及び前記抵抗素子用凹部の深さ寸法よりも小さい厚みのポリシリコン膜を形成する工程と、
    前記ゲートコンタクト用凹部及び前記抵抗素子用凹部に対応して前記ポリシリコン膜に形成された凹部内のみにマスク用絶縁膜を形成する工程と、
    前記マスク用絶縁膜をマスクにして前記ポリシリコン膜に対してエッチバック処理を施して前記半導体基板表面の前記ポリシリコン膜を除去し、前記ゲート電極用ポリシリコン、前記ゲートコンタクト用ポリシリコン及び前記抵抗素子用ポリシリコンを形成する工程と、を含む請求項１８に記載の製造方法。
  20. 前記マスク用絶縁膜としてフォトレジストを用い、
    前記エッチバック処理を施した後、前記マスク用絶縁膜を除去する工程を含む請求項１１又は１９に記載の製造方法。
  21. 前記マスク用絶縁膜としてシリコン酸化膜を用い、
    前記マスク用絶縁膜の上面を前記半導体基板表面と同じ高さに形成し、
    前記エッチバック処理を施した後、前記マスク用絶縁膜を除去する工程を含まない請求項１１又は１９に記載の製造方法。
  22. 前記エッチバック処理を等方性エッチングによって行なう請求項１１から１７又は１９から２１のいずれかに記載の製造方法。
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