JP2006344943A - トレンチ分離領域を有するｍｏｓ電界効果トランジスタ及びその製造方法 - Google Patents
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Abstract
【課題】トレンチ分離領域を有するＭＯＳ電界効果トランジスタ及びその製造方法を提供する。
【解決手段】半導体基板の所定領域に活性領域を画成するトレンチ分離領域が配置されており、活性領域内でチャンネル領域をはさんで互いに離隔されているソース領域及びドレイン領域が形成され、ソース領域とドレイン領域との間のチャンネル領域上を横切って形成されるゲート電極が形成され、ゲート電極とチャンネル領域との間にゲート絶縁膜が形成され、トレンチ分離領域と活性領域との境界付近でゲート電極下部に位置し、ゲート絶縁膜に比べて厚くエッジ絶縁膜が形成されているトランジスタである。
【選択図】図７
【解決手段】半導体基板の所定領域に活性領域を画成するトレンチ分離領域が配置されており、活性領域内でチャンネル領域をはさんで互いに離隔されているソース領域及びドレイン領域が形成され、ソース領域とドレイン領域との間のチャンネル領域上を横切って形成されるゲート電極が形成され、ゲート電極とチャンネル領域との間にゲート絶縁膜が形成され、トレンチ分離領域と活性領域との境界付近でゲート電極下部に位置し、ゲート絶縁膜に比べて厚くエッジ絶縁膜が形成されているトランジスタである。
【選択図】図７
Description
本発明は、半導体素子及びその製造方法に係り、より具体的には、トレンチ分離領域を有するＭＯＳ(Ｍｅｌｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＭＯＳ)電界効果トランジスタ及びその製造方法に関する。
半導体集積回路素子において、ＬＤＩ(Ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｄｉｓｐｌａｙ Ｄｒｉｖｅｒ ＩＣ)のような電力素子の製造工程は、低電圧で動作するロジック用の低電圧トランジスタだけでなく、高電圧で動作するＬＣＤ駆動用のトランジスタも半導体基板に同時に実現しなければならない。一般的に高電圧トランジスタは、厚いゲート酸化膜を含む、例えば、ＭＬＤＤ(Ｍｏｄｉｆｉｅｄ Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ)、ＦＬＤＤ(Ｆｉｅｌｄ Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ)の構造を有する。このような素子を実現するために、半導体集積回路の集積度が上昇するに従って線幅が小さくなり、素子分離領域もトレンチ素子分離技術を採用しなければならない。トレンチ技術により形成されたＳＴＩ(Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ)構造において、ギャップ充填に使われる膜質は、熱酸化膜でないＵＳＧ(Ｕｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ)膜またはＨＤＰ(Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ)のような化学気相蒸着(ＣＶＤ)酸化膜が利用されており、窒化物ライナを同時に利用している。
図１は、従来のトレンチ分離領域を有する高電圧ＭＯＳ電界効果トランジスタの前述した問題点を説明するための断面図である。
図１を参照すると、半導体基板１００の上部には、Ｐ型不純物イオンが注入されたＰ型ウェルまたはＮ型不純物イオンが注入されたＮ型ウェルなどのウェル１０１が形成される。ウェル１０１内の所定領域には、絶縁物質が埋め込まれたＳＴＩ構造のトレンチ分離領域１０７が形成され、トレンチ分離領域１０７により活性領域１０２が画成される。活性領域１０２内には、互いに一定の距離だけ離隔されたソース／ドレイン領域(図示せず）が形成され、これらの間にはチャンネル領域が形成される。チャンネル領域上には、ゲート絶縁膜１０５を介在してゲート電極１０６が形成される。
一方、ゲート絶縁膜１０５は、主に熱酸化膜を使用する。ＳＴＩ構造でゲート酸化膜のための熱酸化の工程時、シリコン基板の表面とＳＴＩ構造の側壁で酸化が進行することで、シリコン基板に誘発される圧縮性ストレス、ＳＴＩ構造のギャップ充填膜のストレス及びＳＴＩ構造内に形成される窒化物ライナによって酸化反応ガスの移動妨害などによって、トレンチエッチングされたＳＴＩ構造の上部エッジの酸化膜が薄くなる細線化(ｔｈｉｎｎｉｎｇ)現象が発生する。
また、ＳＴＩ構造では、素子分離領域(またはフィールド領域)と隣接した半導体活性領域との境界付近でへこみ(ｄｅｎｔ)が構造的に発生して、エッジクラウディング(ｅｄｇｅ ｃｒｏｗｄｉｎｇ)現象などによるハンプ(ｈｕｍｐ)が発生し、かつ、ＳＴＩ分離領域内に存在する窒化物ライナが電荷のトラップサイトになって、窒化物ライナの上部にトラップされた電荷と対応してへこみによって薄くなった酸化膜を通じてターンオンされるなど、トレンチ分離領域と活性領域との境界部分で漏れ電流によりトランジスタのしきい電圧が低くなって、半導体トランジスタの誤動作を引き起こす。
したがって、ＳＴＩ構造を有する素子で活性領域とトレンチ上部との間で発生するへこみ及び細線化現象による漏れ電流の発生を抑制する必要があり、このようなトレンチ上部での漏れ電流の問題点を解決することは、高電圧トランジスタの実現においてさらに切実に要求されている。
本発明が達成しようとする技術的課題は、トレンチ分離領域と活性領域との境界で発生する漏れ電流を抑制できるトレンチ分離領域を有するＭＯＳ電界効果トランジスタを提供することにある。
本発明が達成しようとする他の技術的課題は、本発明によるＭＯＳ電界効果トランジスタを容易に製造する方法を提供することにある。
前記技術的課題を達成するための本発明の第１形態によるトレンチ分離領域を有するＭＯＳ電界効果トランジスタは、半導体基板の所定領域に活性領域を限定するトレンチ分離領域が配置されており、前記活性領域内でチャンネル領域をはさんで互いに離隔されているソース領域及びドレイン領域が形成されている。前記ソース領域と前記ドレイン領域との間の前記チャンネル領域上を横切って形成されるゲート電極が形成され、前記ゲート電極と前記チャンネル領域との間にゲート絶縁膜が形成されている。前記トレンチ分離領域と前記活性領域との境界付近で前記ゲート電極下部に位置し、前記ゲート絶縁膜に比べて厚くエッジ絶縁膜が形成されている。
望ましくは、前記エッジ絶縁膜は、複数層に形成され、前記エッジ絶縁膜の最上層及び前記ゲート絶縁膜は、同じ物質から形成される。前記エッジ絶縁膜は、下部酸化膜／中間絶縁膜／上部酸化膜から形成された３層構造であり、前記中間絶縁膜は、窒化膜、酸化アルミニウム膜、酸化タンタル膜からなる群から選択された一つ以上の膜から形成される。前記エッジ絶縁膜は、前記トレンチ分離領域と前記活性領域との境界で前記ゲート電極の幅より大きく形成され、前記トレンチ分離領域は、窒化物ライナが含まれる。
前記本発明の他の技術的課題を達成するための本発明の第２形態によるトレンチ分離領域を有するＭＯＳ電界効果トランジスタの製造方法は、まず、半導体基板の所定領域にトレンチ分離領域を形成して活性領域を画成した後、少なくとも前記トレンチ分離領域と前記活性領域との境界を覆いつつ、トランジスタのチャンネル領域を露出させる第１絶縁膜パターンを形成する。次に、前記第１絶縁膜パターンが形成された前記半導体基板の全体表面上に第２絶縁膜を形成した後、前記第２絶縁膜が形成された前記チャンネル領域を含んで、前記第１絶縁膜パターン及び前記第２絶縁膜が積層された前記トレンチ分離領域と前記活性領域との境界を横切るゲート電極を形成する。
一方、前記トレンチ分離領域を形成した後、前記活性領域内で互いに離隔されたソース／ドレイン領域を形成するか、あるいは、前記ゲート電極を形成した後にゲート電極をイオン注入マスクとして、前記活性領域内に互いに離隔されたソース領域及びドレイン領域を形成してもよい。
本発明によれば、ＳＴＩ工程を適用しながらもＳＴＩ構造のトレンチ分離領域と活性領域との境界付近で、ゲート電極の下部に位置するエッジ絶縁膜をチャンネル領域の上部に形成されるゲート絶縁膜より厚く形成して、トレンチ分離領域と活性領域との境界で発生するへこみ現象を抑制し、これらの境界で集中する電界を緩和させて漏れ電流を抑制し、エッジゲート絶縁膜パターン及び中央ゲート絶縁膜を通常の半導体素子製造工程で使われる蒸着及びエッチング工程を利用して容易に製造できる。
本発明によれば、トレンチ分離領域と活性領域との境界で厚いエッジ絶縁膜を形成することによって、この部分でへこみ及び酸化膜の細線化を防止できるので、これらの部分における電界の集中により発生する漏れ電流を容易に抑制できる。
以下、添付した図面を参照して、本発明の望ましい実施形態を詳細に説明する。しかし、本発明は、ここで説明される実施形態に限定されず、他の形態で具体化することもできる。図面において、層及び領域の厚さは、明確性のために誇張されている。また、ある層が他の層または基板上にあると記載された場合に、このある層は、他の層または基板上に直接形成されてもよく、または、その間に第３の層が介在されてもよい。
図２及び図７は、本発明の一実施形態によるＭＯＳ電界効果トランジスタの構造を説明するための図であって、図２は、概略的なレイアウト図であり、図７は、図２のＡ−Ａ'線による断面図であり、高電圧トランジスタが形成されるＨＶ領域を示す。場合によっては、低電圧トランジスタが形成されるＬＶ領域が同じ基板内に形成されうる。例えば、ＬＤＩ製品では、ＨＶ領域にＬＣＤ(Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ)素子の駆動のための高電圧トランジスタが形成され、ＬＶ領域にはロジック用の低電圧トランジスタが形成される。本発明は、このようなＬＤＩ構造に限定されるものではなく、少なくともＨＶ領域に高電圧トランジスタが形成される限り、多様な形態の半導体素子に適用されうる。
図２及び図７を参照すると、ＨＶ領域では、例えば、単結晶シリコンからなる半導体基板２０１の所定領域にトレンチ形態の分離領域２０２が配置される。トレンチ素子分離領域２０２は、トランジスタが動作する活性領域２０９を画成する。活性領域２０９の上部にゲート電極２０８が配置される。ゲート電極２０８は、分離領域２０２を横切って延びるように形成される。一方、活性領域２０９内には、ソース領域／ドレイン領域２１１が互いに一定の間隔をおいて離隔されて形成され、これらの間にチャンネル領域が存在し、ゲート電極２０８は、チャンネル領域上に延びる。
一方、ゲート電極２０８の縦方向に垂直な方向に形成されたソース／ドレイン領域２１１は、相対的に低濃度領域をなし、ソース／ドレイン領域２１１より高濃度で不純物イオンが注入された高濃度領域２１３が部分的に形成されたＤＤＤ(Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ Ｄｒａｉｎ)構造からなり、高濃度領域２１３は、後続工程によって形成された層間絶縁膜(図示せず)の形成後に、コンタクトホールを形成して、ソース／ドレインコンタクト２１４が形成される位置に形成され、オーミックコンタクトを確保する。
トレンチ分離領域２０２と活性領域２０９との境界上には、ゲート電極２０８との間に第１絶縁膜２０３／第２絶縁膜２０４／第３絶縁膜２０５の３層構造の積層形態からなるエッジ絶縁膜２０７が介在される。活性領域２０９とゲート電極２０８との間には、第３絶縁膜２０５からなる単層構造のゲート絶縁膜が形成される。ゲート絶縁膜は、例えば、約１５０乃至１０００Å程度の厚さに形成され、ゲート絶縁膜と接触するエッジ絶縁膜は、約２００乃至１００００Åの厚さに形成される。
３層構造のエッジ絶縁膜２０７によって、トレンチ分離領域２０２と活性領域２０９との境界では、へこみ現象が防止され、それにより、絶縁膜の細線化現象も防止されて、この部分を通じた漏れ電流の発生が抑制される。
次に、図２、図３乃至図７を参照して本発明の一実施形態によるＭＯＳ電界効果トランジスタの製造方法を説明する。図２は、その概略的なレイアウト図であり、図３乃至図７は、ＨＶ領域であり、図２のＡ−Ａ'線による工程断面図である。
図３を参照すると、例えば、単結晶シリコンからなる半導体基板２０１の所定領域にＳＴＩ構造の分離領域２０２が形成される。トレンチ型の分離領域２０２は、活性領域２０９を画成する。分離領域２０２を形成する浅いトレンチ素子分離技術は、はじめに、半導体基板２０１の全面にバッファ酸化膜及び酸化防止膜(図示せず)を形成するが、バッファ酸化膜は、熱酸化膜から形成することが望ましく、酸化防止膜は、シリコン窒化膜から形成することが望ましい。次いで、酸化防止膜上にフォトレジストパターン(図示せず)を形成する。フォトレジストパターンは、活性領域２０９の上部を覆い、トレンチ分離領域２０２となる領域を露出させる。
次に、フォトレジストパターンまたは酸化防止膜をエッチングマスクとして使って、少なくとも酸化防止膜及びバッファ酸化膜をエッチングして、順次に積層されたバッファ酸化膜パターン(図示せず)及び酸化防止膜パターン(図示せず)を形成する。積層されたバッファ酸化膜パターン及び酸化防止膜パターンは、活性領域２０９を覆い、分離領域２０２が形成される部分を露出させる。次に、素子分離領域が形成される部分で露出された半導体基板２０１をエッチングした後にトレンチを形成し、トレンチの内側壁に熱酸化膜、窒化膜ライナ、酸化膜などの埋め込み用の絶縁物質を使って、トレンチ分離領域２０２を形成する。
図２及び図４を参照すると、フォトリソフラフィ技術を利用して半導体基板２０１の全面にイオン注入マスク(図示せず)、例えばフォトレジストマスクまたはシリコン酸化膜、シリコン窒化膜マスクなどを形成した後、低濃度でイオン注入工程を実施して、活性領域２０９にソース／ドレイン領域２１１を形成する。ソース／ドレイン領域は、低濃度の拡散層であり、通常、リンを利用して約２．０Ｅ１２〜５．０Ｅ１３の濃度を有する不純物を約１５０ＫｅＶ〜３００ＫｅＶのエネルギでイオン注入する工程によって形成する。この時、示していないＬＶ領域には、イオン注入されないようにイオン注入マスクで覆う。
一方、ソース／ドレイン領域２１１は、図７に示したゲート電極２０８をパターニングして形成した後、これをイオン注入マスクとして形成してもよい。
次に、イオン注入マスクを除去した後、半導体基板２０１の全面に第１絶縁膜２０３及び第２絶縁膜２０４を順次に積層する。第１絶縁膜２０３は、例えば、酸化膜を利用する。酸化膜積層工程は、ＣＶＤ工程を利用して約５０Å〜５００Åの厚さに積層し、望ましくは、約１００Å〜２００Åの厚さに形成する。次に、第２絶縁膜２０４を形成する。第２絶縁膜２０４の積層工程は、ＣＶＤ工程を利用して５０Å〜５００Åの厚さに積層し、望ましくは、約１００Å〜２００Åの厚さに形成する。第２絶縁膜２０４は、多様な材質の絶縁膜で製造でき、例えば、シリコン窒化膜のような窒化膜類、アルミナまたはタンタルのような金属酸化膜類で製造できる。
次いで、図５を参照すると、第１絶縁膜２０３及び第２絶縁膜２０４を通常の写真エッチング工程を利用して除去して、ソース／ドレイン領域２１１の間に存在するチャンネル領域を含む活性領域２０９の半導体基板２０１を露出させる。この時、トレンチ分離領域２０２及び活性領域２０２の境界上には、第１絶縁膜２０３及び第２絶縁膜２０４を残留させる。また、図２の平面図から分かるように、トレンチ分離領域２０２及び活性領域２０２の境界上で、第１絶縁膜２０２及び第３絶縁膜２０４のソース／ドレイン領域２１１方向の幅は、ゲート電極２０８の幅より大きくする。
次に、結果物の全面に第３絶縁膜２０５を積層する。第３絶縁膜２０５は、例えば、酸化膜で構成される。酸化膜積層工程は、ＣＶＤ工程を利用して２００Å〜２０００Åの厚さに積層し、望ましくは、５００Å〜７００Åの厚さに形成する。第３絶縁膜２０５は、ソース／ドレイン領域２１１の間でチャンネル領域となる部分では、後続工程により形成されるゲート電極２０８の下部で単層としてゲート絶縁膜の役割を行い、トレンチ分離領域２０２及び活性領域２０９の境界では、第１絶縁膜２０２及び第２絶縁膜２０３と共にエッジ絶縁膜２０７の一部として形成される。
図示していないが、エッジ絶縁膜２０７のような酸化膜／窒化膜／酸化膜の３重膜構造は、半導体素子のうち、キャパシタの形成工程中に形成される上部及び下部の導電体の膜の間に形成される誘電膜としての役割を行う膜とも同じ構造を有するので、特に、キャパシタを必要とする半導体トランジスタの製造工程中に別途のフィールドトランジスタの製造工程を実行しなくても、このエッジ絶縁膜の形成工程を通じて同時に形成することができる。通常、ＬＣＤパネル駆動用のチップなどには、高電圧用のトランジスタ及びキャパシタが同時に使われ、このような工程でキャパシタの誘電膜として前記のような酸化膜／窒化膜／酸化膜の３重構造を有する誘電膜が適用される場合、工程の単純化側面で有用に使用することができる。このようなキャパシタは、ＨＶ領域またはＬＶ領域の何れにも形成することができる。
一方、本実施形態では、エッジ絶縁膜２０７を第１絶縁膜２０３／第２絶縁膜２０４／第３絶縁膜２０５の３重膜構造としたが、絶縁膜間のエッチング選択比を考慮して２重膜構造で形成してもよい。例えば、酸化膜／酸化膜構造としてもよい。
図６を参照すると、第１絶縁膜２０２／第２絶縁膜２０４／第３絶縁膜２０５の３重膜構造は、設計されたところによって適切にエッチングされてパターン化される。このような３重膜構造は、ゲート電極２０８の形成前または形成後の適当な時期にパターン化され、本実施形態では、図２に示すように分離領域２０２と活性領域２０９との境界の所定部位のみを３重絶縁膜とするので、ゲート電極２０８の形成前に予めパターン化することができる。
図７を参照すると、パターン化された３重絶縁膜構造上に導電物質を形成した後にゲート電極２０８を形成する。一方、半導体基板２０１の周辺部に形成されるＬＶ領域で相対的に薄いゲート絶縁膜の形成のために、第３絶縁膜２０５がエッチングされるか、またはそのまま利用される。一方、前述したように、先行工程でソース／ドレイン領域２１１が予め形成されていない場合には、ゲート電極２０８の形成後にソース／ドレイン領域２１１がゲート電極２０８をイオン注入マスクとして、イオン注入して形成される。また、３重絶縁膜をパターン化する時、高電圧トランジスタ領域内のソース／ドレイン領域２１１上の３重膜の一部も共にエッチングした後、３重絶縁膜が除去されたソース／ドレイン領域２１１上の部分に高濃度の不純物イオンを注入して、高濃度領域２１３を形成してもよい。この部分は、後続工程によってソース／ドレインコンタクト２１４が形成される部分であって、相対的に低濃度であるソース／ドレイン領域２１１に比べて相対的に高濃度の不純物イオンが注入される高濃度領域２１３となる。
次に、ゲート電極２０８は、例えば、ポリシリコン膜を利用する。ＨＶ領域でゲート電極２０８の形成と同時に、ＬＶ領域でも低電圧用のトランジスタのゲート電極を形成できる。次いで、半導体基板２０１の全面に厚い層間絶縁膜(図示せず)を、例えば、酸化膜などで形成し、ソース／ドレインコンタクト用のコンタクトホールを形成した後に、導電物質を埋め込んでソース／ドレインコンタクト２１４を形成する。
以上、本発明の実施形態について詳細に説明したが、本発明は、前記実施形態及び図面によって限定されず、本発明の技術的思想から逸脱しない範囲内で当業者によって多様な置換、変形、及び変更が可能であるということは明白である。例えば、本発明では、ゲート電極のエッジに形成される厚い絶縁膜パターンの材質、高さ及び長さなどを自由に選択して使用でき、ＨＶ領域及びＬＶ領域での工程を多様に調整して所望の半導体素子を容易に製造できる。
本発明は、半導体素子関連の技術分野に好適に用いられる。
２０１ 半導体基板
２０２ トレンチ分離領域
２０３ 第１絶縁膜
２０４ 第２絶縁膜
２０５ 第３絶縁膜
２０６ ゲート絶縁膜
２０７ エッジ絶縁膜
２０８ ゲート電極
２０９ 活性領域
２１１ ソース領域／ドレイン領域
２１３ 高濃度領域
２１４ ソース／ドレインコンタクト
２０２ トレンチ分離領域
２０３ 第１絶縁膜
２０４ 第２絶縁膜
２０５ 第３絶縁膜
２０６ ゲート絶縁膜
２０７ エッジ絶縁膜
２０８ ゲート電極
２０９ 活性領域
２１１ ソース領域／ドレイン領域
２１３ 高濃度領域
２１４ ソース／ドレインコンタクト
Claims (20)
- 半導体基板と、
前記半導体基板の所定領域に配置されて活性領域を限定するトレンチ分離領域と、
前記活性領域内でチャンネル領域をはさんで互いに離隔されているソース領域及びドレイン領域と、
前記ソース領域と前記ドレイン領域との間の前記チャンネル領域上を横切って形成されるゲート電極と、
前記ゲート電極と前記チャンネル領域との間に形成されたゲート絶縁膜と、
前記トレンチ分離領域と前記活性領域との境界付近で前記ゲート電極下部に位置し、前記ゲート絶縁膜に比べて厚く形成されたエッジ絶縁膜と、を備えるトレンチ分離領域を有するＭＯＳ電界効果トランジスタ。 - 前記エッジ絶縁膜は、複数層に形成されたことを特徴とする請求項１に記載トレンチ分離領域を有するＭＯＳ電界効果トランジスタ。
- 前記エッジ絶縁膜の最上層及び前記ゲート絶縁膜は、同じ物質から形成されたことを特徴とする請求項２に記載のトレンチ分離領域を有するＭＯＳ電界効果トランジスタ。
- 前記エッジ絶縁膜は、下部酸化膜、中間絶縁膜、上部酸化膜を備えることを特徴とする請求項２に記載のトレンチ分離領域を有するＭＯＳ電界効果トランジスタ。
- 前記中間絶縁膜は、窒化膜、酸化アルミニウム膜、酸化タンタル膜からなる群から選択された一つ以上の膜から形成されたことを特徴とする請求項４に記載のトレンチ分離領域を有するＭＯＳ電界効果トランジスタ。
- 前記エッジ絶縁膜は、前記トレンチ分離領域と前記活性領域との境界で前記ゲート電極の幅より大きく形成されたことを特徴とする請求項１に記載のトレンチ分離領域を有するＭＯＳ電界効果トランジスタ。
- 前記トレンチ分離領域は、窒化物ライナが含まれたことを特徴とする請求項１に記載のトレンチ分離領域を有するＭＯＳ電界効果トランジスタ。
- 前記ゲート絶縁膜の厚さは、１５０乃至２０００Åであり、前記エッジ絶縁膜の厚さは、２００乃至１００００Åであることを特徴とする請求項１に記載のトレンチ分離領域を有するＭＯＳ電界効果トランジスタ。
- 半導体基板の所定領域にトレンチ分離領域を形成して活性領域を画成する段階と、
少なくとも前記トレンチ分離領域と前記活性領域との境界を覆いつつ、トランジスタのチャンネル領域を露出させる第１絶縁膜パターンを形成する段階と、
前記第１絶縁膜パターンが形成された前記半導体基板の全体表面上に第２絶縁膜を形成する段階と、
前記第２絶縁膜が形成された前記チャンネル領域を含んで、前記第１絶縁膜パターン及び前記第２絶縁膜が積層された前記トレンチ分離領域と前記活性領域との境界を横切るゲート電極を形成する段階と、を含むトレンチ分離領域を有するＭＯＳ電界効果トランジスタの製造方法。 - 前記第１絶縁膜及び前記第２絶縁膜が積層された部分は、前記第２絶縁膜の厚さより厚いことを特徴とする請求項９に記載のトレンチ分離領域を有するＭＯＳ電界効果トランジスタの製造方法。
- 前記第１絶縁膜パターンは、複数層に形成することを特徴とする請求項９に記載のトレンチ分離領域を有するＭＯＳ電界効果トランジスタの製造方法。
- 前記第１絶縁膜パターンの最上層及び前記第２絶縁膜は、同一物質で形成することを特徴とする請求項１１に記載のトレンチ分離領域を有するＭＯＳ電界効果トランジスタの製造方法。
- 前記第１絶縁膜パターンは、下部酸化膜及び中間絶縁膜を備えることを特徴とする請求項１２に記載のトレンチ分離領域を有するＭＯＳ電界効果トランジスタの製造方法。
- 前記中間絶縁膜は、窒化膜、酸化アルミニウム膜、酸化タンタル膜からなる群から選択された一つ以上の膜から形成されたことを特徴とする請求項１３に記載のトレンチ分離領域を有するＭＯＳ電界効果トランジスタの製造方法。
- 前記トレンチ分離領域を形成した後、前記活性領域内に互いに離隔されたソース領域及びドレイン領域を形成する段階をさらに含むことを特徴とする請求項９に記載のトレンチ分離領域を有するＭＯＳ電界効果トランジスタの製造方法。
- 前記ゲート電極を形成した後、前記活性領域内に互いに離隔されたソース領域及びドレイン領域を形成する段階をさらに含むことを特徴とする請求項９に記載のトレンチ分離領域を有するＭＯＳ電界効果トランジスタの製造方法。
- 前記トレンチ分離領域は、酸化物及び窒化物ライナからなる群から選択されたギャップ充填絶縁物質を使って形成されることを特徴とする請求項９に記載のトレンチ分離領域を有するＭＯＳ電界効果トランジスタの製造方法。
- 前記ソース領域及びドレイン領域は、低濃度のイオン注入を利用して前記活性領域内に形成されることを特徴とする請求項１５に記載のトレンチ分離領域を有するＭＯＳ電界効果トランジスタの製造方法。
- 前記ソース領域及びドレイン領域は、低濃度のイオン注入を利用して前記活性領域内に形成されることを特徴とする請求項１６に記載のトレンチ分離領域を有するＭＯＳ電界効果トランジスタの製造方法。
- 前記第１絶縁膜パターン及び第２絶縁膜パターンは、それぞれ５０乃至５００Åの厚さを有することを特徴とする請求項９に記載のトレンチ分離領域を有するＭＯＳ電界効果トランジスタの製造方法。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012500485A (ja) * | 2008-08-19 | 2012-01-05 | インターナショナル・ビジネス・マシーンズ・コーポレーション | デュアル金属ゲートのコーナー部 |
| CN102916038A (zh) * | 2011-08-04 | 2013-02-06 | 北大方正集团有限公司 | 一种场效应晶体管及其制造方法 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5298432B2 (ja) * | 2007-01-31 | 2013-09-25 | 富士電機株式会社 | 半導体装置およびその製造方法 |
| JP2009141278A (ja) * | 2007-12-10 | 2009-06-25 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US8174071B2 (en) * | 2008-05-02 | 2012-05-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | High voltage LDMOS transistor |
| KR101543330B1 (ko) * | 2009-08-05 | 2015-08-11 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
| KR20130081505A (ko) * | 2012-01-09 | 2013-07-17 | 삼성전자주식회사 | 반도체 장치, 반도체 시스템, 상기 반도체 장치의 제조 방법 |
| US8921188B2 (en) * | 2013-02-07 | 2014-12-30 | Globalfoundries Inc. | Methods of forming a transistor device on a bulk substrate and the resulting device |
| KR102552949B1 (ko) * | 2016-09-02 | 2023-07-06 | 삼성전자주식회사 | 반도체 장치 |
| US10833206B2 (en) * | 2018-12-11 | 2020-11-10 | Micron Technology, Inc. | Microelectronic devices including capacitor structures and methods of forming microelectronic devices |
| CN112071758A (zh) * | 2019-06-11 | 2020-12-11 | 芯恩（青岛）集成电路有限公司 | 填埋式三维金属-氧化物场效应晶体管及制备方法 |
| CN110707090B (zh) * | 2019-09-30 | 2022-09-20 | 长江存储科技有限责任公司 | 一种位线驱动器 |
| CN112151616B (zh) * | 2020-08-20 | 2022-12-16 | 中国科学院微电子研究所 | 一种堆叠mos器件及其制备方法 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0846201A (ja) * | 1994-07-25 | 1996-02-16 | Hyundai Electron Ind Co Ltd | 半導体素子及びその製造方法 |
| JPH11154747A (ja) * | 1997-11-21 | 1999-06-08 | Nec Corp | 半導体装置及びその製造方法 |
| JP2000269484A (ja) * | 1998-06-22 | 2000-09-29 | Internatl Business Mach Corp <Ibm> | 電界効果トランジスタ |
| JP2001068563A (ja) * | 1999-07-21 | 2001-03-16 | Motorola Inc | 半導体装置の形成方法 |
| JP2001160589A (ja) * | 1999-10-12 | 2001-06-12 | Samsung Electronics Co Ltd | トレンチ素子分離構造とこれを有する半導体素子及びトレンチ素子分離方法 |
| JP2002222942A (ja) * | 2001-01-25 | 2002-08-09 | Nec Corp | 半導体装置およびその製造方法 |
| JP2004336052A (ja) * | 2003-05-02 | 2004-11-25 | Samsung Electronics Co Ltd | 半導体素子及びその製造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3397817B2 (ja) * | 1992-12-11 | 2003-04-21 | シチズン時計株式会社 | 半導体不揮発性記憶素子の製造方法 |
| KR100298874B1 (ko) * | 1997-12-16 | 2001-11-22 | 김영환 | 트랜지스터의형성방법 |
| EP1139419A1 (en) * | 2000-03-29 | 2001-10-04 | STMicroelectronics S.r.l. | Method of manufacturing an electrically programmable, non-volatile memory with logic circuitry |
| KR20020073984A (ko) * | 2001-03-19 | 2002-09-28 | 삼성전자 주식회사 | 게이트 전극 형성 방법 및 그 방법에 따라 형성된 게이트전극 구조 |
| DE10222083B4 (de) * | 2001-05-18 | 2010-09-23 | Samsung Electronics Co., Ltd., Suwon | Isolationsverfahren für eine Halbleitervorrichtung |
| JP2003133549A (ja) | 2001-10-29 | 2003-05-09 | Nec Corp | Ｍｏｓｆｅｔ及びその製造方法 |
| CN1479350A (zh) * | 2002-08-27 | 2004-03-03 | 上海宏力半导体制造有限公司 | 形成不同厚度的双栅极绝缘层的方法 |
| KR20050010152A (ko) * | 2003-07-18 | 2005-01-27 | 주식회사 하이닉스반도체 | 반도체 소자의 저전압 트랜지스터 및 그 제조방법 |
-
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-
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- 2009-07-07 US US12/498,652 patent/US8416599B2/en active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0846201A (ja) * | 1994-07-25 | 1996-02-16 | Hyundai Electron Ind Co Ltd | 半導体素子及びその製造方法 |
| JPH11154747A (ja) * | 1997-11-21 | 1999-06-08 | Nec Corp | 半導体装置及びその製造方法 |
| JP2000269484A (ja) * | 1998-06-22 | 2000-09-29 | Internatl Business Mach Corp <Ibm> | 電界効果トランジスタ |
| JP2001068563A (ja) * | 1999-07-21 | 2001-03-16 | Motorola Inc | 半導体装置の形成方法 |
| JP2001160589A (ja) * | 1999-10-12 | 2001-06-12 | Samsung Electronics Co Ltd | トレンチ素子分離構造とこれを有する半導体素子及びトレンチ素子分離方法 |
| JP2002222942A (ja) * | 2001-01-25 | 2002-08-09 | Nec Corp | 半導体装置およびその製造方法 |
| JP2004336052A (ja) * | 2003-05-02 | 2004-11-25 | Samsung Electronics Co Ltd | 半導体素子及びその製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012500485A (ja) * | 2008-08-19 | 2012-01-05 | インターナショナル・ビジネス・マシーンズ・コーポレーション | デュアル金属ゲートのコーナー部 |
| CN102916038A (zh) * | 2011-08-04 | 2013-02-06 | 北大方正集团有限公司 | 一种场效应晶体管及其制造方法 |
| CN102916038B (zh) * | 2011-08-04 | 2015-12-16 | 北大方正集团有限公司 | 一种场效应晶体管及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
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