JP2005268749A - 半導体装置 - Google Patents
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Abstract
【解決手段】配線パターン11の形成領域を含む第1層間絶縁膜5上に第2層間絶縁膜19が形成されている。第2層間絶縁膜19に金属薄膜抵抗体23の両端部及び配線パターン11に対応して接続孔21が形成されている。接続孔21の上端部21aはテーパー形状に形成されている。接続孔21の内壁にはサイドウォール22が形成されている。第2層間絶縁膜19上に、接続孔21,21間の領域から接続孔21内及び配線パターン11上にわたって金属薄膜抵抗体23が形成されている。
【選択図】図1
Description
金属薄膜抵抗体を備えた半導体装置において、高集積化の要求を満たすために、より高いシート抵抗を目指し、1000Å(オングストローム)以下という薄い膜厚で金属薄膜抵抗体を形成することが多い。
1)金属薄膜抵抗体に直接金属配線を接続する方法(例えば特許文献1参照。)。
2)金属薄膜抵抗体を形成した後、層間絶縁膜を形成し、その層間絶縁膜に接続孔を形成し、接続孔を介して金属配線を接続する方法(例えば特許文献2及び特許文献3参照。)。
3)金属薄膜抵抗体層上にバリヤ膜を形成し、そのバリヤ膜に金属配線を接続する方法(例えば特許文献4及び特許文献5参照。)。
図29を参照して、1)金属薄膜抵抗体上に直接金属配線を形成する方法を説明する。
(1)素子分離酸化膜3及びトランジスタ素子等(図示は省略)の形成が完了したウェハ状のシリコン基板1上に、トランジスタのゲート電極とメタル配線との第1層間絶縁膜5となるBPSG(Borophospho silicate grass)膜を形成し、リフロー工程等を行なう(図29(a)参照)。
(3)金属薄膜73上に金属薄膜抵抗体の形成領域を画定するためのレジストパターン75を形成し、レジストパターン75をマスクにして金属薄膜73をパターニングして金属薄膜抵抗体77を形成する(図29(c)参照)。
(6)レジストパターン81を除去することにより、金属薄膜抵抗体77と、金属薄膜抵抗体77の電気的接続をとるための金属配線パターン83の形成が完了する(図29(f)参照)。
(1)図29(a)から(c)を参照して説明した上記工程(1)から(3)と同様にして、シリコン基板1上に素子分離酸化膜3、第1層間絶縁膜5及び金属薄膜抵抗体77を形成する(図30(a)参照)。
(2)金属薄膜抵抗体77上を含む第1層間絶縁膜5上に、金属配線との層間絶縁膜となるCVD(chemical vapor deposition)酸化膜85を2000Å程度の膜厚に形成する(図30(b)参照)。
(5)配線用金属膜91上に、配線用金属膜91を金属薄膜抵抗体77の両端部に残存させるようにパターニングするためのレジストパターン93を形成する(図30(e)参照)。
レジストパターン93を除去することにより、金属薄膜抵抗体77と、金属薄膜抵抗体77の電気的接続をとるための金属配線パターン95の形成が完了する(図30(f)参照)。
(1)図29(a)から(c)を参照して説明した上記工程(1)から(3)と同様にして、シリコン基板1上に素子分離酸化膜3、第1層間絶縁膜5及び金属薄膜抵抗体77を形成する(図31(a)参照)。
(3)配線用金属膜99上に、配線用金属膜99を金属薄膜抵抗体77の両端部に残存させるようにパターニングするためのレジストパターン101を形成する(図31(c)参照)。
(3)ドライエッチング技術により、レジストパターン111をマスクにして第2層間絶縁膜109を選択的に除去して、配線パターン107上の第2層間絶縁膜109に接続孔113を形成する。このとき、配線パターン107の上面側の一部分もオーバーエッチングによって除去される(図32(c)参照)。
その後、金属薄膜115を所定の形状にパターニングして金属薄膜抵抗体を形成する。
しかし、図30(c)を参照して説明した上記工程(3)において、金属薄膜抵抗体77と金属配線パターン95を電気的に接続するための接続孔89の形成については、上述のように、ウェットエッチング技術により開口する必要があり、微細化による高集積化の妨げとなる。さらに、接続孔89を形成するためのウェットエッチング処理においてフッ酸水溶液を使用するが、フッ酸により金属薄膜抵抗体77がエッチングされてしまうのを防止するには、金属薄膜抵抗体77上にバリヤ膜を形成及びパターニングする工程を新規に追加する等の対策が必要であり、工程数が増加するという問題があった。
さらに、金属薄膜抵抗体が酸化されやすく、金属配線との良好な電気的接続を形成することが困難なので、金属薄膜抵抗体専用のバリヤ膜形成工程の追加や、フッ酸水溶液による表面酸化膜除去処理が必要であり、工程数が増加したり、抵抗値のバラツキを生む原因となったりしていた。
さらに、本発明の半導体装置では、金属薄膜抵抗体と配線パターンの電気的接続を形成するための接続孔の内壁にサイドウォールが形成されている。これにより、接続孔内での金属薄膜抵抗体のステップカバレージを向上させることができ、金属薄膜抵抗体の配線パターンとの接触抵抗の安定化を実現することができる。
ただし、本発明の半導体装置において、接続孔の内壁に形成されたサイドウォールの材料はアルゴンを含むものに限定されるものではない。例えば、アルゴンを含んでいない、酸化シリコン膜や窒化シリコン膜などの絶縁性材料やタングステンなどの導電性材料であってもよい。
本発明の半導体装置によれば、上述のように、金属薄膜抵抗体を形成した後にウェットエッチング技術によるパターニングを行なう必要はなく、さらに、金属薄膜抵抗体の配線パターンとの接触面が大気に暴露されることはなく、金属薄膜抵抗体に対する表面酸化膜除去処理及びエッチング防止用バリヤ膜形成を行なわなくても、金属薄膜抵抗体と配線パターンの良好な電気的接続を安定して得ることができ、さらに金属薄膜抵抗体の接続孔内でのステップカバレージを向上させることができるので、上記のような膜厚の金属薄膜抵抗体をもつ半導体装置に適用しても、工程数を増加させることなく、金属薄膜抵抗体の微細化及び抵抗値の安定化を実現することができる。
また、最上層の配線パターン上に形成された絶縁膜上に金属薄膜抵抗体を配置することにより、金属薄膜抵抗体の上層には絶縁性材料からなる最終保護膜が形成され、金属薄膜抵抗体の上層に最終保護膜以外の絶縁膜も形成されている場合に比べて金属薄膜抵抗体上の絶縁性材料の膜厚を薄くして膜厚バラツキを小さくすることができる。これにより、金属薄膜抵抗体にレーザーを照射してトリミング処理を施す際に、金属薄膜抵抗体上の絶縁性材料でのレーザーの干渉のバラツキを小さくして金属薄膜抵抗体に与えられるレーザーエネルギーのバラツキを小さくすることができ、トリミングの正確性を向上させることができる。さらに、トリミング処理時のレーザー照射に起因する金属薄膜抵抗体の温度上昇などに対して放熱能力を向上させることができる。
本発明の半導体装置を構成する金属薄膜抵抗体によれば、抵抗素子の微細化及び抵抗値の安定化を図ることができるので、分割抵抗回路の形成面積の縮小化及び出力電圧の精度の向上を図ることができる。
本発明の半導体装置を構成する金属薄膜抵抗体が適用された分割抵抗回路によれば形成面積の縮小化及び出力電圧の精度の向上を図ることができるので、電圧検出回路の形成面積の縮小化及び電圧検出能力の精度の向上を図ることができる。
本発明の半導体装置を構成する金属薄膜抵抗体が適用された分割抵抗回路によれば形成面積の縮小化及び出力電圧の精度の向上を図ることができるので、定電圧発生回路の形成面積の縮小化及び出力電圧の安定化を図ることができる。
さらに、金属薄膜抵抗体と配線パターンの電気的接続を形成するための接続孔の内壁にサイドウォールが形成されているようにしたので、接続孔内での金属薄膜抵抗体のステップカバレージを向上させることができ、金属薄膜抵抗体の配線パターンとの接触抵抗の安定化を実現することができる。
さらに、上記配線パターンが金属材料パターンと高融点金属膜により構成されている態様では、金属薄膜抵抗体と金属材料パターンの間に高融点金属膜を備えているので、一般に金属薄膜抵抗体と金属配線が直接接触している構造では300〜400℃程度の比較的低温の熱処理により接触抵抗が大きく変動してしまうが、このような不具合をなくすことができる。
(B)では接続孔21下の高融点金属膜9の窪んでいる部分の側面(斜面)はサイドウォール22で覆われているが、これはサイドウォール22の存在を示すために便宜上サイドウォール22の大きさを誇張して図示したものであり、実際には(C)に示すように、高融点金属膜9の窪んでいる部分の側面でも高融点金属膜9とCrSi薄膜抵抗体23が接触している。後述する実施例についても同様である。
CrSi薄膜抵抗体23の形成領域を含む第2層間絶縁膜19上に、下層側がシリコン酸化膜25、上層側がシリコン窒化膜27からなる、最終保護膜としてのパッシベーション膜29が形成されている。
さらに、接続孔21の上端部21aがテーパー状に形成されているので、CrSi薄膜抵抗体23を形成するためのCrSi薄膜形成時において接続孔21の上端部21a近傍に堆積されたCrSi薄膜のオーバーハングを防止して接続孔21内へのCrSi薄膜の堆積に及ぼす影響を低減することができ、CrSi薄膜のステップカバレージ、ひいてはCrSi薄膜抵抗体23のステップカバレージを向上させることができる。
さらに、接続孔21下の高融点金属膜9表面は周囲の高融点金属膜9表面に比べて窪んでおり、(C)に示すように、高融点金属膜9の窪んでいる部分の底面及び側面で高融点金属膜9とCrSi薄膜抵抗体23が接触しているので、接続孔21の高融点金属膜9表面が周囲の高融点金属膜9表面と平坦な場合に比べて高融点金属膜9とCrSi薄膜抵抗体23の接触面積を増加させることができ、接触抵抗を小さくすることができる。
(5)公知の技術であるSOGのコーティング処理及びエッチバック処理を行なうことにより、プラズマCVD酸化膜13上にSOG膜15を形成して平坦化を行なった後、SOG膜15からの成分の拡散を防止するためのプラズマCVD酸化膜17を2000Å程度の膜厚に形成して、プラズマCVD酸化膜13、SOG膜15及びプラズマCVD酸化膜17からなる第2層間絶縁膜19を形成する(図2(e)参照)。
その後、レジストパターン35を除去する(図3(g)参照)。
さらに、上記Arスパッタエッチング処理を行なうことにより、後工程でCrSi薄膜37から形成されるCrSi薄膜抵抗体の下地膜依存性を改善できる。この効果については後述する。
これにより、CrSi薄膜抵抗体23の膜厚に関わらず、工程数を増加させることなく、CrSi薄膜抵抗体23の微細化及び抵抗値の安定化を実現することができる。
マルチチャンバースパッタリング装置を用いて、DCパワー:0.7KW、Ar:85sccm、圧力:8.5mTorr、ターゲット:Si/Cr=50/50wt%及び80/20wt%の2種について、体積時間を調整することにより、CrSi薄膜を25〜500Åの膜厚にサンプルを作成した。なお、Si/Cr=50/50wt%のサンプルについては膜厚が500Åのものは作成していない。
また、本サンプルでは、金属薄膜抵抗体に接続する下層の金属配線として、膜厚が5000ÅのAlSiCu膜を用い、AlSiCu膜とCrSi薄膜間の接続孔底部にはAlSiCu膜上のTiN膜が形成されていない構造を採用した。
また、金属配線とCrSi薄膜抵抗体とをつなぐ接続孔の平面寸法は0.6μm×0.6μmであった。
プラズマNSG膜は、並行平板型プラズマCVD装置を用いて、温度:400℃、圧力:3.0Torr、RFパワー:250W、SiH4:16sccm、N2O:1000sccmの条件で形成した。
これに対し、(A)に示すように、Arスパッタエッチング処理を行なった場合、下地膜の種類及び経過時間ともに、CrSi薄膜抵抗体のシート抵抗にほとんど影響を与えていないのが分かる。
図9のサンプルは以下のものを用いた。配線パターンとして約5000Åの膜厚のAlSiCu膜を用い、下地膜として順にプラズマCVD酸化膜を6000Å堆積、SOG膜を4000Å塗布、−5000Åのエッチバック処理による平坦化、プラズマCVD酸化膜を1500Å堆積して形成したものを用い、接続孔の形成は図3(g)を参照して説明した上記工程(7)と同じ条件で行なった。
さらに、マルチチャンバースパッタリング装置のArスパッタエッチングチャンバーにて、真空中で、DCバイアス:1250V、Ar:20sccm、圧力:8.5mTorr、処理時間:80秒、200秒、240秒の3種類の条件で、すなわち、1000℃、ウェット雰囲気で形成した熱酸化膜を約200Å(Arエッチ:200Å)、約500Å(Arエッチ:500Å)、約600Å(Arエッチ:600Å)だけエッチングするのと同等の条件で、接続孔内を含む下地膜の表面に対してArスパッタエッチング処理を行なった。
さらに、Arスパッタエッチング完了後に真空状態を破らずに連続して、Si/Cr=80/20wt%のCrSiターゲットを使用し、DCパワー:0.7KW、Ar:72sccm、N2:13sccm、圧力:8.5mTorr、処理時間:9秒の条件で処理を行ない、接続孔21内を含む下地膜上にCrSiN薄膜を約50Åの膜厚に形成した。
図10から、Arスパッタエッチング量を増やすことにより接触抵抗バラツキを低減できることが分かる。
図11は、CrSi薄膜を形成した後に、温度25℃、湿度45%の大気中に放置した時間と、形成直後のシート抵抗(R0)からのシート抵抗の変化率(ΔR/R0)の関係を示す図であり、縦軸はΔR/R0(%)、横軸は放置時間(時間)を示す。
Arスパッタエッチングについては、処理を行なわないもの(Arエッチ無)、処理時間40秒で熱酸化膜換算:100Åのもの(Arエッチ:100Å)、処理時間80秒で熱酸化膜換算:200Åのもの(Arエッチ:200Å)の3種を準備した。
これに対し、Arスパッタエッチング処理を行なったサンプル(Arエッチ:100Å、及びArエッチ:200Å)では、抵抗値の変化率は大幅に減少し、300時間以上放置しても、形成直後のシート抵抗±1%から外れることはなかった。
さらに、Arエッチ:100ÅとArエッチ:200Åを比較すると、Arスパッタエッチング量の大小の影響は小さく、わずかなエッチング量で効果があることが判明した。
また、Arスパッタエッチング方法も今回使用したDCバイアススパッタエッチング法に限定されるものではない。
高融点金属膜にはTiN膜を用いた。
CrSi薄膜抵抗体は、Si/Cr=80/20wt%、DCパワー:0.7KW、Ar:85sccm、圧力:8.5mTorr、体積時間:6秒の条件で50Åの膜厚に形成した。
CrSi薄膜形成前のArスパッタエッチング処理は、DCバイアス:1250V、Ar:20sccm、圧力:8.5mTorr、処理時間:160秒の条件で行なった。これは、1000℃、ウェット雰囲気で形成した熱酸化膜を400Åだけエッチング除去するのに相当する処理である。
接続孔の平面寸法は0.6μm×0.6μmであった。接触抵抗測定方法は4端子法を用いた。
TiN膜を接続孔底部に有するサンプル(TiN有)は、熱処理を2回追加してもほとんど熱処理前の接触抵抗から変化していない。これに対し、TiN膜を完全に除去したサンプル(TiN無)は、2回の熱処理追加によって接触抵抗が熱処理前に比べて20%以上変動している。このことは、TiN膜がCrSi薄膜と金属配線の相互作用による抵抗変動を防止するバリヤ膜としての機能を有することを意味している。
例えば、配線用金属膜31を形成し、一旦大気に暴露した後、高融点金属膜33を形成した場合には、配線用金属膜31表面に形成される自然酸化膜の影響で、配線用金属膜31と高融点金属膜33との間で電気的導通を確保することが困難になる。
一般に、反射防止膜としての高融点金属膜は500Å以下の膜厚に形成されるが、接続孔21の底部にバリヤ膜としての高融点金属膜9を残存させたい場合には、接続孔21形成時のオーバーエッチング(上記工程(7)参照)や、金属薄膜形成時のArスパッタエッチング処理(上記工程(8)参照)において、高融点金属膜9の膜ベリが若干生じてしまうため、バリヤ膜としての機能を安定的に得るために、500Å以上の膜厚に形成することが好ましい。
配線パターン11の形成領域を含む第1層間絶縁膜5上に、SOG膜からなる第2層間絶縁膜44が形成されている。第2層間絶縁膜19に、金属薄膜抵抗体の両端部及び配線パターン11に対応して接続孔21が形成されている。
第2層間絶縁膜44の形成方法について説明すると、SOGを例えば4000Åの膜厚に塗布した後、熱処理を施すことにより第2層間絶縁膜44の形成を行なう。これにより、SOG膜からなる第2層間絶縁膜44表面の段差を軽減することができる。
第2層間絶縁膜46の形成方法の一例を説明すると、プラズマCVD酸化膜を約10000Åの膜厚に形成し、CMP法により約4000Åの膜厚まで研磨して平坦化する。
CrSi薄膜抵抗体23の形成領域を含む第2層間絶縁膜19上に、下層側がシリコン酸化膜25、上層側がシリコン窒化膜27からなるパッシベーション膜29が形成されている。
その後、CrSi薄膜抵抗体23及びCrSiN膜41の形成領域を含む第2層間絶縁膜19上にパッシベーション膜29を形成する(図15参照)。
この実施例では、CrSi薄膜抵抗体23の上面にCrSiN膜41を形成することにより、CrSi薄膜抵抗体23の上面が大気に晒されてCrSi薄膜抵抗体23の抵抗値が変動するのを防止している。ここで、CrSi薄膜抵抗体23を形成するためのCrSi薄膜37が成膜された段階で、CrSi薄膜37と配線パターン11との電気的接続は完了しているため、CrSi薄膜37上に新たな薄膜が成膜されても、特性上何ら影響を与えるものではない。
なお、CrSiN膜は、N2分圧を例えば6〜11%程度添加してリアクティブスパッタにより形成するようにすれば、CrSiN膜自体を金属薄膜抵抗体として使用することも可能である。
図示は省略するが、CrSi薄膜抵抗体23の形成領域を含む第1層間絶縁膜5上に、層間絶縁膜、金属配線及びパッシベーション膜が形成されている。
さらに、接続孔21の上端部21aがテーパー状に形成されているので、CrSi薄膜抵抗体23を形成するためのCrSi薄膜形成時において接続孔21の上端部21a近傍に堆積されたCrSi薄膜のオーバーハングを防止して接続孔21内へのCrSi薄膜の堆積に及ぼす影響を低減することができ、CrSi薄膜のステップカバレージ、ひいてはCrSi薄膜抵抗体23のステップカバレージを向上させることができる。
(3)公知の写真製版技術により、金属薄膜抵抗体の両端部及び配線パターン49に対応して第1層間絶縁膜5に接続孔を形成するためのレジストパターン(図示は省略)を形成する。そのレジストパターンをマスクにして、第1層間絶縁膜5を選択的に除去して、第1層間絶縁膜5に接続孔21を形成する。接続孔21の底部に高融点金属膜47が残存している。その後、レジストパターンを除去する(図21(c)参照)。
その後、図示は省略するが、CrSi薄膜抵抗体23の形成領域を含む第1層間絶縁膜5上に、層間絶縁膜、金属配線及びパッシベーション膜を形成する。
図20に示した実施例において、図15に示した実施例と同様に、CrSi薄膜抵抗体23上にCrSiN膜を備えているようにしてもよい。
さらに、接続孔21の上端部はサイドウォール50によりテーパー状に形成されているので、CrSi薄膜抵抗体23を形成するためのCrSi薄膜形成時において接続孔21の上端部21a近傍に堆積されたCrSi薄膜のオーバーハングを防止して接続孔21内へのCrSi薄膜の堆積に及ぼす影響を低減することができ、CrSi薄膜のステップカバレージ、ひいてはCrSi薄膜抵抗体23のステップカバレージを向上させることができる。
接続孔21の形成領域を含んで第2層間絶縁膜19上全面に例えばCVD酸化膜を1000Åの膜厚に形成した後、エッチバック処理を行なうことにより、接続孔21の内壁にCVD酸化膜を材料とするサイドウォール50を形成することができる。
図3(h)を参照して説明した上記工程(8)でのCrSi薄膜37の形成条件と同様にして、サイドウォール50が内壁に形成された接続孔21を含む第2層間絶縁膜19上にCrSi薄膜を形成した後、図3(i)から(k)を参照して説明した上記工程(9)から(11)と同様にしてCrSi薄膜抵抗体23及びパッシベーション膜29の形成を行なう。
これにより、図22に示した実施例を製作することができる。
接続孔21の上端部21aのテーパー形状及びサイドウォール51は、例えば、接続孔21及びサイドウォール50が形成された第2層間絶縁膜19に対してArスパッタエッチング処理が施されて形成されたものである。サイドウォール51は高融点金属膜9、第2層間絶縁膜19及びサイドウォール50の材料ならびにArを含んでおり、ここではTi、N、Si、O、Arを含んでいる。接続孔21の上端部21aのテーパー形状及びサイドウォール51の形成は、接続孔21の内壁にサイドウォール20を形成した後、図3(h)を参照して説明した上記工程(8)でのArスパッタエッチング処理と同様の処理を行なうことにより形成することができる。
さらに、接続孔21の上端部21aはサイドウォール50及びArスパッタエッチング処理によりテーパー状に形成されているので、CrSi薄膜抵抗体23を形成するためのCrSi薄膜形成時において接続孔21の上端部21a近傍に堆積されたCrSi薄膜のオーバーハングを防止して接続孔21内へのCrSi薄膜の堆積に及ぼす影響を低減することができ、CrSi薄膜のステップカバレージ、ひいてはCrSi薄膜抵抗体23のステップカバレージを向上させることができる。
また、図22及び図23を参照して説明した実施例のサイドウォールの構造は、図13、図14、図15、図18、図19及び図20に示した各実施例に適用することができることは言うまでもない。
直流電源52からの電源を負荷53に安定して供給すべく、定電圧発生回路55が設けられている。定電圧発生回路55は、直流電源52が接続される入力端子(Vbat)57、基準電圧発生回路(Vref)59、演算増幅器(比較回路)61、出力ドライバを構成するPチャネルMOSトランジスタ(以下、PMOSと略記する)63、分割抵抗素子R1,R2及び出力端子(Vout)65を備えている。
電圧検出回路67において、61は演算増幅器で、その反転入力端子(−)に基準電圧発生回路59が接続され、基準電圧Vrefが印加される。入力端子(Vsens)69から入力される測定すべき端子の電圧が分割抵抗素子R1とR2によって分割されて演算増幅器61の非反転入力端子(+)に入力される。演算増幅器61の出力は出力端子(Vout)71を介して外部に出力される。
抵抗素子RT0,RT1,…,RTmの値は抵抗素子Rbottom側から順に二進数的に増加するよう設定されている。すなわち、抵抗素子RTnの抵抗値は、抵抗素子RT0の抵抗値を単位値とし、その単位値の2n倍である。
図27及び図28において、符号A−A間、符号B−B間、符号C−C間、符号D−D、符号E−E、符号F−F及び符号G−G間はそれぞれ金属配線パターン72により電気的に接続されている。
このような分割抵抗回路では、任意のヒューズ素子RL0,RL1,…,RLmをレーザービームで切断することにより、所望の直列抵抗値を得ることができる。
本発明を構成する金属薄膜抵抗体を適用した分割抵抗回路によって分割抵抗素子R1,R2の出力電圧の精度を向上させることができるので、定電圧発生回路55の出力電圧の安定性を向上させることができる。さらに、分割抵抗回路の形成面積の縮小化により、定電圧発生回路55の形成面積の縮小化を実現できる。
本発明を構成する金属薄膜抵抗体を適用した分割抵抗回路によって分割抵抗素子R1,R2の出力電圧の精度を向上させることができるので、電圧検出回路67の電圧検出能力の精度を向上させることができる。さらに、分割抵抗回路の形成面積の縮小化により、電圧検出回路67の形成面積の縮小化を実現できる。
また、本発明を構成する金属薄膜抵抗体が適用される半導体装置は分割抵抗回路を備えた半導体装置に限定されるものではなく、金属薄膜抵抗体を備えた半導体装置であれば、本発明を適用することができる。例えば、本発明を構成する金属薄膜抵抗体は、抵抗体自体にレーザー光を照射して切断又は変質させて抵抗値を調整するための抵抗体として用いることもできる。
3 素子分離酸化膜
5 第1層間絶縁膜
7 金属材料パターン
9 高融点金属膜
11 配線パターン
13,17 プラズマCVD酸化膜
15 SOG膜
19 第2層間絶縁膜
21 接続孔
21a 接続孔の上端部
22 Arスパッタエッチング処理により形成されたサイドウォール
23 CrSi薄膜抵抗体
25 シリコン酸化膜
27 シリコン窒化膜
29 パッシベーション膜
31 配線用金属膜
33 高融点金属膜
35,39 レジストパターン
36 開口部
37 CrSi薄膜
41,43 CrSiN膜
44 第2層間絶縁膜
45 ポリシリコンパターン
46 第2層間絶縁膜
47 高融点金属膜
49 配線パターン
50 材料の堆積及びエッチバック処理により形成されたサイドウォール
51 Arスパッタエッチング処理により形成されたサイドウォール
52 直流電源
53 負荷
55 定電圧発生回路
57 入力端子
59 基準電圧発生回路
61 演算増幅器
63 PチャネルMOSトランジスタ
65 出力端子
67 電圧検出回路
69 入力端子
71 出力端子
72 配線パターン
R1,R2 分割抵抗素子
Rbottom,RT0,RT1,…,RTm,Rtop 抵抗素子
RL0,RL1,…,RLm ヒューズ素子
NodeL,NodeM 端子
Claims (13)
- 配線パターン上の絶縁膜に形成された接続孔と、
前記接続孔の内壁に形成されたサイドウォールと、
前記絶縁膜上及び前記接続孔内に形成され、前記配線パターンと電気的に接続されている金属薄膜抵抗体を備えた半導体装置。 - 前記接続孔の少なくとも上端部がテーパー状に形成されている請求項1に記載の半導体装置。
- 前記サイドウォールの材料はアルゴンを含んでいる請求項1又は2に記載の半導体装置。
- 前記接続孔下の前記配線パターン表面は、周囲の前記配線パターン表面に比べて窪んでおり、前記配線パターンの窪んでいる部分の底面及び側面で前記金属配線パターンと前記配線パターンが接触している請求項1、2又は3に記載の半導体装置。
- 前記金属薄膜抵抗体の膜厚は5〜1000Åである請求項1から4のいずれかに記載の半導体装置。
- 前記絶縁膜は平坦化処理が施されている請求項1から5のいずれかに記載の半導体装置。
- 前記配線パターンは金属材料パターンと前記金属材料パターンの少なくとも上面に形成された高融点金属膜により構成されている請求項1から6のいずれかに記載の半導体装置。
- 前記配線パターンはポリシリコンパターンと前記ポリシリコンパターンの少なくとも上面に形成された高融点金属膜により構成されている請求項1から6のいずれかに記載の半導体装置。
- 前記金属薄膜抵抗体の上面を覆う金属窒化膜を備え、前記金属薄膜抵抗体の上面と前記金属窒化膜の間には金属酸化膜は形成されていない請求項1から8のいずれかに記載の半導体装置。
- 前記配線パターンは最上層の配線パターンである請求項1から9のいずれかに記載の半導体装置。
- 2個以上の抵抗素子による分割によって電圧出力を得、ヒューズ素子の切断によって電圧出力を調整できる分割抵抗回路を備えた半導体装置において、
前記抵抗素子は、請求項1から10のいずれかに記載の金属薄膜抵抗体により構成されていることを特徴とする半導体装置。 - 入力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、前記分割抵抗回路からの分割電圧と前記基準電圧発生回路からの基準電圧を比較するための比較回路をもつ電圧検出回路を備えた半導体装置において、
前記分割抵抗回路として請求項11に記載の分割抵抗回路を備えていることを特徴とする半導体装置。 - 入力電圧の出力を制御する出力ドライバと、出力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、前記分割抵抗回路からの分割電圧と前記基準電圧発生回路からの基準電圧を比較し、比較結果に応じて前記出力ドライバの動作を制御するための比較回路をもつ定電圧発生回路を備えた半導体装置において、
前記分割抵抗回路として請求項11に記載の分割抵抗回路を備えていることを特徴とする半導体装置。
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Cited By (4)
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US7741676B2 (en) | 2006-09-29 | 2010-06-22 | Ricoh Company, Ltd. | Semiconductor apparatus and manufacturing method using a gate contact section avoiding an upwardly stepped polysilicon gate contact |
WO2012057200A1 (ja) * | 2010-10-29 | 2012-05-03 | 株式会社フジクラ | 貫通配線基板の製造方法及び貫通配線基板 |
JP2021129070A (ja) * | 2020-02-17 | 2021-09-02 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP2021531667A (ja) * | 2018-07-27 | 2021-11-18 | テキサス インスツルメンツ インコーポレイテッド | 金属壁を備えた薄膜抵抗器を備える集積回路 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6024050A (ja) * | 1983-07-19 | 1985-02-06 | Fujitsu Ltd | 薄膜素子の製造方法 |
JP2000012684A (ja) * | 1998-06-18 | 2000-01-14 | Sony Corp | 金属層の形成方法 |
JP2002124639A (ja) * | 2000-08-09 | 2002-04-26 | Seiko Instruments Inc | 半導体装置及びその製造方法 |
JP2002203943A (ja) * | 2000-10-26 | 2002-07-19 | Sony Corp | 半導体装置及びプリンター |
-
2004
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6024050A (ja) * | 1983-07-19 | 1985-02-06 | Fujitsu Ltd | 薄膜素子の製造方法 |
JP2000012684A (ja) * | 1998-06-18 | 2000-01-14 | Sony Corp | 金属層の形成方法 |
JP2002124639A (ja) * | 2000-08-09 | 2002-04-26 | Seiko Instruments Inc | 半導体装置及びその製造方法 |
JP2002203943A (ja) * | 2000-10-26 | 2002-07-19 | Sony Corp | 半導体装置及びプリンター |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7741676B2 (en) | 2006-09-29 | 2010-06-22 | Ricoh Company, Ltd. | Semiconductor apparatus and manufacturing method using a gate contact section avoiding an upwardly stepped polysilicon gate contact |
WO2012057200A1 (ja) * | 2010-10-29 | 2012-05-03 | 株式会社フジクラ | 貫通配線基板の製造方法及び貫通配線基板 |
JP2012099548A (ja) * | 2010-10-29 | 2012-05-24 | Fujikura Ltd | 貫通配線基板の製造方法及び貫通配線基板 |
JP2021531667A (ja) * | 2018-07-27 | 2021-11-18 | テキサス インスツルメンツ インコーポレイテッド | 金属壁を備えた薄膜抵抗器を備える集積回路 |
JP7469815B2 (ja) | 2018-07-27 | 2024-04-17 | テキサス インスツルメンツ インコーポレイテッド | 金属壁を備えた薄膜抵抗器を備える集積回路 |
JP2021129070A (ja) * | 2020-02-17 | 2021-09-02 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP7365925B2 (ja) | 2020-02-17 | 2023-10-20 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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