JP2021531667A - 金属壁を備えた薄膜抵抗器を備える集積回路 - Google Patents
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Abstract
集積回路（ＩＣ）（１００）が、少なくとも１つの回路機能を実現するための機能回路要素を有する半導体表面層（１０２）を有する基板を含み、半導体表面層（１０２）の上方にある金属層（１１８）上のレベル間誘電体（ＩＬＤ）層（１１２）を備える。薄膜抵抗器（ＴＦＲ）層を含むＴＦＲが、ＩＬＤ層上にある。少なくとも１つの垂直金属壁（１０８）が、ＴＦＲの少なくとも２つの側部上にある。金属壁は、充填ビア（１２６）によって結合される少なくとも２つの金属レベルを含む。機能回路要素は金属壁の外にある。
Description
本開示は、薄膜抵抗器（ＴＦＲ）を有する半導体集積回路（ＩＣ）デバイスに関する。
集積回路デバイスにはＴＦＲを含むものがある。概して、ＴＦＲはおよそ０．１μｍ以下の厚みを有するが、厚い膜抵抗器は概して千倍厚い。シリコンクロム（ＳｉＣｒ）およびニッケルクロム（ＮｉＣｒ）は、薄膜形成における高い電気抵抗、抵抗（ＴＣＲ）の比較的低い温度係数、並びに、比較的高い電流密度を確実に運ぶ能力のため、ＴＦＲとして長年用いられてきた。ＴＦＲは、特に、演算増幅器のオフセット電圧、又は、電圧レギュレータの出力電圧を設定するためなど、精密ＩＣのためにレーザートリミングすることができる。
レーザートリミングは、レーザービームを用いて、ＴＦＲ構造の一部を切除することによって達成される。ＴＦＲの実効断面積が減少することにつれて、その抵抗は増加する。レーザートリミングは、通常、ウェハプロービングと組み合わせて成される。
本概要は、提供される図面を含む詳細な説明において以下に詳述される、開示される概念の簡単な選択を簡略化された形態で紹介するために提供される。この概要は、特許請求される主題の範囲を限定することを意図していない。
ＩＣが、少なくとも１つの回路機能を実現するための機能回路要素を備える半導体表面層を有する基板を含み、半導体表面層の上方の金属層上にはレベル誘電体間（ＩＬＤ）層がある。ＴＦＲ層を含むＴＦＲがＩＬＤ層上にある。少なくとも１つの垂直金属壁が、ＴＦＲの少なくとも２つの側部上にある。金属壁は、充填ビアによって共に結合される少なくとも２つの金属レベルを含む。機能回路要素は金属壁の外にある。
ここで、必ずしも一定の縮尺で描かれていない添付の図面を参照する。
例示の態様が図面に関連して記載され、図面において、同様の参照数字は類似又は同等の要素を示すために用いられる。幾つかの行為又は事象が、別の順序で及び／又は他の行為又は事象と同時に起こり得るので、行為又は事象の例示される順序は限定するものと見なされるべきではない。また、幾つかの例示される動作又は事象は、本開示に従った手法を実装するために必要とされないことがある。
また、さらなる限定なしに本明細書で用いられる用語「〜と結合される」又は「〜に結合する」等は、間接的又は直接的な電気的接続のいずれかを説明することを意図している。そのため、第１のデバイスが第２のデバイスに「結合する」場合、その接続は、経路内に寄生のみが存在する直接的な電気的接続を介して、又は他のデバイス及び接続を含む介在するアイテムを介する間接的な電気的接続を介して、成され得る。間接結合の場合、介在するアイテムは、概して、信号の情報を改変しないが、その電流レベル、電圧レベル、及び／又は電力レベルを調整し得る。
本開示は、ＴＦＲのレーザートリミング中につくられる可能性のある誘電体損傷が、漏れ電流の増加、機械的強度の低下など、ＩＣの品質及び信頼性のリスクを引き起こす可能性があることを認識している。開示されるＩＣは、誘電体損傷を、金属壁を越えて延在しないように封じ込めることによって、レーザートリミングによって誘発される誘電体損傷の影響を低減又は排除し得る、少なくとも部分的に取り囲む金属壁を有するＴＦＲを特徴とする。開示される金属壁は、少なくとも２つの異なる金属レベルを共に結合する金属層及び充填ビア（例えば、タングステン充填）を含む。
図１Ａは、ＴＦＲ２９０を少なくとも部分的に囲む周囲の金属壁１０８ａ及び１０８ｂを含むＴＦＲ２９０を有する例示のＩＣ１００の一部の断面図を示す。ＩＣ１００は、シリコンウェハなどの基板１０２上に形成される。基板１０２は、シリコンなどのバルク基板材料、又はバルク基板材料上のエピタキシャル層を含み得る。あるいは、基板は、シリコン−ゲルマニウム、他の４族材料、又は、ＩＩＩ−Ｖ及びＩＩＶＩ化合物半導体材料を含む他の半導体材料を含み得る。
ＩＣ１００は、ＩＣ１００上の、それぞれ、第１のノード及び第２のノードに接続されるそれぞれの端部を有するＴＦＲ２９０として示される少なくとも１つのＴＦＲを含む。図１Ａに示す図では、金属壁１０８ａ及び１０８ｂがＴＦＲ２９０の側部のうちの２つに配置された二重金属壁として示されている。
ＴＦＲ２９０は、クロム又はドープされたポリシリコンを含み得、レベル間誘電体（ＩＬＤ）層１２２ａ上に示されている。ＴＦＲ２９０は、概して１ｎｍ〜１００ｎｍの厚さであり、概して１００〜１，０００Ω／平方のシート抵抗を有する。ＴＦＲ２９０は、１２６ａとして示されるビアランドによって接触される。
フィールド酸化物（ＦＯＸ）層又はＦＯＸ領域１１２が、ＩＣ１００の要素を横方向に電気的に分離するために、基板１０２に（例えば、基板１０２の頂部表面の近くに又は頂部表面に近接して）形成される。プレメタル誘電体（ＰＭＤ）層１１４が、後続の金属層１１８−１〜１１８−Ｎの堆積に先立って、任意のＦＯＸ領域１１２上を含む基板１０２上に形成され、ここで、１１８−１、金属１（Ｍ１）と呼ぶことができ、本例での頂部金属層である１１８−ＮはＭ５である。金属層１１８−１〜１１８−Ｎは、アルミニウム又は銅、又はそれらのそれぞれの合金を含み得る。コンタクト１１６は、ゲート誘電体１１０上のゲート電極１１１、及びソース１０７及びドレイン１０９を含む金属酸化物半導体（ＭＯＳ）トランジスタ１０６などのＩＣ構成要素のための電気的接続を提供するために、ＰＭＤ層１１４を介して配置され得る。金属壁１０８ａ及び１０８ｂは、基板１０２の半導体表面層から電気的に分離されて示されているが、金属壁１０８ａ及び１０８ｂを基板１０２に接地するためのコンタクトが存在し得る。
ＰＭＤ層１１４の上に配置される複数の金属レベル１１８−１〜１１８−Ｎは、ＭＯＳトランジスタ１０６及び金属壁１０８ａ、１０８ｂによって示される機能回路要素に接続される一部と、任意の追加の構成要素、デバイス、又は回路部分とを含む金属相互接続１２０を含み得る。１２２ａ〜ｅとして示されるＩＬＤ層（例えば、二酸化シリコンベースの材料などで構成される誘電性材料又は組成）は、各金属レベルにおける金属相互接続１２０の間、及びそれぞれの金属レベルの間に配置される。
それぞれのビアレベル１２４は、金属レベル１１８−１〜１１８−Ｎの間に配置され、例示のビアレベル１２４は、隣り合うレベルの金属相互接続１２０間に接続を提供する金属ビア１２６を含み得る。一配置において、種々の誘電体層が、同様の材料を用いて同様のプロセスフローで形成され得る。低誘電率（Ｋ）材料、例えば、フルオロシリケートガラス（ｋ=３．６を有するフッ素化ケイ酸塩ガラス）、ＯＳＧ（ｋ=２．９を有する有機ケイ酸塩ガラス）、及びＵＬＫ（ｋ=２．５を有する超低ｋ誘電性材料）など、ＩＬＤ層のための他の誘電性材料も本発明の範囲内にあることを理解されたい。ＩＬＤ層は、シリコン窒化物及びシリコンカーバイドなど、異なる誘電性材料のキャップ層及びエッチストップ層を含み得る。
開示される金属壁１０８ａ、１０８ｂは、対応するビア列（row）とともに、単一金属壁、二重金属壁、又は３つ以上の金属壁であり得る。金属壁１０８ａ、１０８ｂは、それらがアルミニウム又は銅、又はそれぞれの合金を含み得るように、ＩＣ１００上の金属層の一部又は全部に関与し得る。金属壁に用いられるビア１２６は、任意のビアレベル、又は組み合わされた複数のビアレベルを含み得る。開示される金属壁１０８ａ、１０８ｂの幅は金属層のために最小のサイズとし得るが、最小サイズに限定されるわけではない。ビア１２６サイズはＩＣ上のビアのために最小としもよいが、最小ビアサイズであることに限定されない。金属壁１０８ａ、１０８ｂのための金属レベル上の金属は、金属アイランドを含み得、アイランドが共に接続されないようにし得る。
図１Ｂは、ＴＦＲ２９０の４つの側部のうちの３つを壁で囲むことによって少なくとも部分的にＴＦＲ２９０を囲む、１０８ａ、１０８ｂ、及び１０８ｃとして示される金属壁を有する開示されたＴＦＲの上から見下ろした図である。金属壁の各々は、互いに互い違いの金属アイランド１５８を有する二列に配列されて示されるビア１２６によって接続されるＭ１、Ｍ２、Ｍ３、Ｍ４、及びＭ５を含み得る１５８として示される複数の金属アイランドを含む。頂部レベル上の金属配置（Ｍ５など）は、その中に各々二つ又は三つの金属ビア１２６を有する金属アイランド１５８を有し、金属壁は、図１Ａの１１８−１に対応するＭ１から、図１Ａに示される１１８−Ｎに対応するＭ５などの頂部金属レベルまで延在し得る。金属アイランド１５８は、基板１０２から分離される（図１Ａに示される）か又は基板１０２に接続され得、ＩＣ上の機能回路から分離され、ＴＦＲ２９０と金属アイランド１５８との間に如何なる介在構造も有さないようにＴＦＲ２９０に近接している。
図１Ｃは、図１Ｂに示された３つの金属壁１０８ａ、１０８ｂ、及び１０８ｃを少なくとも部分的に囲んでＴＦＲ２９０を有する１７０として示されるＩＣの断面図である。レーザートリミングに起因するクラックとして示されるＩＬＤ１２２ｂ、１１２ｃ、及び１２２ｄに対する損傷１６７が、金属壁１０８ａ及び１０８ｂ内に含まれることが示されている。
開示される態様は、ＴＦＲを少なくとも部分的に囲む金属壁を有するＴＦＲを含むＩＣを製造する方法を含む。図２Ａは、図１Ａに示されるＭＯＳトランジスタ１０６を含むような複数の相互接続トランジスタを含む機能回路要素１８０を各々含む複数のＩＣダイ（例えば、ウェハ）がその中に形成される半導体表面層１０３を含む基板１０２上に１２２ａとして示されるＩＬＤ層を堆積した後のプロセス中のＩＣを示す。金属層１１８−１は、ＰＭＤ１１４上にあり、１２２ａとして示されるＩＬＤの層の下にある。機能回路要素（後述する図２Ａ〜図２Ｉの機能回路要素１８０参照）は概して、ＴＦＲを形成する前に、基板１０２内に形成される。本明細書で用いられるような機能回路要素は、デジタルＩＣ（例えば、デジタルシグナルプロセッサ）又はアナログＩＣ（例えば、増幅器又は電力コンバータ）、また、一態様において、ＢｉＣＭＯＳ（ＭＯＳ及びバイポーラ）ＩＣなどの所望の機能性を実現及び実施する。開示されるＩＣ上に提供される機能回路要素の能力は、例えば、シンプルなデバイスから複雑なデバイスまで、変化し得る。機能回路要素に含まれる具体的な機能性は、開示されるＩＣにとって重要ではない。
ＩＬＤ層２２２ａは、テトラエトキシシランＴＥＯＳ由来シリコン酸化物層を含み得る。しかしながら、オルガノシリケートガラス（ＯＳＧ）、低ｋ誘電体（すなわち、二酸化シリコンに対してより小さい誘電率）、フッ素ドープされたシリカガラスなどのドープされた誘電体層、又は、ＳｉＮ層又はその変形（例えば、ＳｉＯＮ）を含むなどの、堆積シリコン酸化物を含む開示されるＩＬＤ層のために、他の誘電体膜も用いられ得る。
図２Ｂは、ＩＬＤ層１２２ａ上にＴＦＲ層１６１を堆積した後のプロセス中のＩＣを示す。堆積プロセスは、直流（ＤＣ）又は無線周波数（ＲＦ）スパッタプロセスを含み得る。ＴＦＲ層１６１は、ＳｉＣｒ又はその合金、例えば、ＳｉＣＣｒ、ＳｉＣＯＣｒを含む炭素含有のものなどであり、ここで、Ｃは１原子百分率〜５０原子百分率であり得るか、又は、ＮｉＣｒ又はその合金、例えば、６１％Ｎｉ、１５％のＣｒ、２４％のＦｅ（全て原子百分率）のＮｉＣｒＦｅ、又はドープされたポリシリコンを含み得る。ＴＦＲ層１６１の厚みは概して１ｎｍ〜５０ｎｍであり、例えば、一つ特定態様において２ｎｍ〜１０ｎｍ又は約３〜５ｎｍである。
図２Ｃは、ＨＭ１６２（例えば、ＴＥＯＳ由来のＨＭ層）として示されるハードマスク層を堆積し、その後、ＨＭ層１６２上にパターンを形成した後のプロセス中のＩＣを示す。フォトレジスト１６３は、パターンを形成するために用いられ得る。この堆積プロセスは、ＴＥＯＳベースの堆積プロセスの場合、約３００ミリトールの圧力及び約７００℃の温度の低圧力ＣＶＤ（ＬＰＣＶＤ）を含み得る。ＨＭ層１６２の厚み範囲は２０Ａ〜３００Ａとし得る。
図２Ｄは、ＴＦＲ層を含む少なくとも１つのＴＦＲ２９０を形成するためにＩＬＤ層１２２ａ内で停止するＨＭ層１６２及びＴＦＲ１６１をエッチングし、次いでＰＲ層１６３を剥がした後のプロセス中のＩＣを示す。シリコン酸化物の場合のＨＭ層エッチのエッチング気体は、ＡｒとＣＦ４とし得、任意選択でＣｌ２を備える。ＴＦＲ層１６１をエッチングするために用いられるエッチング気体は、概して、Ｏ２、Ｃｌ２、及び少なくとも１つの炭素ハロゲン気体を流すことを含む。例えば、任意選択のＡｒを備えた０２、Ｃｌ２、及びＣＦ４が、ＳｉＣｒをエッチングするために用いられ得る。また、ＣＦ４の代わりとして、又はＣＦ４に加えて、ＣＨＦ３、又はＣＨ２Ｆ２、及び／又は同様に用いられるＮ２などの他の気体も、ＴＦＲ層をエッチングするために用いられ得る。
図２Ｅは、ＩＬＤ層１２２ｂとして示される第２のＩＬＤ層の堆積後のプロセス中のＩＣを示す。ＩＬＤ層１２２ｂは、概して、堆積シリコン酸化物を含む。図２Ｆは、ＩＬＤ１２２ｂ及びＨＭ層１６２を介してビア１２６を形成してＴＦＲ層１６１上のコンタクトを露出させ、次いで、厚いＳｉＣｒ層２７０（ＴＦＲ層１６１と比較して厚い。例えば５０Ａ〜６００Ａ厚など、少なくとも１０倍厚い）とする例によって示される別の金属層を堆積及びパターン化した後のプロセス中のＩＣを示す。厚いＳｉＣｒ層２７０は、ＩＬＤ層１２２ｂに形成されたＴＦＲヘッドと呼ぶことができる。プラズマエッチ又はウェットエッチを用いて、ＴＦＲヘッドのためＩＬＤ層１２２ｂにビア１２６を形成し得る。金属相互接続１２０は、ビア１２６と厚いＳｉＣｒ層２７０とに接する。
図２Ｇは、金属層１１８‐２（Ｍ２）を堆積した後、それを画定し、ＩＬＤ層１２２ｃを堆積し、ＩＬＤ層１２２ｃ内に１２６を形成した後のプロセス中のＩＣを示す。図２Ｈは、金属層１１８‐３（Ｍ３）を堆積し、それを画定し、ＩＬＤ層１２２ｄを堆積し、ＩＬＤ層１２２ｄ内に１２６を形成した後のプロセス中のＩＣを示す。図２Ｉは、金属層１１８‐４（Ｍ４）を堆積し、それを画定し、ＩＬＤ層１２２ｅを堆積し、ＩＬＤ層１２２ｅ内に１２６を形成した後のプロセス中のＩＣを示す。図２Ｊは、金属層１１８‐５（Ｍ５）を堆積し、それをＩＬＤ層１２２ｅ内のビア１２６上に画定した後のプロセス中のＩＣを示す。
次いで、ＩＣは、任意選択で、頂部金属レベルまでの金属レベルを任意選択で含むように、金属壁に追加してその上に充填ビアを含む１つ又は複数の追加の金属レベルを任意選択で形成することを含む、既知の従来のバックエンドオブライン（ＢＥＯＬ）処理によって完成され得る。他の金属層としての頂部金属層は、アルミニウムもしくは銅、又はそれらのそれぞれの合金を含み得る。次に、パッシベーションオーバーコート（ＰＯ）が概して続き、続いてＰＯがパターン化される。ＰＯ層は、シリコン酸化物、シリコン窒化物、又はＳｉＯＮなどの、少なくとも１つの誘電体層を含む。以下に述べるように、最終的なＩＣでは、ＴＦＲ２９０は、機能回路要素１８０内で、例えば、貫通ビア及びコンタクトが半導体表面層１０３内の回路要素内のノードに達するＭ２接続を介して、接続される。
開示される態様は、種々のアッセンブリフローに統合され得る半導体ダイを形成して、種々の異なるデバイス及び関連製品を形成するために用いられ得る。半導体ダイは、その中の種々の要素及び／又は層を含み得る。これらは、障壁層、誘電体層、デバイス構造、並びに、ソース領域、ドレイン領域、ビットライン、ベース、エミッタ、コレクタ、導電性ライン、導電性ビアなどを含む、能動要素及び受動要素を含む。また、半導体ダイは、バイポーラ、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、ＣＭＯＳ、ＢｉＣＭＯＳ、及びＭＥＭＳを含む種々のプロセスから形成され得る。
本開示に関連する当業者であれば、特許請求の範囲内で多くの他の態様が可能であり得、さらなる追加、削除、置換、及び変形が、本開示の範囲から逸脱することなく、記載された態様になされ得ることを理解するであろう。
Claims (20)
- 集積回路（ＩＣ）を製造する方法であって、
少なくとも１つの回路機能を実現するための機能回路要素を備える半導体表面層を有する基板であって、前記半導体表面層の上方にある金属層上のレベル間誘電体（ＩＬＤ）層を備える、前記基板を提供すること、
前記ＩＬＤ層上にＴＦＲ層を含む薄膜抵抗器（ＴＦＲ）を形成すること、及び
前記ＴＦＲの少なくとも２つの側部上に少なくとも１つの垂直金属壁を形成すること、
を含み、
前記金属壁が、充填されたビアによって結合される少なくとも２つの金属レベルを含み、
前記機能回路要素が前記金属壁の外にある、
方法。 - 請求項１に記載の方法であって、前記ＴＦＲ層が、シリコンクロム（ＳｉＣｒ）又はニッケルクロム（ＮｉＣｒ）を含む、方法。
- 請求項２に記載の方法であって、前記ＴＦＲ層が、ドープされたポリシリコンを含む、方法。
- 請求項１に記載の方法であって、前記ＴＦＲ層の厚みが１ｎｍ〜１００ｎｍである、方法。
- 請求項１に記載の方法であって、前記ＴＦＲをレーザートリミングすることを更に含む、方法。
- 請求項１に記載の方法であって、前記金属壁が各々前記金属壁の少なくとも２つを含む、方法。
- 請求項１に記載の方法であって、前記金属壁の前記少なくとも２つの金属レベルが、互い違いに配置された複数の金属アイランドを含む、方法。
- 請求項１に記載の方法であって、前記金属壁の前記少なくとも２つの金属レベルが、前記ＩＣ上で最小幅を共有する、方法。
- 請求項１に記載の方法であって、前記金属壁が前記半導体表面層から電気的に分離される、方法。
- 請求項１に記載の方法であって、前記ＴＦＲが１００〜１，０００Ω／平方のシート抵抗を有する、方法。
- 集積回路（ＩＣ）であって、
少なくとも１つの回路機能を実現するための機能回路要素を有する半導体表面層を有する基板であって、前記半導体表面層の上方にある金属層上にレベル間誘電体層を備える、前記基板、
前記ＩＬＤ層上に薄膜抵抗器（ＴＦＲ）層を含むＴＦＲ、及び
前記ＴＦＲの少なくとも２つの側部上の少なくとも１つの垂直金属壁、
を含み、
前記金属壁が、充填されたビアによって結合される少なくとも２つの金属レベルを含み、
前記機能回路要素が前記金属壁の外にある、
ＩＣ。 - 請求項１１に記載のＩＣであって、前記ＴＦＲ層が、シリコンクロム（ＳｉＣｒ）又はニッケルクロム（ＮｉＣｒ）を含む、ＩＣ。
- 請求項１１に記載のＩＣであって、前記ＴＦＲ層が、ドープされたポリシリコンを含む、ＩＣ。
- 請求項１１に記載のＩＣであって、前記ＴＦＲ層の厚みが１ｎｍ〜１００ｎｍである、ＩＣ。
- 請求項１１に記載のＩＣであって、前記金属壁が各々前記金属壁の少なくとも２つを含む、ＩＣ。
- 請求項１１に記載のＩＣであって、前記金属壁の前記少なくとも２つ金属レベルが、互い違いに配置された複数の金属アイランドを含む、ＩＣ。
- 請求項１１に記載のＩＣであって、前記金属壁の前記少なくとも２つの金属レベルが、前記ＩＣ上で最小幅を共有する、ＩＣ。
- 請求項１１に記載のＩＣであって、前記金属壁が前記半導体表面層から電気的に分離される、ＩＣ。
- 請求項１１に記載のＩＣであって、前記ＴＦＲが１００〜１，０００Ω／平方のシート抵抗を有する、ＩＣ。
- 請求項１１に記載のＩＣであって、前記ＩＣがアナログＩＣを含む、ＩＣ。
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