JP6075114B2 - 半導体装置および半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 133
- 238000004519 manufacturing process Methods 0.000 title claims description 60
- 239000010408 film Substances 0.000 claims description 477
- 239000011229 interlayer Substances 0.000 claims description 170
- 239000010409 thin film Substances 0.000 claims description 161
- 239000010410 layer Substances 0.000 claims description 119
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 77
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 48
- 230000004888 barrier function Effects 0.000 claims description 48
- 239000003990 capacitor Substances 0.000 claims description 38
- 239000000758 substrate Substances 0.000 claims description 35
- 229910000838 Al alloy Inorganic materials 0.000 claims description 32
- 238000005530 etching Methods 0.000 claims description 30
- 238000000034 method Methods 0.000 claims description 27
- 239000011810 insulating material Substances 0.000 claims description 8
- VNNRSPGTAMTISX-UHFFFAOYSA-N chromium nickel Chemical compound [Cr].[Ni] VNNRSPGTAMTISX-UHFFFAOYSA-N 0.000 claims description 4
- 229910001120 nichrome Inorganic materials 0.000 claims description 4
- 239000000463 material Substances 0.000 description 41
- 229910052751 metal Inorganic materials 0.000 description 25
- 239000002184 metal Substances 0.000 description 25
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 21
- 229910052721 tungsten Inorganic materials 0.000 description 21
- 239000010937 tungsten Substances 0.000 description 21
- 238000002161 passivation Methods 0.000 description 15
- 229910052581 Si3N4 Inorganic materials 0.000 description 14
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 14
- 238000005229 chemical vapour deposition Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical class O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- 229910052814 silicon oxide Inorganic materials 0.000 description 11
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 11
- 239000000956 alloy Substances 0.000 description 10
- 238000009966 trimming Methods 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 9
- 238000001312 dry etching Methods 0.000 description 9
- 229910018182 Al—Cu Inorganic materials 0.000 description 7
- 229910045601 alloy Inorganic materials 0.000 description 7
- 238000004544 sputter deposition Methods 0.000 description 7
- 229910010413 TiO 2 Inorganic materials 0.000 description 5
- 238000009413 insulation Methods 0.000 description 4
- 230000001603 reducing effect Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000004380 ashing Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 230000035515 penetration Effects 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 229910019974 CrSi Inorganic materials 0.000 description 1
- 229910020177 SiOF Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/7687—Thin films associated with contacts of capacitors
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- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5223—Capacitor integral with wiring layers
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- H01L23/5226—Via connections in a multilevel interconnection structure
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- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
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Description
特許文献1は、半導体基板上に形成された薄膜抵抗体と、薄膜抵抗体を覆うように形成された中間金属層と、中間金属層を覆うように形成された絶縁膜と、絶縁膜に形成されたコンタクトホールを介して中間金属層に接続された配線とを含む、半導体装置を開示している。
特許文献3は、シリコン基板上に形成された層間絶縁膜と、層間絶縁膜上に形成された配線パターンと、互いに対向する一対の配線パターンに交差するように形成され、当該配線パターンに接続されたCrSi薄膜抵抗体とを含む、半導体装置を開示している。
本発明の目的は、実配線へのコンタクト抵抗の増加を防止できながら、薄膜抵抗体へのエッチングダメージをなくすことができる半導体装置およびその製造方法を提供することである。
また、薄膜抵抗体が、実配線と同じ階層の配線層に配置されたダミー配線によって保護されるので、実配線のパターニング時に薄膜抵抗体がエッチングダメージを受けることを防止できる。また、薄膜抵抗体上に、薄膜抵抗体のトリミング用の開口をエッチングで形成する場合でも、そのエッチングをダミー配線で止めることができるので、当該エッチングによるダメージも防止できる。さらに、トリミング用の開口に露出する部分がダミー配線のようなメタルであれば、絶縁材料が露出している場合に比べて、その後のレーザトリミングを安定して行うことができる。
さらに、抵抗部と配線部とが区別され、薄膜抵抗体と層間絶縁膜との間に実配線が介在しないので、薄膜抵抗体の平坦性を保つことができる。これにより、薄膜抵抗体における抵抗値の誤差の発生をなくすか、もしくは低減できる。
この構成によれば、薄膜抵抗体の側方からの水分の侵入を、ダミー配線(オーバーラップ部)によって防止できる。
請求項3に記載の発明は、前記絶縁膜は、前記薄膜抵抗体の側面を被覆するサイドウォールを含む、請求項1または2に記載の半導体装置である。
請求項4に記載の発明は、前記層間絶縁膜上に、前記実配線および前記ダミー配線を被覆するように形成された第2層間絶縁膜をさらに含み、前記第2層間絶縁膜には、前記ダミー配線の上面を選択的に露出させるビアホールが形成されている、請求項1〜3のいずれか一項に記載の半導体装置である。
請求項5に記載の発明は、前記絶縁膜は、SiO2膜からなり、前記半導体装置は、前記ダミー配線と前記SiO2膜との間に介在されたTiN層をさらに含む、請求項1〜4に記載の半導体装置である。
たとえば、実配線と実配線下のビアとの接続を良好なものとするために、実配線における当該ビアとの接触面を、還元性の高いTi膜で形成する場合がある。この場合に、ダミー配線と実配線とが全く同じ構造であると、ダミー配線のTi膜が、薄膜抵抗体との間の絶縁膜(SiO2膜)と反応してTiO2が生成し、このTiO2を介して薄膜抵抗体−ダミー配線間が導通することがある。
請求項6に記載の発明のように、前記絶縁膜は、SiO2膜からなり、前記層間絶縁膜は、その最表面にSiO2に対してエッチング選択比を有する絶縁材料からなるエッチングストッパ部を有していてもよい。この場合、前記エッチングストッパ部は、請求項7に記載の発明のように、SiN膜からなっていてもよい。
請求項10に記載の発明は、前記半導体基板上にはキャパシタ部がさらに設けられており、前記キャパシタ部において、前記層間絶縁膜上に配置された下部電極と、前記実配線と同じ階層の配線層に配置され、前記下部電極と対向する上部電極と、前記下部電極と前記上部電極との間に介在された容量膜とを含む、請求項1〜9のいずれか一項に記載の半導体装置である。
請求項11に記載の発明は、前記容量膜は、SiO2膜からなり、前記半導体装置は、前記上部電極と前記SiO2膜との間に介在されたTiN層をさらに含む、請求項10に記載の半導体装置である。
請求項12に記載の発明は、前記上部電極は、前記下部電極を横側から覆うオーバーラップ部を含む、請求項10または11に記載の半導体装置である。
請求項13に記載の発明は、前記容量膜は、前記下部電極の側面を被覆するサイドウォールを含む、請求項10〜12のいずれか一項に記載の半導体装置である。
この構成によれば、請求項12に記載の発明と同様に、下部電極の側方からの水分の侵入を、サイドウォールによって防止できる。さらに、上部電極が上記のようにオーバーラップ部を有する場合、当該オーバーラップ部と下部電極との間を確実に絶縁分離できる。
請求項16に記載の発明は、前記絶縁膜を形成する工程は、前記薄膜抵抗体を完全に被覆する下地膜を前記層間絶縁膜上に形成し、その後、当該下地膜を選択的にエッチングすることによって、前記薄膜抵抗体の側面を被覆するサイドウォールが残るように前記絶縁膜を形成する工程を含む、請求項14または15に記載の半導体装置の製造方法である。
請求項17に記載の発明は、前記層間絶縁膜を形成する工程は、その最表面にSiO2に対してエッチング選択比を有する絶縁材料からなるエッチングストッパ部が露出するように前記層間絶縁膜を形成する工程を含み、前記絶縁膜を形成する工程は、SiO2膜からなる前記絶縁膜を形成する工程を含む、請求項15または16に記載の半導体装置の製造方法である。
請求項18に記載の発明は、前記絶縁膜を形成する工程は、SiO2膜からなる前記絶縁膜を形成する工程を含み、前記半導体装置の製造方法は、前記実配線および前記ダミー配線の形成に先立って、前記絶縁膜を上側から覆うようにTiN層を形成する工程をさらに含む、請求項14〜17のいずれか一項に記載の半導体装置の製造方法である。
請求項19に記載の発明は、前記半導体基板上にはキャパシタ部がさらに設けられており、前記薄膜抵抗体の形成工程の中で、前記キャパシタ部における前記層間絶縁膜上に下部電極を形成する工程と、前記絶縁膜の形成工程の中で、前記下部電極を被覆する容量膜を形成する工程と、前記実配線の形成工程の中で、前記容量膜を介して前記下部電極を上側から覆うように、上部電極を形成する工程とをさらに含む、請求項14〜18のいずれか一項に記載の半導体装置の製造方法である。
請求項20に記載の発明は、前記絶縁膜を形成する工程は、SiO2膜からなる前記絶縁膜を形成する工程を含み、前記半導体装置の製造方法は、前記実配線、前記ダミー配線および前記上部電極の形成に先立って、前記容量膜を上側から覆うようにTiN層を形成する工程をさらに含む、請求項19に記載の半導体装置の製造方法である。
図1は、本発明の第1実施形態に係る半導体装置1の平面図である。図2Aは、図1におけるIIA−IIA切断面における断面図である。図2Bは、レーザトリミング後の半導体装置1の状態を示す図である。
半導体装置1は、半導体基板2と、半導体基板2上に積層された複数の層間絶縁膜5〜8とを含む。半導体基板2は、たとえば、その表面3に能動素子や受動素子等の半導体素子4が作り込まれたシリコン基板からなる。
各層間絶縁膜5〜8上にはそれぞれ、配線層9〜11が形成されている。この実施形態では、第2層間絶縁膜6上に形成された第2配線層9、第3層間絶縁膜7上に形成された本発明の配線層の一例としての第3配線層10、および第4層間絶縁膜8上に形成された第4配線層11が示されており、第1層間絶縁膜5上の配線層の図示は省略している。各配線層9〜11は、その上層の層間絶縁膜によって被覆されている。
第2配線層9は、この実施形態では、第1層間絶縁膜5の表面に形成され、互いに間隔を空けて平行な一対の実配線14,15を含む。なお、第2配線層9は、第2層間絶縁膜6上の領域において、他の実配線を含んでいてもよい。
実配線22は、配線部13に配置されており、第2層間絶縁膜6の表面において、第2配線層9の他方の実配線15上の領域を実配線15に沿う直線状に形成されている。これにより、実配線22および実配線15は、第2層間絶縁膜6の厚さ方向に互いに対向している。そして、実配線22は、第2層間絶縁膜6に埋め込まれたビア25(たとえば、タングステン(W)ビア)によって、実配線15と電気的に接続されている。ビア25は、この実施形態では、実配線22の長手方向に沿って等しい間隔を空けて複数設けられている。また、実配線22は、この実施形態では、実配線14,15と同様に、Al合金配線26(たとえば、Al−Cu合金配線)と、当該Al合金配線26を上下方向から挟むバリア膜27,28とを含む積層構造からなる。下側のバリア膜28および上側のバリア膜27はそれぞれ、TiN/Ti(TiNが上層で、Tiが下層の積層構造)からなる。
一対のコンタクト部29,30は、薄膜抵抗体23の幅方向両端部(一端部および他端部)に形成されている。第2配線層9の一方の実配線14に対向する一方のコンタクト部29は、第2層間絶縁膜6に埋め込まれたビア32(たとえば、タングステン(W)ビア)によって、実配線14と電気的に接続されている。また、第2配線層9の他方の実配線15に対向する他方のコンタクト部30は、第2層間絶縁膜6に埋め込まれたビア33(たとえば、タングステン(W)ビア)によって、実配線15と電気的に接続されている。ビア32,33は、この実施形態では、コンタクト部29,30の長手方向に沿って等しい間隔を空けて複数設けられている。これにより、薄膜抵抗体23は、自身が配置された第3配線層10の下層の第2配線層9(具体的には、実配線15)を介して、同じ階層の第3配線層10の実配線22と電気的に接続されている。
薄膜抵抗体23とダミー配線24との間の閉領域39には、絶縁膜40が設けられている。絶縁膜40は、たとえば、厚さが20nm程度の酸化シリコン(SiO2)膜からなる。なお、絶縁膜40は、SiO2に限られず、いわゆる層間絶縁膜の一般的な材料が用いられる。また、絶縁膜40は、SiOCやSiOF等のLow−k膜(低誘電率膜)であってもよい。Low−k膜の場合、寄生容量の影響を小さくできる。
第4配線層11は、この実施形態では、第3層間絶縁膜7の表面に形成された実配線43を含む。なお、第4配線層11は、第3層間絶縁膜7上の領域において、他の実配線を含んでいてもよい。
このパッシベーション膜48の表面から、パッシベーション膜48、第3および第4層間絶縁膜7,8を貫通し、ダミー配線24の上面を選択的に露出させるように、本発明のビアホールの一例としてのヒューズウィンドウ49が形成されている。ヒューズウィンドウ49は、図1に示すように、薄膜抵抗体23の長手方向に沿う直線状に形成されている。そして、薄膜抵抗体23の抵抗値を測定し、その後に所望の抵抗値に応じて複数のヒューズ41から適切に選択した一つまたは複数のヒューズ41を、図2Bに示すように、ヒューズウィンドウ49からダミー配線24を介して照射したレーザ光で溶断すれば、所望の抵抗値へ合わせ込み(レーザトリミング)を行うことができる。
図3A〜図3Kは、図2Aの半導体装置1の製造工程の一例を説明するための断面図である。なお、図3A〜図3Kでは、半導体基板2の図示を省略している。
次に、図3Dに示すように、当該レジスト膜53を介して第1下地膜52および金属薄膜51が連続してドライエッチングされる。これにより、金属薄膜51の不要部分が除去されて薄膜抵抗体23が形成される。また、薄膜抵抗体23上には、薄膜抵抗体23の上面を被覆し、薄膜抵抗体23の側面を露出させる絶縁膜40の平面部41が同時に形成される。その後、たとえばアッシングによって、レジスト膜53が除去される。
次に、図3Fに示すように、たとえばエッチバックによって、第2下地膜54が上面から順に削り取られる。エッチバックは、たとえば、第2層間絶縁膜6の表面においてビア25の上面が露出するまで続けられる。これにより、第2下地膜54のサイドウォール42となる部分以外の部分が除去され、第2層間絶縁膜6の表面においてビア25が選択的に露出する。第2下地膜54の残存した部分は、サイドウォール42として形成される。これにより、絶縁膜40が形成される。
次に、図3Hに示すように、TiN/Ti材料57上に、実配線22およびダミー配線24を形成すべき領域を選択的に覆うレジスト膜58が形成される。
次に、図3Jに示すように、たとえばCVD法によって、第3配線層10を被覆するように、第2層間絶縁膜6上に第3層間絶縁膜7が積層される。
図4は、本発明の第2実施形態に係る半導体装置59の断面図である。図4において、前述の図2Aに示された各部と対応する部分には同一の参照符号を付して示す。
前述の実施形態およびこの実施形態では、実配線22とビア25との接続を良好なものとするために、実配線22における当該ビア25との接触面(下面)を、還元性の高いTi膜(バリア膜28の下層)で形成している。しかしながら、ダミー配線24と実配線22とが全く同じ構造であるため、ダミー配線24のバリア膜38のTi膜が、薄膜抵抗体23との間の絶縁膜40と反応してTiO2が生成し、このTiO2を介して薄膜抵抗体23−ダミー配線24間が導通することがある。
むろん、この半導体装置59においても、第1実施形態と同様の効果を実現することもできる。
この半導体装置62は、前述の半導体装置1,59の構成に加えて、半導体基板2上の領域に、キャパシタ部63をさらに含む。キャパシタ部63は、抵抗部12に対して配線部13の反対側において、抵抗部12と隣り合うように選択的に設定されている。
下部電極68は、たとえば、5nm〜20nm程度の金属薄膜からなり、キャパシタ部63において、第2層間絶縁膜6の表面に配置されている。下部電極68の材料としては、薄膜抵抗体23と同じ材料、この実施形態では、SiCr、NiCr、TaN、TiN等を適用できるが、この実施形態では、TaNが用いられている。下部電極68は、抵抗部12とキャパシタ部63との境界に沿う直線状に形成され、図6に示すように、第2層間絶縁膜6の表面を法線方向から見た平面視において、下層の実配線64を覆うように配置されている。
上部電極69と容量膜78との間には、TiN層81が介在されている。TiN層81は、平面視において、下部電極68と同一外形を有する薄膜状に形成されている。このTiN層81は、容量膜78の平面部79を挟んで、下部電極68に対向している。
実配線82は、第3配線層10の上部電極69上の領域を上部電極69の長手方向に沿う直線状に形成されている。これにより、実配線82および上部電極69は、第3層間絶縁膜7の厚さ方向に互いに対向している。そして、実配線82は、第3層間絶縁膜7に埋め込まれたビア83(たとえば、タングステン(W)ビア)によって、上部電極69と電気的に接続されている。また、実配線82は、この実施形態では、同じ階層の第4配線層11に配置された実配線43と同様に、Al合金配線84(たとえば、Al−Cu合金配線)と、当該Al合金配線84を上下方向から挟むバリア膜85,86とを含む積層構造からなる。下側のバリア膜86および上側のバリア膜85はそれぞれ、TiN/Ti(TiNが上層で、Tiが下層の積層構造)からなる。
図8A〜図8Kは、図7の半導体装置62の製造工程の一例を説明するための断面図である。なお、図8A〜図8Kでは、半導体基板2の図示を省略している。
次に、図8Dに示すように、当該レジスト膜91を介して、TiN材料90、第1下地膜89および金属薄膜88が連続してドライエッチングされる。これにより、金属薄膜88の不要部分が除去されて薄膜抵抗体23および下部電極68が形成される。また、薄膜抵抗体23上には、薄膜抵抗体23の上面を被覆し、薄膜抵抗体23の側面を露出させる絶縁膜40の平面部41が同時に形成され、下部電極68の上には、下部電極68の上面を被覆し、下部電極68の側面を露出させる容量膜78の平面部79が同時に形成される。また、絶縁膜40および容量膜78上にはそれぞれ、薄膜抵抗体23および下部電極68と同一外形を有するTiN層60,81が形成される。その後、たとえばアッシングによって、レジスト膜91が除去される。
次に、図8Hに示すように、TiN/Ti材料95上に、実配線22、ダミー配線24および上部電極69を形成すべき領域を選択的に覆うレジスト膜96が形成される。
次に、図8Jに示すように、たとえばCVD法によって、第3配線層10を被覆するように、第2層間絶縁膜6上に第3層間絶縁膜7が積層される。
また、比較的還元性の弱いTiN層81を、上部電極69と容量膜78(SiO2膜)との間に介在させることによって、上部電極69と容量膜78との反応を抑制できる。これにより、前述の第2実施形態のTiN層60と同様に、上部電極69のバリア膜76のTi膜と容量膜78との反応によるTiO2の生成を防止でき、下部電極68−上部電極69間の導通を防止できる。
図9は、本発明の第4実施形態に係る半導体装置97の断面図である。図9において、前述の図7に示された各部と対応する部分には同一の参照符号を付して示す。
この半導体装置97は、前述の半導体装置62の構成に加えて、第2層間絶縁膜6が2層構造で形成されている。具体的には、第2層間絶縁膜6は、下層のSiO2膜98と、上層の本発明のエッチングストッパ部の一例としてのSiN膜99とを含む。
この半導体装置97によれば、第2層間絶縁膜6の最表面に、絶縁膜40および容量膜78を構成するSiO2に対してエッチング選択比を有する絶縁材料(この実施形態では、SiN)からなるSiN膜99が形成されている。そのため、図10Aおよび図10Bに示すように、図8Eおよび図8Fの工程に倣って第2下地膜92をエッチバックして絶縁膜40および容量膜78を形成する際に、第2層間絶縁膜6がオーバーエッチングされることを防止できる。これにより、第2層間絶縁膜6の表面の平坦性を保つことができる。むろん、この半導体装置97においても、第1〜第3実施形態と同様の効果を実現することもできる。
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
また、前述の実施形態の開示から把握される特徴は、異なる実施形態間でも互いに組み合わせることができる。また、各実施形態において表した構成要素は、本発明の範囲で組み合わせることができる。
2 半導体基板
6 第2層間絶縁膜
7 第3層間絶縁膜
10 第3配線層
12 抵抗部
13 配線部
22 実配線
23 薄膜抵抗体
24 ダミー配線
32 ビア
33 ビア
35 オーバーラップ部
36 Al合金配線
37 バリア膜
38 バリア膜
40 絶縁膜
49 ヒューズウィンドウ
54 第2下地膜
59 半導体装置
60 TiN層
62 半導体装置
63 キャパシタ部
68 下部電極
69 上部電極
73 オーバーラップ部
78 容量膜
80 サイドウォール
81 TiN層
92 第2下地膜
97 半導体装置
98 SiO2膜
99 SiN膜
Claims (20)
- 半導体基板上に抵抗部および配線部が選択的に設けられた半導体装置であって、
前記半導体基板上に配置された層間絶縁膜と、
前記抵抗部において、前記層間絶縁膜上に配置された薄膜抵抗体と、
前記層間絶縁膜に埋め込まれ、前記薄膜抵抗体に対して下側から接するビアと、
前記配線部において、前記層間絶縁膜上に配置された実配線と、
前記実配線と同じ階層の配線層に配置され、前記薄膜抵抗体を上側から覆うダミー配線と、
前記薄膜抵抗体と前記ダミー配線との間に介在された絶縁膜とを含む、半導体装置。 - 前記ダミー配線は、前記薄膜抵抗体を横側から覆うオーバーラップ部を含む、請求項1に記載の半導体装置。
- 前記絶縁膜は、前記薄膜抵抗体の側面を被覆するサイドウォールを含む、請求項1または2に記載の半導体装置。
- 前記層間絶縁膜上に、前記実配線および前記ダミー配線を被覆するように形成された第2層間絶縁膜をさらに含み、
前記第2層間絶縁膜には、前記ダミー配線の上面を選択的に露出させるビアホールが形成されている、請求項1〜3のいずれか一項に記載の半導体装置。 - 前記絶縁膜は、SiO2膜からなり、
前記半導体装置は、前記ダミー配線と前記SiO2膜との間に介在されたTiN層をさらに含む、請求項1〜4に記載の半導体装置。 - 前記絶縁膜は、SiO2膜からなり、
前記層間絶縁膜は、その最表面にSiO2に対してエッチング選択比を有する絶縁材料からなるエッチングストッパ部を有する、請求項1〜5のいずれか一項に記載の半導体装置。 - 前記エッチングストッパ部は、SiN膜からなる、請求項6に記載の半導体装置。
- 前記薄膜抵抗体は、SiCr、NiCr、TaNまたはTiNからなる、請求項1〜7のいずれか一項に記載の半導体装置。
- 前記ダミー配線は、Al合金配線と、当該Al合金配線を上下方向から挟むバリア膜とを含む積層構造からなる、請求項1〜8のいずれか一項に記載の半導体装置。
- 前記半導体基板上にはキャパシタ部がさらに設けられており、
前記キャパシタ部において、前記層間絶縁膜上に配置された下部電極と、
前記実配線と同じ階層の配線層に配置され、前記下部電極と対向する上部電極と、
前記下部電極と前記上部電極との間に介在された容量膜とを含む、請求項1〜9のいずれか一項に記載の半導体装置。 - 前記容量膜は、SiO2膜からなり、
前記半導体装置は、前記上部電極と前記SiO2膜との間に介在されたTiN層をさらに含む、請求項10に記載の半導体装置。 - 前記上部電極は、前記下部電極を横側から覆うオーバーラップ部を含む、請求項10または11に記載の半導体装置。
- 前記容量膜は、前記下部電極の側面を被覆するサイドウォールを含む、請求項10〜12のいずれか一項に記載の半導体装置。
- 半導体基板上に抵抗部および配線部が選択的に設けられた半導体装置の製造方法であって、
前記半導体基板上に層間絶縁膜を形成する工程と、
前記抵抗部において前記層間絶縁膜の表面に選択的に露出するように、前記層間絶縁膜にビアを埋め込む工程と、
露出した前記ビアと接するように、前記層間絶縁膜上に薄膜抵抗体を形成する工程と、
前記薄膜抵抗体を被覆する絶縁膜を形成する工程と、
前記配線部において前記層間絶縁膜上に実配線を形成し、同時に、前記絶縁膜を介して前記薄膜抵抗体を上側から覆うように、ダミー配線を形成する工程とを含む、半導体装置の製造方法。 - 前記絶縁膜を形成する工程は、前記薄膜抵抗体を完全に被覆する下地膜を前記層間絶縁膜上に形成し、その後、当該下地膜を選択的にエッチングすることによって、前記薄膜抵抗体の側方において前記層間絶縁膜の前記表面の一部を露出させるように前記絶縁膜を形成する工程を含み、
前記実配線を形成する工程は、前記薄膜抵抗体の前記側方に回り込むようにダミー配線を形成する工程を含む、請求項14に記載の半導体装置の製造方法。 - 前記絶縁膜を形成する工程は、前記薄膜抵抗体を完全に被覆する下地膜を前記層間絶縁膜上に形成し、その後、当該下地膜を選択的にエッチングすることによって、前記薄膜抵抗体の側面を被覆するサイドウォールが残るように前記絶縁膜を形成する工程を含む、請求項14または15に記載の半導体装置の製造方法。
- 前記層間絶縁膜を形成する工程は、その最表面にSiO2に対してエッチング選択比を有する絶縁材料からなるエッチングストッパ部が露出するように前記層間絶縁膜を形成する工程を含み、
前記絶縁膜を形成する工程は、SiO2膜からなる前記絶縁膜を形成する工程を含む、請求項15または16に記載の半導体装置の製造方法。 - 前記絶縁膜を形成する工程は、SiO2膜からなる前記絶縁膜を形成する工程を含み、
前記半導体装置の製造方法は、前記実配線および前記ダミー配線の形成に先立って、前記絶縁膜を上側から覆うようにTiN層を形成する工程をさらに含む、請求項14〜17のいずれか一項に記載の半導体装置の製造方法。 - 前記半導体基板上にはキャパシタ部がさらに設けられており、
前記薄膜抵抗体の形成工程の中で、前記キャパシタ部における前記層間絶縁膜上に下部電極を形成する工程と、
前記絶縁膜の形成工程の中で、前記下部電極を被覆する容量膜を形成する工程と、
前記実配線の形成工程の中で、前記容量膜を介して前記下部電極を上側から覆うように、上部電極を形成する工程とをさらに含む、請求項14〜18のいずれか一項に記載の半導体装置の製造方法。 - 前記絶縁膜を形成する工程は、SiO2膜からなる前記絶縁膜を形成する工程を含み、
前記半導体装置の製造方法は、前記実配線、前記ダミー配線および前記上部電極の形成に先立って、前記容量膜を上側から覆うようにTiN層を形成する工程をさらに含む、請求項19に記載の半導体装置の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013037578A JP6075114B2 (ja) | 2013-02-27 | 2013-02-27 | 半導体装置および半導体装置の製造方法 |
US14/181,100 US9136216B2 (en) | 2013-02-27 | 2014-02-14 | Semiconductor device and method of manufacturing the same |
US14/824,962 US9257387B2 (en) | 2013-02-27 | 2015-08-12 | Semiconductor device and method of manufacturing the same |
US14/977,337 US9673144B2 (en) | 2013-02-27 | 2015-12-21 | Semiconductor device with metal think film and via |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013037578A JP6075114B2 (ja) | 2013-02-27 | 2013-02-27 | 半導体装置および半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014165458A JP2014165458A (ja) | 2014-09-08 |
JP6075114B2 true JP6075114B2 (ja) | 2017-02-08 |
Family
ID=51387294
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013037578A Active JP6075114B2 (ja) | 2013-02-27 | 2013-02-27 | 半導体装置および半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (3) | US9136216B2 (ja) |
JP (1) | JP6075114B2 (ja) |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6259184B2 (ja) * | 2012-02-03 | 2018-01-10 | ローム株式会社 | チップ部品およびその製造方法 |
JP6075114B2 (ja) * | 2013-02-27 | 2017-02-08 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
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US9484209B1 (en) | 2015-11-20 | 2016-11-01 | International Business Machines Corporation | Flexible and stretchable sensors formed by patterned spalling |
JP2019066312A (ja) | 2017-09-29 | 2019-04-25 | ミネベアミツミ株式会社 | ひずみゲージ |
JP2019066454A (ja) | 2017-09-29 | 2019-04-25 | ミネベアミツミ株式会社 | ひずみゲージ、センサモジュール |
JP2019066453A (ja) | 2017-09-29 | 2019-04-25 | ミネベアミツミ株式会社 | ひずみゲージ |
JP6793103B2 (ja) | 2017-09-29 | 2020-12-02 | ミネベアミツミ株式会社 | ひずみゲージ |
JP2019113411A (ja) * | 2017-12-22 | 2019-07-11 | ミネベアミツミ株式会社 | ひずみゲージ、センサモジュール |
US10770393B2 (en) | 2018-03-20 | 2020-09-08 | International Business Machines Corporation | BEOL thin film resistor |
JP2019184344A (ja) | 2018-04-05 | 2019-10-24 | ミネベアミツミ株式会社 | ひずみゲージ及びその製造方法 |
US10784193B2 (en) | 2018-07-27 | 2020-09-22 | Texas Instruments Incorporated | IC with thin film resistor with metal walls |
JPWO2020085247A1 (ja) | 2018-10-23 | 2021-09-16 | ミネベアミツミ株式会社 | アクセルペダル、ステアリング、ドア、ドア開閉システム |
JP7232679B2 (ja) * | 2019-03-20 | 2023-03-03 | ローム株式会社 | 電子部品 |
JP7440212B2 (ja) * | 2019-03-27 | 2024-02-28 | ローム株式会社 | 薄膜抵抗およびその製造方法、ならびに、薄膜抵抗を備えた電子部品 |
US11315876B2 (en) | 2020-02-17 | 2022-04-26 | Globalfoundries Singapore Pte. Ltd. | Thin film conductive material with conductive etch stop layer |
KR20210154294A (ko) * | 2020-06-11 | 2021-12-21 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
JP2023056630A (ja) | 2021-10-08 | 2023-04-20 | ルネサスエレクトロニクス株式会社 | 抵抗材料、抵抗素子および抵抗素子の製造方法 |
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JP6075114B2 (ja) * | 2013-02-27 | 2017-02-08 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
-
2013
- 2013-02-27 JP JP2013037578A patent/JP6075114B2/ja active Active
-
2014
- 2014-02-14 US US14/181,100 patent/US9136216B2/en active Active
-
2015
- 2015-08-12 US US14/824,962 patent/US9257387B2/en active Active
- 2015-12-21 US US14/977,337 patent/US9673144B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US20150348900A1 (en) | 2015-12-03 |
US9673144B2 (en) | 2017-06-06 |
US9257387B2 (en) | 2016-02-09 |
JP2014165458A (ja) | 2014-09-08 |
US20160111365A1 (en) | 2016-04-21 |
US9136216B2 (en) | 2015-09-15 |
US20140239445A1 (en) | 2014-08-28 |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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