JP2017212299A - 半導体装置およびその製造方法 - Google Patents
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Abstract
Description
図1は、本発明の一実施形態に係る半導体装置1の模式的な縦断面図である。図2は、図1に示される一点鎖線IIにより囲まれた領域の拡大断面図である。
半導体装置1は、半導体基板2と、半導体基板2上に積層された複数の層間絶縁膜4,5,6とを含む。半導体基板2は、たとえば、その表面に能動素子や受動素子等の半導体素子3が作り込まれたシリコン基板からなる。複数の層間絶縁膜4,5,6には、半導体基板2の表面側から順に第1層間絶縁膜4、本発明の絶縁膜の一例としての第2層間絶縁膜5、および第3層間絶縁膜6が含まれる。第1層間絶縁膜4、第2層間絶縁膜5および第3層間絶縁膜6は、たとえば酸化シリコン(SiO2)または窒化シリコン(SiN)の単層構造からなる。
一つの形態として、サイドウォール32は、導電体からなり、かつビア電極19に電気的に接続されるようにビア電極19の突出部28の側壁28aを被覆していてもよい。この場合、抵抗体膜30は、ビア電極19に加えて、サイドウォール32に電気的に接続されている。したがって、抵抗体膜30をビア電極19の突出部28上に良好な成膜性で形成できると共に、抵抗体膜30とビア電極19の突出部28との接続部において、抵抗体膜30とビア電極19とを良好に電気的に接続させることが可能となる。
他の形態として、サイドウォール32は、絶縁体からなっていてもよい。サイドウォール32は、絶縁体として、酸化シリコン(SiO2)または窒化シリコン(SiN)を含んでいてもよい。この構成において、サイドウォール32は、第2層間絶縁膜5とは異なる絶縁体、より具体的には、第2層間絶縁膜5とはエッチング選択比が異なる絶縁体により形成されていることが好ましい。たとえば、第2層間絶縁膜5が酸化シリコン(SiO2)からなる場合、サイドウォール32は、窒化シリコン(SiN)からなることが好ましい。また、たとえば、第2層間絶縁膜5が窒化シリコン(SiN)からなる場合、サイドウォール32は酸化シリコン(SiO2)からなることが好ましい。
図3に示されるように、サイドウォール32の表面32aは、ビア電極19の上面19aから第2層間絶縁膜5の上面5aに向けて傾斜し、ビア電極19に対して内側に向かって湾曲する凹面状に形成されていてもよい。また、図4に示されるように、サイドウォール32の表面32aは、ビア電極19の上面19aから第2層間絶縁膜5の上面5aに向けて直線状に傾斜するように形成されていてもよい。図3および図4のいずれの形態においても、サイドウォール32の表面32aは、ビア電極19の上面19aと段差なく繋がるように形成されていることが好ましい。
図5に示されるように、本実施形態では、ビア電極19(第1ビア電極21および第2ビア電極22)は、一辺の幅Wが、たとえば0.1μm以上0.5μm以下(本実施形態では0.22μm程度)とされた平面視四角形状に形成されている。サイドウォール32は、ビア電極19の突出部28の側壁28aに沿って平面視四角環状に形成されている。平面視におけるビア電極19の周縁とサイドウォール32の周縁との間の寸法Sは、たとえば1nm以上200nm以下(本実施形態では20nm程度)である。なお、平面視円形状のビア電極19が採用されることによって、平面視円環状のサイドウォール32が形成されてもよい。
図6に示されるように、抵抗体膜30は、第1ビア電極21および第2ビア電極22に電気的に接続されるように、第1ビア電極21および第2ビア電極22に跨って配置されている。抵抗体膜30は、平面視長方形状に形成されており、抵抗体膜30における第1ビア電極21と第2ビア電極22との間の領域がレーザ照射等によって部分的に除去される構成とされている。図6に示される抵抗体膜30は、図5に示される抵抗体膜30と異なり、第1ビア電極21と第2ビア電極22とを結ぶ直線を横切るようにトリミング溝35が刻設される構成とされている。
半導体装置1を製造するに当たり、まず、図9Aに示されるように、その表面に半導体素子3が形成された半導体基板2が準備される。次に、たとえばCVD(Chemical Vapor Deposition:化学気相成長)法により、絶縁材料(たとえば酸化シリコン)が半導体基板2上に堆積されて第1層間絶縁膜4が形成される。
次に、たとえばレジストマスク(図示せず)を介するドライエッチング(RIE法)により、第1実配線10および第2実配線11を選択的に露出させるビアホール61が第2層間絶縁膜5に形成される。
次に、図9Eに示されるように、たとえば研磨剤(砥粒)を用いたCMP(Chemical Mechanical Polishing:化学機械研磨)法により、第2層間絶縁膜5上に形成された導電体膜62およびバリアメタル層24が、第2層間絶縁膜5の上面5aが露出するまで研磨されて除去される。これにより、ビアホール61に埋め込まれた導電体膜62がビア本体23となり、ビア本体23およびバリアメタル層24を含むビア電極19(第1ビア電極21および第2ビア電極22)が形成される。
次に、図9Hに示されるように、たとえばドライエッチング(RIE法)を利用したエッチバックにより、サイドウォール材料膜63が選択的に除去される。これにより、図9Iに示されるように、ビア電極19の突出部28の側壁28aを被覆する段差緩和構造31としてのサイドウォール32が形成される。エッチバックによれば、ビア電極19の上面19aから第2層間絶縁膜5の上面5aに向けて傾斜する表面を有するサイドウォール32が形成される。本実施形態では、その表面が、ビア電極19に対して外側に向かって湾曲した円弧状に形成されており、かつ、ビア電極19の上面19aと段差なく繋がっているサイドウォール32が形成される。
次に、図9Kに示されるように、たとえばスパッタ法またはCVD法により、抵抗体膜30の全域を被覆するように絶縁材料(たとえば酸化シリコンまたは窒化シリコン)が抵抗体膜30上に堆積される。これにより、抵抗体膜30を保護するための保護膜36が形成される。次に、図9Lに示されるように、抵抗体膜30を形成すべき領域を選択的に被覆するレジストマスク64が保護膜36上に形成される。次に、当該レジストマスク64を介するドライエッチング(たとえばRIE法)により、保護膜36および抵抗体膜30の不要な部分が除去される。
次に、図9Nに示されるように、たとえばCVD法により、抵抗体膜30および保護膜36を被覆するように、絶縁材料(たとえば酸化シリコン)が第2層間絶縁膜5上に堆積されて第3層間絶縁膜6が形成される。次に、たとえばレジストマスク(図示せず)を介するドライエッチング(RIE法)により、第3層間絶縁膜6の表面から第2実配線11に至るビアホール65が形成される。次に、たとえばスパッタ法により、第3層間絶縁膜6の上面、ビアホール65の内壁面、ビアホール65から露出する第2実配線11の露出面に沿ってバリアメタル層43が形成される。バリアメタル層43は、スパッタ法により、第3層間絶縁膜6側からTi層およびTiN層をこの順に成膜することにより形成される。
次に、図9Oに示されるように、第3層間絶縁膜6上に、たとえばスパッタ法により、下側バリアメタル層38、Al配線層39および上側バリアメタル層40が順に成膜される。下側バリアメタル層38は、スパッタ法により、第3層間絶縁膜6側からTi層およびTiN層をこの順に成膜することにより形成される。Al配線層39は、スパッタ法により、AlCu合金を下側バリアメタル層38上に成膜することにより形成される。上側バリアメタル層40は、スパッタ法により、Al配線層39側からTi層およびTiN層をこの順に成膜することにより形成される。
以上のように、本実施形態の半導体装置1の製造方法によれば、サイドウォール32の形成工程(図9G〜図9I参照)において形成されるサイドウォール32により、ビア電極19の上面19aと第2層間絶縁膜5の上面5aとの間に形成された段差部29の高低差を緩和できる。これにより、抵抗体膜30の形成工程(図9J参照)の際に、抵抗体膜30を良好な成膜性で、第2層間絶縁膜5の上面5a、サイドウォール32の表面32aおよびビア電極19の上面19aを被覆するように形成できる。
たとえば、前述の実施形態では、抵抗体膜30が、第2層間絶縁膜5に形成された第1ビア電極21を介して第1実配線10に電気的に接続され、第2層間絶縁膜5に形成された第2ビア電極22を介して第2実配線11に電気的に接続された例について説明した。しかし、この構成に代えて、図10に示される構成が採用されてもよい。図10は、変形例に係る半導体装置71の模式的な縦断面図である。図10において、前述の第1実施形態において述べた構成と同様の構成については、同一の参照符号を付して説明を省略する。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
Claims (18)
- 半導体基板と、
前記半導体基板上に配置された絶縁膜と、
前記絶縁膜の上面よりも上方に突出した突出部を有しており、前記絶縁膜に埋め込まれたビア電極と、
前記ビア電極の前記突出部の側壁を被覆するサイドウォールと、
前記ビア電極に電気的に接続されるように、前記絶縁膜の上面、前記サイドウォールの表面および前記ビア電極の上面に沿って配置された抵抗体膜とを含む、半導体装置。 - 前記抵抗体膜は、CrSi膜を含む、請求項1に記載の半導体装置。
- 前記サイドウォールの表面は、前記ビア電極の上面から前記絶縁膜の上面に向けて傾斜している、請求項1または2に記載の半導体装置。
- 前記サイドウォールの表面は、前記ビア電極に対して外側に向かって湾曲した円弧状に形成されている、請求項1または2に記載の半導体装置。
- 前記サイドウォールの表面は、前記ビア電極の上面と段差なく繋がっている、請求項1〜4のいずれか一項に記載の半導体装置。
- 前記サイドウォールは、導電体からなり、かつ前記ビア電極に電気的に接続されるように前記ビア電極の前記突出部の側壁を被覆しており、
前記抵抗体膜は、前記ビア電極に加えて、前記サイドウォールに電気的に接続されている、請求項1〜5のいずれか一項に記載の半導体装置。 - 前記サイドウォールは、絶縁体からなる、請求項1〜6のいずれか一項に記載の半導体装置。
- 前記サイドウォールは、前記絶縁膜とは異なる絶縁体からなる、請求項7に記載の半導体装置。
- 前記ビア電極は、間隔を空けて前記絶縁膜に埋め込まれた第1ビア電極および第2ビア電極を含み、
前記抵抗体膜は、前記第1ビア電極および前記第2ビア電極に電気的に接続されるように、前記第1ビア電極および前記第2ビア電極に跨っている、請求項1〜8のいずれか一項に記載の半導体装置。 - 前記抵抗体膜は、
前記第1ビア電極および前記第2ビア電極に電気的に接続されるように、前記第1ビア電極と前記第2ビア電極との間の領域に配置された接続領域と、
前記接続領域から側方に張り出すように前記接続領域と一体的に設けられ、その一部が選択的に除去可能とされたトリミング領域とを含む、請求項9に記載の半導体装置。 - 半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜に導電体を選択的に埋め込むことにより、前記絶縁膜の上面よりも上方に突出した突出部を有するビア電極を形成するビア電極形成工程と、
前記ビア電極の突出部を被覆するように前記絶縁膜上にサイドウォール材料を堆積した後、当該サイドウォール材料を選択的に除去することにより、前記ビア電極の前記突出部の側壁を被覆するサイドウォールを形成するサイドウォール形成工程と、
前記ビア電極に電気的に接続されるように、前記絶縁膜の上面、前記サイドウォールの表面および前記ビア電極の上面に沿う抵抗体膜を形成する抵抗体膜形成工程とを含む、半導体装置の製造方法。 - 前記抵抗体膜形成工程は、CrSi膜を含む前記抵抗体膜を形成する工程を含む、請求項11に記載の半導体装置の製造方法。
- 前記ビア電極形成工程は、
前記絶縁膜に導電体を選択的に埋め込む工程と、
研磨剤を用いた研磨により、前記絶縁膜の上面を平坦化する工程と、
薬液により、前記研磨剤と共に前記絶縁膜の上面の一部を除去すると同時に、前記ビア電極において前記絶縁膜の上面よりも上方に突出した前記突出部を形成する工程とを含む、請求項11または12に記載の半導体装置の製造方法。 - 前記サイドウォール形成工程は、前記ビア電極の上面と段差なく繋がる表面を有する前記サイドウォールを形成する工程を含む、請求項11〜13のいずれか一項に記載の半導体装置の製造方法。
- 前記サイドウォール形成工程は、導電体からなる前記サイドウォール材料を前記絶縁膜上に堆積することにより、前記ビア電極に電気的に接続される前記サイドウォールを形成する工程を含み、
前記抵抗体膜形成工程は、前記ビア電極に加えて、前記サイドウォールに電気的に接続される前記抵抗体膜を形成する工程を含む、請求項11〜14のいずれか一項に記載の半導体装置の製造方法。 - 前記サイドウォール形成工程は、絶縁体からなる前記サイドウォール材料を前記絶縁膜上に堆積する工程を含む、請求項11〜14のいずれか一項に記載の半導体装置の製造方法。
- 前記サイドウォール形成工程は、前記絶縁膜とは異なる絶縁体からなる前記サイドウォール材料を前記絶縁膜上に堆積した後、前記絶縁膜をエッチングストップ層とするエッチバックにより前記サイドウォール材料を選択的に除去する工程を含む、請求項16に記載の半導体装置の製造方法。
- 半導体基板と、
前記半導体基板上に配置された絶縁膜と、
前記絶縁膜の上面よりも上方に突出した突出部を有しており、前記絶縁膜に埋め込まれたビア電極と、
前記ビア電極の前記突出部の側方に配置され、前記絶縁膜の上面と前記ビア電極の上面との間に形成された段差部の高低差を緩和するための段差緩和構造と、
前記ビア電極に電気的に接続されるように、前記段差緩和構造、前記絶縁膜の上面および前記ビア電極の上面に沿って配置された抵抗体膜とを含む、半導体装置。
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