KR20100081143A - 반도체 상변화 메모리 소자 - Google Patents

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Abstract

반도체 상변화 메모리 소자가 제공될 수 있다. 이를 위해서, 상기 반도체 기판 상에 절연막이 배치될 수 있다. 상기 절연막에 데이타 저장 구조물, 데이타 콘택 구조물 및 데이타 라인이 차례로 배치될 수 있다. 상기 데이타 저장 구조물, 데이타 콘택 구조물 및 데이타 라인은 절연막을 관통하도록 배치될 수 있다. 상기 데이타 콘택 구조물은 절연 물질 및/ 또는 도전 물질일 수 있다.
반도체 상변화 메모리 소자, 데이타, 구조물, 반도체 기판

Description

반도체 상변화 메모리 소자{Semiconductor Phase Change Memory Device}
실시예들은 반도체 상변화 메모리 소자에 관한 것이다.
최근에, 반도체 상변화 메모리 소자는 계속해서 축소되는 디자인 룰에 대응하려고 절연막 내 매립시킨 정보 저장 구조물을 가지고 제조되고 있다. 이를 위해서, 상기 정보 저장 구조물은 절연막으로 한정되는 개구부에 매립될 수 있다. 상기 정보 저장 구조물은 상변화 물질을 가질 수 있다. 그리고, 상기 정보 저장 구조물은 그 구조물의 저장 정보를 데이타 라인에 전달시키기 위해서 여러 개의 층간 절연막들을 관통하는 데이타 콘택 구조물과 접촉될 수 있다. 상기 데이타 콘택 구조물은 데이타 라인과 접촉할 수 있다.
상기 데이타 콘택 구조물은 서로 다른 크기들을 가지는 도전 패턴들을 가질 수 있다. 상기 도전 패턴들은 선택된 층간 절연막들 상에 및 나머지 층간 절연막들에 위치하도록 차례로 적층될 수 있다. 이때에, 상기 도전 패턴들의 각각은 반도체 포토 공정에 대응되어서 층간 절연막들의 각각에 형성될 수 있다. 따라서, 상기 반도체 포토 공정은 도전 패턴들의 개수 만큼 반복적으로 수행되어서 반도체 상변화 메모리 소자의 구조 및/ 또는 제조 방법을 복잡하게 할 수 있다.
실시예들에 따라서 해결하고자 하는 과제는 반도체 포토 공정의 수행 횟수를 최소화하는데 적합한 반도체 상변화 메모리 소자를 제공하는데 있다.
상기 과제의 해결 수단으로써, 실시예들은 절연막의 소정 영역에 차례로 적층되는 데이타 저장 구조물, 데이타 콘택 구조물 및 데이타 라인을 가지는 상변화 메모리 소자를 제공할 수 있다.
실시예들에 따르는 반도체 상변화 메모리 소자는 반도체 기판 상에 배치되는 데이타 라인을 포함할 수 있다. 상기 데이타 라인 아래에 데이타 저장 구조물이 배치될 수 있다. 상기 데이타 저장 구조물은 상기 데이타 라인을 따라서 요부(Concave)를 가질 수 있다. 그리고, 상기 데이타 저장 구조물은 상기 데이타 라인과 동일 중심을 가질 수 있다. 상기 데이타 저장 구조물과 접촉하는 데이타 콘택 구조물이 배치될 수 있다. 상기 데이타 콘택 구조물은 상기 데이타 저장 구조물의 상기 요부를 채우는 하부 측부, 그리고 상기 데이타 라인을 둘러싸는 상부 측부를 가질 수 있다. 상기 데이타 저장 구조물의 측벽들의 각각은 상기 데이타 콘택 구조물의 상기 상부 측부의 측벽들의 각각과 실제적으로 동일 면 상에 배치될 수 있다.
선택된 실시예들에 따라서, 상기 데이타 콘택 구조물의 상기 하부 측부는 차례로 적층되고 그리고 서로 다른 식각률들을 각각 가지는 절연 물질들을 가질 수 있다. 상기 데이타 콘택 구조물의 상기 상부 측부는 도전 물질을 가질 수 있다.
선택된 실시예들에 따라서, 상기 데이타 콘택 구조물의 상기 하부 측부는 차례로 적층되고 그리고 서로 다른 식각률들을 각각 가지는 절연 물질 및 도전 물질을 가질 수 있다. 그리고, 상기 데이타 콘택 구조물의 상기 상부 측부는 상기 도전 물질을 가질 수 있다.
선택된 실시예들에 따라서, 상기 데이타 콘택 구조물의 상기 하부 측부는 차례로 적층되고 그리고 서로 다른 식각률들을 각각 가지는 제 1 도전 물질 및 절연 물질을 가질 수 있다. 상기 데이타 콘택 구조물의 상기 상부 측부는 제 2 도전 물질을 가질 수 있다. 상기 제 1 및 2 도전 물질들은 동일한 물질 및 서로 다른 물질들 중 선택된 하나일 수 있다.
선택된 실시예들에 따라서, 상기 데이타 콘택 구조물의 상기 하부 측부는 차례로 적층되고 그리고 서로 다른 식각률들을 각각 가지는 제 1 도전 물질 및 제 2 도전 물질을 가질 수 있다. 상기 데이타 콘택 구조물의 상기 상부 측부는 상기 제 2 도전 물질을 가질 수 있다. 상기 제 1 및 2 도전 물질들은 동일한 물질 및 서로 다른 물질들 중 선택된 하나일 수 있다.
나머지 실시예들에 따라서, 상기 데이타 저장 구조물의 상기 요부는 상기 데이타 저장 구조물과 동일 중심을 가질 수 있다.
나머지 실시예들에 따라서, 상기 반도체 상변화 메모리 소자는 상부 절연막 및 패드 전극을 더 포함할 수 있다. 상기 상부 절연막은 상기 데이타 라인, 상기 데이타 콘택 구조물 및 상기 데이타 저장 구조물을 둘러쌀 수 있다. 상기 패드 전극은 상기 상부 절연막 아래에 위치해서 상기 데이타 저장 구조물과 접촉하고 그리 고 상기 데이타 저장 구조물의 측벽으로부터 연장할 수 있다. 상기 패드 전극은 상기 데이타 저장 구조물을 따라서 상기 반도체 기판 상에 배치될 수 있다.
나머지 실시예들에 따라서, 상기 상부 절연막은 적어도 하나의 절연 물질을 포함할 수 있다.
나머지 실시예들에 따라서, 상기 패드 전극은 상기 데이타 콘택 구조물의 상기 상부 측부와 동일한 물질 및 다른 물질 중 선택된 하나를 포함할 수 있다.
나머지 실시예들에 따라서, 상기 반도체 상변화 메모리 소자는 셀 선택 스터드 및 하부 절연막을 더 포함할 수 있다. 상기 셀 선택 스터드는 상기 패드 전극 및 상기 반도체 기판 사이에 위치해서 상기 도전 라인 및 상기 반도체 기판과 전기적으로 접속할 수 있다. 상기 하부 절연막은 상기 패드 전극 및 상기 셀 선택 스터드를 둘러쌀 수 있다. 상기 하부 절연막은 적어도 하나의 절연 물질을 가질 수 있다. 그리고, 상기 셀 선택 스터드는 적어도 두 개의 도전 물질들을 가질 수 있다.
상술한 바와 같이, 실시예들은 절연막에 차례로 적층된 데이타 저장 구조물, 데이타 콘택 구조물 및 데이타 라인을 가지는 반도체 상변화 메모리 소자를 제공할 수 있다. 이를 위해서, 상기 절연막은 개구부를 가질 수 있다. 상기 데이타 저장 구조물, 데이타 콘택 구조물 및 데이타 라인은 반도체 증착 및 식각 공정들을 통해서 절연막의 개구부에 매립될 수 있다. 이를 통해서, 상기 절연막의 개구부는 데이타 저장 구조물, 데이타 콘택 구조물 및 데이타 라인을 서로에 대해서 자기 정렬시킬 수 있다. 따라서, 상기 데이타 저장 구조물, 데이타 콘택 구조물 및 데이타 라 인은 종래 기술 대비 반도체 포토 공정을 사용하지 않고 반도체 상변화 메모리 소자에 배치될 수 있다.
상기 실시예들의 양태들은 이후로 첨부 도면들을 참조해서 설명하기로 한다. 그러나, 상기 실시예들은 여러 가지 다른 형태들로 구체화되어질 수 있고, 그리고 여기에서 설명되는 양태들로 한정되는 것으로 해석되지 않는다. 오히려, 상기 양태들은 실시예들을 더욱 철저하고 그리고 완전하게 되도록 해주며, 당업자에게 실시예들의 영역을 충분히 전달할 수 있도록 해준다. 비록 제 1, 제 2 .. 등을 지칭하는 용어들이 여러 구성 요소들을 기술하기 위하여 여기에서 사용되어질 수 있다면, 상기 구성 요소들은 이러한 용어들로 한정되지 않는 것으로 이해되어질 것이다. 단지, 이러한 용어들은 어떤 구성 요소로부터 다른 구성 요소를 구별하기 위해서 사용되어질 뿐이다.
여기에서, 사용되어진 바와 같이, '패턴' 용어는 반도체 제조 라인에서 목적허는 막 상에 선택된 반도체 제조 공정의 수행 동안 확보될 수 있는 결과물을 설명하기 위해서 사용되어질 수 있다. '구조물' 용어는 목적하는 막 상에 선택된 반도체 제조 공정이 완료된 후 얻어지는 특정 대상을 설명하기 위해서 사용되어 질 수 있다. '예비, 상부 측부, 하부 측부, 선택적, 일부분, 나머지, 아래에, 상에" 등과 같이 특별히 상대적인 용어들은 선택된 구성 요소, 다른 구성 요소와 어떤 형상과의 상대적인 관계, 또는 도면들에 도시된 형상을 간단하게 설명하는데 설명의 간소화를 위해서 사용되어질 수 있다. 그리고, 여기에서 전문용어의 사용은 특별한 양 태들을 단지 설명하기 위함이지 실시예들을 한정하려는 것은 아니다.
이제, 실시예들에 따르는 반도체 상변화 메모리 소자는 도 1 및 2 를 참조해서 보다 상세하게 설명하기로 한다.
도 1 은 실시예들에 따르는 반도체 상변화 메모리 소자를 보여주는 평면도이고, 그리고 도 2 는 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 반도체 상변화 메모리 소자를 보여주는 단면도이다.
도 1 을 참조하면, 실시예들에 따르는 반도체 상변화 메모리 소자(130)는 활성 영역(10) 상에 데이타 콘택 구조물(Data Contact Structure; DCS)을 포함할 수 있다. 상기 활성 영역(10)은 일 방향을 따라서 배치될 수 있다. 상기 데이타 콘택 구조물(DCS)은 타 방향을 따라서 활성 영역(10)을 지나도록 배치될 수 있다. 상기 데이타 콘택 구조물(DCS)의 중앙 영역에 데이타 라인(Data Line; 105)이 배치될 수 있다. 상기 데이타 라인(105)은 데이타 콘택 구조물(DCS)을 통해서 노출될 수 있다.
상기 데이타 라인(105)은 데이타 콘택 구조물(DCS)과 동일 방향으로 배치될 수 있다. 상기 데이타 콘택 구조물(DCS) 및 데이타 라인(105) 아래에 패드 전극(Pad Electode; 25)이 배치될 수 있다. 상기 패드 전극(25)은 데이타 라인(105)과 동일 방향으로 배치될 수 있다. 상기 패드 전극(25)의 폭은 데이타 콘택 구조물(DCS) 및 데이타 라인(105)의 폭보다 큰 크기를 가질 수 있다. 상기 패드 전극(25) 아래에 셀 선택 스터드(Cell Selection Stud; 20)가 배치될 수 있다.
도 2 를 참조하면, 실시예들에 따르는 반도체 상변화 메모리 소자(130)는 활 성 영역(10) 상에 데이타 라인(105)을 포함할 수 있다. 상기 활성 영역(10)은 반도체 기판(5)에 배치될 수 있다. 상기 데이타 라인(105)은 활성 영역(10)의 상부측으로부터 활성 영역(10)의 주 표면을 향해서 연장할 수 있다. 상기 데이타 라인(105)은 활성 영역 상에 적어도 하나 배치될 수 있다.
상기 데이타 라인(105) 아래에 데이타 저장 구조물(55)이 배치될 수 있다. 상기 데이타 저장 구조물(55)은 데이타 라인(105)과 동일 중심을 가질 수 있다. 상기 데이타 저장 구조물(55)은 데이타 라인(105)을 따라서 요부(Concave)를 가질 수 있다. 상기 데이타 저장 구조물(55)의 요부는 데이타 저장 구조물(55)의 중앙 영역에 배치될 수 있다. 상기 데이타 저장 구조물(55)의 요부는 데이타 저장 구조물(55)과 동일 중심을 가질 수 있다.
상기 데이타 저장 구조물(55)의 요부에 보호 패턴(Protection Pattern; 68 또는 78) 및 충진 패턴(Filling Pattern; 88)이 차례로 배치될 수 있다. 상기 보호 패턴(68 또는 78)은 데이타 저장 구조물(55)의 요부 상에 컨포멀하게 덮일 수 있다. 상기 충진 패턴(88)은 데이타 저장 구조물(55)의 요부를 충진하도록 배치될 수 있다. 상기 충진 패턴(88)은 데이타 저장 구조물(55)의 요부에 배치되지 않을 수도 있다. 상기 보호 패턴(68 또는 78) 및 충진 패턴(88)은 도 1 의 데이타 콘택 구조물(DCS)의 하부 측부(Lower Portion)일 수 있다.
상기 보호 패턴(68 또는 78) 및 충진 패턴(88) 상에 콘택 패턴(95)이 배치될 수 있다. 상기 콘택 패턴(95)은 테이타 저장 구조물(55)과 접촉될 수 있다. 상기 콘택 패턴(95)은 데이타 라인(105)을 둘러싸도록 배치될 수 있다. 상기 콘택 패 턴(95)은 보호 패턴(68 또는 78) 상에 충진 패턴(88)이 배치되지 않는 경우에 보호 패턴(68 또는 78)과 접촉할 수 있다. 상기 콘택 패턴(95)은 도 1 의 데이타 콘택 구조물(DCS)의 상부 측부(Upper Portion)일 수 있다.
상기 데이타 콘택 구조물(DCS)의 상부 측부의 측벽들의 각각은 데이타 저장 구조물(55)의 측벽들의 각각과 실제적으로 동일 면 상에 배치될 수 있다. 상기 데이타 콘택 구조물(DCS), 데이타 저장 구조물(55) 및 데이타 라인(105)을 둘러싸는 상부 절연막(43 및 46)이 배치될 수 있다. 상기 상부 절연막(43 및 46) 아래에 패드 전극(25)이 배치될 수 있다. 상기 패드 전극(25)은 데이타 저장 구조물(55)과 접촉하도록 배치될 수 있다. 상기 패드 전극(25)은 데이타 저장 구조물(55)의 측벽으로부터 연장하도록 배치될 수 있다.
상기 패드 전극(25) 아래에 셀 선택 스터드(20)가 배치될 수 있다. 상기 셀 선택 스터드(20)는 활성 영역(10) 및 데이타 저장 구조물(55)과 접촉하도록 배치될 수 있다. 상기 패드 전극(25) 및 셀 선택 스터드(20)를 둘러싸는 하부 절연막(15 및 30)이 배치될 수 있다.
다음으로, 실시예들에 따르는 반도체 상변화 메모리 소자의 제조 방법은 도 3 내지 19 를 참조해서 차례로 설명하기로 한다.
(제 1 실시예)
도 3 내지 8 은 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 제 1 실시예에 따르는 반도체 상변화 메모리 소자의 제조 방법을 설명해주는 단면도들이다.
도 3 을 참조하면, 상기 제 1 실시예에 따라서 반도체 기판(5)에 활성 영역(10)이 형성될 수 있다. 상기 활성 영역(10)은 적어도 하나의 불순물 확산 영역을 가질 수 있다. 상기 활성 영역(10) 상에 제 1 절연막(15) 및 셀 선택 스터드(20)를 차례로 형성할 수 있다. 상기 제 1 절연막(15)은 셀 선택 스터드(20)를 노출시키도록 형성될 수 있다. 상기 제 1 절연막(15)은 절연 물질을 포함할 수 있다. 상기 셀 선택 스터드(20)는 반도체 증착 및 식각 공정들, 또는 반도체 증착, 포토 및 식각 공정들을 통해서 형성될 수 있다.
상기 셀 선택 스터드(20)는 적어도 두 개의 도전 물질들을 포함할 수 있다. 상기 셀 선택 스터드(20)는 금속 실리사이드 및 다이오드(Diode)를 가질 수 있다. 상기 셀 선택 스터드(20) 상에 패드 전극(25)을 형성할 수 있다. 상기 패드 전극(25)은 도전 물질을 포함할 수 있다. 상기 패드 전극(25)은 금속 질화물일 수 있다. 상기 패드 전극(25)은 반도체 증착 및 식각 공정들, 또는 반도체 증착, 포토 및 식각 공정들을 통해서 형성될 수 있다.
상기 패드 전극(20)을 둘러싸는 제 2 절연막(30)을 형성할 수 있다. 상기 제 2 절연막(30)은 제 1 절연막(15)과 동일한 식각률을 가지거나 다른 식각률을 가지는 절연 물질을 포함할 수 있다. 상기 제 1 및 2 절연막들(15, 30)은 실리콘 옥사이드이거나 불순물 이온들을 가지는 실리콘 옥사이드일 수 있다. 상기 제 1 및 2 절연막들(15 및 30)은 하부 절연막(Lower Insulating Layer)을 구성할 수 있다. 상기 하부 절연막(15 및 30)은 반도체 증착 공정을 통해서 형성될 수 있다.
도 4 및 5 를 참조하면, 상기 제 1 실시예에 따라서 패드 전극(25)을 덮도록 제 2 절연막(30) 상에 제 3 및 4 절연막들(43, 46)을 차례로 도 4 와 같이 형성할 수 있다. 상기 제 3 절연막(43)은 제 2 및 제 4 절연막들(30, 46)과 다른 식각률을 가지는 절연 물질을 포함할 수 있다. 상기 제 3 절연막(43)은 실리콘 나이트라이드 또는 실리콘 옥시 나이트라이드일 수 있다. 상기 제 3 절연막(43)은 반도체 식각 공정에 공정 여유도를 줄 수 있다. 상기 제 4 절연막(46)은 제 2 절연막(30)과 동일한 식각률을 가지거나 다른 식각률을 가지는 절연 물질을 포함할 수 있다.
상기 제 4 절연막(46)은 고 유전률(k>2.5) 또는 저 유전률(k≤2.5)을 가지는 절연물질일 수 있다. 상기 제 3 및 4 절연막들(43, 46)을 관통하는 개구부(49)를 도 4 와 같이 형성할 수 있다. 상기 제 3 및 4 절연막들(43, 46)의 개구부(49)는 활성 영역(10)을 지나도록 도 1 과 같이 형성될 수 있다. 상기 제 3 및 4 절연막들(43, 46)의 개구부(49)는 패드 전극(25)을 노출시키도록 형성될 수 있다. 상기 제 3 및 4 절연막들(43, 46)의 개구부(49)는 반도체 포토 및 식각 공정들을 통해서 형성될 수 있다.
상기 제 3 및 4 절연막들(43, 46)은 상부 절연막(Upper Insualting Layer)을 구성할 수 있다. 상기 상부 절연막(43 및 46)은 반도체 증착 공정을 통해서 형성될 수 있다. 상기 제 3 및 4 절연막들(43, 46) 상에 상변화 물질막(Phase Change Material Layer; 50) 및 보호막(Protection Layer; 60)을 도 4 와 같이 차례로 형성할 수 있다. 상기 상변화 물질막(50) 및 보호막(60)은 개구부(49)를 컨포멀하게 덮도록 형성될 수 있다.
상기 상변화 물질막(50)은 칼코게 나이드(Chalcogenide)를 포함할 수 있다. 상기 보호막(60)은 상변화 물질막(50)과 다른 식각률을 가지는 절연 물질일 수 있다. 상기 보호막(60)은 실리콘 나이트라이드일 수 있다. 상기 보호막(60) 상에 충진막(80)을 도 5 와 같이 형성할 수 있다. 상기 충진막(80)은 개구부(49)를 채우도록 형성될 수 있다. 상기 충진막(80)은 보호막(60)과 다른 식각률을 가지는 절연 물질일 수 있다. 상기 충진막(80)은 상변화 물질막(50) 및 보호막(60)과 함께 반도체 증착 공정을 통해서 형성될 수 있다.
도 6 을 참조하면, 상기 제 1 실시예에 따라서 충진막(80) 및 보호막(60)을 부분적으로 제거해서 개구부(49)에 예비 보호 패턴(Preliminary Protection Pattern; 64) 및 예비 충진 패턴(Preliminary Filling Pattern; 84)을 형성할 수 있다. 상기 예비 보호 패턴(64)은 상변화 물질막(50)을 노출시키도록 형성될 수 있다. 상기 예비 충진 패턴(84)은 상변화 물질막(50) 및 예비 보호 패턴(64)을 노출시키도록 형성될 수 있다.
상기 예비 보호 패턴(64) 및 예비 충진 패턴(84)은 반도체 식각 공정을 통해서 형성될 수 있다. 상기 예비 보호 패턴(64) 및 예비 충진 패턴(84)은 개구부(49)의 중앙 영역에 위치해서 개구부(49)의 바닥면(Bottom Surface) 상에 위치하는 상변화 물질막(50)을 보호할 수 있다.
도 7 을 참조하면, 상기 제 1 실시예에 따라서 상변화 물질막(50), 예비 보호 패턴(64) 및 예비 충진 패턴(84)을 부분적으로 제거해서 개구부(49)에 데이타 저장 구조물(55), 보호 패턴(68) 및 충진 패턴(88)을 형성할 수 있다. 상기 데이타 저장 구조물(55), 보호 패턴(68) 및 충진 패턴(88)은 반도체 식각 공정을 통해서 형성될 수있다. 상기 데이타 저장 구조물(55), 보호 패턴(68) 및 충진 패턴(88)은 상부 절연막(43 및 46)의 상면을 노출시키고 그리고 개구부(49)의 상부 측벽을 노출시키도록 형성될 수 있다.
이 경우에, 상기 데이타 저장 구조물(55)은 요부(Concave)를 가지도록 형성될 수 있다. 상기 보호 패턴(68) 및 충진 패턴(88)은 데이타 저장 구조물(55)의 요부에 채워지도록 형성될 수 있다. 상기 상부 절연막(43 및 46),데이타 저장 구조물(55), 보호 패턴(68) 및 충진 패턴(88)을 덮는 콘택막(90)을 형성할 수 있다. 상기 콘택막(90)은 개구부(49)의 상부 측벽을 컨포멀하게 덮도록 형성될 수 있다. 상기 콘택막(90)은 금속 및/ 또는 금속 나이트라이드를 포함할 수 있다.
상기 콘택막(90)은 타이타늄 나이트라이드(TiN), 타이타늄 및 타이타늄 나이트라이드(Ti/ TiN), 그리고 탄탈륨 나이트라이드(TaN) 중 선택된 하나일 수 있다. 상기 콘택막(90)은 패드 전극(25)과 동일한 물질이거나 다른 물질일 수 있다. 상기 콘택막(90) 상에 도전막(100)을 형성할 수 있다. 상기 도전막(100)은 개구부(49)를 채우도록 형성될 수 있다. 상기 도전막(100)은 금속을 포함할 수 있다. 상기 도전막(100)은 텅스텐(W) 또는 구리(Cu)를 포함할 수 있다. 상기 콘택막(90) 및 도전막(100)은 반도체 증착 공정을 통해서 형성될 수 있다.
도 8 을 참조하면, 상기 제 1 실시예에 따라서 도전막(100) 및 콘택막(90)을 부분적으로 제거해서 콘택 패턴(95) 및 데이타 라인(105)을 형성할 수 있다. 상기 콘택 패턴(95) 및 데이타 라인(105)은 반도체 식각 공정을 통해서 형성될 수 있다. 상기 콘택 패턴(95)은 보호 패턴(68) 및 충진 패턴(88)과 함께 데이타 콘택 구조 물(DCS)을 구성할 수 있다. 따라서, 상기 데이타 콘택 구조물(DCS)은 상부 측부에 콘택 패턴(95), 그리고 하부 측부에 보호 패턴(68) 및 충진 패턴(88)을 가질 수 있다.
상기 데이타 라인(105)은 비트라인을 포함할 수 있다. 상기 데이타 라인(105)은 셀 선택 스터드(20), 패드 전극(25), 데이타 콘택 구조물(DCS) 및 데이타 저장 구조물(55)과 함께 반도체 상변화 메모리 소자(110)를 형성할 수 있다.
(제 2 실시예)
도 9 내지 11 은 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 제 2 실시예에 따르는 반도체 상변화 메모리 소자의 제조 방법을 설명해주는 단면도들이다. 상기 제 2 실시예는 제 1 실시예와 동일한 부재에 대해서 동일 참조 부호를 사용하기로 한다. 그리고, 상기 제 2 실시예는 도 6 의 구조물 상에 수행될 수 있다.
도 9 를 참조하면, 상기 제 2 실시예에 따라서 상변화 물질막(50), 예비 보호 패턴(64) 및 예비 충진 패턴(84)을 부분적으로 제거해서 개구부(49)에 데이타 저장 구조물(55), 보호 패턴(68) 및 충진 패턴(88)을 형성할 수 있다. 상기 데이타 저장 구조물(55), 보호 패턴(68) 및 충진 패턴(88)은 상부 절연막(43 및 46)의 상면을 노출시키고 그리고 개구부(49)의 상부 측벽을 노출시키도록 형성될 수 있다. 이 경우에. 상기 데이타 저장 구조물(55)은 요부를 가지도록 형성될 수 있다.
상기 보호 패턴(68) 및 충진 패턴(88)은 데이타 저장 구조물(55)의 요부에 채워지도록 형성될 수 있다. 계속해서, 상기 상부 절연막(43 및 46), 데이타 저장 구조물(55) 및 보호 패턴(68)을 식각 버퍼막으로 사용해서 충진 패턴(88)을 제거할 수 있다. 상기 충진 패턴(88)의 제거는 충진 패턴(88) 상에 반도체 식각 공정을 수행하는 것을 포함할 수 있다.
도 10 을 참조하면, 상기 제 2 실시예에 따라서 상부 절연막(43 및 46), 데이타 저장 구조물(55) 및 보호 패턴(68)을 덮는 콘택막(90)을 형성할 수 있다. 상기 콘택막(90)은 개구부(49)의 상부 측벽을 컨포멀하게 덮도록 형성될 수 있다. 그리고, 상기 콘택막(90)은 데이타 저장 구조물(55)의 요부를 채우도록 형성될 수 있다. 상기 콘택막(90) 상에 도전막(100)을 형성할 수 있다. 상기 도전막(100)은 개구부(49)를 채우도록 형성될 수 있다.
도 11 을 참조하면, 상기 제 2 실시예에 따라서 도전막(100) 및 콘택막(90)을 부분적으로 제거해서 콘택 패턴(95) 및 데이타 라인(105)을 형성할 수 있다. 상기 콘택 패턴(95)은 보호 패턴(68)과 함께 데이타 콘택 구조물(DCS)을 구성할 수 있다. 따라서, 상기 데이타 콘택 구조물(DCS)은 상부 측부에 콘택 패턴(95)의 일부분, 그리고 하부 측부에 보호 패턴(68) 및 나머지 콘택 패턴(95)을 가질 수 있다. 상기 데이타 라인(105)은 비트라인을 포함할 수 있다.
상기 데이타 라인(105)은 셀 선택 스터드(20), 패드 전극(25), 데이타 콘택 구조물(DCS) 및 데이타 저장 구조물(55)과 함께 반도체 상변화 메모리 소자(110)를 형성할 수 있다.
(제 3 실시예)
도 12 내지 16 은 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 제 3 실시예에 따르는 반도체 상변화 메모리 소자의 제조 방법을 설명해주는 단면도들이다. 상기 제 3 실시예는 제 1 실시예와 동일한 부재에 대해서 동일 참조 부호를 사용하기로 한다. 그리고, 상기 제 3 실시예는 도 3 의 구조물 상에 수행될 수 있다.
도 12 를 참조하면, 상기 제 3 실시예에 따라서 패드 전극(25)을 덮도록 제 2 절연막(30) 상에 제 3 및 4 절연막들(43, 46)을 차례로 형성할 수 있다. 상기 제 3 및 4 절연막들(43, 46)을 관통하는 개구부(49)를 형성할 수 있다. 상기 제 3 및 4 절연막들(43, 46)의 개구부(49)는 패드 전극(25)을 노출시키도록 형성될 수 있다. 상기 제 3 및 4 절연막들(43, 46)은 상부 절연막을 구성할 수 있다. 상기 제 3 및 4 절연막들(43, 46) 상에 상변화 물질막(50), 보호막(70) 및 충진막(80)을 차례로 형성할 수 있다.
상기 상변화 물질막(50), 보호막(70) 및 충진막(80)은 반도체 증착 공정을 통해서 형성될 수 있다. 상기 상변화 물질막(50) 및 보호막(70)은 개구부(49)를 컨포멀하게 덮도록 형성될 수 있다. 상기 상변화 물질막(50)은 칼코게 나이드(Chalcogenide)를 포함할 수 있다. 상기 보호막(70)은 상변화 물질막(50)과 다른 식각률을 가지는 도전 물질을 포함할 수 있다. 상기 보호막(70)은 패드 전극(25)과 동일한 물질이거나 다른 물질일 수 있다. 상기 보호막(70)은 타이타늄 나이트라이드일 수 있다.
상기 충진막(80)은 개구부(49)를 채우도록 형성될 수 있다. 상기 충진막(80)은 보호막(70)과 다른 식각률을 가지는 절연 물질을 포함할 수 있다.
도 13 을 참조하면, 상기 제 3 실시예에 따라서 충진막(80) 및 보호막(70)을 부분적으로 제거해서 개구부(49)에 예비 보호 패턴(74) 및 예비 충진 패턴(84)을 형성할 수 있다. 상기 예비 보호 패턴(74) 및 예비 충진 패턴(84)은 반도체 식각 공정을 통해서 형성될 수 있다. 상기 예비 보호 패턴(74)은 상변화 물질막(50)을 노출시키도록 형성될 수 있다. 상기 예비 충진 패턴(84)은 상변화 물질막(50) 및 예비 보호 패턴(74)을 노출시키도록 형성될 수 있다.
상기 예비 보호 패턴(74) 및 예비 충진 패턴(84)은 개구부(49)의 중앙 영역에 위치해서 개구부(49)의 바닥면(Bottom Surface) 상에 위치하는 상변화 물질막(50)을 보호할 수 있다.
도 14 및 15 를 참조하면, 상기 제 3 실시예에 따라서 상변화 물질막(50), 예비 보호 패턴(74) 및 예비 충진 패턴(84)을 부분적으로 제거해서 개구부(49)에 데이타 저장 구조물(55), 보호 패턴(78) 및 충진 패턴(88)을 도 14 와 같이 형성할 수 있다. 상기 데이타 저장 구조물(55), 보호 패턴(78) 및 충진 패턴(88)은 반도체 식각 공정을 통해서 형성될 수 있다. 상기 데이타 저장 구조물(55), 보호 패턴(78) 및 충진 패턴(88)은 상부 절연막(43 및 46)의 상면을 노출시키고 그리고 개구부(49)의 상부 측벽을 노출시키도록 형성될 수 있다.
이 경우에, 상기 데이타 저장 구조물(55)은 요부(Concave)를 가지도록 형성될 수 있다. 상기 보호 패턴(78) 및 충진 패턴(88)은 데이타 저장 구조물(55)의 요부에 채워지도록 형성될 수 있다. 상기 상부 절연막(43 및 46),데이타 저장 구조물(55), 보호 패턴(78) 및 충진 패턴(88)을 덮는 콘택막(90)을 도 15 와 같이 형성 할 수 있다. 상기 콘택막(90)은 패드 전극(25)과 동일한 물질이거나 다른 물질일 수 있다.
상기 콘택막(90)은 보호 패턴(78)과 동일한 물질이거나 다른 물질일 수 있다. 상기 콘택막(90)은 개구부(49)의 상부 측벽을 컨포멀하게 덮도록 형성될 수 있다. 상기 콘택막(90) 상에 도전막(100)을 도 15 와 같이 형성할 수 있다. 상기 도전막(100)은 개구부(49)를 채우도록 형성될 수 있다. 상기 콘택막(90) 및 도전막(100)은 반도체 증착 공정을 통해서 형성될 수 있다.
도 16 을 참조하면, 상기 제 3 실시예에 따라서 도전막(100) 및 콘택막(90)을 부분적으로 제거해서 콘택 패턴(95) 및 데이타 라인(105)을 형성할 수 있다. 상기 콘택 패턴(95) 및 데이타 라인(105)은 반도체 식각 공정을 통해서 형성될 수 있다. 상기 콘택 패턴(95)은 보호 패턴(78) 및 충진 패턴(88)과 함께 데이타 콘택 구조물(DCS)을 구성할 수 있다. 따라서, 상기 데이타 콘택 구조물(DCS)은 상부 측부에 콘택 패턴(95), 그리고 하부 측부에 보호 패턴(78) 및 충진 패턴(88)을 가질 수 있다.
이 경우에, 상기 데이타 콘택 구조물(DCS)은 보호 패턴(78) 및 콘택 패턴(95)을 통해서 상부 및 하부 측부들에 도전 물질을 가질 수 있다. 상기 보호 패턴(78) 및 콘택 패턴(95)은 충진 패턴(88)을 한정하도록 개구부(49)를 따라서 형성될 수 있다. 상기 데이타 라인(105)은 셀 선택 스터드(20), 패드 전극(25), 데이타 콘택 구조물(DCS) 및 데이타 저장 구조물(55)과 함께 반도체 상변화 메모리 소자(110)를 형성할 수 있다.
(제 4 실시예)
도 17 내지 19 는 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 제 4 실시예에 따르는 반도체 상변화 메모리 소자의 제조 방법을 설명해주는 단면도들이다. 상기 제 4 실시예는 제 3 실시예와 동일한 부재에 대해서 동일 참조 부호를 사용하기로 한다. 그리고, 상기 제 4 실시예는 도 14 의 구조물 상에 수행될 수 있다.
도 17 및 18 을 참조하면, 제 4 실시예에 따라서 상부 절연막(43 및 46), 테이터 저장 구조물 및 보호 패턴(78)을 식각 버퍼막으로 사용해서 충진 패턴(88)을 도 17 과 같이 제거할 수 있다. 상기 충진 패턴(88)의 제거는 충진 패턴(88) 상에 반도체 식각 공정을 수행하는 것을 포함할 수 있다. 상부 절연막(43 및 46), 데이타 저장 구조물(55) 및 보호 패턴(78)을 덮는 콘택막(90)을 도 18 과 같이 형성할 수 있다.
상기 콘택막(90)은 개구부(49)의 상부 측벽을 컨포멀하게 덮도록 형성될 수 있다. 그리고, 상기 콘택막(90)은 데이타 저장 구조물(55)의 요부를 채우도록 형성될 수 있다. 상기 콘택막(90) 상에 도전막(100)을 도 18 과 같이 형성할 수 있다. 상기 도전막(100)은 개구부(49)를 채우도록 형성될 수 있다.
도 19 를 참조하면, 상기 제 4 실시예에 따라서 도전막(100) 및 콘택막(90)을 부분적으로 제거해서 개구부(49)에 콘택 패턴(95) 및 데이타 라인(105)을 형성할 수 있다. 상기 콘택 패턴(95)은 보호 패턴(78)과 함께 데이타 콘택 구조물(DCS)을 구성할 수 있다. 따라서, 상기 데이타 콘택 구조물(DCS)은 상부 측부에 콘택 패 턴(95)의 일부분, 그리고 하부 측부에 보호 패턴(78) 및 나머지 콘택 패턴(95)을 가질 수 있다.
상기 데이타 라인(105)은 셀 선택 스터드(20), 패드 전극(25), 데이타 콘택 구조물(DCS) 및 데이타 저장 구조물(55)과 함께 반도체 상변화 메모리 소자(110)를 형성할 수 있다.
도 1 은 실시예들에 따르는 반도체 상변화 메모리 소자를 보여주는 평면도이다.
도 2 는 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 반도체 상변화 메모리 소자를 보여주는 단면도이다.
도 3 내지 8 은 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 제 1 실시예에 따르는 반도체 상변화 메모리 소자의 제조 방법을 설명해주는 단면도들이다.
도 9 내지 11 은 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 제 2 실시예에 따르는 반도체 상변화 메모리 소자의 제조 방법을 설명해주는 단면도들이다.
도 12 내지 16 은 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 제 3 실시예에 따르는 반도체 상변화 메모리 소자의 제조 방법을 설명해주는 단면도들이다.
도 17 내지 19 는 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 제 4 실시예에 따르는 반도체 상변화 메모리 소자의 제조 방법을 설명해주는 단면도들이다.

Claims (10)

  1. 반도체 기판 상에 배치되는 데이타 라인;
    상기 데이타 라인 아래에 위치하면서 상기 데이타 라인을 따라서 요부(Concave)를 가지고 그리고 상기 데이타 라인과 동일 중심을 가지는 데이타 저장 구조물; 및
    상기 데이타 저장 구조물과 접촉하면서 상기 데이타 저장 구조물의 상기 요부를 채우는 하부 측부, 그리고 상기 데이타 라인을 둘러싸는 상부 측부를 가지는 데이타 콘택 구조물을 포함하되,
    상기 데이타 저장 구조물의 측벽들의 각각은 상기 데이타 콘택 구조물의 상기 상부 측부의 측벽들의 각각과 실제적으로 동일 면 상에 배치되는 반도체 상변화 메모리 소자.
  2. 제 1 항에 있어서,
    상기 데이타 콘택 구조물의 상기 하부 측부는 차례로 적층되고 그리고 서로 다른 식각률들을 각각 가지는 절연 물질들을 가지고, 상기 데이타 콘택 구조물의 상기 상부 측부는 도전 물질을 가지는 반도체 상변화 메모리 소자.
  3. 제 1 항에 있어서,
    상기 데이타 콘택 구조물의 상기 하부 측부는 차례로 적층되고 그리고 서로 다른 식각률들을 각각 가지는 절연 물질 및 도전 물질을 가지고, 그리고 상기 데이타 콘택 구조물의 상기 상부 측부는 상기 도전 물질을 가지는 반도체 상변화 메모리 소자.
  4. 제 1 항에 있어서,
    상기 데이타 콘택 구조물의 상기 하부 측부는 차례로 적층되고 그리고 서로 다른 식각률들을 각각 가지는 제 1 도전 물질 및 절연 물질을 가지고, 상기 데이타 콘택 구조물의 상기 상부 측부는 제 2 도전 물질을 가지고, 상기 제 1 및 2 도전 물질들은 동일한 물질 및 서로 다른 물질들 중 선택된 하나인 반도체 상변화 메모리 소자.
  5. 제 1 항에 있어서,
    상기 데이타 콘택 구조물의 상기 하부 측부는 차례로 적층되고 그리고 서로 다른 식각률들을 각각 가지는 제 1 도전 물질 및 제 2 도전 물질을 가지고, 상기 데이타 콘택 구조물의 상기 상부 측부는 상기 제 2 도전 물질을 가지고, 상기 제 1 및 2 도전 물질들은 동일한 물질 및 서로 다른 물질들 중 선택된 하나인 반도체 상변화 메모리 소자.
  6. 제 1 항에 있어서,
    상기 데이타 저장 구조물의 상기 요부는 상기 데이타 저장 구조물과 동일 중 심을 가지는 반도체 상변화 메모리 소자.
  7. 제 1 항에 있어서,
    상기 데이타 라인, 상기 데이타 콘택 구조물 및 상기 데이타 저장 구조물을 둘러싸는 상부 절연막; 및
    상기 상부 절연막 아래에 위치해서 상기 데이타 저장 구조물과 접촉하고 그리고 상기 데이타 저장 구조물의 측벽으로부터 연장하는 패드 전극을 포함하되,
    상기 패드 전극은 상기 데이타 저장 구조물을 따라서 상기 반도체 기판 상에 배치되는 반도체 상변화 메모리 소자.
  8. 제 7 항에 있어서,
    상기 상부 절연막은 적어도 하나의 절연 물질을 포함하는 반도체 상변화 메모리 소자.
  9. 제 8 항에 있어서,
    상기 패드 전극은 상기 데이타 콘택 구조물의 상기 상부 측부와 동일한 물질 및 다른 물질 중 선택된 하나를 포함하는 반도체 상변화 메모리 소자.
  10. 제 9 항에 있어서,
    상기 패드 전극 및 상기 반도체 기판 사이에 위치해서 상기 도전 라인 및 상 기 반도체 기판과 전기적으로 접속하는 셀 선택 스터드; 및
    상기 패드 전극 및 상기 셀 선택 스터드를 둘러싸는 하부 절연막을 더 포함하되,
    상기 하부 절연막은 적어도 하나의 절연 물질을 가지고, 그리고 상기 셀 선택 스터드는 적어도 두 개의 도전 물질들을 가지는 반도체 상변화 메모리 소자.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10084016B2 (en) 2013-11-21 2018-09-25 Micron Technology, Inc. Cross-point memory and methods for fabrication of same
US9806129B2 (en) 2014-02-25 2017-10-31 Micron Technology, Inc. Cross-point memory and methods for fabrication of same
US11223014B2 (en) 2014-02-25 2022-01-11 Micron Technology, Inc. Semiconductor structures including liners comprising alucone and related methods
US9577010B2 (en) 2014-02-25 2017-02-21 Micron Technology, Inc. Cross-point memory and methods for fabrication of same
US9484196B2 (en) 2014-02-25 2016-11-01 Micron Technology, Inc. Semiconductor structures including liners comprising alucone and related methods
US10249819B2 (en) 2014-04-03 2019-04-02 Micron Technology, Inc. Methods of forming semiconductor structures including multi-portion liners
US9768378B2 (en) 2014-08-25 2017-09-19 Micron Technology, Inc. Cross-point memory and methods for fabrication of same
US9748311B2 (en) 2014-11-07 2017-08-29 Micron Technology, Inc. Cross-point memory and methods for fabrication of same
KR20170042388A (ko) * 2015-10-08 2017-04-19 에스케이하이닉스 주식회사 상변화 구조물을 포함하는 가변 저항 메모리 장치 및 그 제조방법
CN111785733A (zh) * 2020-07-03 2020-10-16 长江存储科技有限责任公司 3d nand存储器的形成方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6579760B1 (en) * 2002-03-28 2003-06-17 Macronix International Co., Ltd. Self-aligned, programmable phase change memory
US7262427B2 (en) * 2004-02-09 2007-08-28 Macronix International Co., Ltd. Structure for phase change memory and the method of forming same
KR100626381B1 (ko) * 2004-07-19 2006-09-20 삼성전자주식회사 상변화 기억 소자 및 그 형성 방법
EP1729355B1 (en) * 2005-06-03 2008-11-19 STMicroelectronics S.r.l. Self-aligned process for manufacturing phase change memory cells
KR100642645B1 (ko) 2005-07-01 2006-11-10 삼성전자주식회사 고집적 셀 구조를 갖는 메모리 소자 및 그 제조방법
JP4847743B2 (ja) 2005-11-28 2011-12-28 エルピーダメモリ株式会社 不揮発性メモリ素子
KR100651756B1 (ko) 2005-12-06 2006-12-01 한국전자통신연구원 상변화층 스페이서를 갖는 상변화 메모리 소자 및 그제조방법
KR100827661B1 (ko) * 2006-10-31 2008-05-07 삼성전자주식회사 이중의 하부 전극을 갖는 상변화 기억소자 및 그 제조방법
KR20080064605A (ko) * 2007-01-05 2008-07-09 삼성전자주식회사 상변화 메모리 소자 및 그 제조 방법
US8030635B2 (en) * 2009-01-13 2011-10-04 Macronix International Co., Ltd. Polysilicon plug bipolar transistor for phase change memory

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