KR100642645B1 - 고집적 셀 구조를 갖는 메모리 소자 및 그 제조방법 - Google Patents

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Abstract

고집적 셀 구조를 갖는 메모리 소자 및 그 제조방법을 제공한다. 상기 메모리 소자는 반도체기판 상에 제공된 몰드 절연막을 구비한다. 상기 몰드 절연막 상에 적어도 하나의 전도성 라인이 제공된다. 상기 전도성 라인과 상기 몰드 절연막 사이에 상기 전도성 라인과 자기 정렬된 정보 저장 요소들이 개재된다. 이 경우에, 상기 정보 저장 요소들의 각각은 차례로 적층된 저항체 패턴 및 배리어 패턴으로 이루어지되, 상기 저항체 패턴 및 상기 배리어 패턴은 자기 정렬될 수 있다.

Description

고집적 셀 구조를 갖는 메모리 소자 및 그 제조방법{Memory device having a highly integrated cell structure and fabrication method thereof}
도 1은 본 발명의 실시예들에 따른 메모리 소자를 나타낸 평면도이다.
도 2a 내지 도 8a는 본 발명의 실시예들에 따른 메모리 소자를 설명하기 위하여 도 1의 I-I′선을 따라 나타낸 단면도들이다.
도 2b 내지 도 8b는 본 발명의 실시예들에 따른 메모리 소자를 설명하기 위하여 도 1의 II-II′선을 따라 나타낸 단면도들이다.
도 6c 내지 도 8c는 본 발명의 다른 실시예들에 따른 메모리 소자를 설명하기 위하여 도 1의 II-II′선을 따라 나타낸 단면도들이다.
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 고집적 셀 구조를 갖는 메모리 소자 및 그 제조방법에 관한 것이다.
비휘발성 메모리 소자들은 그들의 전원이 차단될지라도 그들 내에 저장된 데이터들이 소멸되지 않는 특징을 갖는다. 이러한 비휘발성 메모리 소자들은 적층 게이트 구조(stacked gate structure)를 갖는 플래쉬 메모리 셀들을 주로 채택하고 있다. 상기 적층 게이트 구조는 채널 상에 차례로 적층된 터널 산화막, 부유 게이트, 게이트 층간 유전체막(inter-gate dielectric layer) 및 제어게이트 전극을 포함한다. 따라서, 상기 플래쉬 메모리 셀들의 신뢰성 및 프로그램 효율을 향상시키기 위해서는 상기 터널 산화막의 막질이 개선되어야 하고 셀의 커플링 비율이 증가되어야 한다.
상기 플래쉬 메모리 소자들 대신에 새로운(novel) 비휘발성 메모리 소자, 예컨대 상변이 메모리 소자들이 최근에 제안된 바 있다. 상기 상변이 메모리 소자들의 단위 셀은 하나의 셀 스위칭 소자 및 상기 스위칭 소자에 접속된 상변이 물질막을 구비한다. 이 경우에, 상기 상변이 물질막의 상부 및 하부에 각각 상부 전극 및 하부 전극이 제공된다. 상기 하부 전극은 상기 스위칭 소자에 전기적으로 접속될 수 있고, 상기 상부 전극은 상기 상변이 물질막 상부에 제공되는 비트라인과 전기적으로 접속될 수 있다. 상기 스위칭 소자는 모스 트랜지스터와 같은 능동 소자일 수 있다. 최근의 반도체소자는 고집적화되는 경향이 있다. 따라서, 메모리 소자의 집적도를 향상시키기 위하여 상기 메모리 소자의 단위 셀들이 차지하는 면적을 감소시킬 필요가 있다.
상기 상변이 메모리 셀을 프로그램 시키기 위하여 적어도 수 mA 의 큰 프로그램 전류(large program current)가 요구되고, 상기 프로그램 전류는 상기 모스 트랜지스터를 통하여 제공된다. 상기 메모리 소자의 단위 셀들이 차지하는 면적을 감소시키기 위하여 상기 스위칭 소자로 사용되는 모스 트랜지스터가 차지하는 면적을 감소시킬 필요가 있다. 그러나, 상기 모스 트랜지스터가 차지하는 면적을 감소 시키는데 한계가 있다.
또한, 상기 메모리 소자의 단위 셀들이 차지하는 면적을 감소시키기 위하여 상기 상변이 물질막을 작은 크기로 형성할 필요가 있다. 특히, 통상의 사진 및 식각 공정을 사용하여 상기 상변이 물질막을 아일랜드 형(island type)으로 형성하는 경우에, 사진 및 식각 공정 측면에서 상기 상변이 물질막의 크기를 감소시키는데 한계가 있다.
또한, 메모리 소자의 집적도가 향상됨에 따라, 상기 메모리 소자의 단위 셀들이 차지하는 면적이 감소됨으로 인하여 상기 상변이 물질막의 상부면과 접촉하는 상부 전극을 형성하는데 어려움이 있을 수 있다. 특히, 상기 상변이 물질막의 크기가 작아짐에 따라, 상기 상변이 물질막과 상기 상변이 물질막의 상부에 제공되는 비트라인 사이에 개재된 상부 전극을 형성하기 위한 공정에서의 공정 여유도(process margin)가 작기 때문에 공정상 어려움이 있을 수 있다. 구체적으로, 상기 상변이 물질막과 상기 비트라인 사이에 상기 상변이 물질막의 상부면과 접촉하는 상부 전극은 상부 전극 콘택(top electrode contact; TEC) 및 콘택 플러그로 형성될 수 있다. 상기 상변이 물질막의 상부면과 접촉하는 상부 전극 콘택 및 상기 상부 전극 콘택과 상기 비트라인을 연결하는 콘택 플러그를 형성하는 경우에, 상기 상변이 물질막의 크기가 작아짐에 따라, 상기 상변이 물질막과 상기 콘택 플러그 사이에 오 정렬될(mis-aligned) 수 있다. 이에 따라, 상기 상변이 물질막과 상기 비트라인 사이에 오 정렬될 수 있다.
따라서, 메모리 소자의 집적도를 향상시키기 위하여 상기 메모리 소자의 단 위 셀들이 차지하는 면적을 감소시키기 위한 새로운 구조 및 방법이 요구된다.
본 발명이 이루고자 하는 기술적 과제는 고집적 셀 구조를 갖는 메모리 소자를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고집적의 셀 구조를 구현하기 위한 메모리 소자의 제조방법들을 제공하는데 있다.
본 발명의 일 양태에 따르면, 고집적 셀 구조를 갖는 메모리 소자를 제공한다. 상기 메모리 소자는 반도체기판 상에 제공된 몰드 절연막을 구비한다. 상기 몰드 절연막 상에 적어도 하나의 전도성 라인이 제공된다. 상기 전도성 라인과 상기 몰드 절연막 사이에 상기 전도성 라인과 자기 정렬된 정보 저장 요소들이 개재된다.
본 발명의 몇몇 실시예들에서, 상기 정보 저장 요소들의 각각은 차례로 적층된 저항체 패턴 및 배리어 패턴으로 이루어지되, 상기 저항체 패턴 및 상기 배리어 패턴은 자기 정렬될 수 있다. 상기 저항체 패턴은 상변이 물질막 패턴일 수 있다. 상기 배리어 패턴은 금속 질화막을 포함할 수 있다.
다른 실시예들에서, 상기 전도성 라인은 차례로 적층된 금속 질화막 및 금속막으로 이루어 질 수 있다.
또 다른 실시예들에서, 상기 정보 저장 요소들의 서로 대향하는 측벽들을 덮되, 상기 전도성 라인의 폭 방향과 실질적으로 평행한 상기 정보 저장 요소들의 측 벽들을 덮는 절연성 물질막 패턴들을 더 포함할 수 있다. 상기 절연성 물질막 패턴들은 상기 정보 저장 요소들 사이를 채우며 상기 전도성 라인들과 교차하도록 배열된 라인 형상일 수 있다. 상기 절연성 물질막 패턴들과 상기 정보 저장 요소들 사이에 개재됨과 아울러서 상기 절연성 물질막 패턴들과 상기 몰드 절연막 사이에 개재된 보호 절연막 패턴을 더 포함할 수 있다.
또 다른 실시예들에서, 상기 반도체 기판과 상기 정보 저장 요소 사이에 개재된 반도체 패턴 및 하부 전극을 더 포함하되, 상기 반도체 패턴 및 상기 하부 전극은 상기 몰드 절연막을 관통하도록 상기 반도체 기판으로부터 차례로 적층될 수 있다. 상기 반도체 패턴은 수직 콘택형의 셀 다이오드를 구성할 수 있다. 상기 몰드 절연막과 상기 하부 전극 사이에 개재된 절연성 콘택 스페이서를 더 포함할 수 있다.
본 발명의 다른 양태에 따르면, 고집적 셀 구조를 갖는 메모리 소자의 제조방법을 제공한다. 이 방법은 반도체기판 상에 몰드 절연막을 형성하는 것을 포함한다. 상기 몰드 절연막 상에 복수개의 평행한 정보 저장 요소 라인들을 형성한다. 상기 정보 저장 요소 라인들을 가로지르는 적어도 하나의 전도성 라인을 형성한다. 상기 전도성 라인을 마스크로 하여 상기 정보 저장 요소 라인들을 식각하여 상기 전도성 라인과 상기 정보 저장 요소 라인들의 교차 영역에 상기 전도성 라인들과 자기 정렬된 정보 저장 요소들을 형성한다.
본 발명의 몇몇 실시예들에서, 상기 정보 저장 요소 라인들의 각각은 차례로 적층된 저항체 라인 및 배리어막으로 형성될 수 있다. 상기 저항체 라인은 상변이 물질막으로 형성될 수 있다. 상기 배리어막은 금속 질화막을 포함하도록 형성될 수 있다.
다른 실시예들에서, 상기 전도성 라인은 차례로 적층된 금속 질화막 및 금속막으로 형성될 수 있다.
또 다른 실시예들에서, 상기 정보 저장 요소 라인들을 형성한 후에, 상기 정보 저장 요소 라인들의 측벽들을 덮는 절연성 보호 스페이서들을 형성하는 것을 더 포함할 수 있다.
또 다른 실시예들에서, 상기 정보 저장 요소 라인들을 형성한 후에, 상기 정보 저장 요소 라인들 사이에 개재된 층간 절연막 패턴들을 형성하는 것을 더 포함할 수 있다. 상기 층간 절연막 패턴들을 형성하는 것은 상기 정보 저장 요소 라인들을 갖는 기판 상에 층간 절연막을 형성하고, 상기 층간절연막을 평탄화시키는 것을 포함할 수 있다. 상기 층간절연막을 형성하기 전에, 상기 정보 저장 요소 라인들을 갖는 기판 상에 보호 절연막을 형성하는 것을 더 포함할 수 있다.
본 발명의 또 다른 양태에 따르면, 메모리 소자의 제조방법들은 반도체기판 상에 몰드 절연막을 형성하고 상기 몰드 절연막을 관통하는 셀 다이오드 홀들을 형성하는 것을 포함한다. 상기 각 셀 다이오드 홀들 내에 차례로 적층된 반도체 패턴 및 하부 전극을 형성한다. 상기 셀 다이오드 홀들을 덮는 복수개의 평행한 정보 저장 요소 라인들을 형성한다. 상기 정보 저장 요소 라인들을 가로지르는 적어도 하나의 전도성 라인을 형성하되, 상기 전도성 라인은 상기 셀 다이오드 홀들 상부와 실질적으로 수직 방향으로 정렬되도록 형성된다. 상기 전도성 라인을 마스크로 하 여 상기 정보 저장 요소 라인들을 식각하여 상기 전도성 라인과 상기 정보 저장 요소 라인들의 교차 영역에 상기 전도성 라인들과 자기 정렬된 정보 저장 요소들을 형성한다.
본 발명의 몇몇 실시예들에서, 상기 반도체 패턴은 수직 콘택형의 셀 다이오드를 구성할 수 있다.
다른 실시예들에서, 상기 하부 전극을 형성하기 전에, 상기 몰드 절연막의 상부면과 상기 반도체 패턴의 표면 사이의 단차에 의하여 노출된 상기 셀 다이오드 홀들의 노출된 측벽들에 절연성 콘택 스페이서들을 형성하는 것을 더 포함할 수 잇다.
또 다른 실시예들에서, 상기 정보 저장 요소 라인들의 각각은 차례로 적층된 저항체 라인 및 배리어막으로 형성될 수 있다. 상기 저항체 라인은 상변이 물질막으로 형성될 수 있다. 상기 배리어막은 금속 질화막을 포함하도록 형성될 수 있다.
또 다른 실시예들에서, 상기 전도성 라인은 차례로 적층된 금속 질화막 및 금속막으로 형성될 수 있다.
또 다른 실시예들에서, 상기 정보 저장 요소 라인들을 형성한 후에, 상기 정보 저장 요소 라인들의 측벽들을 덮는 절연성 보호 스페이서들을 형성하는 것을 더 포함할 수 있다.
또 다른 실시예들에서, 상기 정보 저장 요소 라인들을 형성한 후에, 상기 정보 저장 요소 라인들 사이에 개재된 층간 절연막 패턴들을 형성하는 것을 더 포함할 수 있다. 상기 층간 절연막 패턴들을 형성하는 것은 상기 정보 저장 요소들을 갖는 기판 상에 층간 절연막을 형성하고, 상기 층간절연막을 평탄화시키는 것을 포함할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예들에 따른 메모리 소자를 설명하기 위하여 나타낸 평면도이고, 도 2a 내지 도 8a는 본 발명의 실시예들에 따른 메모리 소자를 설명하기 위하여 도 1의 I-I′선을 따라 나타낸 단면도들이고, 도 2b 내지 도 8b는 본 발명의 실시예들에 따른 메모리 소자를 설명하기 위하여 도 1의 II-II′선을 따라 나타낸 단면도들이다. 도 6c, 도 7c 및 도 8c는 본 발명의 다른 실시예들에 따른 메모리 소자를 설명하기 위하여 도 1의 II-II′선을 따라 나타낸 단면도들이다.
우선, 도 1, 도 8a 및 도 8b를 참조하여 본 발명의 실시예들에 따른 메모리 소자를 설명하기로 한다.
도 1, 도 8a 및 도 8b를 참조하면, 제1 도전형의 반도체기판(100)의 소정 영역 상에 복수개의 평행한 불순물 영역들, 예컨대 m 개의 불순물 영역들(m-number of impurity regions; IL1, IL2, ... , ILm)이 제공될 수 있다. 복수개의 평행한 상기 불순물 영역들(IL1, IL2, ... , ILm) 사이에는 상기 불순물 영역들(IL1, IL2, ... , ILm)을 격리하기 위한 격리막(separation layer; 105)이 제공될 수 있다. 상기 격리막(105)은 상기 반도체기판(100)의 소정 영역 내에 형성된 트렌치 소자분리막일 수 있다. 이 경우에, 상기 불순물 영역들(IL1, IL2, ... , ILm)은 상기 트렌치 소자분리막에 의하여 한정된 복수개의 활성영역들 내에 제공될 수 있다. 상기 활성영역들은 m 개의 활성영역들(AL1, AL2, ... , ALm)일 수 있다. 상기 활성영역들(AL1, AL2, ... , ALm)은 메모리 소자의 셀 영역에 정의된 셀 활성영역들 일 수 있다. 상기 불순물 영역들(IL1, IL2, ... , ILm)은 상기 제1 도전형과 다른 제2 도전형을 가질 수 있다. 본 발명의 실시예들에서, 상기 제1 및 제2 도전형 들은 각각 설명의 편의를 위하여 P형 및 N형인 것으로 가정한다. 그러나, 상기 제1 및 제2 도전형 들은 각각 N형 및 P형 일 수도 있다.
상기 불순물 영역들(IL1, IL2, ... , ILm) 및 상기 격리막(105)을 갖는 기판 상에 몰드 절연막(110)이 제공된다. 상기 불순물 영역들(IL1, IL2, ... , ILm)의 소정 영역들은 상기 몰드 절연막(110)을 관통하는 복수개의 셀 다이오드 홀들(115)에 의하여 노출된다. 상기 셀 다이오드 홀들(115)의 하부 영역들은 반도체 패턴들(128)로 각각 채워질 수 있다. 상기 반도체 패턴들(128)의 각각은 차례로 적층된 제1 반도체 패턴(126) 및 제2 반도체 패턴(127)으로 이루어질 수 있다. 상기 제2 반도체 패턴들(127)은 상기 제2 도전형을 가질 수 있고, 상기 제1 반도체 패턴들(126)은 상기 제1 도전형 또는 상기 제2 도전형을 가질 수 있다. 상기 제1 반도체 패턴들(126)이 제1 도전형을 갖는 경우에, 상기 각 셀 다이오드 홀들(115) 내에 차 례로 적층된 상기 제1 및 제2 반도체 패턴들(126, 127)은 셀 다이오드를 구성한다. 이와는 달리, 상기 제1 및 제2 반도체 패턴들(126, 127) 모두가 상기 제1 도전형을 갖는 경우에, 상기 제1 반도체 패턴들(126) 및 그들에 접촉하는 상기 불순물 영역들(IL1, IL2, ... , ILm)이 셀 다이오드를 구성한다. 따라서, 상기 셀 다이오드는 수직 방향의 콘택을 갖는 수직 콘택형의 셀 다이오드 일 수 있다.
상기 제2 반도체 패턴들(127)의 표면들 상에 셀 다이오드 전극들(미도시)이 제공될 수 있다. 상기 셀 다이오드 전극들은 금속 실리사이드막일 수 있다. 상기 셀 다이오드 전극들은 상기 몰드 절연막(110)의 상부면보다 낮은 표면들을 갖는다. 상기 셀 다이오드 전극들 상의 상기 셀 다이오드 홀들(115) 내에 하부 전극들(135)이 제공된다. 상기 하부 전극들(135)은 상기 몰드 절연막(110)의 상부면과 실질적으로 수평적 동일 선상에 위치하는 표면들을 갖도록 제공될 수 있다. 이와는 달리, 상기 하부 전극들(135)은 상기 몰드 절연막(110)의 상부면보다 낮은 표면들을 갖도록 제공될 수 있다.
상기 몰드 절연막(110) 상에 적어도 하나의 전도성 라인이 제공된다. 본 발명의 실시예들에서, 상기 전도성 라인에 평행한 복수개의 다른 전도성 라인들이 제공될 수 있다. 즉, 상기 몰드 절연막(110) 상에 복수개의 평행한 전도성 라인들이 제공될 수 있다. 이하에서, 설명의 편의를 위하여 상기 전도성 라인들은 비트라인들로 설명될 것이다. 상기 비트라인들은 n 개의 비트라인들(n-numbers bit lines; BL1, BL2, ... , BLn)일 수 있다. 상기 비트라인들(BL1, BL2, ... , BLn)은 전도성 물질막일 수 있다. 예를 들어, 상기 비트라인들(BL1, BL2, ... , BLn)은 차례로 적 층된 금속 질화막 및 금속막으로 이루어지거나, 또는 단일 금속막으로 이루어질 수 있다. 상기 금속 질화막은 타이타늄 질화막일 수 있다.
상기 비트라인들(BL1, BL2, ... , BLn)과 상기 몰드 절연막(110) 사이에 상기 비트라인들(BL1, BL2, ... , BLn)과 자기 정렬되도록 개재된 정보 저장 요소들(data storage elements; 147a)이 제공된다. 다시 말하면, 하나의 선택된 비트라인 하부에는 상기 비트라인과 자기 정렬된 정보 저장 요소들(147a)이 제공된다. 상기 정보 저장 요소들(147a)의 각각은 평면상에서 보았을 때, 실질적으로 사각형의 형상일 수 있다. 즉, 상기 정보 저장 요소들(147a)의 각각은 4면의 측벽들을 갖도록 제공될 수 있다. 상기 정보 저장 요소들(147a)의 서로 대향하는 한 쌍의 측벽들은 상기 비트라인들(BL1, BL2, ... , BLn)과 자기 정렬되어, 상기 비트라인들(BL1, BL2, ... , BLn)의 길이 방향과 평행하도록 제공된다. 또한, 상기 정보 저장 요소들(147a)의 서로 대향하는 다른 한 쌍의 측벽들은 상기 비트라인들(BL1, BL2, ... , BLn)의 폭 방향과 평행하도록 제공될 수 있다.
상기 정보 저장 요소들(147a)은 서로 이격되도록 제공된다. 즉, 상기 정보 저장 요소들(147a)은 서로 이격되도록 배열된 아일랜드 형(island type)일 수 있다. 상기 정보 저장 요소들(147a)의 각각은 상기 하부 전극들(135)의 각각을 덮도록 제공된다. 따라서, 상기 비트라인들(BL1, BL2, ... , BLn)은 상기 하부 전극들(135) 상부를 지나도록 제공될 수 있다.
상기 정보 저장 요소들(147a)은 차례로 적층된 저항체 패턴들(resistor patterns; 141a) 및 배리어 패턴들(146a)로 이루어진다. 상기 저항체 패턴들(141a) 은 상기 저항체 패턴들(141a)을 관통하는 전류에 대한 저항 값이 변화될 수 있는 물질막일 수 있다. 예를 들어, 상기 저항체 패턴들(141a)은 관통하는 전류에 대한 저항 값이 상(phase)에 따라 달라지는 상변이 물질막 패턴일 수 있다. 즉, 상기 상변이 물질막 패턴은 GST막과 같은 칼코게나이드막(chalcogenide layer)일 수 있다. 따라서, 상기 저항체 패턴들(141a)은 저항값이 변화될 수 있는 저항 요소로 이해될 수 있다. 상기 배리어 패턴들(146a)은 금속 질화막을 포함할 수 있다. 상기 금속 질화막은 타이타늄 질화막일 수 있다. 상기 배리어 패턴들(146a)은 실질적으로 상부 전극의 역할을 할 수 있다.
상기 정보 저장 요소들(147a)의 서로 대향하는 측벽들을 덮되, 상기 비트라인들(BL1, BL2, ... , BLn)의 폭 방향과 실질적으로 평행한 상기 정보 저장 요소들(147a)의 측벽들을 덮는 절연성 물질막 패턴들이 제공된다. 상기 절연성 물질막 패턴들은 평면상에서 보았을 때 상기 비트라인들(BL1, BL2, ... , BLn)을 가로지르도록 평행하게 배열된 라인 형상일 수 있다. 이 경우에, 상기 절연성 물질막 패턴들과 상기 비트라인들(BL1, BL2, ... , BLn)이 교차하는 영역에서, 상기 절연성 물질막 패턴들은 상기 비트라인들(BL1, BL2, ... , BLn) 하부에 배치된다. 구체적으로, 도 8b에 도시된 바와 같이 선택된 하나의 비트라인 하부에 제공된 상기 정보 저장 요소들(147a) 사이를 채우는 절연성 물질막 패턴들이 제공될 수 있다. 이 경우에, 상기 절연성 물질막 패턴들은 층간 절연막 패턴들(160)일 수 있다. 즉, 상기 층간 절연막 패턴들(160)은 상기 정보 저장 요소들(147a) 사이를 채움과 아울러서 상기 비트라인들(BL1, BL2, ... , BLn)과 중첩하도록 상기 비트라인들(BL1, BL2, ... , BLn) 하부에 제공될 수 있다. 상기 층간 절연막 패턴들(160)은 실질적으로 상기 격리막(105)과 수직 방향으로 정렬되도록 제공될 수 있다. 더 나아가서, 상기 층간 절연막 패턴들(160)과 상기 정보 저장 요소들(147a) 사이에 개재됨과 아울러서 상기 층간 절연막 패턴들(160)과 상기 몰드 절연막(110) 사이에 개재된 보호 절연막 패턴들(155a)이 제공될 수 있다.
한편, 도 8c에 도시된 바와 같이 상기 정보 저장 요소들(147a)의 서로 대향하는 측벽들을 덮되, 상기 비트라인들(BL1, BL2, ... , BLn)의 폭 방향과 평행한 상기 정보 저장 요소들(147a)의 측벽들을 덮는 절연성 물질막 패턴들은 절연성 보호 스페이서들(260)일 수 있다.
상기 비트라인들(BL1, BL2, ... , BLn)을 덮는 금속간 절연막(170)이 제공된다. 따라서, 상기 비트라인들(BL1, BL2, ... , BLn)의 길이 방향과 평행한 상기 정보 저장 요소들(147a)의 측벽들은 상기 금속간 절연막(170)에 의하여 덮이고, 상기 비트라인들(BL1, BL2, ... , BLn)의 폭 방향과 실질적으로 평행한 상기 정보 저장 요소들(147a)의 측벽들은 상기 절연성 물질막 패턴들에 의해 덮일 수 있다. 즉, 상기 비트라인들(BL1, BL2, ... , BLn)의 폭 방향과 실질적으로 평행한 상기 정보 저장 요소들(147a)의 측벽들은 도 8b에 도시된 바와 같이 상기 층간 절연막 패턴들(160) 또는 보호 절연막 패턴들(155a)에 의해 덮이거나, 도 8c에 도시된 바와 같이 절연성 보호 스페이서들(260)에 의해 덮일 수 있다.
상기 금속간 절연막(170)을 관통하여 상기 불순물 영역들(IL1, IL2, ... , ILm)의 소정 영역들과 접촉하는 전도성 플러그들(175)이 제공된다. 상기 전도성 플 러그들(175)은 상기 불순물 영역들(IL1, IL2, ... , ILm)의 소정 영역들과 저항성 접촉(ohmic contact)을 갖도록 제공될 수 있다. 상기 금속간 절연막(170) 상에 상기 전도성 플러그들(175)을 덮는 금속 배선들이 제공된다. 상기 금속 배선들은 워드라인들일 수 있다. 즉, 상기 금속간 절연막(170) 상에 복수개의 평행한 워드라인들, 즉 m 개의 워드라인들(WL1, WL2, ... , WLm)이 제공될 수 있다. 상기 워드라인들(WL1, WL2, ... , WLm)은 상기 전도성 플러그들(175)을 덮음과 아울러서 상기 비트라인들(BL1, BL2, ... , BLn)을 가로지르도록 제공될 수 있다. 상기 워드라인들(WL1, WL2, ... , WLm)은 설계자에 따라 다양한 방식으로 연결되도록 배치될 수 있음은 당업자라면 이해할 것이다.
상술한 바와 같이, 하나의 셀을 보았을 때 반도체기판으로부터 수직 콘택형의 셀 다이오드, 하부 전극(135) 및 정보 저장 요소(147a)가 수직 방향으로 차례로 정렬될 수 있다. 그 결과, 셀의 집적도를 향상시킬 수 있다. 더 나아가서, 상기 정보 저장 요소(147a)를 덮으며 지나는 비트라인은 상기 정보 저장 요소(147a)와 자기 정렬된다. 즉, 상기 비트라인들(BL1, BL2, ... , BLn)의 하부에는 상기 정보 저장 요소들(147a)이 상기 비트라인들(BL1, BL2, ... , BLn)과 자기 정렬되도록 배열되므로, 셀의 집적도를 향상시킬 수 있다. 따라서, 선택된 적어도 하나의 비트라인 하부에 상기 비트라인과 자기 정렬된 적어도 하나의 정보 저장 요소, 상기 정보 저장 요소의 하부면에 접촉된 하부 전극 및 상기 하부 전극의 하부에 접속된 셀 다이오드로 구성되는 셀의 평면적(planar area)을 최소화시킬 수 있다. 그 결과, 고집적 셀 구조를 구현할 수 있다.
이제, 도 1, 도 2a 내지 도 8a 및 도 2b 내지 도 8b를 참조하여 본 발명의 실시예들에 따른 메모리 소자의 제조방법들을 설명하기로 한다.
도 1, 도 2a 및 도 2b를 참조하면, 제1 도전형의 반도체기판(100)을 준비한다. 상기 반도체기판(100)의 소정 영역 내에 복수개의 활성영역들을 한정하는 격리막, 예를 들어 소자분리막(105)을 형성할 수 있다. 상기 소자분리막(105)은 얕은 트렌치 소자분리막(shallow trench isolation)일 수 있다. 상기 복수개의 활성영역들은 m 개의 활성영역들(m-numbered active regions; AL1, AL2, ... , ALm)일 수 있다. 상기 활성영역들(AL1, AL2, ... , ALm)은 실질적으로 평행하도록 한정될 수 있다. 상기 활성영역들(AL1, AL2, ... , ALm) 내에 상기 제1 도전형과 다른 제2 도전형의 불순물 이온들을 주입하여 상기 제2 도전형의 불순물 영역들(IL1, IL2, ... , ILm)을 형성한다. 결과적으로, 상기 소자분리막(105)은 상기 제2 도전형의 불순물 영역들(IL1, IL2, ... , ILm)을 서로 전기적으로 격리시키는 역할을 한다. 상기 제1 및 제2 도전형은 각각 P형 및 N형 일 수 있다. 이와는 달리, 상기 제1 및 제2 도전형은 각각 N형 및 P형 일 수 있다.
상기 제2 도전형의 불순물 영역들(IL1, IL2, ... , ILm)을 갖는 반도체기판의 전면 상에 몰드 절연막(110)을 형성한다. 상기 몰드 절연막(110)은 실리콘 산화막으로 형성될 수 있다.
도 1, 도 3a 및 도 3b를 참조하면, 상기 몰드 절연막(110)을 패터닝하여 상기 제2 도전형의 불순물 영역들(IL1, IL2, ... , ILm)의 소정 영역들을 노출시키는 셀 다이오드 홀들(115)을 형성한다.
상기 셀 다이오드 홀들(115)을 채우는 반도체막을 형성한다. 상기 반도체막은 상기 셀 다이오드 홀들(115)에 의하여 노출된 상기 제2 도전형의 불순물 영역들(IL1, IL2, ... , ILm)을 각각 씨드층으로 채택하는 선택적 에피택시얼 성장 기술을 사용하여 형성할 수 있다. 따라서, 상기 제2 도전형의 불순물 영역들(IL1, IL2, ... , ILm)이 단결정 반도체 구조를 갖는 경우에, 상기 반도체막은 단결정 반도체 구조를 갖도록 형성될 수 있다. 상기 선택적 에피택시얼 성장 기술이 실리콘 소스 가스를 사용하여 진행되는 경우에, 상기 반도체막은 실리콘막일 수 있다. 상기 반도체막은 상기 몰드 절연막(110)의 상부면보다 높은 표면을 갖도록 형성될 수 있다. 이 경우에, 상기 반도체막을 평탄화하여 상기 셀 다이오드 홀들(115) 내에 잔존하는 반도체 패턴들(120)을 형성할 수 있다. 그 결과, 상기 반도체 패턴들(120)은 상기 몰드 절연막(110)의 상부면과 동일한 레벨의 평평한 표면들을 가질 수 있다.
이와는 달리, 상기 반도체막은 고상 에피택시얼(solid phase epitaxial; SPE) 기술을 사용하여 형성될 수 있다. 이 경우에, 상기 반도체 패턴들(120)은 상기 고상 에피택시얼 기술을 사용하여 형성된 반도체막을 평탄화시킴으로써 형성될 수 있다.
도 1, 도 4a 및 도 4b를 참조하면, 상기 반도체 패턴들(120)을 부분 식각하여(partially etching) 상기 몰드 절연막(110)의 상부면보다 낮은 표면들을 갖는 리세스된 반도체 패턴들(128)을 형성한다. 그 결과, 상기 셀 다이오드 홀들(115)의 상부 영역은 노출되어 상부 셀 다이오드 홀들이 형성될 수 있다. 상기 리세스된 반 도체 패턴들(128)의 하부 영역 내로 상기 제1 도전형의 불순물 이온들 또는 상기 제2 도전형의 불순물 이온들을 주입하여 제1 반도체 패턴들(126)을 형성한다. 따라서, 상기 제1 반도체 패턴들(126)은 제1 도전형 또는 제2 도전형을 갖도록 형성될 수 있다. 또한, 상기 리세스된 반도체 패턴들(128)의 상부 영역 내로 상기 제1 도전형의 불순물 이온들을 주입하여 제2 반도체 패턴들(127)을 형성한다. 따라서, 상기 제2 반도체 패턴들(127)은 제1 도전형을 갖도록 형성될 수 있다. 상기 제1 반도체 패턴들(126)을 형성하기 위한 이온주입 공정은 상기 제2 반도체 패턴들(127)을 형성하기 위한 이온주입 공정 후에 진행될 수도 있다.
상기 제1 반도체 패턴들(126)이 상기 제2 도전형의 불순물 이온들로 도핑된 경우에, 상기 셀 다이오드 홀들(115) 내에 차례로 적층된 상기 제1 및 제2 반도체 패턴들(126, 127)은 셀 다이오드들을 구성한다. 이와는 달리, 상기 제1 반도체 패턴들(126)이 제1 도전형의 불순물 이온들로 도핑된 경우에, 상기 각 제2 도전형의 불순물 영역들(IL1, IL2, ... , ILm) 및 이와 접촉하는 상기 제1 반도체 패턴들(126)이 셀 다이오드들을 구성한다. 따라서, 상기 셀 다이오드들은 수직 콘택형의 셀 다이오드들로 형성될 수 있다.
도면에 도시되지는 않았지만, 상기 제2 반도체 패턴들(127)의 표면들 상에 셀 다이오드 전극들을 형성할 수 있다. 상기 셀 다이오드 전극들은 코발트 실리사이드막, 니켈 실리사이드막 또는 타이타늄 실리사이드막과 같은 금속 실리사이드막으로 형성될 수 있다. 상기 금속 실리사이드막은 통상의 샐리사이드 기술(self-aligned silicide technique)을 사용하여 형성할 수 있다. 이 경우에, 상기 셀 다 이오드 전극들은 여전히 상기 몰드 절연막(110)의 상부면보다 낮은 표면들을 갖도록 형성될 수 있다.
상기 노출된 상부 셀 다이오드 홀들의 측벽들을 덮는 절연성 콘택 스페이서들(130)을 형성할 수 있다. 상기 절연성 콘택 스페이서들(130)은 실리콘 산화막 또는 실리콘 질화막을 포함하도록 형성될 수 있다. 이어서, 상기 절연성 콘택 스페이서들(130)을 갖는 기판 상에 상기 상부 셀 다이오드 홀들을 채우는 도전막을 형성한다. 상기 몰드 절연막(110)의 상부면이 노출되도록 상기 도전막을 평탄화시키어 상기 각 상부 셀 다이오드 홀들 내에 잔존하는 하부 전극들(135)을 형성한다. 구체적으로, 화학 기계적 연마 기술(chemical mechanical polishing technique)을 사용하여 상기 몰드 절연막(110)의 상부면이 노출되도록 상기 도전막을 평탄화시킬 수 있다. 그 결과, 상기 몰드 절연막(110)의 상부면들과 실질적으로 동일 레벨에 있는 표면들을 갖는 하부 전극들(135)이 형성될 수 있다. 이와는 달리, 에치백 기술을 사용하여 상기 몰드 절연막(110)의 상부면이 노출되도록 상기 도전막을 평탄화시킬 수 있다. 그 결과, 상기 몰드 절연막(110)의 상부면보다 낮은 표면들을 갖는 하부 전극들(135)이 형성될 수 있다.
상기 하부 전극들(135)은 후속 공정에서 형성되는 상변이 물질막들과 반응하지 않는 도전막으로 형성될 수 있다. 예를 들어, 상기 하부 전극들(135)은 금속 질화막, 예를 들어 타이타늄 질화막을 포함하도록 형성될 수 있다.
도 1, 도 5a 및 도 5b를 참조하면, 상기 하부 전극들(135)을 갖는 기판 상에 상기 하부 전극들(135)을 각각 덮는 복수개의 평행한 메모리 패턴들(152)을 형성한 다. 상기 메모리 패턴들(152)은 차례로 적층된 정보 저장 요소 라인들(147) 및 희생 절연막 패턴들(151)로 형성될 수 있다. 상기 정보 저장 요소 라인들(147)은 차례로 적층된 저항체 라인들(141) 및 배리어막들(146)로 형성될 수 있다. 상기 저항체 라인들(141)은 상기 저항체 라인들(141)을 관통하는 전류에 대한 저항 값이 변화될 수 있는 물질막으로 형성될 수 있다. 예를 들어, 상기 저항체 라인들(141)은 관통하는 전류에 대한 저항 값이 상(phase)에 따라 달라지는 상변이 물질막으로 형성될 수 있다. 상기 상변이 물질막은 GST막과 같은 칼코게나이드막(chalcogenide layer)으로 형성될 수 있다. 상기 배리어막들(146)은 상기 저항체 라인들(141)과 반응하지 않는 물질막일 수 있다. 예를 들어, 상기 배리어막들(146)은 타이타늄 질화막과 같은 금속 질화막을 포함하도록 형성될 수 있다. 상기 희생 절연막 패턴들(151)은 실리콘 질화막으로 형성될 수 있다.
한편, 상기 희생 절연막 패턴들(151)은 생략될 수 있다. 다시 말하면, 상기 희생 절연막 패턴들(151)이 생략되는 경우에, 상기 메모리 패턴들(152)은 상기 정보 저장 요소 라인들(147), 즉 차례로 적층된 저항체 라인들(141) 및 배리어막들(146)로 이루어질 수 있다.
도 1, 도 6a 및 도 6b를 참조하면, 상기 희생 절연막 패턴들(151)을 갖는 기판 상에 보호 절연막(155)을 콘포멀하게 형성할 수 있다. 상기 보호 절연막(155)을 갖는 기판의 전면 상에 층간절연막을 형성한다. 상기 층간절연막은 상기 희생 절연막 패턴들(151)에 대하여 식각 선택비를 갖는 물질막으로 형성될 수 있다. 예를 들어, 상기 희생 절연막 패턴들(151)이 실리콘 질화막으로 형성된 경우에, 상기 층간 절연막은 실리콘 산화막으로 형성될 수 있다. 이 경우에, 상기 보호 절연막(155)은 상기 층간절연막에 대하여 상이한 연마 특성을 갖는 물질막으로 형성될 수 있다. 예를 들어, 상기 층간절연막이 실리콘 산화막으로 형성되는 경우에, 상기 보호 절연막은 실리콘 질화막 또는 금속 질화막으로 형성될 수 있다.
상기 층간절연막을 평탄화하여 상기 각 메모리 패턴들(152) 사이에 잔존하는 층간 절연막 패턴들(160)을 형성한다. 상기 보호 절연막(155)이 상기 층간절연막과 상이한 연마 특성을 갖는 물질막으로 형성되는 경우에, 상기 보호 절연막(155)을 평탄화 저지막으로 하여 상기 층간절연막에 대하여 평탄화 공정을 진행할 수 있다.
한편, 상기 보호 절연막(155)은 생략될 수 있다. 상기 보호 절연막(155)이 생략되는 경우에는 상기 층간 절연막은 상기 희생 절연막 패턴들(151)에 대하여 상이한 연마 특성 및 식각 선택비를 갖는 물질막으로 형성될 수 있다. 예를 들어, 상기 희생 절연막 패턴들(151)이 실리콘 질화막으로 형성되는 경우에, 상기 층간 절연막은 실리콘 산화막으로 형성될 수 있다.
한편, 도 6c에 도시된 바와 같이 상기 정보 저장 요소 라인들(147)을 형성한 후에, 상기 정보 저장 요소 라인들(147)의 측벽들을 덮는 절연성 보호 스페이서들(260)을 형성할 수 있다. 구체적으로, 상기 정보 저장 요소 라인들(147)을 갖는 기판 상에 콘포멀한 절연막을 형성할 수 있다. 이어서 상기 절연막을 이방성 식각하여 상기 정보 저장 요소 라인들(147)의 측벽들을 덮는 절연성 보호 스페이서들(260)을 형성할 수 있다. 그 결과, 상기 정보 저장 요소 라인들(147)의 측벽들은 상기 절연성 보호 스페이서들(260)에 의하여 덮이고, 상기 정보 저장 요소 라인들 (147)의 상부면들은 노출될 수 있다.
도 1, 도 7a 및 도 7b를 참조하면, 상기 정보 저장 요소 라인들(147)의 상부면을 노출시키는 공정을 진행한다. 상기 정보 저장 요소 라인들(147)의 상부면을 노출시키는 공정은 식각 공정을 사용하여 진행될 수 있다. 구체적으로, 상기 정보 저장 요소 라인들(147) 상에 상기 희생 절연막 패턴들(도 6a 및 도 6b의 151) 및 상기 보호 절연막(도 6a 및 도 6b의 155)이 있는 경우에, 상기 정보 저장 요소 라인들(147) 상부의 상기 보호 절연막(도 6a 및 도 6b의 155) 및 상기 희생 절연막 패턴들(151)을 선택적으로 제거한다. 그 결과, 상기 정보 저장 요소 라인들(147)의 상부면은 노출될 수 있다. 이 경우에, 상기 층간 절연막 패턴들(160)의 하부면 및 측벽들을 덮음과 아울러서 상기 정보 저장 요소 라인들(147)의 측벽들을 덮는 보호 절연막 패턴들(155a)이 형성될 수 있다. 이와는 달리, 상기 보호 절연막(도 6a 및 도 6b의 155)이 생략된 경우에는 상기 정보 저장 요소 라인들(147) 상의 희생 절연막 패턴들(도 6a 및 도 6b의 151)을 선택적으로 제거한다. 상기 정보 저장 요소 라인들(147)의 상부면을 노출시키는 공정에 의하여 상기 층간절연막 패턴들(160)의 상부면들이 다소 낮아질 수도 있다. 그러나, 상기 층간절연막 패턴들(160)의 상부면들은 여전히 상기 정보 저장 요소 라인들(147)의 상부면보다 높을 수 있다.
이어서, 상기 정보 저장 요소 라인들(147) 및 상기 층간절연막 패턴들(160)을 갖는 기판의 전면 상에 도전막을 형성한다. 상기 도전막을 패터닝하여 상기 정보 저장 요소 라인들(147) 및 상기 층간절연막 패턴들(160)을 가로지르는 적어도 하나의 전도성 라인을 형성한다.
한편, 상기 도전막 상에 하드 마스크막을 형성할 수 있다. 따라서, 상기 전도성 라인 상에는 하드 마스크 패턴(미도시)이 형성될 수 있다. 상기 전도성 라인은 비트라인일 수 있다. 상기 비트라인은 복수개로 형성될 수 있다. 즉, 상기 정보 저장 요소 라인들(147) 및 상기 층간절연막 패턴들(160)을 가로지르는 복수개의 평행한 비트 라인들을 형성할 수 있다. 상기 비트라인들은 n 개의 비트라인들(n-numbered bit lines; BL1, BL2, ... , BLn)로 형성될 수 있다.
한편, 도 6c에 설명한 바와 같이 절연성 보호 스페이서들(260)이 형성된 경우에는, 도 7c에 도시된 바와 같이 상기 절연성 보호 스페이서들(260) 및 상기 정보 저장 요소 라인들(147)을 가로지르는 복수개의 평행한 상기 비트라인들(BL1, BL2, ... , BLn)을 형성한다.
한편, 상기 정보 저장 요소 라인들(147)을 형성한 후에, 상기 정보 저장 요소 라인들(147)을 가로지르는 상기 비트라인들(BL1, BL2, ... , BLn)을 형성할 수 있다. 그 결과, 상기 비트라인들(BL1, BL2, ... , BLn)의 폭 방향과 실질적으로 평행한 상기 정보 저장 요소들(147a)의 측벽들은 상기 비트라인들(BL1, BL2, ... , BLn)에 의하여 덮일 수 있다. 이 경우에, 상기 비트라인들(BL1, BL2, ... , BLn)은 차례로 적층된 금속 질화막 및 금속막으로 형성될 수 있다. 여기서, 상기 정보 저장 요소 라인들(147)은 저항체 라인들(141)로 이루어질 수 있다. 상기 금속 질화막은 상기 저항체 라인들(141)과 상기 금속막 사이의 반응을 방지할 수 있다.
도 1, 도 8a 및 도 8b를 참조하면, 상기 비트라인들(BL1, BL2, ... , BLn)을 마스크로 하여 상기 정보 저장 요소 라인들(도 7a 및 도 7b의 147)을 선택적으로 제거하여 상기 비트라인들(BL1, BL2, ... , BLn)과 상기 정보 저장 요소 라인들(도 7a 및 도 7b의 147)과의 교차 영역에 상기 비트라인들(BL1, BL2, ... , BLn)과 자기 정렬된 정보 저장 요소들(147a)을 형성한다. 그 결과, 상기 비트라인들(BL1, BL2, ... , BLn)의 길이 방향과 평행한 상기 정보 저장 요소들(147a)의 측벽들은 도 8a에 도시된 바와 같이 노출될 수 있다. 상기 정보 저장 요소들(147a)의 각각은 서로 이격된 아일랜드 형(island type)으로 형성될 수 있다. 상기 비트라인들(BL1, BL2, ... , BLn)의 폭 방향과 실질적으로 평행한 상기 정보 저장 요소들(147a)의 측벽들은 도 8b에 도시된 바와 같이 상기 층간 절연막 패턴들(160) 또는 보호 절연막 패턴들(155a)에 의해 덮일 수 있다. 이와는 달리, 상기 비트라인들(BL1, BL2, ... , BLn)의 폭 방향과 실질적으로 평행한 상기 정보 저장 요소들(147a)의 측벽들은 도 8c에 도시된 바와 같이 상기 절연성 보호 스페이서들(260)에 의해 덮일 수 있다. 즉, 상기 비트라인들(BL1, BL2, ... , BLn)의 폭 방향과 실질적으로 평행한 상기 정보 저장 요소들(147a)의 측벽들은 절연성 물질막 패턴들에 의해 덮일 수 있다.
한편, 상기 절연성 물질막 패턴들을 형성하는 것을 생략하는 경우에, 상기 비트라인들(BL1, BL2, ... , BLn)의 폭 방향과 실질적으로 평행한 상기 정보 저장 요소들(147a)의 측벽들은 상기 비트라인들(BL1, BL2, ... , BLn)에 의하여 덮일 수 있다. 이 경우에, 상기 비트라인들(BL1, BL2, ... , BLn)은 차례로 적층된 금속 질화막 및 금속막으로 형성될 수 있다.
상술한 바와 같이, 상기 정보 저장 요소들(147a)을 형성하는 것은, 상기 비 트라인들(BL1, BL2, ... , BLn)을 형성하기 위한 사진 공정을 이용하여 형성될 수 있다. 상기 정보 저장 요소들(147a)은 실질적으로 라인 패턴을 형성하기 위한 사진 공정들을 이용하여 형성될 수 있다. 그 결과, 상기 정보 저장 요소들(147a)의 크기 및 상기 정보 저장 요소들(147a) 사이의 간격들은 최소 라인 폭을 구현할 수 있는 사진 공정에 의하여 결정될 수 있다. 따라서, 상기 정보 저장 요소들(147a)이 차지하는 면적을 최소화시킬 수 있다. 그 결과, 단위 셀이 차지하는 면적을 감소시킬 수 있으므로, 결과적으로 메모리 소자의 집적도를 향상시킬 수 있다. 또한, 상기 정보 저장 요소들(147a)과 상기 비트라인들(BL1, BL2, ... , BLn)은 자기 정렬되도록 형성되므로, 상기 정보 저장 요소들(147a)과 상기 비트라인들(BL1, BL2, ... , BLn) 사이에 발생될 수 있는 오 정렬(mis-align) 문제를 해결할 수 있다.
상기 정보 저장 요소들(147a)은 차례로 적층된 저항체 패턴들(resistor patterns; 141a) 및 배리어 패턴들(146a)로 형성될 수 있다. 결과적으로, 상기 저항체 패턴들(141a) 및 상기 배리어 패턴들(146a)은 실질적으로 동일한 공정에 의하여 형성된다. 따라서, 상기 저항체 패턴들(141a) 및 상기 배리어 패턴들(146a)은 자기 정렬될(self-aligned) 수 있다.
상기 정보 저장 요소들(147a)을 갖는 기판 상에 금속간 절연막(170)을 형성한다. 상기 금속간 절연막(170)은 실리콘 산화막으로 형성될 수 있다. 상기 금속간 절연막(170)을 패터닝하여 상기 불순물 영역들(IL1, IL2, ... , ILm)의 소정 영역들을 각각 노출시키는 개구부(171)를 형성할 수 있다. 상기 개구부(171)를 채우는 전도성 플러그들(175)을 형성할 수 있다. 이어서, 상기 금속간 절연막(170) 상에 상기 전도성 플러그들(175)을 덮음과 아울러서 상기 비트라인들(BL1, BL2, ... , BLn)과 교차하는 복수개의 평행한 금속 배선들을 형성할 수 있다. 상기 금속 배선들은 워드라인들일 수 있다. 즉, 상기 워드라인들은 m 개의 워드라인들(WL1, WL2, ... , WLm)로 형성될 수 있다.
한편, 도 7c에서 설명한 바와 같이 상기 절연성 보호 스페이서들(260)을 갖는 기판 상에 상기 비트라인들(BL1, BL2, ... , BLn)을 형성한 경우에, 도 8c에 도시된 바와 같이, 상기 비트라인들(BL1, BL2, ... , BLn)을 마스크로 하여 상기 정보 저장 요소 라인들(도 7a 및 도 7c의 147)을 선택적으로 제거하여 상기 비트라인들(BL1, BL2, ... , BLn)과 상기 정보 저장 요소 라인들(도 7a 및 도 7c의 147)과의 교차 영역에 상기 비트라인들(BL1, BL2, ... , BLn)과 자기 정렬된 최종 정보 저장 요소들(147a)을 형성한다. 따라서, 비트라인들(BL1, BL2, ... , BLn)의 길이 방향과 평행한 상기 정보 저장 요소들(147a)의 측벽들은 노출될 수 있다. 이어서, 상기 도 8a 및 도 8b를 참조하여 설명한 바와 같이, 상기 비트라인들(BL1, BL2, ... , BLn)을 덮는 상기 금속간 절연막(170), 상기 금속간 절연막(170)을 관통하는 상기 전도성 플러그들(175) 및 상기 전도성 플러그들(175)을 덮는 상기 워드라인들(WL1, WL2, ... , WLm)을 차례로 형성할 수 있다.
상술한 바와 같이 본 발명에 따르면, 하나의 셀을 보았을 때, 반도체기판으로부터 수직 방향으로 수직콘택형 셀 다이오드, 하부 전극 및 정보 저장 요소가 차례로 정렬될 수 있다. 상기 정보 저장 요소는 상기 정보 저장 요소를 덮으며 지나 는 비트라인과 자기 정렬된다. 상기 정보 저장 요소는 차례로 적층된 저항체 패턴 및 배리어 패턴으로 구성될 수 있다. 상기 저항체 패턴 및 상기 배리어 패턴은 실질적으로 동일한 공정에 의하여 형성될 수 있다. 즉, 상기 저항체 패턴 및 상기 배리어 패턴은 자기 정렬될 수 있다. 상기 정보 저장 요소는 상기 비트라인과 정렬되도록 형성되므로 상기 정보 저장 요소의 크기를 최소화시킬 수 있다. 그 결과, 비트라인의 하부에 상기 비트라인과 자기 정렬된 상기 정보 저장 요소, 상기 정보 저장 요소의 하부에 접속된 하부 전극 및 상기 하부 전극의 하부에 접속된 셀 다이오드로 구성되는 메모리 셀의 평면적(planar area)을 최소화시킬 수 있다. 따라서, 고집적 셀 구조를 구현할 수 있다. 결과적으로, 본 발명의 실시예들은 고집적 셀 구조를 갖는 메모리 소자 및 그 제조방법을 제공할 수 있다.

Claims (30)

  1. 반도체기판 상에 제공된 몰드 절연막;
    상기 몰드 절연막 상에 제공된 적어도 하나의 전도성 라인; 및
    상기 전도성 라인과 상기 몰드 절연막 사이에 상기 전도성 라인과 자기 정렬되도록 개재된 정보 저장 요소들을 포함하는 메모리 소자.
  2. 제 1 항에 있어서,
    상기 정보 저장 요소들의 각각은 차례로 적층된 저항체 패턴 및 배리어 패턴으로 이루어지되, 상기 저항체 패턴 및 상기 배리어 패턴은 자기 정렬된 것을 특징으로 하는 메모리 소자.
  3. 제 2 항에 있어서,
    상기 저항체 패턴은 상변이 물질막 패턴인 것을 특징으로 하는 메모리 소자.
  4. 제 2 항에 있어서,
    상기 배리어 패턴은 금속 질화막을 포함하는 것을 특징으로 하는 메모리 소자.
  5. 제 1 항에 있어서,
    상기 전도성 라인은 차례로 적층된 금속 질화막 및 금속막으로 이루어진 것을 특징으로 하는 메모리 소자.
  6. 제 1 항에 있어서,
    상기 정보 저장 요소들의 서로 대향하는 측벽들을 덮되, 상기 전도성 라인의 폭 방향과 실질적으로 평행한 상기 정보 저장 요소들의 측벽들을 덮는 절연성 물질막 패턴들을 더 포함하는 메모리 소자.
  7. 제 6 항에 있어서,
    상기 절연성 물질막 패턴들은 상기 정보 저장 요소들 사이를 채우며 상기 전도성 라인들과 교차하도록 배열된 라인 형상인 것을 특징으로 하는 메모리 소자.
  8. 제 7 항에 있어서,
    상기 절연성 물질막 패턴들과 상기 정보 저장 요소들 사이에 개재됨과 아울러서 상기 절연성 물질막 패턴들과 상기 몰드 절연막 사이에 개재된 보호 절연막 패턴을 더 포함하는 메모리 소자.
  9. 제 1 항에 있어서,
    상기 반도체 기판과 상기 정보 저장 요소 사이에 개재된 반도체 패턴 및 하부 전극을 더 포함하되, 상기 반도체 패턴 및 상기 하부 전극은 상기 몰드 절연막 을 관통하도록 상기 반도체 기판으로부터 차례로 적층된 것을 특징으로 하는 메모리 소자.
  10. 제 9 항에 있어서,
    상기 반도체 패턴은 수직 콘택형의 셀 다이오드를 구성하는 것을 특징으로 하는 메모리 소자.
  11. 제 9 항에 있어서,
    상기 몰드 절연막과 상기 하부 전극 사이에 개재된 절연성 콘택 스페이서를 더 포함하는 메모리 소자.
  12. 반도체기판 상에 몰드 절연막을 형성하고,
    상기 몰드 절연막 상에 복수개의 평행한 정보 저장 요소 라인들을 형성하고,
    상기 정보 저장 요소 라인들을 가로지르는 적어도 하나의 전도성 라인을 형성하고,
    상기 전도성 라인을 마스크로 하여 상기 정보 저장 요소 라인들을 식각하여 상기 전도성 라인과 상기 정보 저장 요소 라인들의 교차 영역에 상기 전도성 라인들과 자기 정렬된 정보 저장 요소들을 형성하는 것을 포함하는 메모리 소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 정보 저장 요소 라인들의 각각은 차례로 적층된 저항체 라인 및 배리어막으로 형성되는 것을 특징으로 하는 메모리 소자의 제조방법.
  14. 제 13 항에 있어서,
    상기 저항체 라인은 상변이 물질막으로 형성되는 것을 특징으로 하는 메모리 소자의 제조방법.
  15. 제 13 항에 있어서,
    상기 배리어막은 금속 질화막을 포함하도록 형성되는 것을 특징으로 하는 메모리 소자의 제조방법.
  16. 제 12 항에 있어서,
    상기 전도성 라인은 차례로 적층된 금속 질화막 및 금속막으로 형성되는 것을 특징으로 하는 메모리 소자의 제조방법.
  17. 제 12 항에 있어서,
    상기 정보 저장 요소 라인들을 형성한 후에,
    상기 정보 저장 요소 라인들의 측벽들을 덮는 절연성 보호 스페이서들을 형성하는 것을 더 포함하는 메모리 소자의 제조방법.
  18. 제 12 항에 있어서,
    상기 정보 저장 요소 라인들을 형성한 후에,
    상기 정보 저장 요소 라인들 사이에 개재된 층간 절연막 패턴들을 형성하는 것을 더 포함하는 메모리 소자의 제조방법.
  19. 제 18 항에 있어서,
    상기 층간 절연막 패턴들을 형성하는 것은
    상기 정보 저장 요소 라인들을 갖는 기판 상에 층간 절연막을 형성하고,
    상기 층간절연막을 평탄화시키는 것을 포함하는 메모리 소자의 제조방법.
  20. 제 19 항에 있어서,
    상기 층간절연막을 형성하기 전에,
    상기 정보 저장 요소 라인들을 갖는 기판 상에 보호 절연막을 형성하는 것을 더 포함하는 메모리 소자의 제조방법.
  21. 반도체기판 상에 몰드 절연막을 형성하고,
    상기 몰드 절연막을 관통하는 셀 다이오드 홀들을 형성하고,
    상기 각 셀 다이오드 홀들 내에 차례로 적층된 반도체 패턴 및 하부 전극을 형성하고,
    상기 셀 다이오드 홀들을 덮는 복수개의 평행한 정보 저장 요소 라인들을 형성하고,
    상기 정보 저장 요소 라인들을 가로지르는 적어도 하나의 전도성 라인을 형성하되, 상기 전도성 라인은 상기 셀 다이오드 홀들 상부와 실질적으로 수직 방향으로 정렬되도록 형성되고,
    상기 전도성 라인을 마스크로 하여 상기 정보 저장 요소 라인들을 식각하여 상기 전도성 라인과 상기 정보 저장 요소 라인들의 교차 영역에 상기 전도성 라인들과 자기 정렬된 정보 저장 요소들을 형성하는 것을 포함하는 메모리 소자의 제조방법.
  22. 제 21 항에 있어서,
    상기 반도체 패턴은 수직 콘택형의 셀 다이오드를 구성하는 것을 특징으로 하는 메모리 소자의 제조방법.
  23. 제 21 항에 있어서,
    상기 하부 전극을 형성하기 전에,
    상기 몰드 절연막의 상부면과 상기 반도체 패턴의 표면 사이의 단차에 의하여 노출된 상기 셀 다이오드 홀들의 노출된 측벽들에 절연성 콘택 스페이서들을 형성하는 것을 더 포함하는 메모리 소자의 제조방법.
  24. 제 21 항에 있어서,
    상기 정보 저장 요소 라인들의 각각은 차례로 적층된 저항체 라인 및 배리어막으로 형성되는 것을 특징으로 하는 메모리 소자의 제조방법.
  25. 제 24 항에 있어서,
    상기 저항체 라인은 상변이 물질막으로 형성되는 것을 특징으로 하는 메모리 소자의 제조방법.
  26. 제 24 항에 있어서,
    상기 배리어막은 금속 질화막을 포함하도록 형성되는 것을 특징으로 하는 메모리 소자의 제조방법.
  27. 제 21 항에 있어서,
    상기 전도성 라인은 차례로 적층된 금속 질화막 및 금속막으로 형성되는 것을 특징으로 하는 메모리 소자의 제조방법.
  28. 제 21 항에 있어서,
    상기 정보 저장 요소 라인들을 형성한 후에,
    상기 정보 저장 요소 라인들의 측벽들을 덮는 절연성 보호 스페이서들을 형성하는 것을 더 포함하는 메모리 소자의 제조방법.
  29. 제 21 항에 있어서,
    상기 정보 저장 요소 라인들을 형성한 후에,
    상기 정보 저장 요소 라인들 사이에 개재된 층간 절연막 패턴들을 형성하는 것을 더 포함하는 메모리 소자의 제조방법.
  30. 제 29 항에 있어서,
    상기 층간 절연막 패턴들을 형성하는 것은
    상기 정보 저장 요소들을 갖는 기판 상에 층간 절연막을 형성하고,
    상기 층간절연막을 평탄화시키는 것을 포함하는 메모리 소자의 제조방법.
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