KR100846506B1 - Ｐｎ 다이오드를 포함하는 상변화 메모리 소자와 그 제조및 동작 방법 - Google Patents

Ｐｎ 다이오드를 포함하는 상변화 메모리 소자와 그 제조및 동작 방법 Download PDF

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Abstract

PN 다이오드를 포함하는 상변화 메모리 소자와 그 제조 및 동작 방법에 관해 개시되어 있다. 개시된 상변화 메모리 소자는 반도체 기판, 상기 반도체 기판이 노출되는 홀을 포함하는 제1 층간 절연막, 상기 홀의 하부를 채운 다이오드, 상기 다이오드 상에 형성된 제1 층간 절연막의 상부면보다 낮은 표면을 갖는 다이오드 전극, 상기 다이오드 전극 상에서 형성되고 상기 홀의 일부를 채우며 상기 다이오드 전극과 평탄하지 않은(non-planar) 계면을 갖는 하부 전극, 상기 하부전극 상에 형성되고 상기 홀의 나머지를 채운 상변화층 및 상기 상변화층 상에 형성된 상부 전극을 포함하는 것을 특징으로 하는 상변화 메모리 소자를 제공한다.

Description

ＰＮ 다이오드를 포함하는 상변화 메모리 소자와 그 제조 및 동작 방법 {Phase change random access memory comprising PN diode and methods of manufacturing and operating the same}
도 1은 본 발명의 실시예에 의한 PN 다이오드를 포함하는 상변화 메모리 소자(PRAM)의 단면도이다.
도 2는 도 1에 도시한 PRAM의 스토리지 노드의 변형예를 나타낸 단면도이다.
도 3 내지 도 9는 도 1의 상변화 메모리 소자의 제조 방법을 단계별로 나타낸 단면도들이다.
도 10 내지 도 12는 본 발명의 실시예에 의한 상변화 메모리 소자의 제조 방법에서 홀을 통해 노출된 다이오드의 제2 반도체층에 에치 백 공정으로 형성한 홈을 보여주는 주사 전자 현미경(SEM) 사진이다.
*도면의 주요부분에 대한 부호의 설명*
10:반도체 기판 14:층간 절연막
16n, 16p:제1 및 제2 반도체층 18:배리어 금속막(다이오드 전극)
20:스페이서 22:도전막
22a:하부전극 24:상변화층
26:상부전극 D:다이오드
G:홈 P1:감광막 패턴
Rp:스토리지 노드 C1:언더 컷
1. 발명의 분야
본 발명은 반도체 메모리 소자와 그 제조 및 동작 방법에 관한 것으로, 특히 PN 다이오드를 포함하는 상변화 메모리 소자와 그 제조 및 동작 방법에 관한 것이다.
2. 관련기술의 설명
비휘발성 메모리 소자들에 저장된 데이터는 전원이 차단되더라도 소멸되지 않는다. 이러한 비휘발성 메모리 소자들을 대표하는 것으로 플래쉬 메모리가 있다.
최근, 플래쉬 메모리 소자들 대신, 새로운(novel) 비휘발성 메모리 소자, 예컨대 상변화 메모리 소자들이 소개되고 있다.
상변화 메모리 소자들의 단위 셀은 하나의 셀 스위칭 소자 및 스위칭 소자에 전기적으로 접속된 스토리지 노드를 포함한다. 스토리지 노드는 상변화 물질층, 상부전극 및 하부전극을 포함한다. 상변화 물질층은 상부 및 하부전극 사이에 존재한다. 셀 스위칭 소자는 트랜지스터와 같은 능동 소자일 수 있다. 이 경우, 상변화 메모리 셀에 데이터를 기록하기 위해 적어도 수 mA의 큰 프로그램 전류(large program current), 곧 리세트 전류가 요구된다. 이때, 프로그램 전류는 트랜지스터를 통하여 제공된다. 트랜지스터의 크기를 줄일 경우, 트랜지스터가 수용할 수 있는 최대 전류도 감소한다. 그러므로 트랜지스터의 크기를 과하게 줄일 경우, 트랜지스터가 프로그램 전류를 수용할 수 없게 된다. 따라서 트랜지스터의 크기를 줄이는데는 한계가 있다. 이러한 이유로 상변화 메모리 셀의 스위칭 소자로서 트랜지스터가 채택되는 경우, 상변화 메모리 소자의 집적도를 향상시키는데 한계가 있을 수 있다.
이런한 문제점은 트랜지스터 대신에 수직 다이오드(vertical diode)를 채택함으로서 어느 정도 해소될 수 있다.
수직 다이오드를 채택하는 상변화 메모리 셀의 일예는 미국특허 제6,511,862 B2 호에 "프로그래머블 소자들을 위한 변형된 콘택(modified contact for programmable devices)"라는 제목으로 헛 젠스 등(Hudgens et al.)에 의해 개시되어 있다.
그러나 수직 다이오드 구조를 스위칭 소자로 채택한 상변화 메모리 소자는 다음과 같은 문제점을 갖고 있다.
곧, 스토리지 노드의 하부전극과 다이오드 사이에 배리어 금속막(이하, 다이오드 전극)이 존재하는데, 하부전극과 다이오드 전극의 접촉 면적이 좁아서 접촉 저항이 증가된다. 접촉 저항의 증가에 따라 하부전극과 다이오드 전극의 접촉 영역에서 전류 감소가 증가하는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래 기술의 문제점을 개선 하기 위한 것으로, 보다 상세하게는 다이오드 전극과 하부전극 사이의 접촉 저항 감소시킬 수 있는 상변화 메모리 소자를 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 이러한 상변화 메모리 소자의 제조 방법을 제공함에 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 그러한 상변화 메모리 소자의 동작 방법을 제공함에 있다.
기술적 과제를 달성하기 위하여, 본 발명은 반도체 기판, 상기 반도체 기판이 노출되는 홀을 포함하는 제1 층간 절연막, 상기 홀의 하부를 채운 다이오드, 상기 다이오드 상에 형성된 상기 제1 층간 절연막의 상부면보다 낮은 표면을 갖는 다이오드 전극, 상기 다이오드 전극 상에서 형성되고 홀의 일부를 채우며 상기 다이오드 전극과 평탄하지 않은(non-planar) 계면을 가지는 하부전극, 상기 하부전극 상에 형성되고 상기 홀의 나머지를 채운 상변화층 및 상기 상변화층 상에 형성된 상부전극을 포함하는 것을 특징으로 하는 상변화 메모리 소자를 제공한다.
이러한 상변화 메모리 소자에서 상기 홀의 측벽과 상기 하부전극 및 상기 상변화층 사이에 스페이서가 더 구비될 수 있다.
상기 다이오드 전극과 상기 하부전극 사이의 계면은 오목하거나 볼록할 수 있다.
상기 다이오드 전극은 금속 실리사이드 전극일 수 있다. 이때, 상기 다이오드 전극은 TiSi2, CoSi2, 및 NiSi2로 이루어진 군 중에서 선택된 적어도 하나의 물 질로 형성된 전극일 수 있다.
상기 다이오드 전극의 상부 면적이 상기 하부전극의 하부 면적과 동일할 수 있다.
상기 하부전극은 티타늄 질화물 전극 또는 티타늄 알루미늄 질화물 전극일 수 있다.
다른 기술적 과제를 달성하기 위하여, 본 발명은 반도체 기판 상에 제1 층간 절연막을 형성하는 단계, 상기 제1 층간 절연막에 상기 반도체 기판이 노출되는 홀을 형성하는 단계, 상기 홀의 하부 영역에 다이오드를 형성하는 단계, 상기 다이오드 상에, 노출된 면이 평탄하지 않도록 다이오드 전극을 형성하는 단계, 상기 다이오드 전극의 노출된 면을 덮는 하부전극을 형성하는 단계 및 상기 하부전극 상에 상변화층 및 상부전극을 순차적으로 형성하는 단계를 포함하는 것을 특징으로 하는 상변화 메모리 소자의 제조방법을 제공한다.
이러한 제조 방법에서 상기 다이오드를 형성하는 단계는 상기 홀의 하부 영역을 반도체층으로 채우는 단계, 상기 반도체층의 하부영역을 제1 도전형 불순물로 도핑하는 단계 및 상기 반도체층의 상부영역을 제2 도전형 불순물로 도핑하는 단계를 더 포함할 수 있다. 이때, 상기 홀의 하부 영역을 상기 반도체층으로 채우는 단계는 선택적 에피택시얼 성장기술을 사용하여 상기 홀을 채우는 단결정 반도체층을 형성하는 단계, 상기 제1 층간 절연막의 상부면이 노출될 때까지 상기 단결정 반도체층의 상부면을 평탄화하는 단계 및 상기 홀에서 상기 평탄화된 단결정 반도체층의 일부를 제거하는 단계를 더 포함할 수 있다.
또한, 상기 다이오드 전극을 형성하는 단계는 상기 다이오드와 접촉되고 상기 홀의 측벽을 덮는 스페이서를 형성하는 단계, 상기 스페이서 안쪽의 상기 다이오드를 일부 에치 백하여 상기 다이오드의 상부면에 홈을 형성하는 단계 및 상기 홈이 채워지지 않은 범위에서 다이오드 전극으로 홈의 표면을 덮는 단계를 더 포함할 수 있다.
상기 다이오드 전극은 금속 실리사이드로 형성할 수 있다.
상기 금속 실리사이드는 TiSi2, CoSi2, 및 NiSi2로 이루어진 군 중에서 선택된 적어도 어느 하나일 수 있다.
상기 상변화층 및 상기 상부전극을 순차적으로 형성하는 단계는 상기 제1 층간 절연막 상으로 상기 홀을 채우는 상변화층 및 상부전극을 순차적으로 형성하는 단계 및 상기 상변화층 및 상기 상부전극을 패터닝하는 단계를 더 포함할 수 있다.
상기 상변화층 및 상기 상부전극을 순차적으로 형성하는 단계는 상기 하부전극 상에 상기 홀을 채우는 상변화층을 형성하는 단계, 상기 제1 층간 절연층 상에 상기 상변화층을 덮는 상부전극을 형성하는 단계 및 패터닝 결과물이 상기 상변화층을 덮도록 상기 상부전극을 패터닝하는 단계를 더 포함할 수 있다.
상기 제1 층간 절연막은 단일 절연막일 수 있다.
상기 하부전극 및 상기 상부전극은 각각 티타늄 질화물 전극 및 티타늄 알루미늄 질화물 전극으로 형성할 수 있다.
상기 상변화층은 칼코게나이드층(chalcogenide layer)으로 형성할 수 있다.
또 다른 기술적 과제를 달성하기 위하여, 본 발명은 PN 다이오드와 이에 연 결된 스토리지 노드를 포함하는 상변화 메모리 소자의 동작 방법에 있어서, 상기 PN 다이오드가 턴 온(turn on)되는 방향으로 상기 스토리지 노드에 동작전압을 인가하는 단계를 포함하되, 상기 스토리지 노드는 다이오드 전극을 매개로 하여 상기 PN 다이오드에 접촉되고, 상기 스토리지 노드와 상기 다이오드 전극의 계면은 곡면인 것을 특징으로 하는 상변화 메모리 소자의 동작 방법을 제공한다.
상기 동작전압은 쓰기전압, 읽기전압 및 소거전압 중 어느 하나일 수 있다.
상기 동작전압이 읽기전압일 때, 측정된 전류는 기준전류와 비교할 수 있다.
이러한 본 발명을 이용하면, 스토리지 노드의 하부전극과 스위칭 소자인 PN 다이오드의 접촉 면적을 증가시켜 접촉저항을 낮출 수 있는 바, 상기 하부전극과 상기 PN 다이오드의 접촉 영역에서의 전류 감소를 줄일 수 있다. 이에 따라 상변화 메모리 소자의 집적도를 높일 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예에 의한 상변화 메모리 소자와 그 제조 및 동작 방법을 상세히 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다. 하기 실시예는 본 발명을 제한하기 위한 것이 아니다
먼저, 본 발명의 실시예에 상변화 메모리 소자를 설명한다.
도 1을 참조하면, 반도체 기판(10) 상에 제1 층간 절연막(14)이 존재한다. 반도체 기판(10)은, 예를 들면 N 도핑 반도체 기판일 수 있다. 제1 층간 절연막(14)은 단일 절연막(a single insulating layer)일 수 있다. 제1 층간 절연막(14)은 반도체 기판(10)이 노출되는 홀(14h)을 포함하고 있다. 홀(14h) 안쪽 하 부 영역에 다이오드(D)가 존재한다. 다이오드(D)는 PN 접합 다이오드로서 순차적으로 적층된 제1 반도체층(16n)과 제2 반도체층(16p)을 포함한다. 제1 및 제2 반도체층(16n, 16p)은 제1 도전형 불순물 또는 제2 도전형 불순물을 포함할 수 있다. 제1 및 제2 도전형 불순물은 동일하거나 다른 타입의 불순물일 수 있다. 제1 및 제2 도전형 불순물 중 어느 하나는 N형 불순물이고, 다른 하나는 P형 불순물일 수 있다. 제1 반도체층(16n)이 제1 도전형 불순물, 예컨대 N형 불순물을 포함하고, 제2 반도체층(16p)이 제2 도전형 불순물, 예컨대 P형 불순물을 포함하는 경우, 제1 및 제2 반도체층(16n, 16p)은 PN 다이오드가 된다. 그리고 제1 및 제2 반도체층(16n, 16p) 모두가 제2 도전형 불순물, 예컨대 P형 불순물인 경우, 제1 반도체층(16n)과 반도체 기판(10)은 PN 다이오드가 된다.
제1 반도체층(16n)이 제1 및 제2 도전형 불순물 중 어느 하나의 불순물을 포함하고 있더라도 제1 반도체층(16n)은 반도체 기판(10) 및 제2 반도체층(16p)보다 낮은 불순물 농도를 가질 수 있다. 이는 다이오드(D)에 역 바이어스가 인가되는 경우에, 다이오드(D)의 누설 전류특성을 향상시키기 위함이다. 제2 반도체층(16p)의 상부면은 오목한 형태이다. 이와 같은 제2 반도체층(16p)의 상부면 상에 다이오드 전극(18)이 존재한다. 다이오드 전극(18)은 제2 반도체층(16p)의 상부면을 덮고 있으나, 상부면의 오목한 부분을 채울 정도의 두께는 아니다. 그러므로 제2 반도체층(16p)의 상부면의 오목한 형태는 다이오드 전극(18)에도 그대로 전사된다. 이에 따라 다이오드 전극(18)의 상부면도 제2 반도체층(16p)의 상부면과 동일한 형태로 오목하게 된다. 다이오드 전극(18)은 도전막일 수 있는데, 예를 들면 금속 실리사 이드막일 수 있다. 상기 금속 실리사이드는 예를 들면, 코발트 실리사이드막(CoSi2), 티타늄 실리사이드막(TiSi2) 또는 니켈 실리사이드막(NiSi2)일 수 있다. 또한, 다이오드 전극(18)은 TiSi2, CoSi2, 및 NiSi2로 이루어진 군 중에서 선택된 적어도 어느 하나일 수도 있다. 다이오드 전극(18)은 홀(14h)을 완전히 채우지 않는다. 때문에 다이오드 전극(18)의 높이는 제1 층간 절연막(14)의 상부면보다 낮다. 홀(14h)의 다이오드 전극(18)의 위쪽 영역의 측벽은 스페이서(20)로 덮여 있다. 또한, 스페이서(20)는 다이오드 전극(18)의 가장자리 부분을 덮고 있다. 스페이서(20) 안쪽으로 노출된 다이오드 전극(18)의 오목한 부분은 하부전극(22a)으로 덮여 있다. 스페이서(20)로 둘러싸인 홀(14h)의 하부전극(22a) 위쪽 부분은 상변화층(24)으로 채워져 있다. 결과적으로, 스페이서(20)는 하부전극(22a) 및 상변화층(24)과 이들과 마주하는 홀(14h)의 측벽 사이에 개재된다. 상변화층(24)은 홀(14h) 둘레의 제1 층간 절연막(14) 상으로 확장되어 있다. 상변화층(24) 상에 상부전극(26a)이 존재한다.
하부전극(22a)은 다이오드 전극(18)의 오목한 상부면을 덮고 있는 바, 결과적으로 하부전극(22a)과 다이오드 전극(18)은 평탄하지 않은(non-planar) 계면을 갖는다. 또한, 스페이서(20)로 인해 하부전극(22a) 및 상변화층(24)은 그 형성 영역이 제한된다.
하부전극(22a)은 상변화층(24)과 반응하지 않는 도전성 물질로 이루어진 전극인 것이 바람직하다. 예를 들면, 하부전극(22a)은 티타늄 질화물(TiN) 전극 또는 티타늄 알루미늄 질화물(TiAlN) 전극일 수 있다. 이에 따라 하부전극(22a)은 열적 으로 안정한 히터 역할을 할 수 있다. 다이오드 전극(18) 상에 차례로 적층된 하부전극(22a), 상변화층(24) 및 상부전극(26a)은 데이터가 저장되는 스토리지 노드(Rp) 역할을 한다.
한편, 상변화층(24)은 도 2에 도시한 바와 같이 제1 층간 절연층(14) 상으로 확장됨이 없이 홀(14h)만 채우도록 구비될 수 있다. 이때는 상부전극(26a)만 제1 층간 절연층(14) 상으로 확장된다.
상변화층(24)은 GST(GeSbTe)층이다. 상변화층(24)은 GST층외에 다른 칼코게나이드층(chalcogenide layer)일 수 있다. 상부전극(26a)은 상변화층(24)과 반응하지 않는 도전성 물질로 이루어진 전극일 수 있는데, 예를 들면, TiN 전극 또는 TiAlN 전극일 수 있다.
상기한 바와 같이, 홀(14h)의 측벽과 하부전극(22a) 및 상변화층(24) 사이에 구비된 스페이서(20)가 구비되면, 상변화층(24)과 하부전극(22a)의 접촉 면적(contact area)이 감소된다. 이러한 원인으로 하부전극(22a) 및 상변화층(24) 사이의 계면에서 열발생 효율이 증가되는 바, 프로그램 전류를 줄일 수 있다.
한편, 제2 반도체층(16p)의 상부면은 오목한 대신, 위로 볼록할 수 있다.
다음에는 상술한 상변화 메모리 소자의 제조 방법을 설명한다.
도 3을 참조하면, 반도체 기판(10) 상에 제1 층간 절연막(14)을 형성한다. 제1 층간 절연막(14)은 단일 절연막(a single insulating layer)으로 형성할 수 있다. 제1 층간 절연막(14)을 패터닝하여 반도체 기판(10)의 소정 영역이 노출되는 홀(14h)을 형성한다. 홀(14h)을 반도체층(16)으로 채운다. 반도체층(16)은 홀(14h) 을 통해 노출된 반도체 기판(10)을 씨드층으로 사용하여 선택적 에피택시얼 성장(Selective Epitaxial Growth)기술을 사용하여 형성할 수 있다. 따라서 반도체 기판(10)이 단결정 구조를 갖는 경우, 반도체층(16)은 단결정 구조를 갖도록 형성될 수 있다. 또한, 반도체층(16)은 제1 층간 절연막(14)의 상부면보다 높은 표면을 갖도록 성장될 수 있다. 이 경우, 반도체층(16)을 제1 층간 절연막(14)이 노출될 때까지 평탄화한다. 반도체층(16)은 실리콘층일 수 있다. 반도체층(16)은 화학기상증착(CVD) 방법으로 형성할 수도 있는데, 이 경우에도 평탄화 공정을 적용할 수 있다. 반도체층(16)을 CVD방법으로 형성할 경우, 반도체층(16)은 다결정 상태를 가질 수 있다.
도 4를 참조하면, 반도체층(16)을 부분 식각하여(partially etching) 반도체층(16)의 높이를 제1 층간 절연막(14)보다 낮게 한다. 곧, 홀(14h)에서 반도체층(16)의 일부를 제거한다. 홀(14h)에 남은 반도체층(16)의 하부영역에 제1 도전형 불순물을 도핑한다. 이어서 홀(14h)에 남은 반도체층(16)의 상부영역에 제2 도전형 불순물을 도핑한다. 반도체층(16)에서 제1 도전형 불순물이 도핑된 하부영역을 이하 제1 반도체층(16n)이라 하고, 제2 도전형 불순물이 도핑된 상부영역을 이하 제2 반도체층(16p)이라 한다. 제1 및 제2 도전형 불순물은 N형 및 P형 불순물 중 어느 하나일 수 있다. 제1 반도체층(16n)을 형성하기 위한 이온 주입 공정은 제2 반도체층(16p)을 형성하기 위한 이온주입 공정 후에 진행될 수도 있다. 제1 반도체층(16n)에 이온 주입된 제1 도전형 불순물이 반도체 기판(10)에 도핑된 불순물과 동일한 타입이라면, 홀(14h) 내에 차례로 적층된 제1 및 제2 반도체층들(16n, 16p) 은 다이오드(D)를 구성한다.
한편, 제1 및 제2 반도체층(16n, 16p)에 도핑된 제1 및 제2 도전형 불순물이 동일한 타입(예컨대, P형 불순물)이고, 반도체 기판(10)에 주입된 불순물(예컨대, N 형 불순물)과 다른 타입인 경우, 반도체 기판(10) 및 이와 접촉하는 제1 반도체층(16n)이 다이오드를 구성한다.
상기 이온 주입 과정에서 제1 반도체층(16n)은 반도체 기판(10) 및 제2 반도체층(16p)보다 낮은 농도로 도핑할 수 있다. 이는 다이오드(D)에 역 바이어스가 인가될 때, 다이오드(D)를 통하여 흐르는 누설전류를 최소화하기 위함이다.
도 5를 참조하면, 제2 반도체층(16p)의 위쪽의 홀(14h)의 측벽 상에 절연성 콘택 스페이서(20)를 형성한다. 스페이서(20)는 실리콘 질화막과 같은 절연막으로 형성할 수 있다.
구체적으로, 스페이서(20)는 홀(14h)을 갖는 반도체 기판(10) 상에 절연막을 형성하고 상기 절연막의 상부면 전체를 이방성 식각함으로써 형성할 수 있다. 스페이서(20)는 제2 반도체층(16p)의 가장자리를 덮는다. 따라서 제2 반도체층(16p)의 홀(14h)을 통해 노출되는 면적은 스페이서(20)가 형성되기 전보다 감소된다.
도 6을 참조하면, 스페이서(20) 안쪽의 제2 반도체층(16p)의 노출된 표면을 주어진 시간 동안 에치 백하여 제2 반도체층(16p)에 홈(G)을 형성한다. 상기 에치 백에서 제2 반도체층(16p)의 스페이서(20) 아래에 형성된 부분도 일부 식각된다. 이렇게 해서 스페이서(20) 아래에 스페이서(20)의 밑면의 일부가 노출되는 언더 컷이 형성된다. 홈(G)은 상기 언더 컷을 포함한다. 상기 에치 백은 제2 반도체 층(16p)의 재질을 고려한 소정의 에쳔트(etchant)를 사용하여 실시할 수 있다. 상기 에쳔트로는 염화수소(HCl)와 실란(SiH4)을 포함하는 혼합가스를 사용할 수 있다.
본 발명자는 상기 에치 백에 의해 제2 반도체층(16p)에 홈(G)이 형성될 수 있는지에 대한 실험을 실시하였다. 도 10 내지 도 12는 실험 결과를 보여준다.
도 10 내지 도 12를 참조하면, 에치 백 조건에 따라 제2 반도체층(16p)에 언더 컷(C1)을 포함하는 홈(G)이 형성된 것을 볼 수 있다. 그리고 홈(G)의 깊이나 넓이는 에치 백 조건에 따라 조금씩 다른 것을 알 수 있다.
계속해서, 도 7을 참조하면, 상기 에치 백 후, 홈(G)의 표면을 덮는 배리어 금속막(barrier metal film), 곧 다이오드 전극(18)을 형성한다. 이때, 다이오드 전극(18)은 홈(G)을 완전히 채우도록 형성하기보다는 홈(G)의 표면을 살짝 덮는 정도의 두께로 형성한다. 이렇게 함으로서, 홈(G)의 표면 형태가 다이오드 전극(18)의 상부면에 그대로 전사될 수 있다. 곧, 다이오드 전극(18)의 상부면의 표면 형태는 홈(G)의 표면 형태를 닮아서 오목한 형태가 된다. 다이오드 전극(18)은 금속 실리사이드로 형성할 수 있는데, 예를 들면 코발트 실리사이드, 니켈 실리사이드 및 타이타늄 실리사이드 중 어느 하나로 형성할 수 있다. 금속 실리사이드는 당업자에게 잘 알려진 샐리사이드 기술(salicide; self-aligned silicide technique)을 사용하여 형성할 수 있다. 다이오드 전극(18)은 여전히 제1 층간 절연막(14)의 상부면보다 낮은 표면들을 갖도록 형성된다.
도 8을 참조하면, 제1 층간 절연막(14) 상으로 다이오드 전극(18)을 덮는 도 전막(22)을 형성한다. 이때, 도전막(22)은 홀(14h)을 채울 수도 있다. 도전막(22)은 후속 공정에서 형성될 상변화층과 반응하지 않는 금속막으로 형성할 수 있다. 예를 들면, 도전막(22)은 티타늄 질화막 또는 티타늄 알루미늄 질화막으로 형성할 수 있다. 이와 같이 도전막(22)을 형성한 후, 도전막(22)을 에치 백한다. 이 에치 백은 스페이서(20)가 노출되고 다이오드 전극(18) 상에서 도전막(22)이 소정 두께로 될때까지 실시한다. 이러한 에치 백 결과, 도 9에 도시한 바와 같이 다이오드 전극(18)을 덮는 도전막 패턴(22a)(이하, 하부전극)이 형성된다.
도 9를 참조하면, 하부전극(22a)은 제1 층간 절연막(14)의 상부면보다 낮다. 하부전극(22a)이 형성된 다이오드 전극(18)의 상부면은 홈(G)의 표면 형태와 닮은 형태이므로, 하부전극(22a)과 다이오드 전극(18)의 계면은 평탄한 면이 아니다(non-planar). 곧, 곡면이다. 그러므로 하부전극(22a)과 다이오드 전극(18)의 접촉 면적은 계면이 평면일 때보다 훨씬 넓다. 하부전극(22a) 형성 후, 제1 층간 절연막(14) 상으로 하부전극(22a)을 덮고 홀(14h)을 채우는 상변화층(24) 및 상부전극(26)을 차례로 형성한다. 상변화층(24)은 GST막과 같은 칼코게나이드막으로 형성할 수 있다. 상부전극(26)은 상변화층(24)과 반응하지 않는 티타늄 질화막 또는 티타늄 알루미늄 질화막으로 형성할 수 있다. 상부전극(26) 상에 스토리지 노드 영역을 한정하는 감광막 패턴(P1)을 형성한다. 감광막 패턴(P1)을 식각 마스크로 하여 감광막 패턴(P1) 둘레의 상부전극(26) 및 상변화층(24)을 순차적으로 식각한다. 이후, 감광막 패턴(P1)을 제거한다. 상기 식각의 결과 도 1의 상변화 메모리 소자가 형성된다.
다음에는 상술한 본 발명의 상변화 메모리 소자의 동작방법에 대해서 간략히 설명한다.
도 1을 참조하면, 다이오드(D)에 대해서 순방향이 되도록 스토리지 노드(Rp)에 소정의 동작 전압을 인가한다. 상기 동작 전압은 스토리지 노드(Rp)에 데이터를 기록하기 위해 상변화층(24)에 리세트 전류를 흐르게 하는 쓰기전압일 수 있다. 또한, 상기 동작 전압은 스토리지 노드(Rp)에 이미 기록되어 있는 데이터를 읽기 위한 읽기전압일 수 있다. 또한, 상기 동작 전압은 스토리지 노드(Rp)에 기록된 데이터를 소거하기 위해 상변화층(24)에 세트 전류를 흐르게 하는 소거 전압일 수도 있다. 상기 동작 전압이 읽기 전압일 때, 스토리지 노드(Rp)를 통해 흐르는 전류가 측정되고, 상기 측정된 전류는 기준 전류와 비교된다. 상기 측정된 전류가 상기 기준전류보다 클 때, 상변화층(24)에 비정질 영역이 존재하지 않음을 의미하는 바, 데이터 1을 읽은 것으로 판단할 수 있다. 그러나 상기 측정된 전류가 상기 기준전류보다 작을 때는 상변화층(24)에 비정질 영역이 존재함을 의미하는 바, 데이터 0을 읽은 것으로 판단할 수 있다. 데이터 1을 읽은 경우와 데이터 0을 읽은 경우는 반대일 수도 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 스토리지 노드의 구성을 다양하게 변형할 수 있을 것이다. 또한, 본 발명의 출원전에 출원된 것으로 본 발명이 속하는 기술 분야의 발명에 본 발명의 기술적 사상을 결합할 수 도 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
상술한 바와 같이, 본 발명의 상변화 메모리 소자에서 하부전극(22a)과 다이오드 전극(18)의 계면은 비평탄면, 곧 곡면이다. 그러므로 하부전극(22a)과 다이오드 전극(18) 사이의 접촉면적은 양자의 계면이 평면일 때보다 훨씬 넓다. 이에 따라 하부전극(22a)과 다이오드 전극(18) 사이의 접촉 저항은 낮아지는 바, 하부전극(22a)과 다이오드 전극(18)의 접촉 영역에서의 전류 감소를 줄일 수 있다. 그러므로 본 발명의 상변화 메모리 소자는 정해진 동작 전압에서 원하는 동작을 얻을 수 있는 바, 신뢰성을 높일 수 있다.
또한, 제조 과정에서는 홀(14h)의 상부 측벽을 덮는 스페이서(20)가 형성되므로, 하부전극(22a)과 상변화층(24) 등을 자기 정렬적으로 형성할 수 있다. 이에 따라 하부전극(22a)과 상변화층(24) 등은 정확한 위치에 형성할 수 있다. 그러므로 본 발명의 상변화 메모리 소자의 제조 방법을 이용하면, 재현성을 높일 수 있다.
또한, 스페이서(20)를 형성하는 과정에서 스페이서(20)의 두께 조절을 통해 하부전극(22a)과 상변화층(24)의 폭을 조절할 수 있는 바, 하부전극(22a)과 상변화층(24)의 폭을 좁게 하여 하부전극(22a)과 상변화층(24)의 계면에서 발열효율을 높일 수 있다. 이러한 방법으로 발열 효율을 높일 수 있다는 것은 리세트 전류를 줄일 수 있음을 시사한다.

Claims (18)

  1. 반도체 기판;
    반도체 기판이 노출되는 홀을 포함하는 제1 층간 절연막;
    홀 내부의 하부 영역을 채운 다이오드;
    상기 다이오드 상에 형성된 제1 층간 절연막의 상부면보다 낮은 표면을 갖는 다이오드 전극;
    상기 다이오드 전극 상에서 형성되고 홀의 일부를 채우며 상기 다이오드 전극과 평탄하지 않은(non-planar) 계면을 갖는 하부 전극;
    상기 하부전극 상에 형성되고 홀의 나머지를 채운 상변화층; 및
    상기 상변화층 상에 형성된 상부전극을 포함하는 것을 특징으로 하는 상변화 메모리 소자.
  2. 제 1 항에 있어서, 상기 홀의 측벽과 상기 하부 전극 및 상기 상변화층 사이에 스페이서가 더 구비된 것을 특징으로 하는 상변화 메모리 소자.
  3. 제 1 항에 있어서, 상기 다이오드 전극과 상기 하부전극 사이의 계면은 오목한 것을 특징으로 하는 상변화 메모리 소자.
  4. 제 1 항에 있어서, 상기 다이오드 전극과 상기 하부전극 사이의 계면은 볼록한(embossed) 것을 특징으로 하는 상변화 메모리 소자.
  5. 제 1 항에 있어서, 상기 다이오드 전극은 금속 실리사이드 전극인 것을 특징으로 하는 상변화 메모리 소자.
  6. 제 5 항에 있어서, 상기 다이오드 전극은 TiSi2, CoSi2, 및 NiSi2로 이루어진 군 중에서 선택된 적어도 하나의 물질로 형성된 전극인 것을 특징으로 하는 상변화 메모리 소자.
  7. 제 1 항에 있어서, 상기 다이오드 전극의 상부 면적이 상기 하부전극의 하부 면적과 동일한 것을 특징으로 하는 상변화 메모리 소자.
  8. 제 1 항에 있어서, 상기 하부전극은 티타늄 질화물 전극 또는 티타늄 알루미늄 질화물 전극인 것을 특징으로 하는 상변화 메모리 소자.
  9. 반도체 기판 상에 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막에 상기 반도체 기판이 노출되는 홀을 형성하는 단계;
    상기 홀의 하부영역에 다이오드를 형성하는 단계;
    상기 다이오드 상에, 노출된 면이 평탄하지 않도록 다이오드 전극을 형성하는 단계;
    상기 다이오드 전극의 노출된 면을 덮는 하부전극을 형성하는 단계; 및
    상기 하부전극 상에 상변화층 및 상부전극을 순차적으로 형성하는 단계;를 포함하는 것을 특징으로 하는 상변화 메모리 소자의 제조방법.
  10. 제 9 항에 있어서, 상기 다이오드를 형성하는 단계는,
    상기 홀의 하부영역을 반도체층으로 채우는 단계;
    상기 반도체층의 하부영역을 제1 도전형 불순물로 도핑하는 단계; 및
    상기 반도체층의 상부영역을 제2 도전형 불순물로 도핑하는 단계;를 더 포함하는 것을 특징으로 하는 상변화 메모리 소자의 제조방법.
  11. 제 10 항에 있어서, 상기 홀의 하부 영역을 상기 반도체층으로 채우는 단계는,
    선택적 에피택시얼 성장기술을 사용하여 상기 홀을 채우는 단결정 반도체층을 형성하는 단계;
    상기 제1 층간 절연막의 상부면이 노출될 때까지 상기 단결정 반도체층의 상부면을 평탄화하는 단계; 및
    상기 홀에서 상기 평탄화된 단결정 반도체층의 일부를 제거하는 단계;를 더 포함하는 것을 특징으로 하는 상변화 메모리 소자의 제조방법.
  12. 제 9 항에 있어서, 상기 다이오드 전극을 형성하는 단계는,
    상기 다이오드와 접촉되고 상기 홀의 측벽을 덮는 스페이서를 형성하는 단계;
    상기 스페이서 안쪽의 상기 다이오드를 일부 에치 백하여 상기 다이오드의 상부면에 홈을 형성하는 단계; 및
    상기 홈의 표면을 도전막으로 덮는 단계;를 더 포함하는 것을 특징으로 하는 상변화 메모리 소자의 제조방법.
  13. 제 9 항에 있어서, 상기 다이오드 전극은 금속 실리사이드로 형성하는 것을 특징으로 하는 상변화 메모리 소자의 제조방법.
  14. 제 13 항에 있어서, 상기 금속 실리사이드는 TiSi2, CoSi2, 및 NiSi2로 이루어진 군 중에서 선택된 적어도 어느 하나인 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  15. 제 9 항에 있어서, 상기 상변화층 및 상부전극을 순차적으로 형성하는 단계는,
    상기 제1 층간 절연막 상으로 상기 홀을 채우는 상변화층 및 상부전극을 순차적으로 형성하는 단계; 및
    상기 상변화층 및 상부전극을 패터닝하는 단계;를 더 포함하는 것을 특징으로 하는 상변화 메모리 소자의 제조방법.
  16. 제 9 항에 있어서, 상기 상변화층 및 상기 상부전극을 순차적으로 형성하는 단계는,
    상기 하부전극 상에 상기 홀을 채우는 상변화층을 형성하는 단계;
    상기 제1 층간 절연층 상에 상기 상변화층을 덮는 상부전극을 형성하는 단계; 및
    패터닝 결과물이 상기 상변화층을 덮도록 상기 상부전극을 패터닝하는 단계;를 더 포함하는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  17. PN 다이오드와 이에 연결된 스토리지 노드를 포함하는 상변화 메모리 소자의 동작 방법에 있어서,
    상기 PN 다이오드가 턴 온(turn on) 되는 방향으로 상기 스토리지 노드에 동작 전압을 인가하는 단계를 포함하되,
    상기 스토리지 노드는 다이오드 전극을 매개로 하여 상기 PN 다이오드에 접촉되고, 상기 스토리지 노드와 상기 다이오드 전극의 계면은 곡면인 것을 특징으로 하는 상변화 메모리 소자의 동작 방법.
  18. 제 17 항에 있어서, 상기 동작 전압은 쓰기 전압, 읽기 전압 및 소거 전압 중 어느 하나인 것을 특징으로 하는 상변화 메모리 소자의 동작 방법.
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