KR102375591B1 - 반도체 장치 및 이의 제조 방법 - Google Patents

반도체 장치 및 이의 제조 방법 Download PDF

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Abstract

반도체 장치 및 이의 제조 방법이 제공된다. 상기 반도체 장치는 서로 나란하게 제1 방향으로 연장되는 제1 워드 라인 및 제2 워드 라인, 상기 제1 및 제2 워드 라인 사이에서 상기 제1 방향과 교차하는 제2 방향으로 연장되는 비트 라인, 상기 제1 워드 라인의 일 면에 형성되는 제1 하부 전극, 상기 제1 하부 전극 상에 형성되는 제1 OTS, 상기 제1 OTS 상에 형성되는 제1 중간 전극, 상기 제1 중간 전극 상에 형성되는 제1 PCM, 상기 제1 PCM과 상기 비트 라인의 타면 사이에 형성되는 제1 상부 전극으로서, 상기 제1 상부 전극의 상기 제2 방향의 폭은 상기 제1 중간 전극의 상기 제2 방향의 폭보다 작은 제1 상부 전극, 상기 비트 라인의 일 면에 형성되는 제2 하부 전극, 상기 제2 하부 전극 상에 형성되는 제2 OTS, 상기 제1 OTS 상에 형성되는 제1 중간 전극, 상기 제2 중간 전극 상에 형성되는 제2 PCM 및 상기 제2 PCM과 상기 제2 워드 라인 사이에 형성되는 제2 상부 전극으로서, 상기 제1 상부 전극의 상기 제1 방향의 폭은 상기 제2 중간 전극의 상기 제1 방향의 폭보다 작은 제2 상부 전극을 포함한다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 전원의 공급이 중단됨에 따라 저장된 정보가 소멸되는 휘발성 메모리 장치(volatile memory device)와 전원의 공급이 중단되더라도 저장된 정보를 계속 유지할 수 있는 비휘발성 메모리 장치(nonvolatile memory device)로 구분된다. 비휘발성 메모리 장치로 적층 게이트 구조(stacked gate structure)를 갖는 플래쉬 메모리 장치가 주로 채택되고 있다. 그러나 최근에 플래쉬 메모리 장치를 대신하여 새로운 비휘발성 메모리 장치로 상변화 메모리 장치가 제안되고 있다.
본 발명이 해결하려는 과제는, 집적도가 향상되고, 열효율이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 집적도가 향상되고, 열효율이 향상된 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 서로 나란하게 제1 방향으로 연장되는 제1 워드 라인 및 제2 워드 라인, 상기 제1 및 제2 워드 라인 사이에서 상기 제1 방향과 교차하는 제2 방향으로 연장되는 비트 라인, 상기 제1 워드 라인의 일 면에 형성되는 제1 하부 전극, 상기 제1 하부 전극 상에 형성되는 제1 OTS(Ovonic Threshold Switch), 상기 제1 OTS 상에 형성되는 제1 중간 전극, 상기 제1 중간 전극 상에 형성되는 제1 PCM(Phase change memory), 상기 제1 PCM과 상기 비트 라인의 타면 사이에 형성되는 제1 상부 전극으로서, 상기 제1 상부 전극의 상기 제2 방향의 폭은 상기 제1 중간 전극의 상기 제2 방향의 폭보다 작은 제1 상부 전극, 상기 비트 라인의 일 면에 형성되는 제2 하부 전극, 상기 제2 하부 전극 상에 형성되는 제2 OTS, 상기 제1 OTS 상에 형성되는 제1 중간 전극, 상기 제2 중간 전극 상에 형성되는 제2 PCM 및 상기 제2 PCM과 상기 제2 워드 라인 사이에 형성되는 제2 상부 전극으로서, 상기 제1 상부 전극의 상기 제1 방향의 폭은 상기 제2 중간 전극의 상기 제1 방향의 폭보다 작은 제2 상부 전극을 포함한다.
상기 제1 하부 전극, 상기 제1 OTS, 상기 제1 중간 전극, 상기 제1 PCM 및 상기 제1 상부 전극은 상기 제1 워드 라인과 상기 비트 라인이 오버랩되는 제1 교차 영역에 형성될 수 있다.
상기 제2 하부 전극, 상기 제2 OTS, 상기 제2 중간 전극, 상기 제2 PCM 및 상기 제2 상부 전극은 상기 제2 워드 라인과 상기 비트 라인이 오버랩되는 제2 교차 영역에 형성될 수 있다.
상기 제1 교차 영역 및 상기 제2 교차 영역은 서로 오버랩될 수 있다.
상기 제1 및 제2 워드 라인은 상기 제1 및 제2 방향과 교차하는 제3 방향으로 이격될 수 있다.
상기 제1 워드 라인은 상기 제3 방향으로 상기 제2 워드 라인의 일부와 오버랩되는 제1 오버랩 영역과, 상기 제2 워드 라인과 오버랩되지 않는 제1 비오버랩 영역을 포함할 수 있다.
상기 제1 비오버랩 영역 상에 형성되는 제1 컨택을 포함할 수 있다.
상기 비트 라인은 상기 제1 및 제2 워드 라인과 상기 제3 방향으로 이격될 수 있다.
상기 제1 PCM의 상기 제2 방향의 폭은 상기 제1 중간 전극의 상기 제2 방향의 폭보다 작을 수 있다.
상기 제2 PCM의 상기 제1 방향의 폭은 상기 제2 중간 전극의 상기 제1 방향의 폭보다 작을 수 있다.
여기서, 상기 제1 상부 전극의 측면에 형성되는 제1 스페이서를 더 포함할 수 있다.
여기서, 상기 제2 상부 전극의 측면에 형성되는 제2 스페이서를 더 포함할 수 있다.
상기 제1 스페이서는 상기 제2 방향으로 연장되고, 상기 제2 스페이서는 상기 제1 방향으로 연장될 수 있다.
상기 제1 스페이서는 상기 제1 PCM의 측면으로 연장될 수 있다.
상기 제2 스페이서는 상기 제2 PCM의 측면으로 연장될 수 있다.
상기 제1 PCM의 상기 제2 방향의 폭은 상기 제1 상부 전극의 상기 제2 방향의 폭보다 작을 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 반도체 장치는 비트 라인, 상기 비트 라인 아래에 형성되고, 제1 OTS와, 제1 PCM과, 상기 제1 OTS와 상기 제1 PCM 사이에 형성되는 제1 중간 전극과, 상기 제1 PCM 및 상기 비트 라인 사이에 형성되는 제1 상부 전극을 포함하는 제1 셀로서, 상기 제1 상부 전극이 상기 제1 PCM과 접하는 면적은 상기 제1 중간 전극이 상기 제1 PCM과 접하는 면적보다 작은 제1 셀 및 상기 비트 라인 상에 형성되고, 제2 OTS와, 제2 PCM과, 상기 제2 OTS와 상기 제2 PCM 사이에 형성되는 제2 중간 전극과, 상기 제2 PCM상에 형성되는 제2 상부 전극을 포함하는 제2 셀로서, 상기 제2 상부 전극이 상기 제2 PCM과 접하는 면적은 상기 제2 중간 전극이 상기 제2 PCM과 접하는 면적보다 작은 제2 셀을 포함한다.
제1 방향으로 연장되고, 상기 비트 라인을 기준으로 서로 대향되게 위치하는 제1 및 제2 워드 라인을 더 포함하고, 상기 비트 라인은 상기 제1 방향과 교차하는 제2 방향으로 연장될 수 있다.
상기 제1 셀은 상기 비트 라인과 상기 제2 워드 라인이 오버랩되는 영역에 형성될 수 있다.
상기 제2 셀은 상기 비트 라인과 상기 제1 워드 라인이 오버랩되는 영역에 형성될 수 있다.
상기 제1 셀은 상기 제1 상부 전극을 측면에서 둘러싸는 제1 스페이서를 포함할 수 있다.
상기 제2 셀은 상기 제2 상부 전극을 측면에서 둘러싸는 제2 스페이서를 포함할 수 있다.
상기 제1 스페이서와 상기 제2 스페이서의 연장되는 방향은 서로 다를 수 있다.
상기 제2 스페이서는 상기 제2 방향으로 연장될 수 있다.
제1 상부 전극은, 상기 제1 PCM과 접하고 제1 저항을 가지는 제1 영역과, 상기 제1 영역 상에 상기 제1 저항보다 낮은 제2 저항을 가지는 제2 영역을 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치는 제1 방향으로 연장되고, 일부가 서로 오버랩되는 제1 워드 라인 및 제2 워드 라인, 상기 제1 및 제2 워드 라인 사이에서 상기 제1 방향과 교차하는 제2 방향으로 연장되는 비트 라인, 상기 비트 라인과 상기 제1 및 제2 워드 라인이 오버랩되는 영역에 상기 비트 라인의 대향되는 면과 각각 연결되도록 형성되는 제1 및 제2 셀, 상기 제1 셀은 제1 OTS와, 제1 PCM과, 상기 제1 OTS와 상기 제1 PCM 사이에 형성되는 제1 중간 전극과, 상기 제1 PCM상에 형성되는 제1 상부 전극과, 상기 제1 상부 전극의 측면에 위치하는 제1 스페이서를 포함하고, 상기 제2 셀은 제2 OTS와, 제2 PCM과, 상기 제2 OTS와 상기 제2 PCM 사이에 형성되는 제2 중간 전극과, 상기 제2 PCM상에 형성되는 제2 상부 전극과, 상기 제2 상부 전극의 측면에 위치하는 제2 스페이서를 포함하고, 상기 제1 스페이서는 상기 제1 방향으로 연장되고, 상기 제2 스페이서는 상기 제2 방향으로 연장된다.
상기 제1 및 제2 워드 라인을 둘러싸는 제1 층간 절연막을 더 포함하고, 상기 제1 워드 라인의 하면은 상기 제1 층간 절연막과 동일한 레벨이고, 상기 제2 워드 라인의 상면은 상기 제1 층간 절연막과 동일한 레벨일 수 있다.
상기 제1 층간 절연막 상에 형성되는 제2 층간 절연막과, 상기 제2 층간 절연막을 관통하고, 상기 제2 워드 라인과 연결되는 제1 배선과, 상기 제2 층간 절연막을 관통하고, 상기 제2 워드 라인과 연결되지 않는 제2 배선과, 상기 제1 층간 절연막을 관통하고, 상기 제2 배선과 상기 제1 워드 라인과 연결되는 컨택을 포함할 수 있다.
상기 제1 워드 라인은 상기 제1 워드 라인과 상기 제2 워드 라인이 오버랩되지 않는 비오버랩 영역을 포함하고, 상기 컨택은 상기 비오버랩 영역과 접할 수 있다.
상기 제1 워드 라인은 복수이고, 상기 제2 방향으로 서로 이격될 수 있다.
상기 제2 워드 라인은 복수이고, 상기 제2 방향으로 서로 이격될 수 있다.
상기 비트 라인은 복수이고, 상기 제1 방향으로 서로 이격될 수 있다.
상기 다른 과제를 해결하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치 제조 방법은 제1 워드 라인 및 상기 제1 워드 라인 상에, 제1 OTS와, 제1 PCM과, 상기 제1 OTS와 상기 제1 PCM 사이에 형성되는 제1 중간 전극과, 상기 제1 PCM상에 형성되는 제1 상부 전극과, 상기 제1 상부 전극의 측면에 위치하는 제1 스페이서를 포함하는 제1 셀을 형성하고, 상기 제1 셀 상에 비트 라인 및, 상기 비트 라인 상에 제2 OTS와, 제2 PCM과, 상기 제2 OTS와 상기 제2 PCM 사이에 형성되는 제2 중간 전극과, 상기 제2 PCM상에 형성되는 제2 상부 전극과, 상기 제2 상부 전극의 측면에 위치하는 제2 스페이서를 포함하는 제2 셀을 형성하고, 상기 제2 셀 상에 제2 워드 라인을 형성하는 것을 포함한다.
상기 제1 워드 라인 및 상기 제1 셀을 형성하는 것은, 제1 워드 라인막과, 제1 OTS막과, 제1 중간 전극막을 순차적으로 적층하고, 상기 제1 워드 라인막과, 상기 제1 OTS막과, 상기 제1 중간 전극막을 패터닝하여 제1 방향으로 연장되는 제1 워드 라인, 제1 OTS 및 제1 중간 전극을 형성하고, 상기 제1 중간 전극 상에 제1 리세스를 형성하고, 상기 제1 리세스의 측벽에 제1 스페이서를 형성하고, 상기 제1 스페이서의 측면에 상기 제1 리세스를 완전히 채우는 제1 상부 전극을 형성하는 것을 포함할 수 있다.
상기 제1 셀을 형성하는 것은, 상기 제1 중간 전극막 상에 제1 PCM막을 형성하고, 상기 제1 PCM막을 패터닝하여 제1 방향으로 연장되는 제1 PCM을 형성하는 것을 더 포함하고, 상기 제1 리세스는 상기 제1 PCM 상에 형성될 수 있다.
상기 제1 스페이서를 형성한 후에, 상기 제1 리세스의 일부를 채우는 제1 PCM을 형성하는 것을 더 포함하고, 상기 제1 상부 전극을 형성하는 것은, 상기 제1 PCM 상에 상기 제1 리세스를 완전히 채우는 제1 상부 전극을 형성하는 것을 포함할 수 있다.
상기 비트 라인 및 상기 제2 셀을 형성하는 것은, 상기 비트 라인막과, 제2 OTS막과, 제2 중간 전극막을 순차적으로 적층하고, 상기 비트 라인막과, 상기 제2 OTS막과, 상기 제2 중간 전극막을 패터닝하여 제2 방향으로 연장되는 비트 라인, 제2 OTS 및 제2 중간 전극을 형성하고, 상기 제2 중간 전극 상에 제2 리세스를 형성하고, 상기 제2 리세스의 측벽에 제2 스페이서를 형성하고, 상기 제2 스페이서의 측면에 상기 제2 리세스를 완전히 채우는 제2 상부 전극을 형성하는 것을 포함할 수 있다.
상기 제2 셀을 형성하는 것은, 상기 제2 중간 전극막 상에 제2 PCM막을 형성하고, 상기 제2 PCM막을 패터닝하여 제1 방향으로 연장되는 제2 PCM을 형성하는 것을 더 포함하고, 상기 제2 리세스는 상기 제2 PCM 상에 형성될 수 있다.
상기 제2 스페이서를 형성한 후에, 상기 제2 리세스의 일부를 채우는 제2 PCM을 형성하는 것을 더 포함하고, 상기 제2 상부 전극을 형성하는 것은, 상기 제2 PCM 상에 상기 제2 리세스를 완전히 채우는 제2 상부 전극을 형성하는 것을 포함할 수 있다.
여기서, 상기 제1 워드 라인, 비트 라인, 제1 셀 및 제2 셀을 덮는 제1 층간 절연막을 형성하고, 상기 제1 층간 절연막을 관통하여 비트 라인을 노출시키는 비트 라인 컨택홀과, 상기 층간 절연막을 관통하여 제1 워드 라인을 노출시키는 제1 워드 라인 컨택홀을 형성하고, 상기 비트 라인 컨택홀을 채우는 비트 라인 컨택과, 상기 제1 워드 라인 컨택홀을 채우는 제1 워드 라인 컨택을 형성하는 것을 더 포함할 수 있다.
상기 제1 워드 라인 컨택홀은 상기 제1 워드 라인 중 상기 제1 워드 라인과 제2 워드 라인이 오버랩되지 않는 비오버랩 영역을 노출시킬 수 있다.
상기 제1 층간 절연막 상에 제2 층간 절연막을 형성하고, 상기 제2 층간 절연막을 패터닝하여 배선홀을 형성하고, 상기 배선홀을 채우는 배선 패턴을 형성하는 것을 더 포함할 수 있다.
상기 배선 패턴은 상기 제1 워드 라인 컨택과 접하는 제1 배선과, 상기 비트 라인 컨택과 접하는 제2 배선과, 상기 제2 워드 라인과 접하는 제3 배선을 포함할 수 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이 아웃도이다.
도 2는 도 1에서 배선 패턴 및 컨택을 제외한 레이 아웃도이다.
도 3a는 도 1의 반도체 장치를 설명하기 위한 회로도이다.
도 3b는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다.
도 4는 도 1의 A - A' 및 B - B'를 따라서 절단한 단면도이다.
도 5는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 6은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 7 내지 도 32는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 33 내지 도 48은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 3a 및 도 4를 참조하여, 본 발명의 일 실시예에 따른 반도체 장치에 대해서 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이 아웃도이고, 도 2는 도 1에서 배선 패턴 및 컨택을 제외한 레이 아웃도이다. 도 3a는 도 1의 반도체 장치를 설명하기 위한 회로도이다. 도 4는 도 1의 A - A' 및 B - B'를 따라서 절단한 단면도이다. 설명의 편의를 위해, 도 2에서는 배선 패턴(M1-1a, M1-2a, M1-1b, M1-2b, M1-B1, M1-B2) 및 컨택(MCWa, MCWb, MCB1, MCB2)은 도시하지 않았다.
도 1 내지 도 3a 및 도 4를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 워드 라인(WL1a, WL1b), 제2 워드 라인(WL2a, WL2b), 비트 라인(BL1, BL2), 배선 패턴(M1-1a, M1-2a, M1-1b, M1-2b, M1-B1, M1-B2) 및 컨택(MCWa, MCWb, MCB1, MCB2)을 포함할 수 있다.
제1 워드 라인(WL1a, WL1b)은 제1 방향(X)으로 연장될 수 있다. 제1 워드 라인(WL1a, WL1b)은 복수일 수 있다. 따라서, 복수의 제1 워드 라인(WL1a, WL1b)은 제2 방향(Y)으로 이격될 수 있다. 제2 방향(Y)은 제1 방향(X)과 서로 다른 방향일 수 있다. 제2 방향(Y)은 제1 방향(X)과 교차하는 방향일 수 있고, 제2 방향(Y)과 제1 방향(X)은 서로 직교할 수도 있다. 단, 이에 제한되는 것은 아니다.
복수의 제1 워드 라인(WL1a, WL1b)은 동일한 높이에서 형성될 수 있다. 즉, 복수의 제1 워드 라인(WL1a, WL1b)의 상면의 높이는 서로 동일할 수 있다. 복수의 제1 워드 라인(WL1a, WL1b)은 서로 나란하게 제1 방향(X)으로 연장될 수 있다. 제1 워드 라인(WL1a, WL1b)이 직사각형의 형상인 경우 상대적으로 긴 장변과 상대적으로 짧은 단변을 가질 수 있다. 제1 워드 라인(WL1a, WL1b)이 제1 방향(X)으로 연장되었다는 의미는 제1 워드 라인(WL1a, WL1b)의 장변의 연장 방향이 제1 방향(X)이라는 의미이다. 다만, 도면에서는 제1 워드 라인(WL1a, WL1b)이 직사각형으로 도시되었으나, 이에 제한되는 것은 아니다.
제2 워드 라인(WL2a, WL2b)은 제1 방향(X)으로 연장될 수 있다. 제2 워드 라인(WL2a, WL2b)은 복수일 수 있다. 따라서, 복수의 제2 워드 라인(WL2a, WL2b)은 제2 방향(Y)으로 이격될 수 있다.
복수의 제2 워드 라인(WL2a, WL2b)은 서로 동일한 높이에서 형성될 수 있다. 즉, 복수의 제2 워드 라인(WL2a, WL2b)의 상면의 높이는 서로 동일할 수 있다. 복수의 제2 워드 라인(WL2a, WL2b)은 서로 나란하게 제1 방향(X)으로 연장될 수 있다. 제2 워드 라인(WL2a, WL2b)이 직사각형의 형상인 경우 상대적으로 긴 장변과 상대적으로 짧은 단변을 가질 수 있다. 제2 워드 라인(WL2a, WL2b)이 제1 방향(X)으로 연장되었다는 의미는 제2 워드 라인(WL2a, WL2b)의 장변의 연장 방향이 제2 방향(Y)이라는 의미이다. 다만, 도면에서는 제2 워드 라인(WL2a, WL2b)이 직사각형으로 도시되었으나, 이에 제한되는 것은 아니다.
제1 워드 라인(WL1a, WL1b)과 제2 워드 라인(WL2a, WL2b)은 제1 방향(X) 및 제2 방향(Y)과 다른 방향으로 서로 이격될 수 있다. 상기 다른 방향은 예를 들어 수직한 방향일 수 있으나, 이에 제한되는 것은 아니다. 다만 설명의 편의를 위해서 상기 다른 방향이 수직한 방향인 경우를 가정하여 설명한다.
제2 워드 라인(WL2a, WL2b)은 제1 워드 라인(WL1a, WL1b)에 비해서 더 높게 위치할 수 있다. 즉, 제2 워드 라인(WL2a, WL2b)은 제1 워드 라인(WL1a, WL1b)과 같은 방향으로 나란하게 연장되지만, 서로 다른 높이에서 형성되어 서로 만나지 않을 수 있다.
제2 워드 라인(WL2a, WL2b)은 제1 워드 라인(WL1a, WL1b)가 수직 방향으로 오버랩될 수 있다. 추후에 설명되는 비트 라인(BL1, BL2)과 제1 워드 라인(WL1a, WL1b)과 제2 워드 라인(WL2a, WL2b)이 오버랩되는 교차 영역(CA)에는 수직 방향으로 기억 소자인 제1 셀(20) 및 제2 셀(30)이 형성될 수 있다. 제1 워드 라인(WL1a, WL1b)은 제2 워드 라인(WL2a, WL2b)과 오버랩되는 오버랩 영역과 오버랩되지 않는 비오버랩 영역을 포함할 수 있다. 이 때, 상기 오버랩 영역은 제1 셀(20)과 서로 연결될 수 있고, 상기 비오버랩 영역은 워드 라인 컨택(MCWa, MCWb)과 연결될 수 있다.
비트 라인(BL1, BL2)은 제1 워드 라인(WL1a, WL1b)과 제2 워드 라인(WL2a, WL2b) 사이에 위치할 수 있다. 비트 라인(BL1, BL2)은 제1 워드 라인(WL1a, WL1b)의 높이와 제2 워드 라인(WL2a, WL2b)의 높이 사이의 높이에 위치할 수 있다. 비트 라인(BL1, BL2)은 제2 방향으로 연장될 수 있다. 따라서, 도 1 및 도 2와 같이 제1 워드 라인(WL1a, WL1b) 및 제2 워드 라인(WL2a, WL2b)과 비트 라인(BL1, BL2)은 메쉬구조 혹은 격자 구조를 이룰 수 있다. 비트 라인(BL1, BL2)은 제1 워드 라인(WL1a, WL1b) 및 제2 워드 라인(WL2a, WL2b)과 직접적으로 접하지 않을 수 있다. 본 발명의 몇몇 실시예에서, 제1 워드 라인(WL1a, WL1b) 및 제2 워드 라인(WL2a, WL2b)과 비트 라인(BL1, BL2)은 서로 오소고날(orthogonal)한 방향으로 연장될 수 있다.
비트 라인(BL1, BL2)은 복수일 수 있다. 따라서, 복수의 비트 라인(BL1, BL2)은 제1 방향(X)으로 서로 이격될 수 있다. 복수의 비트 라인(BL1, BL2)과 복수의 제1 워드 라인(WL1a, WL1b) 사이에는 기억 장치인 제1 셀(20)이 형성될 수 있다. 또한, 복수의 비트 라인(BL1, BL2)과 복수의 제2 워드 라인(WL2a, WL2b) 사이에는 기억 장치인 제2 셀(30)이 형성될 수 있다.
제1 워드 라인(WL1a, WL1b)과 제2 워드 라인(WL2a, WL2b)이 수직으로 서로 오버랩되고, 그 사이에 비트 라인(BL1, BL2)이 오버랩되도록 연장되므로, 제1 워드 라인(WL1a, WL1b), 제2 워드 라인(WL2a, WL2b) 및 비트 라인(BL1, BL2)이 모두 오버랩되는 교차 영역(CA)이 형성될 수 있다.
교차 영역(CA)은 제1 워드 라인(WL1a, WL1b)과 비트 라인(BL1, BL2) 사이의 제1 교차 영역과, 제2 워드 라인(WL2a, WL2b)과 비트 라인(BL1, BL2) 사이의 제2 교차 영역을 포함할 수 있다. 상기 제1 교차 영역과 상기 제2 교차 영역은 서로 수직하게 오버랩될 수 있다. 즉, 상기 제1 교차 영역(CA)은 비트 라인(BL1, BL2) 아래에 형성되고, 상기 제2 교차 영역(CA)은 비트 라인(BL1, BL2) 상에 형성될 수 있다. 제1 교차 영역(CA)에는 제1 셀(20)이 형성되고, 제2 교차 영역(CA)에는 제2 셀(30)이 형성될 수 있다.
제1 워드 라인(WL1a, WL1b), 제2 워드 라인(WL2a, WL2b) 및 비트 라인(BL1, BL2) 상에 오버랩되도록 배선 패턴(M1-1a, M1-2a, M1-1b, M1-2b, M1-B1, M1-B2)이 형성될 수 있다. 또한, 배선 패턴(M1-1a, M1-2a, M1-1b, M1-2b, M1-B1, M1-B2)은 컨택(MCWa, MCWb, MCB1, MCB2)을 통해서 제1 워드 라인(WL1a, WL1b) 및 비트 라인(BL1, BL2)과 전기적, 물리적으로 연결될 수 있다.
구체적으로, 배선 패턴(M1-1a, M1-2a, M1-1b, M1-2b, M1-B1, M1-B2)은 제1 워드 라인(WL1a, WL1b), 제2 워드 라인(WL2a, WL2b) 및 비트 라인(BL1, BL2) 상에 형성될 수 있다. 배선 패턴(M1-1a, M1-2a, M1-1b, M1-2b, M1-B1, M1-B2)은 제1 워드 라인(WL1a, WL1b), 제2 워드 라인(WL2a, WL2b) 및 비트 라인(BL1, BL2)과 오버랩되도록 형성될 수 있다.
구체적으로, 배선 패턴(M1-1a, M1-2a, M1-1b, M1-2b, M1-B1, M1-B2) 중 제1 배선(M1-1a, M1-1b)은 제1 워드 라인(WL1a, WL1b)과 수직적으로 오버랩되게 형성될 수 있다. 제1 배선(M1-1a, M1-1b)은 제1 워드 라인(WL1a, WL1b)의 일부와 수직적으로 오버랩되되, 제2 워드 라인(WL2a, WL2b)이나, 비트 라인(BL1, BL2)과는 수직적으로 오버랩되지 않을 수 있다. 제1 배선(M1-1a, M1-1b)은 워드 라인 컨택(MCWa, MCWb)을 통해서 제1 워드 라인(WL1a, WL1b)과 전기적, 물리적으로 연결될 수 있다. 워드 라인 컨택(MCWa, MCWb)은 제1 배선(M1-1a, M1-1b)과 제1 워드 라인(WL1a, WL1b)을 서로 이어주기 위해서 수직적으로 형성될 수 있다.
배선 패턴(M1-1a, M1-2a, M1-1b, M1-2b, M1-B1, M1-B2) 중 제2 배선(M1-B1, M1-B2)은 비트 라인(BL1, BL2)과 수직적으로 오버랩되게 형성될 수 있다. 제2 배선(M1-B1, M1-B2)은 복수의 비트 라인(BL1, BL2)에 대해서 일대일 대응으로 형성되어 복수일 수 있다. 복수의 제2 배선(M1-B1, M1-B2)은 도 1에 도시된 바와 같이 제3 배선(M1-2a, M1-2b)과 함께 제1 방향(X)으로 연장되고, 제2 방향(Y)으로 이격될 수 있다.
제2 배선(M1-B1, M1-B2)은 비트 라인 컨택(MCB1, MCB2)을 통해서 비트 라인(BL1, BL2)과 전기적, 물리적으로 연결될 수 있다. 비트 라인 컨택(MCB1, MCB2)은 제2 배선(M1-B1, M1-B2)과 비트 라인(BL1, BL2)을 서로 이어주기 위해서 수직적으로 형성될 수 있다.
배선 패턴(M1-1a, M1-2a, M1-1b, M1-2b, M1-B1, M1-B2) 중 제3 배선(M1-2a, M1-2b)은 제2 워드 라인(WL2a, WL2b)과 수직적으로 오버랩되게 형성될 수 있다. 제3 배선(M1-2a, M1-2b)은 제2 워드 라인(WL2a, WL2b)의 일부와 수직적으로 오버랩되되, 제1 워드 라인(WL1a, WL1b)이나, 비트 라인(BL1, BL2)과는 수직적으로 오버랩되지 않을 수 있다. 제3 배선(M1-2a, M1-2b)은 제2 워드 라인(WL2a, WL2b)과 직접적으로 접할 수 있다. 즉, 제3 배선(M1-2a, M1-2b)과 제2 워드 라인(WL2a, WL2b)사이에는 다른 물질이 개재되지 않을 수 있다. 단, 이에 제한되는 것은 아니고, 절연막과 컨택을 이용하여 연결될 수도 있다.
도 3을 참조하면, 비트 라인(BL1, BL2)을 기준으로 제1 워드 라인(WL1a, WL1b)과 제2 워드 라인(WL2a, WL2b)은 서로 대칭되게 위치할 수 있다. 제1 워드 라인(WL1a, WL1b)과 제2 워드 라인(WL2a, WL2b)은 동일한 제1 방향(X)으로 연장되고, 비트 라인(BL1, BL2)은 제2 방향으로 연장될 수 있다.
이 때, 제3 방향(Z)으로 제1 셀(20) 및 제2 셀(30)이 형성될 수 있다. 제1 셀(20) 및 제2 셀(30)은 비트 라인(BL1, BL2)을 기준으로 서로 대칭되게 위치할 수 있다. 제1 셀(20) 및 제2 셀(30)은 각각 제1 워드 라인(WL1a, WL1b) 및 제2 워드 라인(WL2a, WL2b)과 전기적으로 연결될 수 있다.
제1 셀(20)은 제1 OTS(Ovonic Threshold Switch)(28) 및 제1 PCM(Phase change memory)를 포함할 수 있고, 제2 셀(30)은 제2 OTS(38) 및 제2 PCM(35)을 포함할 수 있다. 이에 대해서는 추후에 더 설명한다.
도 4를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 질화막(60), 층간 절연막(19), 배선 패턴(M1-1a, M1-2a, M1-1b, M1-2b, M1-B1, M1-B2) 및 컨택(MCWa, MCWb, MCB1, MCB2)을 포함할 수 있다. 또한, 본 발명의 몇몇 실시예에 따른 반도체 장치는 비트 라인(BL1, BL2)을 기준으로 아래에 제1 셀(20)을 형성하고, 위에 제2 셀(30)을 형성할 수 있다. 제1 셀(20)은 비트 라인(BL1, BL2)과 제1 워드 라인(WL1a, WL1b) 사이에 제3 방향(Z) 즉, 수직한 방향으로 형성된 적층 구조이다. 제2 셀(30)은 제1 셀(20)은 제2 워드 라인(WL2a, WL2b)과 비트 라인(BL1, BL2) 사이에 제3 방향(Z) 즉, 수직한 방향으로 형성된 적층 구조이다.
제1 워드 라인(WL1a, WL1b)과 제2 워드 라인(WL2a, WL2b) 및 비트 라인(BL1, BL2) 사이에는 층간 절연막(12, 15, 18)이 형성될 수 있다. 층간 절연막(12, 15, 18)은 실리콘 산화막(SiOx), 예를 들어, FOX(Flowable OXide), TOSZ(Tonen SilaZene), USG (Undoped Silicate Glass), BSG (Boro Silicate Glass), PSG (Phospho Silicate Glass), BPSG (BoroPhospho Silicate Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass) 및 HDP(high density plasma) 중 적어도 하나일 수 있다. 층간 절연막(12, 15, 18)은 단일층일수도 있고, 복수의 층이 적층된 것일 수도 있다. 층간 절연막(12, 15, 18)은 제1 셀(20)과 제2 셀(30)을 둘러쌀 수 있다.
제1 셀(20)은 제1 하부 전극(29), 제1 OTS(28), 제1 중간 전극(27), 제1 PCM(25), 제1 스페이서(22), 제1 상부 전극(21), 제1 코팅막(23) 및 제2 코팅막(33)을 포함할 수 있다.
제1 하부 전극(29)은 제1 워드 라인(WL1a, WL1b) 상에 형성될 수 있다. 제1 하부 전극(29)은 제1 OTS(28)를 감싸는 전극 중에 하나일 수 있다. 제1 하부 전극(29)은 Ti, Ta, W, Al, Cr, Zr, Nb, Mo, Hf, B, C 및 그 질화물 중 적어도 하나일 수 있다.
제1 OTS(28)는 제1 하부 전극(29) 상에 형성될 수 있다. 제1 OTS(28)는 칼코겐화합물(chalcogenide)을 포함할 수 있다. 제1 OTS(28)는 추후에 설명되는 제1 PCM(25)의 상태를 on/off 중 어느 하나로 바꿀 수 있다. 제1 OTS(28)는 제1 PCM(25)에 적용되는 전압에 따라서 제1 PCM(25)의 상태를 변화하게 할 수 있다. 따라서, 메모리의 스위치 역할을 할 수 있다. 제1 OTS(28)는 제1 OTS(28)를 통과하는 전류가 문턱 전류를 넘는지 여부 혹은 제1 OTS(28)에 걸리는 전압이 문턱 전압을 넘는지 여부에 따라 제1 PCM(25)의 상태를 스위칭할 수 있다.
제1 중간 전극(27)은 제1 OTS(28) 상에 형성될 수 있다. 제1 중간 전극(27)은 제1 OTS(28)를 감싸는 전극 중에 하나일 수 있다. 제1 중간 전극(27)은 제1 하부 전극(29)과 같이 Ti, Ta, W, Al, Cr, Zr, Nb, Mo, Hf, B, C 및 그 질화물 중 적어도 하나일 수 있다.
제1 PCM(25)은 제1 중간 전극(27) 상에 형성될 수 있다. 제1 PCM(25)은 상변화 물질을 포함할 수 있다. 제1 PCM(25)은 2개의 원소를 화합한 GaSb, InSb, InSe. SbTe, GeTe, 3개의 원소를 화합한 GeSbTe, GeBiTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질로 이루어 질 수 있다. 또한, 제1 PCM(25)의 반도체 특성을 향상시키기 위하여 상기 물질들에 질소(N), 실리콘(Si), 탄소(C) 또는 산소(O)가 도핑될 수 있다. 예를 들어, 질소(N), 실리콘(Si), 탄소(C) 또는 산소(O)가 도핑된 GeSbTe가 제1 PCM(25)에 포함될 수 있다.
제1 스페이서(22)는 제1 PCM(25) 상에 형성될 수 있다. 제1 스페이서(22)는 층간 절연막(12, 15, 18)으로 형성된 측벽에 형성될 수 있다. 구체적으로, 제1 스페이서(22)는 제2 방향(Y)의 측벽에 형성될 수 있다. 따라서, 도 4의 A - A'로 자른 도면에서는 제1 스페이서(22)가 보이지만, B - B'로 자른 도면에서는 제1 스페이서(22)가 보이지 않을 수 있다.
제1 스페이서(22)는 제1 방향으로 연장될 수 있다. 물론 제1 스페이서(22)의 연장은 교차 영역(CA) 중 제1 교차 영역 내로 한정될 수 있다. 제1 스페이서(22)는 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다. 단, 이에 제한되는 것은 아니다.
제1 스페이서(22)는 라이너 형상으로 증착되었다가 측벽 부분만을 남기는 방식으로 형성되므로 상부가 하부에 비해서 좁게 형성될 수 있다. 즉, 제1 스페이서(22)의 폭은 위로 갈수록 좁아질 수 있다.
제1 PCM(25) 상에 제1 상부 전극(21)이 형성될 수 있다. 제1 상부 전극(21)은 제1 PCM(25)를 감싸는 전극 중에 하나일 수 있다. 제1 상부 전극(21)은 제1 하부 전극(29) 및 제1 중간 전극(27)과 같이 Ti, Ta, W, Al, Cr, Zr, Nb, Mo, Hf, B, C 및 그 질화물 중 적어도 하나일 수 있다. 또는, 본 발명의 몇몇 실시예에서 제1 상부 전극(21)은 탄소를 포함할 수도 있다. 단, 이에 제한되는 것은 아니다.
제1 상부 전극(21)은 제1 스페이서(22)의 측면에 형성될 수 있다. 즉, 제1 스페이서(22)는 제1 상부 전극(21)의 양측에 형성될 수 있다. 제1 상부 전극(21)은 제1 스페이서(22)에 의해서 차지하는 부피가 상대적으로 작아질 수 있다. 즉, 제1 스페이서(22)가 제2 방향(Y)의 측벽에 위치하므로, 제1 상부 전극(21)의 제2 방향(Y)의 폭은 상대적으로 작아질 수 있다.
제1 상부 전극(21)의 제2 방향(Y)의 폭은 제1 중간 전극(27)의 제2 방향(Y)의 폭보다 작을 수 있다. 이는, 제1 스페이서(22)에 의해서 제1 상부 전극(21)의 제2 방향(Y)의 폭이 줄어들었기 때문이다.
제1 상부 전극(21) 상에는 비트 라인(BL1, BL2)이 제2 방향(Y)으로 연장되게 형성될 수 있다. 제1 상부 전극(21)은 비트 라인(BL1, BL2)과 직접적으로 접할 수 있다. 제1 상부 전극(21)은 비트 라인(BL1, BL2)으로부터 제1 PCM(25)을 향해 흐르는 전류가 통과되는 전극일 수 있다. 제1 상부 전극(21)은 제1 PCM(25)으로 열을 가하여 제1 PCM(25)이 상변화가 일어나도록하는 히터(heater) 역할을 할 수 있다.
제1 상부 전극(21)이 제1 PCM(25)과 접하는 면적은 제1 중간 전극(27)이 제1 PCM(25)과 접하는 면적보다 작을 수 있다. 제1 상부 전극(21), 제1 PCM(25) 및 제1 중간 전극(27)은 직렬로 연결되어 있으므로 동일한 전류가 통과하게 된다. 이에 따라, 제1 상부 전극(21)이 제1 PCM(25)과 접하는 면적이 작으므로 더 많은 열이 발생할 수 있다. 이에 따라, 히터로서의 효율이 증대되어 제1 PCM(25)의 상변화 효율이 향상될 수 있다.
제1 상부 전극(21)의 폭은 제1 PCM(25)과 가까울수록 좁아질 수 있다. 이는, 제1 스페이서(22)의 폭이 아래로 갈수록 넓어지기 때문이다.
제1 코팅막(23)은 제1 셀(20)과 층간 절연막(12) 사이에 형성될 수 있다. 제1 코팅막(23)은 구체적으로, 제1 워드 라인(WL1a, WL1b), 제1 하부 전극(29), 제1 OTS(28), 제1 중간 전극(27), 제1 PCM(25) 및 제1 스페이서(22)와 층간 절연막(12) 사이에 형성될 수 있다.
제1 코팅막(23)은 제1 셀(20) 제1 워드 라인(WL1a, WL1b)의 제2 방향(Y)의 측면에 형성될 수 있다. 제1 코팅막(23)은 예를 들어, 실리콘 질화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제2 코팅막(33)은 제1 셀(20)과 층간 절연막(15) 사이에 형성될 수 있다. 제2 코팅막(33)은 구체적으로, 제1 워드 라인(WL1a, WL1b), 제1 하부 전극(29), 제1 OTS(28), 제1 중간 전극(27), 제1 PCM(25), 제1 스페이서(22) 및 층간 절연막(12)과 층간 절연막(15) 사이에 형성될 수 있다.
제2 코팅막(33)은 제1 워드 라인(WL1a, WL1b)과 층간 절연막(12) 상에 형성될 수 있다. 제2 코팅막(33)은 제1 하부 전극(29), 제1 OTS(28), 제1 중간 전극(27), 제1 PCM(25) 및 제1 상부 전극(21)의 제1 방향(X) 측면에 형성될 수 있다. 따라서, 제1 코팅막(23) 및 제2 코팅막(33)은 제1 셀(20)을 완전히 코팅할 수 있다. 제2 코팅막(33)은 제2 셀(30) 및 비트 라인(BL1, BL2)의 제1 방향(X) 측면에 형성될 수도 있다.
비트 라인(BL1, BL2)은 제1 상부 전극(21) 상에 형성될 수 있다. 비트 라인(BL1, BL2)은 제1 상부 전극(21)과 직접 접할 수 있다. 제1 차단막(40)은 비트 라인(BL1, BL2)과 층간 절연막(12) 사이에 형성될 수 있다.
제1 차단막(40)은 제1 상부 전극(21) 및 제1 코팅막(23)이 비트 라인(BL1, BL2)과 접할 수 있도록 비트 라인(BL1, BL2)의 하면의 일부를 노출시킬 수 있다. 제1 차단막(40)은 예를 들어, 실리콘 질화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제2 셀(30)은 제2 하부 전극(39), 제2 OTS(38), 제2 중간 전극(37), 제2 PCM(35), 제2 스페이서(32), 제2 상부 전극(31) 및 제2 코팅막(33)을 포함할 수 있다.
제2 하부 전극(39)은 비트 라인(BL1, BL2) 상에 형성될 수 있다. 제2 하부 전극(39)은 제2 OTS(38)를 감싸는 전극 중에 하나일 수 있다. 제2 하부 전극(39)은 Ti, Ta, W, Al, Cr, Zr, Nb, Mo, Hf, B, C 및 그 질화물 중 적어도 하나일 수 있다.
제2 OTS(38)는 제2 하부 전극(39) 상에 형성될 수 있다. 제2 OTS(38)는 칼코겐화합물(chalcogenide)을 포함할 수 있다. 제2 OTS(38)는 추후에 설명되는 제2 PCM(35)의 상태를 on/off 중 어느 하나로 바꿀 수 있다. 제2 OTS(38)는 제2 PCM(35)에 적용되는 전압에 따라서 제2 PCM(35)의 상태를 변화하게 할 수 있다. 따라서, 메모리의 스위치 역할을 할 수 있다. 제2 OTS(38)는 제2 OTS(38)를 통과하는 전류가 문턱 전류를 넘는지 여부 혹은 제2 OTS(38)에 걸리는 전압이 문턱 전압을 넘는지 여부에 따라 제2 PCM(35)의 상태를 스위칭할 수 있다.
제2 중간 전극(37)은 제2 OTS(38) 상에 형성될 수 있다. 제2 중간 전극(37)은 제2 OTS(38)를 감싸는 전극 중에 하나일 수 있다. 제2 중간 전극(37)은 제2 하부 전극(39)과 같이 Ti, Ta, W, Al, Cr, Zr, Nb, Mo, Hf, B, C 및 그 질화물 중 적어도 하나일 수 있다.
제2 PCM(35)은 제2 중간 전극(37) 상에 형성될 수 있다. 제2 PCM(35)은 상변화 물질을 포함할 수 있다. 제2 PCM(35)은 2개의 원소를 화합한 GaSb, InSb, InSe. SbTe, GeTe, 3개의 원소를 화합한 GeSbTe, GeBiTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질로 이루어 질 수 있다. 또한, 제2 PCM(35)의 반도체 특성을 향상시키기 위하여 상기 물질들에 질소(N), 실리콘(Si), 탄소(C) 또는 산소(O)가 도핑될 수 있다. 예를 들어, 질소(N), 실리콘(Si), 탄소(C) 또는 산소(O)가 도핑된 GeSbTe가 제2 PCM(35)에 포함될 수 있다.
제2 스페이서(32)는 제2 PCM(35) 상에 형성될 수 있다. 제2 스페이서(32)는 층간 절연막(12, 15, 18)으로 형성된 측벽에 형성될 수 있다. 구체적으로, 제2 스페이서(32)는 제1 방향(X)의 측벽에 형성될 수 있다. 따라서, 도 4의 A - A'로 자른 도면에서는 제2 스페이서(32)가 안 보이지만, B - B'로 자른 도면에서는 제2 스페이서(32)가 보일 수 있다.
제2 스페이서(32)는 제2 방향으로 연장될 수 있다. 물론 제2 스페이서(32)의 연장은 교차 영역(CA) 중 제2 교차 영역 내로 한정될 수 있다. 제2 스페이서(32)는 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다. 단, 이에 제한되는 것은 아니다.
제2 스페이서(32)는 라이너 형상으로 증착되었다가 측벽 부분만을 남기는 방식으로 형성되므로 상부가 하부에 비해서 좁게 형성될 수 있다. 즉, 제2 스페이서(32)의 폭은 위로 갈수록 좁아질 수 있다.
제2 PCM(35) 상에 제2 상부 전극(31)이 형성될 수 있다. 제2 상부 전극(31)은 제2 PCM(35)를 감싸는 전극 중에 하나일 수 있다. 제2 상부 전극(31)은 제2 하부 전극(39) 및 제2 중간 전극(37)과 같이 Ti, Ta, W, Al, Cr, Zr, Nb, Mo, Hf, B, C 및 그 질화물 중 적어도 하나일 수 있다. 또는 본 발명의 몇몇 실시예에서 제1 상부 전극(21)은 탄소를 포함할 수도 있다. 단, 이에 제한되는 것은 아니다.
제2 상부 전극(31)은 제2 스페이서(32)의 측면에 형성될 수 있다. 즉, 제2 스페이서(32)는 제2 상부 전극(31)의 양측에 형성될 수 있다. 제2 상부 전극(31)은 제2 스페이서(32)에 의해서 차지하는 부피가 상대적으로 작아질 수 있다. 즉, 제2 스페이서(32)가 제1 방향(X)의 측벽에 위치하므로, 제2 상부 전극(31)의 제1 방향(X)의 폭은 상대적으로 작아질 수 있다.
제2 상부 전극(31)의 제1 방향(X)의 폭은 제2 중간 전극(37)의 제1 방향(X)의 폭보다 작을 수 있다. 이는, 제2 스페이서(32)에 의해서 제2 상부 전극(31)의 제1 방향(X)의 폭이 줄어들었기 때문이다.
제2 상부 전극(31) 상에는 제2 워드 라인(WL2a, WL2b)이 제1 방향(X)으로 연장되게 형성될 수 있다. 제2 상부 전극(31)은 제2 워드 라인(WL2a, WL2b)과 직접적으로 접할 수 있다. 제2 상부 전극(31)은 제2 워드 라인(WL2a, WL2b)으로부터 제2 PCM(35)을 향해 흐르는 전류가 통과되는 전극일 수 있다. 제2 상부 전극(31)은 제2 PCM(35)으로 열을 가하여 제2 PCM(35)이 상변화가 일어나도록하는 히터 역할을 할 수 있다.
제2 상부 전극(31)이 제2 PCM(35)과 접하는 면적은 제2 중간 전극(37)이 제2 PCM(35)과 접하는 면적보다 작을 수 있다. 제2 상부 전극(31), 제2 PCM(35) 및 제2 중간 전극(37)은 직렬로 연결되어 있으므로 동일한 전류가 통과하게 된다. 이에 따라, 제2 상부 전극(31)이 제2 PCM(35)과 접하는 면적이 작으므로 더 많은 열이 발생할 수 있다. 이에 따라, 히터로서의 효율이 증대되어 제2 PCM(35)의 상변화 효율이 향상될 수 있다.
제2 상부 전극(31)의 폭은 제2 PCM(35)과 가까울수록 좁아질 수 있다. 이는, 제2 스페이서(32)의 폭이 아래로 갈수록 넓어지기 때문이다.
제2 코팅막(33)은 제2 셀(30)과 층간 절연막(15) 사이에 형성될 수 있다. 제2 코팅막(33)은 구체적으로, 비트 라인(BL1, BL2), 제2 하부 전극(39), 제2 OTS(38), 제2 중간 전극(37), 제2 PCM(35) 및 제2 스페이서(32)와 층간 절연막(15) 사이에 형성될 수 있다.
제2 코팅막(33)은 제2 하부 전극(39), 제2 OTS(38), 제2 중간 전극(37), 제2 PCM(35) 및 제2 스페이서(32)의 제1 방향(X) 측면에 형성될 수 있다. 제2 코팅막(33)은 제1 셀(20) 및 비트 라인(BL1, BL2)의 제1 방향(X) 측면에 형성될 수도 있다.
제2 워드 라인(WL2a, WL2b)은 제2 상부 전극(31) 상에 형성될 수 있다. 제2 워드 라인(WL2a, WL2b)은 제2 상부 전극(31)과 직접 접할 수 있다. 제2 차단막(50)은 제2 워드 라인(WL2a, WL2b)과 층간 절연막(15) 사이에 형성될 수 있다.
질화막(60)은 제2 워드 라인(WL2a, WL2b) 및 층간 절연막(18) 상에 형성될 수 있다. 질화막(60)은 배선 패턴(M1-1a, M1-2a, M1-1b, M1-2b, M1-B1, M1-B2)이 형성되는 레벨에서 소자 분리를 위해서 형성될 수 있다. 질화막(60)은 배선 패턴(M1-1a, M1-2a, M1-1b, M1-2b, M1-B1, M1-B2)과 연결되는 제2 워드 라인(WL2a, WL2b) 및 컨택(MCWa, MCWb, MCB1, MCB2)을 노출시킬 수 있다. 질화막(60)은 예를 들어, 실리콘 질화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
층간 절연막(19)은 질화막(60) 상에 형성될 수 있다. 층간 절연막(19)은 내부에 배선 패턴(M1-1a, M1-2a, M1-1b, M1-2b, M1-B1, M1-B2)을 포함할 수 있다.
배선 패턴(M1-1a, M1-2a, M1-1b, M1-2b, M1-B1, M1-B2)은 제2 워드 라인(WL2a, WL2b), 제1 워드 라인(WL1a, WL1b) 및 비트 라인(BL1, BL2)과 전기적으로 연결될 수 있다. 구체적으로, 제1 배선(M1-1a, M1-1b)은 제1 워드 라인(WL1a, WL1b)과 워드 라인 컨택(MCWa, MCWb)을 통해서 연결될 수 있다. 제2 배선(M1-B1, M1-B2)은 비트 라인(BL1, BL2)과 비트 라인 컨택(MCB1, MCB2)을 통해서 연결될 수 있다. 제3 배선(M1-2a, M1-2b)은 제2 워드 라인(WL2a, WL2b)과 직접 연결될 수 있다.
이하, 도 3b를 참고하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 몇몇 실시예와 중복되는 부분은 생략하거나 간략히 한다.
도 3b는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다.
도 3b를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 레벨(L1) 상에 제2 레벨(L2)이 형성될 수 있다. 본원 발명의 몇몇 실시예에 따른 반도체 장치는 2개의 레벨 외에 더 많은 레벨을 포함할 수도 있다. 본 발명의 몇몇 실시예는 비트 라인(BL1, BL2) 상에 추가적인 비트 라인(BL3, BL4) 및 제3 워드 라인(WL3a, WL3b)을 더 포함할 수 있다.
도시된 바와 같이, 비트 라인(BL3, BL4) 및 제3 워드 라인(WL3a, WL3b)이 추가됨에 따라, 제3 셀(120) 및 제4 셀(130)도 추가될 수 있다.
즉, 비트 라인(BL1~BL4)과 제1 내지 제3 워드 라인(WL1a~WL3b)의 구조가 단순히 2단 구조가 아니라 복수의 구조일 수 있다. 이에 따라, 제1 내지 제4 셀(20, 30, 120, 130)과 같이 메모리 영역도 2단 구조가 아니라 3단 이상의 복수 구조일 수 있다.
이하, 도 1 내지 도 3a 및 도 5를 참고하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 도 1 내지 도 4의 실시예와 중복되는 부분은 생략하거나 간략히 한다.
도 5는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 5는 도 1의 A - A' 및 B - B'를 따라서 절단한 단면도이다.
도 1 내지 도 3a 및 도 5를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제1 상부 전극(21)은 제1 영역(21a)과 제2 영역(21b)을 포함한다.
제1 영역(21a)은 제1 PCM(25)과 접하는 부분일 수 있다. 제1 영역(21a)은 제1 저항을 가질 수 있다. 상기 제1 저항은 추후에 설명된 제2 영역(21b)의 제2 저항보다 큰 저항일 수 있다. 제1 영역(21a)은 예를 들어, TSN(Ti-SiN)을 포함할 수 있다. 단, 이에 제한되는 것은 아니다.
제2 영역(21b)은 제1 영역(21a) 상에 형성될 수 있다. 제2 영역(21b)의 폭은 제1 영역(21a)의 폭보다 넓을 수 있다. 이는, 제1 스페이서(22)의 폭이 위로갈수로 줄어들기 때문이다. 제2 영역(21b)의 제2 저항은 상기 제1 저항보다 작은 저항일 수 있다.
제1 상부 전극(21)의 제1 영역(21a)의 저항이 제2 영역(21b)의 저항보다 큼에 따라, 제1 상부 전극(21)의 히터로서의 효율이 더욱 상승할 수 있다. 즉, 흐르는 전류의 제곱 및 저항에 따라 발생하는 열이 증가하므로 제1 영역(21a)의 저항이 높아짐에 따라 발생하는 열이 더욱 커질 수 있다. 따라서, 제1 PCM(25)에 더욱 가까운 제1 영역(21a)의 저항을 높게 하여 본 발명의 몇몇 실시예의 효율을 향상시킬 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치의 제2 상부 전극(31)은 제3 영역(31a)과 제4 영역(31b)을 포함한다.
제3 영역(31a)은 제2 PCM(35)과 접하는 부분일 수 있다. 제3 영역(31a)은 제3 저항을 가질 수 있다. 상기 제3 저항은 추후에 설명된 제4 영역(31b)의 제4 저항보다 큰 저항일 수 있다. 제3 영역(31a)은 예를 들어, TSN(Ti-SiN)을 포함할 수 있다. 단, 이에 제한되는 것은 아니다.
제4 영역(31b)은 제3 영역(31a) 상에 형성될 수 있다. 제4 영역(31b)의 폭은 제3 영역(31a)의 폭보다 넓을 수 있다. 이는, 제2 스페이서(32)의 폭이 위로갈수로 줄어들기 때문이다. 제4 영역(31b)의 제4 저항은 상기 제3 저항보다 작은 저항일 수 있다.
제2 상부 전극(31)의 제3 영역(31a)의 저항이 제4 영역(31b)의 저항보다 큼에 따라, 제2 상부 전극(31)의 히터로서의 효율이 더욱 상승할 수 있다. 즉, 흐르는 전류의 제곱 및 저항에 따라 발생하는 열이 증가하므로 제3 영역(31a)의 저항이 높아짐에 따라 발생하는 열이 더욱 커질 수 있다. 따라서, 제2 PCM(35)에 더욱 가까운 제3 영역(31a)의 저항을 높게 하여 본 발명의 몇몇 실시예의 효율을 향상시킬 수 있다.
이하, 도 1 내지 도 3a 및 도 6을 참고하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 도 1 내지 도 5의 실시예와 중복되는 부분은 생략하거나 간략히 한다.
도 6은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 6은 도 1의 A - A' 및 B - B'를 따라서 절단한 단면도이다.
도 1 내지 도 3a 및 도 6을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제1 스페이서(22)는 제1 상부 전극(21)뿐만 아니라 제1 PCM(25) 측면에도 형성될 수 있다. 즉, 제1 스페이서(22)의 측면에 제1 PCM(25) 및 제1 상부 전극(21)이 적층될 수 있다.
따라서, 제1 PCM(25)의 제2 방향(Y)의 폭은 제1 중간 전극(27)의 제2 방향(Y)의 폭보다 좁을 수 있다. 즉, 제1 PCM(25) 및 제1 상부 전극(21)을 통과하는 전류의 양은 일정한 반면에 제1 PCM(25) 및 제1 상부 전극(21)의 단면적이 좁아짐에 따라, 제1 상부 전극(21)의 히터의 역할이 더욱 향상될 수 있다. 또한, 제1 PCM(25) 역시 단면적이 좁아지므로, 제1 PCM(25)의 온도의 변화도 더욱 용이해질 수 있다.
또한, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제2 스페이서(32)는 제2 상부 전극(31)뿐만 아니라 제2 PCM(35) 측면에도 형성될 수 있다. 즉, 제2 스페이서(32)의 측면에 제2 PCM(35) 및 제2 상부 전극(31)이 적층될 수 있다.
따라서, 제2 PCM(35)의 제1 방향(X)의 폭은 제2 중간 전극(37)의 제1 방향(X)의 폭보다 좁을 수 있다. 즉, 제2 PCM(35) 및 제2 상부 전극(31)을 통과하는 전류의 양은 일정한 반면에 제2 PCM(35) 및 제2 상부 전극(31)의 단면적이 좁아짐에 따라, 제2 상부 전극(31)의 히터의 역할이 더욱 향상될 수 있다. 또한, 제2 PCM(35) 역시 단면적이 좁아지므로, 제2 PCM(35)의 온도의 변화도 더욱 용이해질 수 있다.
이하, 도 1 내지 도 4 및 도 7 내지 도 32를 참고하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명한다. 상술한 도 1 내지 도 6의 실시예와 중복되는 부분은 생략하거나 간략히 한다.
도 7 내지 도 32는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다. 도 7 내지 도 32는 도 1의 A - A' 및 B - B'를 따라서 절단한 단면도들이다.
도 7을 참조하면, 제1 워드 라인막(WL1p), 제1 하부 전극막(29p), 제1 OTS막(28p), 제1 중간 전극막(27p), 제1 PCM막(25p) 및 층간 절연막(11)을 순차적으로 형성한다.
제1 워드 라인막(WL1p)은 예를 들어, W 및 TiN 중 적어도 하나일 수 있으나, 이에 제한되는 것은 아니다.
이 때, 층간 절연막(11)은 실리콘 산화막(SiOx), 예를 들어, FOX(Flowable OXide), TOSZ(Tonen SilaZene), USG (Undoped Silicate Glass), BSG (Boro Silicate Glass), PSG (Phospho Silicate Glass), BPSG (BoroPhospho Silicate Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass) 및 HDP(high density plasma) 중 적어도 하나일 수 있다. 예를 들어, 층간 절연막(11)은 HDP일 수 있으나, 이에 제한되는 것은 아니다.
이어서, 도 8을 참조하면, 제1 워드 라인막(WL1p), 제1 하부 전극막(29p), 제1 OTS막(28p), 제1 중간 전극막(27p), 제1 PCM막(25p) 및 층간 절연막(11)을 패터닝한다.
제1 워드 라인막(WL1p)은 패터닝되어 제1 워드 라인(WL1a, WL1b)이 될 수 있다. 제1 워드 라인(WL1a, WL1b)은 제1 방향(X)으로 연장될 수 있다. 제1 워드 라인(WL1a, WL1b)이 복수이므로, 서로 제2 방향(Y)으로 이격될 수 있다.
제1 하부 전극막(29p), 제1 OTS막(28p), 제1 중간 전극막(27p), 제1 PCM막(25p) 및 층간 절연막(11)도 제1 워드 라인(WL1a, WL1b)과 유사한 형상으로 제1 워드 라인(WL1a, WL1b) 상에 적층될 수 있다. 즉, 제1 하부 전극막(29p), 제1 OTS막(28p), 제1 중간 전극막(27p), 제1 PCM막(25p) 및 층간 절연막(11)은 제1 방향(X)으로 연장될 수 있다. 제1 워드 라인(WL1a, WL1b)이 복수이므로, 제1 하부 전극막(29p), 제1 OTS막(28p), 제1 중간 전극막(27p), 제1 PCM막(25p) 및 층간 절연막(11) 역시 제2 방향(Y)으로 서로 이격될 수 있다.
이어서, 도 9를 참조하면, 제1 하부 전극막(29p), 제1 OTS막(28p), 제1 중간 전극막(27p), 제1 PCM막(25p)의 측면과 층간 절연막(11)의 측면 및 상면을 덮도록 제1 프리 코팅막(23p)을 형성한다. 제1 프리 코팅막(23p)은 예를 들어, 실리콘 질화막을 포함할 수 있다.
이어서, 제1 프리 코팅막(23p) 상에 층간 절연막(12)을 형성한다. 층간 절연막(12)은 제1 프리 코팅막(23p)을 덮고, 도시된 바와 같이 나머지 빈공간을 채울 수 있다.
이 때, 층간 절연막(12)은 예를 들어, TOSZ일 수 있으나, 이에 제한되는 것은 아니다.
이어서, 도 10을 참조하면, 화학적 물리적 평탄화 공정(chemical physical polish, CMP)을 통해서 층간 절연막(12)의 일부를 제거한다.
이 때, 제1 프리 코팅막(23p)의 상면이 노출되도록 층간 절연막(12)이 제거될 수 있다. 평탄화 공정에 의해서 제1 프리 코팅막(23p) 및 층간 절연막(12)이 동일한 평면을 가질 수 있다. 즉, 제1 프리 코팅막(23p)이 평탄화 공정의 식각 정지막 역할을 할 수 있다.
이어서, 층간 절연막(12)의 일부를 제거하여 제1 프리 코팅막(23p)의 측면을 노출시킨다.
즉, 제1 프리 코팅막(23p)을 제외한 층간 절연막(12)의 일부를 제거하여 층간 절연막(11)의 상면이 층간 절연막(12)의 상면보다 높게 형성되게 할 수 있다. 이 때, 층간 절연막(12)의 일부를 제거하는 공정은 에치백(etch back) 공정일 수 있다. 단, 이에 제한되는 것은 아니다.
이어서, 도 11을 참고하면, 층간 절연막(12) 및 제1 프리 코팅막(23p) 상에 제1 프리 차단막(40p)을 형성한다.
제1 프리 차단막(40p)은 층간 절연막(12) 및 제1 프리 코팅막(23p)의 상면 및 측면을 따라 컨포말하게(conformally) 형성될 수 있다. 제1 프리 차단막(40p)은 예를 들어, 실리콘 질화막을 포함할 수 있다. 단, 이에 제한되는 것은 아니다.
이어서, 층간 절연막(13)을 제1 프리 차단막(40p) 상에 형성한다.
이 때, 층간 절연막(13)은 실리콘 산화막(SiOx), 예를 들어, FOX(Flowable OXide), TOSZ(Tonen SilaZene), USG (Undoped Silicate Glass), BSG (Boro Silicate Glass), PSG (Phospho Silicate Glass), BPSG (BoroPhospho Silicate Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass) 및 HDP(high density plasma) 중 적어도 하나일 수 있다. 예를 들어, 층간 절연막(13)은 HDP일 수 있으나, 이에 제한되는 것은 아니다.
이어서, 도 12를 참고하면, 층간 절연막(13), 제1 프리 차단막(40p) 및 제1 프리 코팅막(23p)을 제거하여 층간 절연막(11)을 노출시킨다.
층간 절연막(13)은 모두 제거될 수 있다. 제1 프리 차단막(40p) 및 제1 프리 코팅막(23p)은 일부가 제거될 수 있다. 이 때, 에치 백 공정을 사용할 수 있다. 단, 이에 제한되는 것은 아니다.
층간 절연막(13), 제1 프리 차단막(40p) 및 제1 프리 코팅막(23p)이 제거됨에 따라, 층간 절연막(11)의 상면이 노출될 수 있다.
이어서, 도 13을 참고하면, 층간 절연막(11)이 제거되어 제1 리세스(R1) 및 제2 리세스(R2)가 형성된다.
제1 리세스(R1) 및 제2 리세스(R2)는 제1 워드 라인(WL1a, WL1b)과 오버랩되게 형성될 수 있다. 제1 리세스(R1) 및 제2 리세스(R2)의 측벽은 제1 프리 코팅막(23p)일 수 있다. 제1 리세스(R1) 및 제2 리세스(R2)의 바닥면은 제1 PCM막(25p)일 수 있다.
이어서, 도 14를 참고하면, 제1 리세스(R1)의 측벽 및 제2 리세스(R2)의 측벽에 제1 스페이서(22)를 형성한다.
제1 리세스(R1)의 측벽 및 제2 리세스(R2)의 측벽은 제1 방향(X)의 측벽 및 제2 방향(Y)의 측벽을 모두 포함할 수 있다. 도 14의 A - A'에 따라 자른 단면에서는 제1 방향(X)의 측벽에 형성된 제1 스페이서(22)가 보일 수 있다. 도 14의 B - B'에 따라 자른 단면에서는 제2 방향(Y)의 측벽에 형성된 제1 스페이서(22)가 보일 수 있다.
제1 스페이서(22)는 라이너 형태의 제1 스페이서막을 증착하고, 상기 제1 스페이서막의 일부를 제거하는 방식으로 형성될 수 있다. 이 때, 상기 제거 방식은 에치 백 공정을 사용할 수 있으나, 이에 제한되는 것은 아니다.
이어서, 도 15를 참조하면, 제1 상부 전극막(21p)을 형성한다.
제1 상부 전극막(21p)은 제1 리세스(R1) 및 제2 리세스(R2)를 완전히 채울 수 있다. 제1 상부 전극막(21p)은 제1 PCM막(25p) 상에 형성될 수 있다. 제1 상부 전극막(21p)은 제1 리세스(R1) 및 제2 리세스(R2)를 완전히 채우고, 제1 프리 차단막(40p)을 덮도록 형성된 뒤, 화학 물리적 평탄화 공정에 의해서 제1 프리 차단막(40p)과 동일한 평면을 가지게 될 수 있다.
이어서, 도 16을 참조하면, 제1 프리 차단막(40p) 및 제1 상부 전극막(21p) 상에 비트 라인막(BLp), 제2 하부 전극막(39p), 제2 OTS막(38p), 제2 중간 전극막(37p), 제2 PCM막(35p) 및 층간 절연막(14)을 순차적으로 형성한다.
이 때, 비트 라인막(BLp)은 예를 들어, W 및 TiN 중 적어도 하나일 수 있으나, 이에 제한되는 것은 아니다.
이 때, 층간 절연막(14)은 실리콘 산화막(SiOx), 예를 들어, FOX(Flowable OXide), TOSZ(Tonen SilaZene), USG (Undoped Silicate Glass), BSG (Boro Silicate Glass), PSG (Phospho Silicate Glass), BPSG (BoroPhospho Silicate Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass) 및 HDP(high density plasma) 중 적어도 하나일 수 있다. 예를 들어, 층간 절연막(14)은 HDP일 수 있으나, 이에 제한되는 것은 아니다.
이어서, 도 17을 참조하면, 제1 하부 전극막(29p), 제1 OTS막(28p), 제1 중간 전극막(27p), 제1 PCM막(25p), 층간 절연막(12), 제1 프리 코팅막(23p), 제1 프리 차단막(40p), 비트 라인막(BLp), 제2 하부 전극막(39p), 제2 OTS막(38p), 제2 중간 전극막(37p), 제2 PCM막(35p) 및 층간 절연막(14)을 패터닝한다.
제1 하부 전극막(29p), 제1 OTS막(28p), 제1 중간 전극막(27p) 및 제1 PCM막(25p)은 교차 영역(CA) 내에 위치하도록 패터닝될 수 있다. 이에 따라, 제1 하부 전극막(29p), 제1 OTS막(28p), 제1 중간 전극막(27p), 제1 PCM막(25p)은 각각 제1 하부 전극(29), 제1 OTS(28), 제1 중간 전극(27) 및 제1 PCM(25)으로 패터닝될 수 있다.
층간 절연막(12), 제1 프리 코팅막(23p), 제1 프리 차단막(40p), 비트 라인막(BLp), 제2 하부 전극막(39p), 제2 OTS막(38p), 제2 중간 전극막(37p), 제2 PCM막(35p) 및 층간 절연막(14)은 제2 방향으로 연장되도록 패터닝될 수 있다. 이를 통해서, 제1 프리 코팅막(23p), 제1 프리 차단막(40p) 및 비트 라인막(BLp)은 각각 제1 코팅막(23), 제1 차단막(40) 및 비트 라인(BL1, BL2)으로 패터닝될 수 있다.
이어서, 도 18을 참고하면, 제2 프리 코팅막(33p)을 형성한다.
제2 프리 코팅막(33p)은 제1 하부 전극(29), 제1 OTS(28), 제1 중간 전극(27), 제1 PCM(25), 비트 라인(BL1, BL2), 제2 하부 전극막(39p), 제2 OTS막(38p), 제2 중간 전극막(37p) 및 제2 PCM막(35p)의 측면과 층간 절연막(14)의 측면 및 상면을 따라 형성될 수 있다.
또한, 제2 프리 코팅막(33p)은 제1 워드 라인(WL1a, WL1b)의 상면 및 층간 절연막(12)의 상면 및 측면을 따라 형성될 수 있다.
제2 프리 코팅막(33p)은 예를 들어, 실리콘 질화막을 포함할 수 있지만, 이에 제한되는 것은 아니다.
이어서, 제2 프리 코팅막(33p) 상에 층간 절연막(15)을 형성한다.
예를 들어, 층간 절연막(15)은 TOSZ일 수 있으나, 이에 제한되는 것은 아니다.
이어서, 도 19를 참고하면, 화학적 물리적 평탄화 공정을 통해서 층간 절연막(15)의 일부를 제거한다.
이 때, 제2 프리 코팅막(33p)의 상면이 노출되도록 층간 절연막(15)이 제거될 수 있다. 평탄화 공정에 의해서 제2 프리 코팅막(33p) 및 층간 절연막(15)이 동일한 평면을 가질 수 있다. 즉, 제2 프리 코팅막(33p)이 평탄화 공정의 식각 정지막 역할을 할 수 있다.
이어서, 층간 절연막(15)의 일부를 제거하여 제2 프리 코팅막(33p)의 측면을 노출시킨다.
즉, 제2 프리 코팅막(33p)을 제외한 층간 절연막(15)의 일부를 제거하여 층간 절연막(14)의 상면이 층간 절연막(15)의 상면보다 높게 형성되게 할 수 있다. 이 때, 층간 절연막(15)의 일부를 제거하는 공정은 에치 백 공정일 수 있다. 단, 이에 제한되는 것은 아니다.
이어서, 도 20을 참고하면, 층간 절연막(15) 및 제2 프리 코팅막(33p) 상에 제2 프리 차단막(50p)을 형성한다.
제2 프리 차단막(50p)은 층간 절연막(15) 및 제2 프리 코팅막(33p)의 상면 및 측면을 따라 컨포말하게 형성될 수 있다. 제2 프리 차단막(50p)은 예를 들어, 실리콘 질화막을 포함할 수 있다. 단, 이에 제한되는 것은 아니다.
이어서, 층간 절연막(16)을 제2 프리 차단막(50p) 상에 형성한다.
이 때, 층간 절연막(16)은 실리콘 산화막(SiOx), 예를 들어, FOX(Flowable OXide), TOSZ(Tonen SilaZene), USG (Undoped Silicate Glass), BSG (Boro Silicate Glass), PSG (Phospho Silicate Glass), BPSG (BoroPhospho Silicate Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass) 및 HDP(high density plasma) 중 적어도 하나일 수 있다. 예를 들어, 층간 절연막(16)은 HDP일 수 있으나, 이에 제한되는 것은 아니다.
이어서, 도 21을 참고하면, 층간 절연막(16), 제2 프리 차단막(50p) 및 제2 프리 코팅막(33p)을 제거하여 층간 절연막(14)을 노출시킨다.
층간 절연막(16)은 모두 제거될 수 있다. 제2 프리 차단막(50p) 및 제2 프리 코팅막(33p)은 일부가 제거될 수 있다. 이 때, 에치 백 공정을 사용할 수 있다. 단, 이에 제한되는 것은 아니다.
제2 프리 코팅막(33p)의 일부가 제거됨에 따라, 제2 프리 코팅막(33p)은 제2 코팅막(33)이 될 수 있다.
층간 절연막(16), 제2 프리 차단막(50p) 및 제2 프리 코팅막(33p)이 제거됨에 따라, 층간 절연막(14)의 상면이 노출될 수 있다.
이어서, 도 22를 참고하면, 층간 절연막(14)이 제거되어 제3 리세스(R3) 및 제4 리세스(R4)가 형성된다.
제3 리세스(R3) 및 제4 리세스(R4)는 비트 라인(BL1, BL2)과 오버랩되게 형성될 수 있다. 제3 리세스(R3) 및 제4 리세스(R4)의 측벽은 제2 코팅막(33)일 수 있다. 제3 리세스(R3) 및 제4 리세스(R4)의 바닥면은 제2 PCM막(35p)일 수 있다.
이어서, 도 23을 참고하면, 제3 리세스(R3)의 측벽 및 제4 리세스(R4)의 측벽에 제2 스페이서(32)를 형성한다.
제3 리세스(R3)의 측벽 및 제4 리세스(R4)의 측벽은 제1 방향(X)의 측벽 및 제2 방향(Y)의 측벽을 모두 포함할 수 있다. 도 23의 A - A'에 따라 자른 단면에서는 제1 방향(X)의 측벽에 형성된 제2 스페이서(32)가 보일 수 있다. 도 23의 B - B'에 따라 자른 단면에서는 제2 방향(Y)의 측벽에 형성된 제2 스페이서(32)가 보일 수 있다.
제2 스페이서(32)는 라이너 형태의 제2 스페이서막을 증착하고, 상기 제2 스페이서막의 일부를 제거하는 방식으로 형성될 수 있다. 이 때, 상기 제거 방식은 에치 백 공정을 사용할 수 있으나, 이에 제한되는 것은 아니다.
이어서, 도 24를 참조하면, 제2 상부 전극막(31p)을 형성한다.
제2 상부 전극막(31p)은 제3 리세스(R3) 및 제4 리세스(R4)를 완전히 채울 수 있다. 제2 상부 전극막(31p)은 제2 PCM막(35p) 상에 형성될 수 있다. 제2 상부 전극막(31p)은 제3 리세스(R3) 및 제4 리세스(R4)를 완전히 채우고, 제2 프리 차단막(50p)을 덮도록 형성된 뒤, 화학 물리적 평탄화 공정에 의해서 제2 프리 차단막(50p)과 동일한 평면을 가지게 될 수 있다.
이어서, 도 25를 참조하면, 제2 프리 차단막(50p) 및 제2 상부 전극막(31p) 상에 제2 워드 라인막(WL2p) 및 층간 절연막(17)을 순차적으로 형성한다.
이 때, 제2 워드 라인막(WL2p)은 예를 들어, W 및 TiN 중 적어도 하나일 수 있으나, 이에 제한되는 것은 아니다.
이 때, 층간 절연막(17)은 실리콘 산화막(SiOx), 예를 들어, FOX(Flowable OXide), TOSZ(Tonen SilaZene), USG (Undoped Silicate Glass), BSG (Boro Silicate Glass), PSG (Phospho Silicate Glass), BPSG (BoroPhospho Silicate Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass) 및 HDP(high density plasma) 중 적어도 하나일 수 있다. 예를 들어, 층간 절연막(17)은 HDP일 수 있으나, 이에 제한되는 것은 아니다.
이어서, 도 26을 참조하면, 층간 절연막(15), 제2 프리 차단막(50p), 제2 하부 전극막(39p), 제2 OTS막(38p), 제2 중간 전극막(37p), 제2 PCM막(35p), 제2 상부 전극막(31p), 제2 워드 라인막(WL2p) 및 층간 절연막(17)을 패터닝한다.
제2 하부 전극막(39p), 제2 OTS막(38p), 제2 중간 전극막(37p), 제2 PCM막(35p) 및 제2 상부 전극막(31p)은 교차 영역(CA) 내에 위치하도록 패터닝될 수 있다. 이에 따라, 제2 하부 전극막(39p), 제2 OTS막(38p), 제2 중간 전극막(37p), 제2 PCM막(35p) 및 제2 상부 전극막(31p)은 각각 제2 하부 전극(39), 제2 OTS(38), 제2 중간 전극(37), 제2 PCM(35) 및 제2 상부 전극(31)으로 패터닝될 수 있다.
층간 절연막(17), 제2 프리 차단막(50p), 제2 워드 라인막(WL2p) 및 층간 절연막(15)은 제1 방향(X)으로 연장되도록 패터닝될 수 있다. 또한, 층간 절연막(17), 제2 프리 차단막(50p), 제2 워드 라인막(WL2p) 및 층간 절연막(15)은 제1 워드 라인(WL1a, WL1b)의 일부와 오버랩되도록 패터닝될 수 있다. 이를 통해서, 제2 프리 차단막(50p) 및 제2 워드 라인막(WL2p)은 각각 제2 차단막(50) 및 제2 워드 라인(WL2a, WL2b)으로 패터닝될 수 있다.
이어서, 도 27을 참고하여, 층간 절연막(15) 상에 층간 절연막(18)을 형성한다.
예를 들어, 층간 절연막(18)은 TOSZ일 수 있으나, 이에 제한되는 것은 아니다.
이어서, 평탄화 공정 및 에치 백 공정을 통해서, 층간 절연막(17) 및 층간 절연막(18)을 제거할 수 있다. 이를 통해, 제2 워드 라인(WL2a, WL2b)의 상면이 노출될 수 있다. 제2 워드 라인(WL2a, WL2b) 및 층간 절연막(18)의 상면은 동일한 평면일 수 있다.
이어서, 도 28을 참고하면, 층간 절연막(15, 18) 및 제2 코팅막(33)을 관통하는 컨택홀(MCWa-H, MCWb-H, MCB1-H, MCB2-H)을 형성한다.
컨택홀(MCWa-H, MCWb-H, MCB1-H, MCB2-H)은 제1 워드 라인 컨택홀(MCWa-H, MCWb-H) 및 비트 라인 컨택홀(MCB1-H, MCB2-H)을 포함한다. 제1 워드 라인 컨택홀(MCWa-H, MCWb-H)은 제1 워드 라인(WL1a, WL1b)의 상면을 노출시킬 수 있다. 제1 워드 라인(WL1a, WL1b)은 비트 라인(BL1, BL2) 및 제2 워드 라인(WL2a, WL2b)과 오버랩되는 오버랩 영역과, 비트 라인(BL1, BL2) 또는 제2 워드 라인(WL2a, WL2b)과 오버랩되지 않는 비오버랩 영역을 포함한다. 제1 워드 라인 컨택홀(MCWa-H, MCWb-H)은 상기 비오버랩 영역을 노출시킬 수 있다.
제1 워드 라인 컨택홀(MCWa-H, MCWb-H)은 층간 절연막(15, 18) 및 제2 코팅막(33)을 관통하여 형성될 수 있다.
비트 라인 컨택홀(MCB1-H, MCB2-H)은 비트 라인(BL1, BL2)의 상면을 노출시킬 수 있다. 비트 라인 컨택홀(MCB1-H, MCB2-H) 역시 제1 워드 라인(WL1a, WL1b) 및 제2 워드 라인(WL2a, WL2b)과 오버랩되지 않는 영역을 노출시킬 수 있다.
비트 라인 컨택홀(MCB1-H, MCB2-H)은 층간 절연막(18)을 관통하여 형성될 수 있다.
이어서, 도 29를 참고하면, 컨택(MCWa, MCWb, MCB1, MCB2)을 형성한다.
컨택(MCWa, MCWb, MCB1, MCB2)은 제1 워드 라인 컨택(MCWa, MCWb) 및 비트 라인 컨택(MCB1, MCB2)을 포함한다. 제1 워드 라인 컨택(MCWa, MCWb)은 제1 워드 라인 컨택홀(MCWa-H, MCWb-H)을 채우고, 비트 라인 컨택(MCB1, MCB2)은 비트 라인 컨택홀(MCB1-H, MCB2-H)을 채운다. 컨택은 예를 들어, W 및 TiN 중 적어도 하나를 포함한다. 단, 이에 제한되는 것은 아니다.
이어서, 도 30을 참고하면, 질화막(60) 및 층간 절연막(19)을 순차적으로 형성한다.
질화막(60)은 제2 워드 라인(WL2a, WL2b), 컨택(MCWa, MCWb, MCB1, MCB2) 및 층간 절연막(18) 상에 형성될 수 있다. 층간 절연막(19)은 질화막(60) 상에 형성될 수 있다.
질화막(60)은 예를 들어, 실리콘 질화막을 포함할 수 있다. 단, 이에 제한되는 것은 아니다.
이 때, 층간 절연막(19)은 실리콘 산화막(SiOx), 예를 들어, FOX(Flowable OXide), TOSZ(Tonen SilaZene), USG (Undoped Silicate Glass), BSG (Boro Silicate Glass), PSG (Phospho Silicate Glass), BPSG (BoroPhospho Silicate Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass) 및 HDP(high density plasma) 중 적어도 하나일 수 있다. 예를 들어, 층간 절연막(19)은 TEOS일 수 있으나, 이에 제한되는 것은 아니다.
이어서, 도 31을 참조하면, 질화막(60) 및 층간 절연막(19)을 패터닝하여 제5 리세스(R5), 제6 리세스(R6), 제7 리세스(R7) 및 제8 리세스(R8)를 형성한다. 제5 리세스(R5) 및 제6 리세스(R6)는 제2 워드 라인(WL2a, WL2b)의 상면을 노출시킬 수 있다. 제7 리세스(R7)는 비트 라인 컨택(MCB1, MCB2)의 상면을 노출시키고, 제8 리세스(R8)는 제1 워드 라인 컨택(MCWa, MCWb)의 상면을 노출시킬 수 있다.
이어서, 도 32를 참조하면, 배선 패턴(M1-1a, M1-2a, M1-1b, M1-2b, M1-B1, M1-B2)을 형성한다.
배선 패턴(M1-1a, M1-2a, M1-1b, M1-2b, M1-B1, M1-B2) 중 제1 배선(M1-1a, M1-1b)은 제1 워드 라인 컨택(MCWa, MCWb)과 연결되도록 제8 리세스(R8)를 채울 수 있다. 배선 패턴(M1-1a, M1-2a, M1-1b, M1-2b, M1-B1, M1-B2) 중 제2 배선(M1-B1, M1-B2)은 비트 라인 컨택(MCB1, MCB2)과 연결되도록 제7 리세스(R7)를 채울 수 있다. 배선 패턴(M1-1a, M1-2a, M1-1b, M1-2b, M1-B1, M1-B2) 중 제3 배선(M1-2a, M1-2b)은 제1 워드 라인 컨택(MCWa, MCWb)과 연결되도록 제5 리세스(R5) 및 제6 리세스(R6)를 채울 수 있다.
이하, 도 1 내지 도 4 및 도 33 내지 도 48를 참고하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명한다. 상술한 도 1 내지 도 32의 실시예와 중복되는 부분은 생략하거나 간략히 한다.
도 33 내지 도 48은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다. 도 33 내지 도 48은 도 1의 A - A' 및 B - B'를 따라서 절단한 단면도들이다.
도 33을 참조하면, 제1 워드 라인막(WL1p), 제1 하부 전극막(29p), 제1 OTS막(28p), 제1 중간 전극막(27p) 및 층간 절연막(11)을 순차적으로 형성한다.
이어서, 도 34를 참조하면, 제1 워드 라인(WL1a, WL1b), 층간 절연막(12), 제1 프리 코팅막(23p) 및 제1 프리 차단막(40p)을 형성한다.
제1 워드 라인막(WL1p)은 패터닝되어 제1 워드 라인(WL1a, WL1b)이 될 수 있다. 제1 워드 라인(WL1a, WL1b)은 제1 방향(X)으로 연장될 수 있다. 제1 워드 라인(WL1a, WL1b)이 복수이므로, 서로 제2 방향(Y)으로 이격될 수 있다.
제1 프리 코팅막(23p)은 제1 워드 라인막(WL1p), 제1 하부 전극막(29p), 제1 OTS막(28p), 제1 중간 전극막(27p) 및 층간 절연막(11)의 측면에 형성될 수 있다. 층간 절연막(12)은 제1 프리 코팅막(23p)의 측면에 형성될 수 있다.
제1 프리 차단막(40p)은 층간 절연막(12) 상에 형성되고 층간 절연막(11)의 상면과 동일한 평면의 상면을 가질 수 있다.
이어서, 도 35를 참고하면, 층간 절연막(11)이 제거되어 제1 리세스(R1) 및 제2 리세스(R2)가 형성된다.
제1 리세스(R1) 및 제2 리세스(R2)는 제1 워드 라인(WL1a, WL1b)과 오버랩되게 형성될 수 있다. 제1 리세스(R1) 및 제2 리세스(R2)의 측벽은 제1 프리 코팅막(23p)일 수 있다. 제1 리세스(R1) 및 제2 리세스(R2)의 바닥면은 제1 중간 전극막(27p)일 수 있다.
이어서, 도 36을 참고하면, 제1 리세스(R1)의 측벽 및 제2 리세스(R2)의 측벽에 제1 스페이서(22)를 형성한다.
제1 리세스(R1)의 측벽 및 제2 리세스(R2)의 측벽은 제1 방향(X)의 측벽 및 제2 방향(Y)의 측벽을 모두 포함할 수 있다. 도 36의 A - A'에 따라 자른 단면에서는 제1 방향(X)의 측벽에 형성된 제1 스페이서(22)가 보일 수 있다. 도 36의 B - B'에 따라 자른 단면에서는 제2 방향(Y)의 측벽에 형성된 제1 스페이서(22)가 보일 수 있다.
제1 스페이서(22)는 라이너 형태의 제1 스페이서막을 증착하고, 상기 제1 스페이서막의 일부를 제거하는 방식으로 형성될 수 있다. 이 때, 상기 제거 방식은 에치 백 공정을 사용할 수 있으나, 이에 제한되는 것은 아니다.
이어서, 도 37을 참조하면, 제1 PCM막(25p)을 형성한다.
제1 PCM막(25p)은 제1 리세스(R1)의 일부 및 제2 리세스(R2)의 일부를 채울 수 있다. 제1 PCM막(25p)은 제1 중간 전극막(27p) 상에 형성될 수 있다.
이어서, 도 38을 참조하면, 제1 상부 전극막(21p)을 형성한다.
제1 상부 전극막(21p)은 제1 리세스(R1) 및 제2 리세스(R2)를 완전히 채울 수 있다. 제1 상부 전극막(21p)은 제1 PCM막(25p) 상에 형성될 수 있다. 제1 상부 전극막(21p)은 제1 리세스(R1) 및 제2 리세스(R2)를 완전히 채우고, 제1 프리 차단막(40p)을 덮도록 형성된 뒤, 화학 물리적 평탄화 공정에 의해서 제1 프리 차단막(40p)과 동일한 평면을 가지게 될 수 있다.
이어서, 도 39를 참조하면, 제1 프리 차단막(40p) 및 제1 상부 전극막(21p) 상에 비트 라인막(BLp), 제2 하부 전극막(39p), 제2 OTS막(38p), 제2 중간 전극막(37p), 제2 PCM막(35p) 및 층간 절연막(14)을 순차적으로 형성한다.
이어서, 도 40을 참조하면, 제1 하부 전극막(29p), 제1 OTS막(28p), 제1 중간 전극막(27p), 제1 PCM막(25p), 층간 절연막(12), 제1 프리 코팅막(23p), 제1 프리 차단막(40p), 비트 라인막(BLp), 제2 하부 전극막(39p), 제2 OTS막(38p), 제2 중간 전극막(37p) 및 층간 절연막(14)을 패터닝한다.
제1 하부 전극막(29p), 제1 OTS막(28p), 제1 중간 전극막(27p) 및 제1 PCM막(25p)은 교차 영역(CA) 내에 위치하도록 패터닝될 수 있다. 이에 따라, 제1 하부 전극막(29p), 제1 OTS막(28p), 제1 중간 전극막(27p), 제1 PCM막(25p)은 각각 제1 하부 전극(29), 제1 OTS(28), 제1 중간 전극(27) 및 제1 PCM(25)으로 패터닝될 수 있다.
층간 절연막(12), 제1 프리 코팅막(23p), 제1 프리 차단막(40p), 비트 라인막(BLp), 제2 하부 전극막(39p), 제2 OTS막(38p), 제2 중간 전극막(37p) 및 층간 절연막(14)은 제2 방향으로 연장되도록 패터닝될 수 있다. 이를 통해서, 제1 프리 코팅막(23p), 제1 프리 차단막(40p) 및 비트 라인막(BLp)은 각각 제1 코팅막(23), 제1 차단막(40) 및 비트 라인(BL1, BL2)으로 패터닝될 수 있다.
이어서, 도 41을 참조하면, 제2 프리 코팅막(33p) 및 제2 프리 차단막(50p)을 형성하고, 제3 리세스(R3) 및 제4 리세스(R4)가 형성한다.
제3 리세스(R3) 및 제4 리세스(R4)는 비트 라인(BL1, BL2)과 오버랩되게 형성될 수 있다. 제3 리세스(R3) 및 제4 리세스(R4)의 측벽은 제2 코팅막(33)일 수 있다. 제3 리세스(R3) 및 제4 리세스(R4)의 바닥면은 제2 중간 전극막(37p)일 수 있다.
이어서, 도 42을 참고하면, 제3 리세스(R3)의 측벽 및 제4 리세스(R4)의 측벽에 제2 스페이서(32)를 형성한다.
제3 리세스(R3)의 측벽 및 제4 리세스(R4)의 측벽은 제1 방향(X)의 측벽 및 제2 방향(Y)의 측벽을 모두 포함할 수 있다. 도 42의 A - A'에 따라 자른 단면에서는 제1 방향(X)의 측벽에 형성된 제2 스페이서(32)가 보일 수 있다. 도 42의 B - B'에 따라 자른 단면에서는 제2 방향(Y)의 측벽에 형성된 제2 스페이서(32)가 보일 수 있다.
제2 스페이서(32)는 라이너 형태의 제2 스페이서막을 증착하고, 상기 제2 스페이서막의 일부를 제거하는 방식으로 형성될 수 있다. 이 때, 상기 제거 방식은 에치 백 공정을 사용할 수 있으나, 이에 제한되는 것은 아니다.
이어서, 도 43을 참고하면, 제2 PCM막(35p)을 형성한다.
제2 PCM막(35p)은 제3 리세스(R3)의 일부 및 제4 리세스(R4)의 일부를 채울 수 있다. 제2 PCM막(35p)은 제2 중간 전극막(37p) 상에 형성될 수 있다.
이어서, 도 44를 참조하면, 제2 상부 전극막(31p)을 형성한다.
제2 상부 전극막(31p)은 제3 리세스(R3) 및 제4 리세스(R4)를 완전히 채울 수 있다. 제2 상부 전극막(31p)은 제2 PCM막(35p) 상에 형성될 수 있다. 제2 상부 전극막(31p)은 제3 리세스(R3) 및 제4 리세스(R4)를 완전히 채우고, 제2 프리 차단막(50p)을 덮도록 형성된 뒤, 화학 물리적 평탄화 공정에 의해서 제2 프리 차단막(50p)과 동일한 평면을 가지게 될 수 있다.
이어서, 도 45를 참조하면, 제2 프리 차단막(50p) 및 제2 상부 전극막(31p) 상에 제2 워드 라인막(WL2p) 및 층간 절연막(17)을 순차적으로 형성한다.
이어서, 도 46을 참조하면, 층간 절연막(15), 제2 프리 차단막(50p), 제2 하부 전극막(39p), 제2 OTS막(38p), 제2 중간 전극막(37p), 제2 PCM막(35p), 제2 상부 전극막(31p), 제2 워드 라인막(WL2p) 및 층간 절연막(17)을 패터닝한다.
제2 하부 전극막(39p), 제2 OTS막(38p), 제2 중간 전극막(37p), 제2 PCM막(35p) 및 제2 상부 전극막(31p)은 교차 영역(CA) 내에 위치하도록 패터닝될 수 있다. 이에 따라, 제2 하부 전극막(39p), 제2 OTS막(38p), 제2 중간 전극막(37p), 제2 PCM막(35p) 및 제2 상부 전극막(31p)은 각각 제2 하부 전극(39), 제2 OTS(38), 제2 중간 전극(37), 제2 PCM(35) 및 제2 상부 전극(31)으로 패터닝될 수 있다.
층간 절연막(17), 제2 프리 차단막(50p), 제2 워드 라인막(WL2p) 및 층간 절연막(15)은 제1 방향(X)으로 연장되도록 패터닝될 수 있다. 또한, 층간 절연막(17), 제2 프리 차단막(50p), 제2 워드 라인막(WL2p) 및 층간 절연막(15)은 제1 워드 라인(WL1a, WL1b)의 일부와 오버랩되도록 패터닝될 수 있다. 이를 통해서, 제2 프리 차단막(50p) 및 제2 워드 라인막(WL2p)은 각각 제2 차단막(50) 및 제2 워드 라인(WL2a, WL2b)으로 패터닝될 수 있다.
이어서, 도 47을 참조하면, 층간 절연막(15, 18) 및 제2 코팅막(33)을 관통하는 컨택홀(MCWa-H, MCWb-H, MCB1-H, MCB2-H)을 형성하고, 컨택(MCWa, MCWb, MCB1, MCB2)을 형성한다.
컨택홀(MCWa-H, MCWb-H, MCB1-H, MCB2-H)은 제1 워드 라인 컨택홀(MCWa-H, MCWb-H) 및 비트 라인 컨택홀(MCB1-H, MCB2-H)을 포함한다. 제1 워드 라인 컨택홀(MCWa-H, MCWb-H)은 제1 워드 라인(WL1a, WL1b)의 상면을 노출시킬 수 있다. 제1 워드 라인(WL1a, WL1b)은 비트 라인(BL1, BL2) 및 제2 워드 라인(WL2a, WL2b)과 오버랩되는 오버랩 영역과, 비트 라인(BL1, BL2) 또는 제2 워드 라인(WL2a, WL2b)과 오버랩되지 않는 비오버랩 영역을 포함한다. 제1 워드 라인 컨택홀(MCWa-H, MCWb-H)은 상기 비오버랩 영역을 노출시킬 수 있다.
제1 워드 라인 컨택홀(MCWa-H, MCWb-H)은 층간 절연막(15, 18) 및 제2 코팅막(33)을 관통하여 형성될 수 있다.
비트 라인 컨택홀(MCB1-H, MCB2-H)은 비트 라인(BL1, BL2)의 상면을 노출시킬 수 있다. 비트 라인 컨택홀(MCB1-H, MCB2-H) 역시 제1 워드 라인(WL1a, WL1b) 및 제2 워드 라인(WL2a, WL2b)과 오버랩되지 않는 영역을 노출시킬 수 있다.
비트 라인 컨택홀(MCB1-H, MCB2-H)은 층간 절연막(18)을 관통하여 형성될 수 있다.
컨택(MCWa, MCWb, MCB1, MCB2)은 제1 워드 라인 컨택(MCWa, MCWb) 및 비트 라인 컨택(MCB1, MCB2)을 포함한다. 제1 워드 라인 컨택(MCWa, MCWb)은 제1 워드 라인 컨택홀(MCWa-H, MCWb-H)을 채우고, 비트 라인 컨택(MCB1, MCB2)은 비트 라인 컨택홀(MCB1-H, MCB2-H)을 채운다. 컨택은 예를 들어, W 및 TiN 중 적어도 하나를 포함한다. 단, 이에 제한되는 것은 아니다.
이어서, 도 48을 참고하면, 질화막(60) 및 층간 절연막(19)을 패터닝하여 제5 리세스(R5), 제6 리세스(R6), 제7 리세스(R7) 및 제8 리세스(R8)를 형성한다. 제5 리세스(R5) 및 제6 리세스(R6)는 제2 워드 라인(WL2a, WL2b)의 상면을 노출시킬 수 있다. 제7 리세스(R7)는 비트 라인 컨택(MCB1, MCB2)의 상면을 노출시키고, 제8 리세스(R8)는 제1 워드 라인 컨택(MCWa, MCWb)의 상면을 노출시킬 수 있다.
이어서, 배선 패턴(M1-1a, M1-2a, M1-1b, M1-2b, M1-B1, M1-B2)을 형성한다.
배선 패턴(M1-1a, M1-2a, M1-1b, M1-2b, M1-B1, M1-B2) 중 제1 배선(M1-1a, M1-1b)은 제1 워드 라인 컨택(MCWa, MCWb)과 연결되도록 제8 리세스(R8)를 채울 수 있다. 배선 패턴(M1-1a, M1-2a, M1-1b, M1-2b, M1-B1, M1-B2) 중 제2 배선(M1-B1, M1-B2)은 비트 라인 컨택(MCB1, MCB2)과 연결되도록 제7 리세스(R7)를 채울 수 있다. 배선 패턴(M1-1a, M1-2a, M1-1b, M1-2b, M1-B1, M1-B2) 중 제3 배선(M1-2a, M1-2b)은 제1 워드 라인 컨택(MCWa, MCWb)과 연결되도록 제5 리세스(R5) 및 제6 리세스(R6)를 채울 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
WL1a, WL1b: 제1 워드 라인 WL2a, WL2b: 제2 워드 라인
BL1, BL2: 비트 라인 21: 제1 상부 전극
22: 제1 스페이서 25: 제1 PCM
28: 제1 OTS 31: 제2 상부 전극
32: 제2 스페이서 35: 제2 PCM
38: 제2 OTS

Claims (20)

  1. 서로 나란하게 제1 방향으로 연장되는 제1 워드 라인 및 제2 워드 라인;
    상기 제1 및 제2 워드 라인 사이에서 상기 제1 방향과 교차하는 제2 방향으로 연장되는 비트 라인;
    상기 제1 워드 라인의 일 면에 형성되는 제1 하부 전극;
    상기 제1 하부 전극 상에 형성되는 제1 OTS(Ovonic Threshold Switch);
    상기 제1 OTS 상에 형성되는 제1 중간 전극;
    상기 제1 중간 전극 상에 형성되는 제1 PCM(Phase change memory);
    상기 제1 PCM과 상기 비트 라인의 타면 사이에 형성되는 제1 상부 전극으로서, 상기 제1 상부 전극의 상기 제2 방향의 폭은 상기 제1 중간 전극의 상기 제2 방향의 폭보다 작은 제1 상부 전극;
    상기 제1 워드 라인, 및 상기 비트 라인 사이에 배치되는 층간 절연막;
    상기 층간 절연막과 상기 비트 라인 사이에 배치되는 차단막으로, 상기 차단막의 상면은 상기 제1 상부 전극의 상면과 동일 평면에 놓이는 차단막;
    상기 비트 라인의 일 면에 형성되는 제2 하부 전극;
    상기 제2 하부 전극 상에 형성되는 제2 OTS;
    상기 제2 OTS 상에 형성되는 제2 중간 전극;
    상기 제2 중간 전극 상에 형성되는 제2 PCM; 및
    상기 제2 PCM과 상기 제2 워드 라인 사이에 형성되는 제2 상부 전극으로서, 상기 제2 상부 전극의 상기 제1 방향의 폭은 상기 제2 중간 전극의 상기 제1 방향의 폭보다 작은 제2 상부 전극을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 하부 전극, 상기 제1 OTS, 상기 제1 중간 전극, 상기 제1 PCM 및 상기 제1 상부 전극은 상기 제1 워드 라인과 상기 비트 라인이 오버랩되는 제1 교차 영역에 형성되는 반도체 장치.
  3. 제2 항에 있어서,
    상기 제2 하부 전극, 상기 제2 OTS, 상기 제2 중간 전극, 상기 제2 PCM 및 상기 제2 상부 전극은 상기 제2 워드 라인과 상기 비트 라인이 오버랩되는 제2 교차 영역에 형성되는 반도체 장치.
  4. 제1 항에 있어서,
    상기 제1 및 제2 워드 라인은 상기 제1 및 제2 방향과 교차하는 제3 방향으로 이격되는 반도체 장치.
  5. 제4 항에 있어서,
    상기 제1 워드 라인은 상기 제3 방향으로 상기 제2 워드 라인의 일부와 오버랩되는 제1 오버랩 영역과,
    상기 제2 워드 라인과 오버랩되지 않는 제1 비오버랩 영역을 포함하는 반도체 장치.
  6. 제4 항에 있어서,
    상기 비트 라인은 상기 제1 및 제2 워드 라인과 상기 제3 방향으로 이격되는 반도체 장치.
  7. 제1 항에 있어서,
    상기 제1 PCM의 상기 제2 방향의 폭은 상기 제1 중간 전극의 상기 제2 방향의 폭보다 작은 반도체 장치.
  8. 제7 항에 있어서,
    상기 제2 PCM의 상기 제1 방향의 폭은 상기 제2 중간 전극의 상기 제1 방향의 폭보다 작은 반도체 장치.
  9. 제1 항에 있어서,
    상기 제1 상부 전극의 측면에 형성되는 제1 스페이서를 더 포함하는 반도체 장치.
  10. 제9 항에 있어서,
    상기 제2 상부 전극의 측면에 형성되는 제2 스페이서를 더 포함하는 반도체 장치.
  11. 제9 항에 있어서,
    상기 제1 스페이서는 상기 제1 PCM의 측면으로 연장되는 반도체 장치.
  12. 비트 라인;
    상기 비트 라인 아래에 형성되고, 제1 OTS와, 제1 PCM과, 상기 제1 OTS와 상기 제1 PCM 사이에 형성되는 제1 중간 전극과, 상기 제1 PCM 및 상기 비트 라인 사이에 형성되는 제1 상부 전극을 포함하는 제1 셀로서, 상기 제1 상부 전극이 상기 제1 PCM과 접하는 면적은 상기 제1 중간 전극이 상기 제1 PCM과 접하는 면적보다 작은 제1 셀;
    상기 비트 라인 상에 형성되고, 제2 OTS와, 제2 PCM과, 상기 제2 OTS와 상기 제2 PCM 사이에 형성되는 제2 중간 전극과, 상기 제2 PCM 상에 형성되는 제2 상부 전극을 포함하는 제2 셀로서, 상기 제2 상부 전극이 상기 제2 PCM과 접하는 면적은 상기 제2 중간 전극이 상기 제2 PCM과 접하는 면적보다 작은 제2 셀;
    상기 제1 셀을 둘러싸는 층간 절연막; 및
    상기 층간 절연막과 상기 비트 라인 사이에 배치되는 차단막으로, 상기 차단막의 상면은 상기 제1 상부 전극의 상면과 동일 평면에 놓이는 차단막을 포함하는 반도체 장치.
  13. 제12 항에 있어서,
    제1 방향으로 연장되고, 상기 비트 라인을 기준으로 서로 대향되게 위치하는 제1 및 제2 워드 라인을 더 포함하고,
    상기 비트 라인은 상기 제1 방향과 교차하는 제2 방향으로 연장되는 반도체 장치.
  14. 제13 항에 있어서,
    상기 제1 셀은 상기 비트 라인과 상기 제2 워드 라인이 오버랩되는 영역에 형성되는 반도체 장치.
  15. 제12 항에 있어서,
    상기 제1 셀은 상기 제1 상부 전극을 측면에서 둘러싸는 제1 스페이서를 포함하는 반도체 장치.
  16. 제15 항에 있어서,
    상기 제2 셀은 상기 제2 상부 전극을 측면에서 둘러싸는 제2 스페이서를 포함하는 반도체 장치.
  17. 제16 항에 있어서,
    상기 제1 스페이서와 상기 제2 스페이서의 연장되는 방향은 서로 다른 반도체 장치.
  18. 제16 항에 있어서,
    상기 제2 스페이서는 상기 비트 라인이 연장되는 방향과 동일한 방향으로 연장되는 반도체 장치.
  19. 제12 항에 있어서,
    제1 상부 전극은, 상기 제1 PCM과 접하고 제1 저항을 가지는 제1 영역과,
    상기 제1 영역 상에 상기 제1 저항보다 낮은 제2 저항을 가지는 제2 영역을 포함하는 반도체 장치.
  20. 제1 방향으로 연장되고, 일부가 서로 오버랩되는 제1 워드 라인 및 제2 워드 라인;
    상기 제1 및 제2 워드 라인 사이에서 상기 제1 방향과 교차하는 제2 방향으로 연장되는 비트 라인;
    상기 비트 라인과 상기 제1 및 제2 워드 라인이 오버랩되는 영역에 상기 비트 라인의 대향되는 면과 각각 연결되도록 형성되는 제1 및 제2 셀;
    상기 제1 셀을 둘러싸는 층간 절연막; 및
    상기 층간 절연막과 상기 비트 라인 사이에 배치되는 차단막을 포함하고,
    상기 제1 셀은 제1 OTS와, 제1 PCM과, 상기 제1 OTS와 상기 제1 PCM 사이에 형성되는 제1 중간 전극과, 상기 제1 PCM 상에 형성되는 제1 상부 전극과, 상기 제1 상부 전극의 측면에 위치하는 제1 스페이서를 포함하고,
    상기 제2 셀은 제2 OTS와, 제2 PCM과, 상기 제2 OTS와 상기 제2 PCM 사이에 형성되는 제2 중간 전극과, 상기 제2 PCM 상에 형성되는 제2 상부 전극과, 상기 제2 상부 전극의 측면에 위치하는 제2 스페이서를 포함하고,
    상기 제1 스페이서는 상기 제1 방향으로 연장되고, 상기 제2 스페이서는 상기 제2 방향으로 연장되고,
    상기 제1 상부 전극의 상면은 상기 차단막의 상면과 동일 평면에 놓이는 반도체 장치.
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