KR102375588B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 상기 반도체 장치는 제1 방향으로 연장되는 제1 메모리 셀로서으로서, 상기 제1 메모리 셀은 제1 상변화 메모리와, 상기 제1 상변화 메모리 상에 형성되는 제1 OTS(Ovonic Threshold Switch)를 포함하는 제1 메모리 셀, 상기 제1 방향으로 연장되는 제2 메모리 셀로서으로서, 상기 제2 메모리 셀은 제2 상변화 메모리와, 상기 제2 상변화 메모리 상에 형성되는 제2 OTS를 포함하고, 상기 제1 방향과 교차하는 제2 방향으로 상기 제1 메모리 셀과 이격되는 제2 메모리 셀, 상기 제1 및 제2 메모리 셀의 측면 상에 형성되는 제1 캡핑막 및 상기 제1 캡핑막 상에서 상기 제1 및 제2 메모리 셀 사이를 채우는 제2 캡핑막을 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 전원의 공급이 중단됨에 따라 저장된 정보가 소멸되는 휘발성 메모리 장치(volatile memory device)와 전원의 공급이 중단되더라도 저장된 정보를 계속 유지할 수 있는 비휘발성 메모리 장치(nonvolatile memory device)로 구분된다. 비휘발성 메모리 장치로 적층 게이트 구조(stacked gate structure)를 갖는 플래쉬 메모리 장치가 주로 채택되고 있다. 그러나 최근에 플래쉬 메모리 장치를 대신하여 새로운 비휘발성 메모리 장치로 상변화 메모리 장치가 제안되고 있다.
본 발명이 해결하려는 과제는, 동작 특성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 동작 특성이 향상된 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 제1 방향으로 연장되는 제1 메모리 셀로서으로서, 상기 제1 메모리 셀은 제1 상변화 메모리와, 상기 제1 상변화 메모리 상에 형성되는 제1 OTS(Ovonic Threshold Switch)를 포함하는 제1 메모리 셀, 상기 제1 방향으로 연장되는 제2 메모리 셀로서으로서, 상기 제2 메모리 셀은 제2 상변화 메모리와, 상기 제2 상변화 메모리 상에 형성되는 제2 OTS를 포함하고, 상기 제1 방향과 교차하는 제2 방향으로 상기 제1 메모리 셀과 이격되는 제2 메모리 셀, 상기 제1 및 제2 메모리 셀의 측면 상에 형성되는 제1 캡핑막 및 상기 제1 캡핑막 상에서 상기 제1 및 제2 메모리 셀 사이를 채우는 제2 캡핑막을 포함한다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 방향으로 연장되는 제1 워드 라인, 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 상기 제1 및 제2 방향과 교차하는 제3 방향으로 상기 제1 워드 라인과 이격되는 제1 비트 라인, 상기 제1 워드 라인과 상기 제1 비트 라인 사이에 상기 제3 방향으로 형성되는 제1 메모리 셀로서, 상기 제1 메모리 셀은 순차적으로 적층되는 제1 상변화 메모리와, 제1 OTS를 포함하는 제1 메모리 셀, 상기 제1 메모리 셀의 측면을 둘러싸는 제1 캡핑막 및 상기 제1 캡핑막의 외측면 상에 상기 제1 비트 라인과 상기 제1 워드 라인 사이를 채우는 제2 캡핑막을 포함한다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 방향으로 연장되는 제1 워드 라인, 상기 제1 방향으로 연장되고, 상기 제1 워드 라인 상에 상기 제1 워드 라인과 나란하게 형성되는 제2 워드 라인, 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 상기 제1 및 제2 워드 라인 사이에 형성되는 제1 비트 라인, 상기 제1 워드 라인과 상기 제1 비트 라인 사이에 수직 방향으로 형성되는 제1 메모리 셀로서, 상기 제1 메모리 셀은 순차적으로 적층되는 제1 상변화 메모리와, 제1 OTS를 포함하는 제1 메모리 셀, 상기 제2 워드 라인과 상기 제1 비트 라인 사이에 수직 방향으로 형성되는 제2 메모리 셀로서, 상기 제2 메모리 셀은 순차적으로 적층되는 제2 상변화 메모리와, 제2 OTS를 포함하는 제2 메모리 셀, 상기 제1 메모리 셀의 측면을 둘러싸는 제1 캡핑막, 상기 제2 메모리 셀의 측면을 둘러싸는 제2 캡핑막, 상기 제1 캡핑막 상에 상기 제1 비트 라인과 상기 제1 워드 라인 사이를 채우는 제3 캡핑막 및 상기 제2 캡핑막 상에 상기 제1 비트 라인과 상기 제2 워드 라인 사이를 채우는 제4 캡핑막을 포함한다.
상기 다른 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 제1 상변화 메모리와 제1 OTS가 적층되는 메모리 셀을 형성하고, 상기 메모리 셀의 표면을 따라 형성되는 제1 캡핑막을 제1 온도에서 형성하고, 상기 제1 캡핑막 상에 상기 메모리 셀의 주변을 메우는 제2 캡핑막을 상기 제1 온도보다 높은 제2 온도에서 형성하는 것을 포함한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 2는 도 1의 A - A'로 자른 단면도이다.
도 3은 도 2의 K 부분을 확대한 단면도이다.
도 4는 도 1의 B - B'로 자른 단면도이다.
도 5는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 6은 도 5의 C - C'로 자른 단면도이다.
도 7은 도 5의 D - D'로 자른 단면도이다.
도 8은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 9는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 10 내지 도 26은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
이하에서, 도 1 내지 도 4를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치에 대해서 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이고, 도 2는 도 1의 A - A'로 자른 단면도이다. 도 3은 도 2의 K 부분을 확대한 단면도이고, 도 4는 도 1의 B - B'로 자른 단면도이다.
도 1 내지 도 4를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 내지 제4 하부 워드 라인(BWL1~BWL4), 제1 내지 제4 상부 워드 라인(TWL1~TWL4), 제1 내지 제4 비트 라인(BL1~BL4), 제1 내지 제8 하부 메모리 셀(LC1~LC8), 제1 내지 제8 상부 메모리 셀(UC1~UC8) 및 제1 내지 제3 몰드막(10, 30, 50) 및 제1 내지 제4 캡핑막(C1~C4) 등을 포함한다.
이 때, 각각의 구성요소의 개수는 설명의 편의상 나타낸 예시에 불과하므로, 상기 개수에 제한되는 것은 아니다.
제1 내지 제4 하부 워드 라인(BWL1~BWL4)은 제1 방향(X)으로 나란히 연장될 수 있다. 제1 내지 제4 하부 워드 라인(BWL1~BWL4)은 제2 방향(Y)으로 서로 이격될 수 있다. 제1 내지 제4 하부 워드 라인(BWL1~BWL4)은 같은 높이 레벨에서 나란하게 형성될 수 있다. 구체적으로, 제1 하부 워드 라인(BWL1)과 제3 하부 워드 라인(BWL3) 사이에 제2 하부 워드 라인(BWL2)이 위치하고, 제2 하부 워드 라인(BWL2)과 제4 하부 워드 라인(BWL4) 사이에 제3 하부 워드 라인(BWL3)이 위치할 수 있다.
제1 내지 제4 하부 워드 라인(BWL1~BWL4)은 도전체를 포함할 수 있다. 예를 들어, 제1 내지 제4 하부 워드 라인(BWL1~BWL4)은 텅스텐과 같은 금속을 포함할 수 있다.
제1 내지 제4 상부 워드 라인(TWL1~TWL4)은 제1 방향(X)으로 나란히 연장될 수 있다. 제1 내지 제4 상부 워드 라인(TWL1~TWL4)은 제2 방향(Y)으로 서로 이격될 수 있다. 제1 내지 제4 상부 워드 라인(TWL1~TWL4)은 같은 높이 레벨에서 나란하게 형성될 수 있다.
구체적으로, 제1 상부 워드 라인(TWL1)과 제3 상부 워드 라인(TWL3) 사이에 제2 상부 워드 라인(TWL2)이 위치하고, 제2 상부 워드 라인(TWL2)과 제4 상부 워드 라인(TWL4) 사이에 제3 상부 워드 라인(TWL3)이 위치할 수 있다.
제1 내지 제4 상부 워드 라인(TWL1~TWL4)은 제1 내지 제4 하부 워드 라인(BWL1~BWL4)보다 높은 레벨에 형성될 수 있다. 즉, 제1 내지 제4 상부 워드 라인(TWL1~TWL4)과 제1 내지 제4 하부 워드 라인(BWL1~BWL4)은 제3 방향(Z) 즉, 수직 방향으로 서로 이격될 수 있다. 제1 내지 제4 상부 워드 라인(TWL1~TWL4)과 제1 내지 제4 하부 워드 라인(BWL1~BWL4)은 제3 방향(Z)으로 서로 오버랩될 수 있다.
도 1에 나타난 것과 같이 제1 내지 제4 상부 워드 라인(TWL1~TWL4)과 제1 내지 제4 하부 워드 라인(BWL1~BWL4)은 제3 방향(Z)으로 완전히 포개어질 수 있다.
제1 내지 제4 상부 워드 라인(TWL1~TWL4)은 도전체를 포함할 수 있다. 예를 들어, 제1 내지 제4 상부 워드 라인(TWL1~TWL4)은 텅스텐과 같은 금속을 포함할 수 있다.
제1 내지 제4 비트 라인(BL1~BL4)은 제1 내지 제4 하부 워드 라인(BWL1~BWL4)과 제1 내지 제4 상부 워드 라인(TWL1~TWL4) 사이에 형성될 수 있다. 제1 내지 제4 비트 라인(BL1~BL4)은 제2 방향(Y)으로 나란하게 연장될 수 있다. 즉, 제1 내지 제4 비트 라인(BL1~BL4)은 제1 방향(X)으로 서로 이격될 수 있다. 이에 따라, 제1 내지 제4 하부 워드 라인(BWL1~BWL4) 및 제1 내지 제4 상부 워드 라인(TWL1~TWL4)과 제1 내지 제4 비트 라인(BL1~BL4)은 평면도에서 서로 교차하는 메쉬(mesh) 구조를 형성할 수 있다.
구체적으로, 제1 비트 라인(BL1)과 제3 비트 라인(BL3) 사이에 제2 비트 라인(BL2)이 위치하고, 제2 비트 라인(BL2)과 제4 비트 라인(BL4) 사이에 제3 비트 라인(BL3)이 위치할 수 있다. 제1 내지 제4 비트 라인(BL1~BL4)은 제1 내지 제4 하부 워드 라인(BWL1~BWL4) 및 제1 내지 제4 상부 워드 라인(TWL1~TWL4)과 서로 오소고날(orthogonal)한 위치에 형성될 수 있다.
제1 내지 제4 비트 라인(BL1~BL4)은 도전체를 포함할 수 있다. 예를 들어, 제1 내지 제4 비트 라인(BL1~BL4)은 텅스텐과 같은 금속을 포함할 수 있다.
제1 내지 제8 하부 메모리 셀(LC1~LC8)은 각각 제1 내지 제4 하부 워드 라인(BWL1~BWL4) 중 어느 하나와 접하고, 제1 내지 제4 비트 라인(BL1~BL4) 중 2개와 접할 수 있다. 구체적으로, 제1 하부 메모리 셀(LC1)의 하면은 제3 하부 워드 라인(BWL3)과 접하고, 제1 하부 메모리 셀(LC1)의 상면은 제1 비트 라인(BL1) 및 제2 비트 라인(BL2)과 접할 수 있다.
제1 하부 메모리 셀(LC1)은 제1-1 하부 메모리 셀(LC1a)과 제1-2 하부 메모리 셀(LC1b)을 포함할 수 있다. 구체적으로, 제1-1 하부 메모리 셀(LC1a)의 하면은 제3 하부 워드 라인(BWL3)과 접하고, 상면은 제1 비트 라인(BL1)과 접할 수 있다. 제1-2 하부 메모리 셀(LC1b)의 하면은 제3 하부 워드 라인(BWL3)과 접하고, 상면은 제2 비트 라인(BL2)과 접할 수 있다.
마찬가지로, 제2 하부 메모리 셀(LC2)의 하면은 제3 하부 워드 라인(BWL3)과 접하고, 제2 하부 메모리 셀(LC2)의 상면은 제3 비트 라인(BL3) 및 제4 비트 라인(BL4)과 접할 수 있다. 제3 하부 메모리 셀(LC3)의 하면은 제4 하부 워드 라인(BWL4)과 접하고, 제3 하부 메모리 셀(LC3)의 상면은 제1 비트 라인(BL1) 및 제2 비트 라인(BL2)과 접할 수 있다. 제4 하부 메모리 셀(LC4)의 하면은 제4 하부 워드 라인(BWL4)과 접하고, 제4 하부 메모리 셀(LC4)의 상면은 제3 비트 라인(BL3) 및 제4 비트 라인(BL4)과 접할 수 있다.
제2 하부 메모리 셀(LC2)은 제2-1 하부 메모리 셀(LC2a)과 제2-2 하부 메모리 셀(LC2b)을 포함할 수 있다. 구체적으로, 제2-1 하부 메모리 셀(LC2a)의 하면은 제3 하부 워드 라인(BWL3)과 접하고, 상면은 제3 비트 라인(BL3)과 접할 수 있다. 제2-2 하부 메모리 셀(LC2b)의 하면은 제3 하부 워드 라인(BWL3)과 접하고, 상면은 제4 비트 라인(BL4)과 접할 수 있다.
제3 하부 메모리 셀(LC3)은 제3-1 하부 메모리 셀(LC3a)과 제3-2 하부 메모리 셀(LC3b)을 포함할 수 있다. 구체적으로, 제3-1 하부 메모리 셀(LC3a)의 하면은 제4 하부 워드 라인(BWL4)과 접하고, 상면은 제1 비트 라인(BL1)과 접할 수 있다. 제3-2 하부 메모리 셀(LC3b)의 하면은 제4 하부 워드 라인(BWL4)과 접하고, 상면은 제2 비트 라인(BL2)과 접할 수 있다.
제4 하부 메모리 셀(LC4)은 제4-1 하부 메모리 셀(LC4a)과 제4-2 하부 메모리 셀(LC4b)을 포함할 수 있다. 구체적으로, 제4-1 하부 메모리 셀(LC4a)의 하면은 제4 하부 워드 라인(BWL4)과 접하고, 상면은 제3 비트 라인(BL3)과 접할 수 있다. 제4-2 하부 메모리 셀(LC4b)의 하면은 제4 하부 워드 라인(BWL4)과 접하고, 상면은 제4 비트 라인(BL4)과 접할 수 있다.
또한, 제5 하부 메모리 셀(LC5)의 하면은 제2 하부 워드 라인(BWL2)과 접하고, 제5 하부 메모리 셀(LC5)의 상면은 제1 비트 라인(BL1) 및 제2 비트 라인(BL2)과 접할 수 있다. 제6 하부 메모리 셀(LC6)의 하면은 제2 하부 워드 라인(BWL2)과 접하고, 제6 하부 메모리 셀(LC6)의 상면은 제3 비트 라인(BL3) 및 제4 비트 라인(BL4)과 접할 수 있다.
제5 하부 메모리 셀(LC5)은 제5-1 하부 메모리 셀(LC5a)과 제5-2 하부 메모리 셀(LC5b)을 포함할 수 있다. 구체적으로, 제5-1 하부 메모리 셀(LC5a)의 하면은 제2 하부 워드 라인(BWL2)과 접하고, 상면은 제1 비트 라인(BL1)과 접할 수 있다. 제5-2 하부 메모리 셀(LC5b)의 하면은 제2 하부 워드 라인(BWL2)과 접하고, 상면은 제2 비트 라인(BL2)과 접할 수 있다.
제6 하부 메모리 셀(LC6)은 제6-1 하부 메모리 셀(LC6a)과 제6-2 하부 메모리 셀(LC6b)을 포함할 수 있다. 구체적으로, 제6-1 하부 메모리 셀(LC6a)의 하면은 제2 하부 워드 라인(BWL2)과 접하고, 상면은 제3 비트 라인(BL3)과 접할 수 있다. 제6-2 하부 메모리 셀(LC6b)의 하면은 제2 하부 워드 라인(BWL2)과 접하고, 상면은 제4 비트 라인(BL4)과 접할 수 있다.
제7 하부 메모리 셀(LC7)의 하면은 제1 하부 워드 라인(BWL1)과 접하고, 제7 하부 메모리 셀(LC7)의 상면은 제1 비트 라인(BL1) 및 제2 비트 라인(BL2)과 접할 수 있다. 제8 하부 메모리 셀(LC8)의 하면은 제1 하부 워드 라인(BWL1)과 접하고, 제8 하부 메모리 셀(LC8)의 상면은 제3 비트 라인(BL3) 및 제4 비트 라인(BL4)과 접할 수 있다.
제7 하부 메모리 셀(LC7)은 제7-1 하부 메모리 셀(LC7a)과 제7-2 하부 메모리 셀(LC7b)을 포함할 수 있다. 구체적으로, 제7-1 하부 메모리 셀(LC7a)의 하면은 제1 하부 워드 라인(BWL1)과 접하고, 상면은 제1 비트 라인(BL1)과 접할 수 있다. 제7-2 하부 메모리 셀(LC7b)의 하면은 제1 하부 워드 라인(BWL1)과 접하고, 상면은 제2 비트 라인(BL2)과 접할 수 있다.
제8 하부 메모리 셀(LC8)은 제8-1 하부 메모리 셀(LC8a)과 제8-2 하부 메모리 셀(LC8b)을 포함할 수 있다. 구체적으로, 제8-1 하부 메모리 셀(LC8a)의 하면은 제1 하부 워드 라인(BWL1)과 접하고, 상면은 제3 비트 라인(BL3)과 접할 수 있다. 제8-2 하부 메모리 셀(LC8b)의 하면은 제1 하부 워드 라인(BWL1)과 접하고, 상면은 제4 비트 라인(BL4)과 접할 수 있다.
제1 내지 제8 상부 메모리 셀(UC1~UC8)은 각각 제1 내지 제4 비트 라인(BL1~BL4) 중 어느 하나와 접하고, 제1 내지 제4 상부 워드 라인(TWL1~TWL4) 중 2개와 접할 수 있다. 구체적으로, 제1 상부 메모리 셀(UC1)의 하면은 제2 비트 라인(BL2)과 접하고, 제1 상부 메모리 셀(UC1)의 상면은 제3 상부 워드 라인(TWL3) 및 제4 상부 워드 라인(TWL4)과 접할 수 있다. 제2 상부 메모리 셀(UC2)의 하면은 제2 비트 라인(BL2)과 접하고, 제2 상부 메모리 셀(UC2)의 상면은 제1 상부 워드 라인(TWL1) 및 제2 상부 워드 라인(TWL2)과 접할 수 있다.
제1 상부 메모리 셀(UC1)은 제1-1 상부 메모리 셀(UC1a)과 제1-2 상부 메모리 셀(UC1b)을 포함할 수 있다. 구체적으로, 제1-1 상부 메모리 셀(UC1a)의 하면은 제2 비트 라인(BL2)과 접하고, 상면은 제4 상부 워드 라인(TWL4)과 접할 수 있다. 제1-2 상부 메모리 셀(UC1b)의 하면은 제2 비트 라인(BL2)과 접하고, 상면은 제3 상부 워드 라인(TWL3)과 접할 수 있다.
제2 상부 메모리 셀(UC2)은 제2-1 상부 메모리 셀(UC2a)과 제2-2 상부 메모리 셀(UC2b)을 포함할 수 있다. 구체적으로, 제2-1 상부 메모리 셀(UC2a)의 하면은 제2 비트 라인(BL2)과 접하고, 상면은 제2 상부 워드 라인(TWL2)과 접할 수 있다. 제2-2 상부 메모리 셀(UC2b)의 하면은 제2 비트 라인(BL2)과 접하고, 상면은 제1 상부 워드 라인(TWL1)과 접할 수 있다.
마찬가지로, 제3 상부 메모리 셀(UC3)의 하면은 제1 비트 라인(BL1)과 접하고, 제3 상부 메모리 셀(UC3)의 상면은 제3 상부 워드 라인(TWL3) 및 제4 상부 워드 라인(TWL4)과 접할 수 있다. 제4 상부 메모리 셀(UC4)의 하면은 제1 비트 라인(BL1)과 접하고, 제4 상부 메모리 셀(UC4)의 상면은 제1 상부 워드 라인(TWL1) 및 제2 상부 워드 라인(TWL2)과 접할 수 있다.
제3 상부 메모리 셀(UC3)은 제3-1 상부 메모리 셀(UC3a)과 제3-2 상부 메모리 셀(UC3b)을 포함할 수 있다. 구체적으로, 제3-1 상부 메모리 셀(UC3a)의 하면은 제1 비트 라인(BL1)과 접하고, 상면은 제4 상부 워드 라인(TWL4)과 접할 수 있다. 제3-2 상부 메모리 셀(UC3b)의 하면은 제1 비트 라인(BL1)과 접하고, 상면은 제3 상부 워드 라인(TWL3)과 접할 수 있다.
제4 상부 메모리 셀(UC4)은 제4-1 상부 메모리 셀(UC4a)과 제4-2 상부 메모리 셀(UC4b)을 포함할 수 있다. 구체적으로, 제4-1 상부 메모리 셀(UC4a)의 하면은 제1 비트 라인(BL1)과 접하고, 상면은 제2 상부 워드 라인(TWL2)과 접할 수 있다. 제4-2 상부 메모리 셀(UC4b)의 하면은 제1 비트 라인(BL1)과 접하고, 상면은 제1 상부 워드 라인(TWL1)과 접할 수 있다.
또한, 제5 상부 메모리 셀(UC5)의 하면은 제3 비트 라인(BL3)과 접하고, 제5 상부 메모리 셀(UC5)의 상면은 제3 상부 워드 라인(TWL3) 및 제4 상부 워드 라인(TWL4)과 접할 수 있다. 제6 상부 메모리 셀(UC6)의 하면은 제3 비트 라인(BL3)과 접하고, 제6 상부 메모리 셀(UC6)의 상면은 제1 상부 워드 라인(TWL1) 및 제2 상부 워드 라인(TWL2)과 접할 수 있다.
제5 상부 메모리 셀(UC5)은 제5-1 상부 메모리 셀(UC5a)과 제5-2 상부 메모리 셀(UC5b)을 포함할 수 있다. 구체적으로, 제5-1 상부 메모리 셀(UC5a)의 하면은 제3 비트 라인(BL3)과 접하고, 상면은 제4 상부 워드 라인(TWL4)과 접할 수 있다. 제5-2 상부 메모리 셀(UC5b)의 하면은 제3 비트 라인(BL3)과 접하고, 상면은 제3 상부 워드 라인(TWL3)과 접할 수 있다.
제6 상부 메모리 셀(UC6)은 제6-1 상부 메모리 셀(UC6a)과 제6-2 상부 메모리 셀(UC6b)을 포함할 수 있다. 구체적으로, 제6-1 상부 메모리 셀(UC6a)의 하면은 제3 비트 라인(BL3)과 접하고, 상면은 제2 상부 워드 라인(TWL2)과 접할 수 있다. 제6-2 상부 메모리 셀(UC6b)의 하면은 제3 비트 라인(BL3)과 접하고, 상면은 제1 상부 워드 라인(TWL1)과 접할 수 있다.
제7 상부 메모리 셀(UC7)의 하면은 제4 비트 라인(BL4)과 접하고, 제7 상부 메모리 셀(UC7)의 상면은 제3 상부 워드 라인(TWL3) 및 제4 상부 워드 라인(TWL4)과 접할 수 있다. 제8 상부 메모리 셀(UC8)의 하면은 제4 비트 라인(BL4)과 접하고, 제8 상부 메모리 셀(UC8)의 상면은 제1 상부 워드 라인(TWL1) 및 제2 상부 워드 라인(TWL2)과 접할 수 있다.
제7 상부 메모리 셀(UC7)은 제7-1 상부 메모리 셀(UC7a)과 제7-2 상부 메모리 셀(UC7b)을 포함할 수 있다. 구체적으로, 제7-1 상부 메모리 셀(UC7a)의 하면은 제4 비트 라인(BL4)과 접하고, 상면은 제4 상부 워드 라인(TWL4)과 접할 수 있다. 제7-2 상부 메모리 셀(UC7b)의 하면은 제4 비트 라인(BL4)과 접하고, 상면은 제4 상부 워드 라인(TWL4)과 접할 수 있다.
제8 상부 메모리 셀(UC8)은 제8-1 상부 메모리 셀(UC8a)과 제8-2 상부 메모리 셀(UC8b)을 포함할 수 있다. 구체적으로, 제8-1 상부 메모리 셀(UC8a)의 하면은 제4 비트 라인(BL4)과 접하고, 상면은 제2 상부 워드 라인(TWL2)과 접할 수 있다. 제8-2 상부 메모리 셀(UC8b)의 하면은 제4 비트 라인(BL4)과 접하고, 상면은 제1 상부 워드 라인(TWL1)과 접할 수 있다.
도 1 내지 도 3을 참조하면, 제1 하부 메모리 셀(LC1)은 제1 하부 셀 하부 전극(100), 제1 하부 셀 상변화 메모리(110), 제1 하부 셀 중간 전극(120), 제1 하부 셀 OTS(Ovonic Threshold Switch)(130) 및 제1 하부 셀 상부 전극(140)을 포함한다.
제1 하부 셀 하부 전극(100)은 제3 하부 워드 라인(BWL3)의 상면 상에 형성될 수 있다. 제1 하부 셀 하부 전극(100)은 제3 하부 워드 라인(BWL3)과 직접 접할 수 있다. 제1 하부 셀 하부 전극(100)은 제1 하부 메모리 셀(LC1)의 가장 하부에 위치하고, 제1 하부 셀 하부 전극(100)의 하면이 곧 제1 하부 메모리 셀(LC1)의 하면일 수 있다. 제1 하부 셀 하부 전극(100)은 제1-1 하부 메모리 셀(LC1a) 및 제1-2 하부 메모리 셀(LC1b)에 공유될 수 있다.
제1 하부 셀 하부 전극(100)은 도전체를 포함할 수 있다. 예를 들어, 제1 하부 셀 하부 전극(100)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN 및 TaSiN 중 적어도 하나를 포함할 수 있다. 제1 하부 셀 하부 전극(100)은 추후에 설명된 제1 하부 셀 중간 전극(120)과 제1 하부 셀 상부 전극(140)과 같이 제1 하부 셀 상변화 메모리(110)에 열을 가하는 히터 역할을 할 수 있다.
도 3을 참조하면, 제1 하부 셀 하부 전극(100)은 제1-1 하부 메모리 셀(LC1a)에 속하는 제1 부분(100-1)과, 제1-2 하부 메모리 셀(LC1b)에 속하는 제2 부분(100-2)과, 제1 부분(100-1) 및 제2 부분(100-2)을 연결하는 제3 부분(100-3)을 포함할 수 있다. 제1 부분(100-1) 및 제2 부분(100-2)은 제3 부분(100-3)의 제1 방향(X)의 양 단부에서 연결되어 위로 연장될 수 있다.
다시, 도 1 내지 도 4를 참조하면, 제1 하부 셀 상변화 메모리(110)는 제1 하부 셀 하부 전극(100) 상에 위치할 수 있다. 제1 하부 셀 상변화 메모리(110)는 상변화물질을 포함할 수 있다. 제1 하부 셀 상변화 메모리(110)는 예를 들어, 2개의 원소를 화합한 GaSb, InSb, InSe. SbTe, GeTe, 3개의 원소를 화합한 GeSbTe, GeBiTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질로 이루어 질 수 있다. 또한, 제1 하부 셀 상변화 메모리(110)의 반도체 특성을 향상시키기 위하여 상기 물질들에 질소(N), 실리콘(Si), 탄소(C) 또는 산소(O)가 도핑될 수 있다. 예를 들어, 질소(N), 실리콘(Si), 탄소(C) 또는 산소(O)가 도핑된 GeSbTe가 제1 하부 셀 상변화 메모리(110)에 포함될 수 있다.
제1 하부 셀 상변화 메모리(110)는 제1 하부 셀 하부 전극(100), 제1 하부 셀 중간 전극(120) 및 제1 하부 셀 상부 전극(140)이 발생시키는 열에 의해서 결정질, 비정질 또는 멜팅(melting) 상태로 존재할 수 있고, 이러한 상에 따라서 정보를 저장할 수 있다.
제1 하부 셀 중간 전극(120)은 제1 하부 셀 상변화 메모리(110) 상에 형성될 수 있다. 제1 하부 셀 중간 전극(120)은 상술한 제1 하부 셀 하부 전극(100) 및 추후에 설명될 제1 하부 셀 상부 전극(140)과 같이 제1 하부 셀 상변화 메모리(110)에 열을 가하는 역할을 할 수 있다.
제1 하부 셀 중간 전극(120)은 도전체를 포함할 수 있다. 예를 들어, 제1 하부 셀 하부 전극(100)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN 및 TaSiN 중 적어도 하나를 포함할 수 있다.
제1 하부 셀 OTS(130)는 제1 하부 셀 중간 전극(120) 상에 형성될 수 있다. 제1 하부 셀 OTS(130)는 칼코겐화합물(chalcogenide)을 포함할 수 있다. 제1 하부 셀 OTS(130)는 상술한 제1 하부 셀 상변화 메모리(110)의 상태를 비정질(on)/결정질(off) 중 어느 하나로 바꿀 수 있다. 제1 하부 셀 OTS(130)는 제1 하부 셀 상변화 메모리(110)에 적용되는 전압에 따라서 제1 하부 셀 상변화 메모리(110)의 상태를 변화하게 할 수 있다. 따라서, 메모리의 스위치 역할을 할 수 있다.
제1 하부 셀 OTS(130)는 제1 하부 셀 OTS(130)를 통과하는 전류가 문턱 전류를 넘는지 여부 혹은 제1 하부 셀 OTS(130)에 걸리는 전압이 문턱 전압을 넘는지 여부에 따라 제1 하부 셀 상변화 메모리(110)의 상태를 스위칭할 수 있다.
제1 하부 셀 상부 전극(140)은 제1 하부 셀 OTS(130) 상에 형성될 수 있다. 제1 하부 셀 상부 전극(140)은 상술한 제1 하부 셀 하부 전극(100) 및 제1 하부 셀 중간 전극(120)과 같이 제1 하부 셀 상변화 메모리(110)에 열을 가하는 역할을 할 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 하부 셀 하부 전극(100) 및 제1 하부 셀 상부 전극(140)만으로 제1 하부 메모리 셀(LC1)을 구성할 수도 있다. 다만, 제1 하부 셀 중간 전극(120)을 추가함으로써, 히팅의 효율이 더욱 올라가고, 메모리의 동작이 더욱 빨라질 수 있다.
제2 하부 셀 하부 전극(200)은 제3 하부 워드 라인(BWL3)의 상면 상에 형성될 수 있다. 제2 하부 메모리 셀(LC2)은 제1 하부 메모리 셀(LC1)과 동일한 구조일 수 있다. 즉, 제1 하부 셀 하부 전극(100), 제1 하부 셀 상변화 메모리(110), 제1 하부 셀 중간 전극(120), 제1 하부 셀 OTS(130) 및 제1 하부 셀 상부 전극(140)이 각각 제2 하부 셀 하부 전극(200), 제2 하부 셀 상변화 메모리(210), 제2 하부 셀 중간 전극(220), 제2 하부 셀 OTS(230) 및 제2 하부 셀 상부 전극(240)과 대응될 수 있다.
도시되지는 않았지만, 제3 내지 제8 하부 메모리 셀(LC3~LC8)도 각각 제1 하부 메모리 셀(LC1)과 동일한 구조일 수 있다. 즉, 제3 내지 제8 하부 메모리 셀(LC3~LC8)은 각각 제3 내지 제8 하부 셀 하부 전극(300~800), 제3 내지 제8 하부 셀 상변화 메모리(310~810), 제3 내지 제8 하부 셀 중간 전극(320~820), 제3 내지 제8 하부 셀 OTS(330~830) 및 제3 내지 제8 하부 셀 상부 전극(340~840)을 포함할 수 있다.
이 때, 제1 하부 셀 상변화 메모리(110), 제1 하부 셀 중간 전극(120), 제1 하부 셀 OTS(130), 제1 하부 셀 상부 전극(140)의 제1 방향(X)의 폭은 모두 동일할 수 있다. 이는 제1 하부 셀 상변화 메모리(110), 제1 하부 셀 중간 전극(120), 제1 하부 셀 OTS(130), 제1 하부 셀 상부 전극(140)이 하나의 공정에 의해서 패터닝 됨에 기인할 수 있다. 이러한 특성은 제2 내지 제8 하부 메모리 셀(LC2~LC8)에서도 마찬가지일 수 있다.
제1 내지 제8 하부 메모리 셀(LC1~LC8)은 높은 종횡비(aspect ratio)를 가질 수 있다. 예를 들어, 제1 내지 제8 하부 메모리 셀(LC1~LC8)의 종횡비는 5 내지 20일 수 있으나, 이에 제한되는 것은 아니다.
제1 내지 제4 하부 워드 라인(BWL1~BWL4), 제1 내지 제4 상부 워드 라인(TWL1~TWL4), 제1 내지 제4 비트 라인(BL1~BL4), 제1 내지 제8 하부 메모리 셀(LC1~LC8) 및 제1 내지 제8 상부 메모리 셀(UC1~UC8)은 모두 제1 내지 제3 몰드막(10, 30, 50), 제1 내지 제4 캡핑막(C1~C4)에 의해서 덮일 수 있다.
이 때, 제1 내지 제3 몰드막(10, 30, 50)은 SiN, SiO2 및 Si 중 적어도 하나일 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치의 제1 내지 제8 하부 셀 하부 전극(100~800)은 스페이서 없이 제1 몰드막(10)과 직접 접할 수 있다. 이 때 제1 몰드막(10)이 SiN인 경우에는, 제1 내지 제8 하부 셀 하부 전극(100~800)의 히팅에 의한 열에서도 계면의 산화가 일어나지 않아서, 반도체 장치의 열적 내구성이 향상될 수 있다.
제1 캡핑막(C1)은 제1 내지 제8 하부 메모리 셀(LC1~LC8)의 측면을 둘러쌀 수 있다. 제1 캡핑막(C1)은 구체적으로, 제1-1 내지 제8-1 하부 메모리 셀(LC1a~LC8a) 및 제1-2 내지 제8-2 하부 메모리 셀(LC1b~LC8b)의 측면을 각각 둘러쌀 수 있다. 제1 캡핑막(C1)은 제1 몰드막(10)의 상면을 따라 형성될 수 있다.
제1 캡핑막(C1)은, 제1-1 내지 제8-1 하부 메모리 셀(LC1a~LC8a) 및 제1-2 내지 제8-2 하부 메모리 셀(LC1b~LC8b)의 측면을 둘러싸되, 제1 내지 제8 하부 셀 하부 전극(100~800)의 측면은 둘러싸지 않을 수 있다. 대신에, 제1 내지 제8 하부 셀 하부 전극(100~800)의 측면은 제1 몰드막(10)에 의해서 둘러싸일 수 있다.
즉, 제1 캡핑막(C1)은 제1 하부 셀 상변화 메모리(110), 제1 하부 셀 중간 전극(120), 제1 하부 셀 OTS(130) 및 제1 하부 셀 상부 전극(140)의 측면을 둘러쌀 수 있다. 이러한 특성은 제2 내지 제8 하부 메모리 셀(LC2~LC8)에서도 마찬가지일 수 있다.
구체적으로, 도 3을 참조하면, 제1 캡핑막(C1)은 제1-1 하부 메모리 셀(LC1a)의 측면을 둘러싸는 제1 파트(C1a)와 제1-2 하부 메모리 셀(LC1b)의 측면을 둘러싸는 제2 파트(C1b)와 제1 몰드막(10)의 상면을 덮는 제3 파트(C1c)를 포함할 수 있다. 이 때, 제1 파트(C1a), 제2 파트(C1b) 및 제3 파트(C1c)는 각각 제1-1 하부 메모리 셀(LC1a)의 측면, 제1-2 하부 메모리 셀(LC1b)의 측면 및 제1 몰드막(10)의 상면을 따라서 컨포말하게(conformally) 형성될 수 있다.
다시, 도 1 내지 도 4를 참조하면, 제2 캡핑막(C2)은 제1 캡핑막(C1) 상에 형성될 수 있다. 제2 캡핑막(C2)은 제1 내지 제8 하부 메모리 셀(LC1~LC8) 사이의 공간을 채울 수 있다.
제2 캡핑막(C2)의 상면의 높이는 제1 내지 제8 하부 메모리 셀(LC1~LC8)의 상면의 높이 즉, 제1 내지 제8 하부 셀 상부 전극(140)의 상면의 높이와 동일할 수 있다.
제1 캡핑막(C1)과 제2 캡핑막(C2)은 서로 다른 특성을 가질 수 있다. 제1 캡핑막(C1)은 저온의 N2 플라즈마에 의해서 형성되므로, 메모리 셀 내부의 OTS 소자의 휘발을 억제하여 제1 하부 셀 OTS(130)을 보호하는 역할을 할 수 있다.
그러나, 제1 캡핑막(C1)은 저온에서 형성됨에 따라서, HF에 대한 습식 식각율(WER)이 크므로, 추후 식각 공정에 의해서 손상될 가능성이 높다. 또한, 제1 캡핑막(C1)은 저온 공정에서 형성되어 스텝 커버리지(step coverage) 특성이 불량할 수 있다. 즉, 만일 제1 캡핑 각각의 메모리 셀 사이를 제1 캡핑막(C1)으로만 채우는 경우에는 에어갭 혹은 심(seam)이 형성될 가능성이 높다. 이러한 에어갭 혹은 심은 상술한 HF에 대한 습식 식각율이 높아지는 특성과 결부되어 OTS 소자에 손상을 줄 수 있다. 즉, 추후 식각 공정에서 식각 케미컬이 에어갭 또는 심을 따라서 OTS 소자 가까이 침투하고, 제1 캡핑막(C1)의 습식 식각율도 크므로, OTS 소자가 노출되어 손상될 수 있다.
이에 따라서, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제2 캡핑막(C2)을 제1 캡핑막(C1) 상에 추가로 형성하여 OTS의 손상 문제를 보완할 수 있다. 제2 캡핑막(C2)은 제1 캡핑막(C1)에 비해 상대적으로 고온 공정에서 N2 플라즈마와 NH3 플라즈마를 이용하여 형성될 수 있다. (단, 제2 캡핑막(C2)의 증착 공정도 130 내지 400℃ 에서 수행될 수 있다. 단, 이에 제한되는 것은 아니다.)이를 통해서, 제2 캡핑막(C2)은 더 낮은 습식 식각율과 더 좋은 스텝 커버리지 특성을 가질 수 있다. 이에 따라서, 더 좋은 스텝 커버리지 특성으로 메모리 셀의 주변을 에어갭이나 심을 형성하지 않고 완전하게 메울 수 있어 추후 식각 공정에서 HF 등이 OTS 소자 주변으로 침투하지 못하게 할 수 있다. 또 나아가, 더 낮은 습식 식각율을 가지므로, HF가 제2 캡핑막(C2)을 뚫고 OTS 소자에 접근하는 것을 방지할 수 있다. 이를 통해서, 본 발명의 몇몇 실시예에 따른 반도체 장치는 더 높은 신뢰도를 가질 수 있다.
제1 캡핑막(C1) 및 제2 캡핑막(C2)은 각각 SiN, SiON, SiCN 및 SiBN 중 적어도 하나를 포함할 수 있다. 또한, 제1 캡핑막(C1) 및 제2 캡핑막(C2)은 서로 다른 물질을 포함할 수도 있다. 예를 들어, 제1 캡핑막(C1)이 SiON이고, 제2 캡핑막(C2)이 SiN일 수 있다. 단, 이에 제한되는 것은 아니다. 즉, 제1 캡핑막(C1) 및 제2 캡핑막(C2)은 상술한 스텝 커버리지 특성과 습식 식각 특성에 대해서 차이나는 특성을 가지고 있으면, 그 물질에 아무런 제한이 없다.
제1 상부 셀 하부 전극(150)은 제2 비트 라인(BL2)의 상면 상에 형성될 수 있다. 제1 상부 메모리 셀(UC1)은 제1 하부 메모리 셀(LC1)과 동일한 구조일 수 있다. 즉, 제1 하부 셀 하부 전극(100), 제1 하부 셀 상변화 메모리(110), 제1 하부 셀 중간 전극(120), 제1 하부 셀 OTS(130) 및 제1 하부 셀 상부 전극(140)이 각각 제1 상부 셀 하부 전극(150), 제1 상부 셀 상변화 메모리(160), 제1 상부 셀 중간 전극(170), 제1 상부 셀 OTS(180) 및 제2 상부 셀 상부 전극(290)과 대응될 수 있다.
이러한 구조 특징은 제2 내지 제8 상부 메모리 셀(UC2~UC8)도 동일할 수 있다. 즉, 제2 내지 제8 상부 메모리 셀(UC2~UC8)은 각각 제2 내지 제8 상부 셀 하부 전극(250~850), 제2 내지 제8 상부 셀 상변화 메모리(260~860), 제2 내지 제8 상부 셀 중간 전극(270~870), 제2 내지 제8 상부 셀 OTS(280~880) 및 제2 내지 제8 상부 셀 상부 전극(290~890)을 포함할 수 있다.
제1 내지 제8 상부 메모리 셀(UC1~UC8)은 높은 종횡비(aspect ratio)를 가질 수 있다. 예를 들어, 제1 내지 제8 상부 메모리 셀(UC1~UC8)의 종횡비는 5 내지 20일 수 있으나, 이에 제한되는 것은 아니다.
제1 내지 제8 하부 메모리 셀(LC1~LC8)의 연장 방향은 제1 방향(X)이고, 제1 내지 제8 상부 메모리 셀(UC1~UC8)의 연장 방향은 제2 방향(Y)이다. 즉, "연장 방향"이란, 메모리 셀이 직사각형의 단면을 가질 때, 장변과 단변을 포함하고, 장변이 연장되는 방향을 의미할 수 있다.
따라서, 제1 내지 제8 상부 메모리 셀(UC1~UC8)은 제1 내지 제8 하부 메모리 셀(LC1~LC8)과 동일한 구조이되, 연장 방향이 다른 형태이고, 수직 레벨도 서로 다를 수 있다. 구체적으로, 제1 내지 제8 상부 메모리 셀(UC1~UC8)의 수직 레벨은 비트 라인과 상부 워드 라인 사이라면, 제1 내지 제8 하부 메모리 셀(LC1~LC8)의 수직 레벨은 비트 라인과 하부 워드 라인 사이일 수 있다.
제3 캡핑막(C3)과 제4 캡핑막(C4)은 상술한 제1 캡핑막(C1) 및 제2 캡핑막(C2)에 각각 대응될 수 있다. 즉, 제3 캡핑막(C3)은 제4 캡핑막(C4)에 비해서, 저온 공정에 의해서 OTS 소자를 보호할 수 있으나, 스텝 커버리지 특성이 불량하고, 습식 식각율이 클 수 있다. 이에 반해서, 제4 캡핑막(C4)은 스텝 커버리지 특성이 상대적으로 뛰어나고, 습식 식각율이 상대적으로 낮아 추후 공정의 HF의 침투를 막을 수 있다.
이하, 도 5 내지 도 7을 참고하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 몇몇 실시예와 중복되는 부분은 생략하거나 간략히 한다.
도 5는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이고, 도 6은 도 5의 C - C'로 자른 단면도이다. 도 7은 도 5의 D - D'로 자른 단면도이다.
도 5 내지 도 7을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 도 1 내지 도 4의 실시예의 대쉬(dash) 구조의 제1 내지 제8 하부 메모리 셀(LC1~LC8)과, 제1 내지 제8 상부 메모리 셀(UC1~UC8)과 달리 막대(bar) 구조일 수 있다. 즉, 제1-1 내지 제8-1 하부 메모리 셀(LC1a~LC8a)과, 제1-2 내지 제8-2 하부 메모리 셀(LC1b~LC8b)은 서로 완전히 분리되고, 제1-1 내지 제8-1 상부 메모리 셀(UC1a~UC8a)과, 제1-2 내지 제8-2 상부 메모리 셀(UC1b~UC8b)은 서로 완전히 분리될 수 있다.
이에 따라서, 제1-1 내지 제8-1 하부 메모리 셀(LC1a~LC8a)은 각각 제1-1 내지 제8-1 하부 셀 상변화 메모리(110a~810a), 제1-1 내지 제8-1 하부 셀 중간 전극(120a~820a), 제1-1 내지 제8-1 하부 셀 OTS(130a~830a), 제1-1 내지 제8-1 하부 셀 상부 전극(140a~840a)를 포함할 수 있다.
또한, 제1-2 내지 제8-2 하부 메모리 셀(LC1b~LC8b)은 각각 제1-2 내지 제8-2 하부 셀 상변화 메모리(110b~810b), 제1-2 내지 제8-2 하부 셀 중간 전극(120b~820b), 제1-2 내지 제8-2 하부 셀 OTS(130b~830b), 제1-2 내지 제8-2 하부 셀 상부 전극(140b~840b)를 포함할 수 있다.
또한, 제1-1 내지 제8-1 상부 메모리 셀(UC1a~UC8a)은 각각 제1-1 내지 제8-1 상부 셀 상변화 메모리(160a~860a), 제1-1 내지 제8-1 상부 셀 중간 전극(170a~870a), 제1-1 내지 제8-1 상부 셀 OTS(180a~880a), 제1-1 내지 제8-1 상부 셀 상부 전극(190a~890a)를 포함할 수 있다.
또한, 제1-2 내지 제8-2 상부 메모리 셀(UC1b~UC8b)은 각각 제1-2 내지 제8-2 상부 셀 상변화 메모리(160b~860b), 제1-2 내지 제8-2 상부 셀 중간 전극(170b~870b), 제1-2 내지 제8-2 상부 셀 OTS(180b~880b), 제1-2 내지 제8-2 상부 셀 상부 전극(190b~890b)를 포함할 수 있다.
대쉬 구조에서는 2개의 스택을 하나로 연결하여 같이 사용하여 공정의 효율을 높일 수 있었다면, 본 실시예의 막대 구조에서는 셀의 소자 분리성이 향상되어 인접한 셀에 대한 간섭이 크게 줄어들 수 있다. 이에 따라서, 반도체 장치의 신뢰성이 크게 향상될 수 있다.
이하, 도 8을 참고하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 몇몇 실시예와 중복되는 부분은 생략하거나 간략히 한다.
도 8은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 8을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 몰드막(10)의 상면의 높이가 제1 하부 셀 상변화 메모리(110)의 상변화 메모리의 상면의 높이까지 높아질 수 있다. 결과적으로, 상술한 실시예와 본 실시예는 제1 캡핑막(C1)이 OTS를 둘러싸는 것이 동일하다. 대신, 제2 캡핑막(C2)은 상술한 실시예에 비해서 본 실시예에서는 상대적으로 낮은 깊이를 채우면되므로 스텝 커버리지 능력이 비교적 크지않아도 에어갭이나 심을 형성하지 않을 수 있다.
즉, 본 실시예의 반도체 장치는 제2 캡핑막(C2)의 스텝 커버리지 특성의 제한을 완화시켜 에어갭이나 심의 형성의 가능성을 더욱 낮출 수 있고, 이에 따라 더 높은 신뢰도를 제공할 수 있다.
마찬가지로, 제3 캡핑막(C3) 및 제4 캡핑막(C4)도 제2 몰드막(30)의 상면이 제1 상부 셀 상변화 메모리(160)의 상면의 높이까지 올라감에 따라서, 제4 캡핑막(C4)의 스텝 커버리지 특성의 제한을 완화시켜 에어갭이나 심의 형성의 가능성을 더욱 낮출 수 있고, 이에 따라 더 높은 신뢰도를 제공할 수 있다.
이하, 도 9를 참고하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 몇몇 실시예와 중복되는 부분은 생략하거나 간략히 한다.
도 9는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 9를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 하부 셀 하부 전극(101)의 상면에 제1 스페이서(100S)가 더 형성될 수 있다. 제1 스페이서(100S)는 제1 하부 셀 하부 전극(101)의 형성 과정에서 제1 하부 셀 하부 전극(101)의 형성을 위한 식각 정지막으로 활용될 수 있다.
이를 통해서, 제1 몰드막(10)을 먼저 형성하고, U자 구조의 제1 하부 셀 하부 전극(101)을 더욱 견고하게 형성할 수 있다. 마찬가지로, 제2 하부 셀 하부 전극(1)도 상면에 제2 스페이서(200S)가 형성될 수 있다.
이는, 제3 내지 제8 하부 메모리 셀(LC3~LC8)뿐만 아니라, 제1 내지 제8 상부 메모리 셀(UC1~UC8)에도 동일하게 적용될 수 있다. 이를 통해서, 본 실시예의 반도체 장치의 전체적인 내구성도 크게 향상될 수 있다.
이하, 도 1 및 도 10 내지 도 26을 참고하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명한다. 상술한 몇몇 실시예와 중복되는 부분은 생략하거나 간략히 한다.
도 10 내지 도 26은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
먼저 도 10을 참고하면, 제1 방향(X)으로 연장되는 제3 하부 워드 라인(BWL3)을 형성한다.
도면에서는 제3 하부 워드 라인(BWL3)을 제외한 다른 하부 워드 라인이 도시되지 않았지만, 제1 내지 제4 하부 워드 라인(BWL1~BWL4)이 같이 형성될 수 있다. 아래에서, 편의상 도 1의 A - A'로 자른 단면에 대응하는 부분에 대해서만 설명한다.
이어서, 제3 하부 워드 라인(BWL3) 상에 제1 몰드막(10) 및 제1 하부 셀 하부 전극(100) 및 제2 하부 셀 하부 전극(200)을 형성한다. 이 때, 제1 하부 셀 하부 전극(100) 및 제2 하부 셀 하부 전극(200)은 U자 구조로 형성될 수 있다.
제1 하부 셀 하부 전극(100) 및 제2 하부 셀 하부 전극(200)은 예를 들어, W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN 및 TaSiN 중 적어도 하나를 포함할 수 있다. 단, 이에 제한되는 것은 아니다.
제1 몰드막(10)은 제3 하부 워드 라인(BWL3) 상면 및 측면에 형성될 수 있다. 이 때, 제1 몰드막(10)은 예를 들어, SiN, SiO2 및 Si 중 어느 하나를 포함할 수 있다.
이어서, 도 11을 참고하면, 하부 셀 상변화 메모리막(110P), 하부 셀 중간 전극막(120P), 하부 셀 OTS막(130P) 및 하부 셀 상부 전극막(140P)을 순차적으로 형성한다.
하부 셀 상변화 메모리막(110P)은 상변화물질을 포함할 수 있다. 하부 셀 상변화 메모리막(110P)은 예를 들어, 2개의 원소를 화합한 GaSb, InSb, InSe. SbTe, GeTe, 3개의 원소를 화합한 GeSbTe, GeBiTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질로 이루어 질 수 있다. 또한, 하부 셀 상변화 메모리막(110P)의 반도체 특성을 향상시키기 위하여 상기 물질들에 질소(N), 실리콘(Si), 탄소(C) 또는 산소(O)가 도핑될 수 있다. 예를 들어, 질소(N), 실리콘(Si), 탄소(C) 또는 산소(O)가 도핑된 GeSbTe가 하부 셀 상변화 메모리막(110P)에 포함될 수 있다.
하부 셀 중간 전극막(120P)은 도전체를 포함할 수 있다. 예를 들어, 하부 셀 중간 전극막(120P)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN 및 TaSiN 중 적어도 하나를 포함할 수 있다.
하부 셀 OTS막(130P)은 칼코겐화합물을 포함할 수 있다. 하부 셀 상부 전극막(140P)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN 및 TaSiN 중 적어도 하나를 포함할 수 있다.
이어서, 도 12를 참조하면, 하부 셀 상변화 메모리막(110P), 하부 셀 중간 전극막(120P), 하부 셀 OTS막(130P) 및 하부 셀 상부 전극막(140P)을 패터닝하여 제1 하부 메모리 셀(LC1)과 제2 하부 메모리 셀(LC2)을 형성한다.
제1 하부 메모리 셀(LC1)은 제1-1 하부 메모리 셀(LC1a) 및 제1-2 하부 메모리 셀(LC1b)을 포함하고, 제2 하부 메모리 셀(LC2)은 제2-1 하부 메모리 셀(LC2a) 및 제2-2 하부 메모리 셀(LC2b)을 포함할 수 있다.
하부 셀 상변화 메모리막(110P)은 제1 하부 셀 상변화 메모리(110) 및 제2 하부 셀 상변화 메모리(210)로 패터닝되고, 하부 셀 중간 전극막(120P)은 제1 하부 셀 중간 전극(120) 및 제2 하부 셀 중간 전극(220)으로 패터닝될 수 있다. 또한, 하부 셀 OTS막(130P)은 제1 하부 셀 OTS(130) 및 제2 하부 셀 OTS(230)으로 패터닝될 수 있다. 하부 셀 상부 전극막(140P)은 제1 하부 셀 상부 전극(140) 및 제2 하부 셀 상부 전극(240)으로 패터닝될 수 있다.
이와 같이 상술한 제1 하부 메모리 셀(LC1) 및 제2 하부 메모리 셀(LC2)의 형성 방법은 당연히 제3 내지 제8 하부 메모리 셀(LC3~LC8)에도 적용된다.
이어서, 도 13 및 도 14를 참조하면, 제1 캡핑막(C1)을 형성한다.
제1 캡핑막(C1)은 제1 몰드막(10)의 상면, 제1 하부 메모리 셀(LC1) 및 제2 하부 메모리 셀(LC2)의 측면 및 상면을 따라 형성될 수 있다. 제1 하부 셀 OTS(130) 및 제2 하부 셀 OTS(230)는 고온에서 휘발성이 강하므로, 제1 캡핑막(C1)은 저온 공정에서 진행될 수 있다. 이 때, 상기 저온 공정은 150 내지 250도의 온도에서 수행될 수 있다. 제1 캡핑막(C1)은 제1 하부 메모리 셀(LC1) 및 제2 하부 메모리 셀(LC2)의 측면을 둘러싸도록 형성될 수 있다. 다만, 제1 하부 셀 하부 전극(100) 및 제2 하부 셀 하부 전극(200)은 이미 제1 몰드막(10)에 의해서 둘러싸여 있어 제1 캡핑막(C1)과 접하지 않을 수 있다.
제1 캡핑막(C1)은 제1 몰드막(10)의 상면을 따라서도 형성될 수 있다. 이에 따라서, 제1 캡핑막(C1)은 제1 하부 메모리 셀(LC1) 및 제2 하부 메모리 셀(LC2)을 각각 둘러싸면서도 서로 연결된 하나의 구조를 가질 수 있다.
제1 캡핑막(C1)의 형성은 제1 플라즈마(P1)를 이용할 수 있다. 제1 플라즈마(P1)는 예를 들어, N2 플라즈마일 수 있다.
제1 캡핑막(C1)을 형성하는 공정은 먼저 도즈(dose) 단계가 수행된다.
도즈 단계에는 실리콘을 포함하는 실리콘 소스를 공급한다. 예를 들어, 상기 실리콘 소스는 SiH2I2, SiI4, SiBr4, SiBr2, SiH4 및 Si2H6 중 적어도 하나일 수 있다. 단, 이에 제한되는 것은 아니다.
이어서, 퍼지(purge) 단계가 수행된다.
본 단계에서는, 증착의 대상이 되는 기판 등을 퍼지하면서 N2 가스가 공급될 수 있다.
이어서, RF(radio frequency) 플라즈마 단계가 수행된다.
본 단계에서는 RF 전압이 인가되어 N2 가스가 플라즈마의 상태로 형성되고, 이를 통해서, 증착이 수행될 수 있다.
이어서, 다시 퍼지 단계가 수행되고, 이 때까지 계속해서 N2 가스는 공급될 수 있다.
상기 연속해서 수행되는 도즈 단계, 퍼지 단계, RF 플라즈마 단계 및 퍼지 단계는 제1 사이클(1Ca)을 형성하고, 이어지는 제2 사이클(1Cb)에서 다시 반복될 수 있다. 도 14에서는 2개의 사이클만을 도시하였지만, 이에 제한되는 것은 아니다. 즉, 본 실시예에 따른 반도체 장치 제조 방법은 하나의 사이클만을 수행할 수도 있고, 3개 이상의 사이클을 연속적으로 수행할 수도 있다.
제1 캡핑막(C1)은 비교적으로 낮은 온도에서 증착됨에 따라서, 노출된 제1 하부 셀 OTS(130) 및 제2 하부 셀 OTS(230)이 손상되지 않고 보호될 수 있다.
이어서, 도 15 내지 도 17을 참조하면, 제2 캡핑막(C2)을 형성한다.
제2 캡핑막(C2)의 형성은 제1 캡핑막(C1)의 형성과 연속적으로 동일한 챔버에서 인시츄(in-situ)로 진행될 수 있다. 제2 캡핑막(C2)은 제1 캡핑막(C1) 상에 형성될 수 있다. 제2 캡핑막(C2)은 갭 필(gap fill) 즉, 제1 하부 셀 OTS(130) 및 제2 하부 셀 OTS(230)의 사이를 완전히 메울 수 있다.
제2 캡핑막(C2)의 형성은 제2 플라즈마(P2)를 이용할 수 있다. 제2 플라즈마(P2)는 예를 들어, N2플라즈마 및 NH3 플라즈마일 수 있다.
제2 캡핑막(C2)을 형성하는 공정은 먼저 도즈 단계가 수행된다.
도즈 단계에는 실리콘을 포함하는 실리콘 소스를 공급한다. 예를 들어, 상기 실리콘 소스는 SiH2I2, SiI4, SiBr4, SiBr2, SiH4 및 Si2H6 중 적어도 하나일 수 있다. 단, 이에 제한되는 것은 아니다. 편의상, 이하에서는 SiH2I2를 기준으로 설명한다. 이 단계에서는 Si 원자(Si)와 I 원자(I)와 H 원자(H)가 결합되어 있을 수 있다. 이어서, 퍼지 단계가 수행된다.
본 단계에서는, 증착의 대상이 되는 기판 등을 퍼지하면서 N2 가스가 공급될 수 있다. 이 단계에서도, Si 원자(Si)와 I 원자(I)와 H 원자(H)가 결합되고, 아직 N 원자(N)는 이들과 결합되지 않는다.
이어서, RF 플라즈마 단계가 수행된다.
본 단계에서는 RF 전압이 인가되어 N2 가스가 플라즈마의 상태로 형성되고, 이를 통해서, 증착이 수행될 수 있다. 이 단계에서는 Si 원자(Si)와 I 원자(I)와 N 원자(N)가 결합될 수 있다.
이어서, NH3 처리 단계가 수행된다.
본 단계에서는 RF 전압은 그대로 인가되고, N2 가스 대신 NH3 가스가 공급되어 플라즈마의 상태로 증착이 수행될 수 있다. 이 단계에서는 결합된 Si 원자(Si)와 I 원자(I)와 N 원자(N) 중 I 원자(I)가 공급된 NH3의 H 원자(H)와 결합될 수 있다. 이에 따라서, 형성되는 제2 캡핑막(C2)에 I 원자(I)의 함량이 줄어들 수 있다.
이어서, 다시 퍼지 단계가 수행되고, 이 때에는 다시 N2 가스가 공급될 수 있다.
상기 연속해서 수행되는 도즈 단계, 퍼지 단계, RF 플라즈마 단계, NH3 처리 단계 및 퍼지 단계는 제3 사이클(2Ca)을 형성하고, 이어지는 제4 사이클(2Cb)에서 다시 반복될 수 있다. 도 16에서는 2개의 사이클만을 도시하였지만, 이에 제한되는 것은 아니다. 즉, 본 실시예에 따른 반도체 장치 제조 방법은 하나의 사이클만을 수행할 수도 있고, 3개 이상의 사이클을 연속적으로 수행할 수도 있다. 이러한 사이클이 계속될수록 I 원자(I)의 함량이 적은 SiN 계열 막질이 형성될 수 있다.
이러한 이유로, 제2 캡핑막(C2)은 HF에 대한 습식 식각율이 매우 낮아질 수 있다. 즉, HF의 H와 결합하는 I의 양이 적기 때문에 습식 식각에 잘 버틸 수 있어 내부의 제1 캡핑막(C1) 및 OTS 소자를 잘 보호할 수 있다. 나아가, 스텝 커버리지 특성도 향상되어 메모리 셀 사이에 에어갭이나 심이 전혀 생기지 않을 수 있어 OTS 소자의 보호가 더 잘 수행될 수 있다.
이어서, 도 18을 참조하면, 제2 캡핑막(C2)의 일부와 제1 캡핑막(C1)의 일부를 제거하여 제1 하부 셀 상부 전극(140) 및 제2 하부 셀 상부 전극(240)의 상면이 노출될 수 있다.
이어서, 도 19를 참조하면, 제1 내지 제4 비트 라인(BL1~BL4)을 형성한다.
제1 내지 제4 비트 라인(BL1~BL4)은 각각 제1-1 하부 메모리 셀(LC1a), 제1-2 하부 메모리 셀(LC1b), 제2-1 하부 메모리 셀(LC2a) 및 제2-2 하부 메모리 셀(LC2b)에 대응되는 위치에 제2 방향(Y)으로 연장되도록 형성될 수 있다.
이어서, 도 20을 참조하면, 제1 상부 셀 하부 전극(150), 제3 상부 셀 하부 전극(350), 제5 상부 셀 하부 전극(550) 및 제7 상부 셀 하부 전극(750)을 형성한다. 이는 제1 하부 셀 하부 전극(100)의 형성 방법과 동일하되 연장되는 방향이 제1 방향(X)에서 제2 방향(Y)으로 달라질 수 있다.
이어서, 도 21을 참조하면, 상부 셀 상변화 메모리막(160P), 상부 셀 중간 전극막(170P), 상부 셀 OTS막(180P) 및 상부 셀 상부 전극막(190P)을 순차적으로 형성한다. 상부 셀 상변화 메모리막(160P)은 상변화물질을 포함할 수 있다. 상부 셀 중간 전극막(170P)은 도전체를 포함할 수 있다. 상부 셀 OTS막(180P)은 칼코겐화합물을 포함할 수 있다. 상부 셀 상부 전극막(190P)은 도전체를 포함할 수 있다.
이어서, 도 22를 참조하면, 상부 셀 상변화 메모리막(160P), 상부 셀 중간 전극막(170P), 상부 셀 OTS막(180P) 및 상부 셀 상부 전극막(190P)을 패터닝하여 제1 상부 메모리 셀(UC1)과 제3 상부 메모리 셀(UC3)과, 제5 상부 메모리 셀(UC5)과 제7 상부 메모리 셀(UC7)을 형성한다.
상부 셀 상변화 메모리막(160P)은 제1 상부 셀 상변화 메모리(160), 제3 상부 셀 상변화 메모리(360), 제5 상부 셀 상변화 메모리(560) 및 제7 상부 셀 상변화 메모리(760)로 패터닝되고, 상부 셀 중간 전극막(170P)은 제1 상부 셀 중간 전극(170), 제3 상부 셀 중간 전극(370), 제5 상부 셀 중간 전극(570) 및 제7 상부 셀 중간 전극(720)으로 패터닝될 수 있다. 또한, 상부 셀 OTS막(180P)은 제1 상부 셀 OTS(180), 제3 상부 셀 OTS(380), 제5 상부 셀 OTS(580) 및 제7 상부 셀 OTS(780)로 패터닝될 수 있다. 상부 셀 상부 전극막(190P)은 제1 상부 셀 상부 전극(190), 제3 상부 셀 상부 전극(390), 제5 상부 셀 상부 전극(590) 및 제7 상부 셀 상부 전극(790)으로 패터닝될 수 있다.
이와 같이 상술한 제1 상부 메모리 셀(UC1), 제3 상부 메모리 셀(UC3), 제5 상부 메모리 셀(UC5) 및 제7 상부 메모리 셀(UC7)의 형성 방법은 당연히 제2 상부 메모리 셀(UC2), 제4 상부 메모리 셀(UC4), 제6 상부 메모리 셀(UC6) 및 제8 상부 메모리 셀(UC8)에도 적용된다.
이어서, 도 23을 참조하면, 제3 캡핑막(C3)을 형성한다.
제3 캡핑막(C3)은 제1 캡핑막(C1)과 같이 저온 공정에서 진행되어 OTS 소자를 보호한다. 제3 캡핑막(C3)의 형성은 제3 플라즈마(P3)를 이용할 수 있다. 제3 플라즈마(P3)는 예를 들어, N2 플라즈마일 수 있다.
이어서, 도 24를 참조하면, 제4 캡핑막(C4)을 형성한다.
제4 캡핑막(C4)은 제2 캡핑막(C2)과 같이 상대적으로 고온 공정에서 진행되어 OTS 소자를 보호한다. 제4 캡핑막(C4)의 형성은 제4 플라즈마(P4)를 이용할 수 있다. 제4 플라즈마(P4)는 예를 들어, N2플라즈마 및 NH3 플라즈마일 수 있다.
이어서, 도 25를 참조하면, 제3 캡핑막(C3)의 일부와 제4 캡핑막(C4)의 일부를 제거하여 제1 상부 셀 상부 전극(190), 제3 상부 셀 상부 전극(390), 제5 상부 셀 상부 전극(590) 및 제7 상부 셀 상부 전극(790)의 상면이 노출될 수 있다.
이어서, 도 26을 참조하면, 제3 상부 워드 라인(TWL3)을 형성한다.
제3 상부 워드 라인(TWL3)은 제1 방향(X)으로 연장되고, 제1 상부 셀 상부 전극(190), 제3 상부 셀 상부 전극(390), 제5 상부 셀 상부 전극(590) 및 제7 상부 셀 상부 전극(790)의 상면과 접할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
BWL1~BWL4: 하부 워드 라인 TWL1~TWL4: 상부 워드 라인
BL1~BL4: 비트 라인 LC1~LC8: 하부 메모리 셀
UC1~UC8: 상부 메모리 셀

Claims (10)

  1. 제1 방향으로 연장되고, 제1 상변화 메모리 및 제1 OTS(ovonic threshold switch)를 포함하는 제1 메모리 셀을 형성하고,
    제1 온도에서, 상기 제1 메모리 셀의 측벽을 따라 제1 캡핑막을 형성하고,
    상기 제1 온도보다 높은 제2 온도에서, 상기 제1 캡핑막 상에 곧바로 제2 캡핑막을 형성하는 것을 포함하고,
    상기 제1 캡핑막을 형성하는 것과 상기 제2 캡핑막을 형성하는 것은 실리콘 소스를 공급하는 도즈 단계와, 질소 가스를 공급하는 퍼지 단계를 포함하는, 반도체 장치의 제조 방법.
  2. 제 1항에 있어서,
    상기 제1 캡핑막을 형성하는 것 및 상기 제2 캡핑막을 형성하는 것은 인시츄(in-situ)에서 수행되는 반도체 장치의 제조 방법.
  3. 제 1항에 있어서,
    상기 제1 캡핑막은 암모니아(NH3) 기체가 포함되지 않은 질소(N2) 기체를 이용하는 제1 플라즈마 공정을 통해 형성되는 반도체 장치의 제조 방법.
  4. 제 1항에 있어서,
    상기 제2 캡핑막은 암모니아(NH3) 기체를 이용하는 제2 플라즈마 공정을 통해 형성되는 반도체 장치의 제조 방법.
  5. 제 1항에 있어서,
    상기 제1 메모리 셀이 형성되는 동안, 상기 제1 방향으로 연장되고, 제2 상변화 메모리 및 제2 OTS를 포함하는 제2 메모리 셀을 형성하는 것을 더 포함하고,
    상기 제2 메모리 셀은 상기 제1 메모리 셀로부터 상기 제1 방향과 교차하는 제2 방향으로 이격되고,
    상기 제1 캡핑막은, 상기 제1 메모리 셀의 측벽 및 상기 제2 메모리 셀의 측벽을 따라 상기 제1 방향으로 연속하고, 상기 제1 및 제2 메모리 셀의 측벽 사이에서 상기 제2 방향으로 연속하고,
    상기 제2 캡핑막은 상기 제1 및 제2 메모리 셀들 사이의 공간을 전체적으로 채우는 반도체 장치의 제조 방법.
  6. 제1 방향으로 연장되고, 제1 상변화 메모리 및 제1 OTS를 포함하는 제1 메모리 셀을 형성하고,
    적어도 하나 이상의 제1 사이클을 수행하여 상기 제1 메모리 셀의 측벽을 따라 제1 캡핑막을 형성하고,
    적어도 하나 이상의 제2 사이클을 수행하여 상기 제1 캡핑막 상에, 제2 캡핑막을 형성하는 것을 포함하고,
    상기 제1 사이클 및 상기 제2 사이클은 실리콘 소스를 공급하는 도즈 단계와, 질소 플라즈마를 이용하는 제1 플라즈마 단계를 포함하고,
    상기 제2 사이클은 암모니아 플라즈마를 이용하는 제2 플라즈마 단계를 포함하되, 상기 제1 사이클은 상기 제2 플라즈마 단계를 비포함하는, 반도체 장치의 제조 방법.
  7. 제 6항에 있어서,
    상기 제2 캡핑막은 상기 제1 캡핑막보다 고온에서 형성되는 반도체 장치의 제조 방법.
  8. 제 6항에 있어서,
    상기 제2 캡핑막을 형성하는 것은 상기 제1 캡핑막을 형성하는 것에 이어 인-시츄(in-situ)에서 진행되는 반도체 장치의 제조 방법.
  9. 제 6항에 있어서,
    상기 제1 메모리 셀이 형성되는 동안, 상기 제1 방향으로 연장되고, 제2 상변화 메모리를 포함하는 제2 메모리 셀 및 제2 OTS를 형성하는 것을 더 포함하고,
    상기 제2 메모리 셀은 상기 제1 메모리 셀과 상기 제1 방향과 교차하는 제2 방향으로 이격되고,
    상기 제1 캡핑막은 상기 제1 메모리 셀의 측벽 및 상기 제2 메모리 셀의 측벽을 따라 상기 제1 방향으로 연속하고, 상기 제1 및 제2 메모리 셀의 측벽의 사이에서 상기 제2 방향으로 연속하고,
    상기 제2 캡핑막은 상기 제1 및 제2 메모리 셀들 사이의 공간을 완전히 채우는 반도체 장치의 제조 방법.
  10. 하부 전극 및 상기 하부 전극을 둘러싸고, SiN을 포함하는 몰드막을 형성하고,
    상변화 메모리, OTS(ovonic threshold switch) 및 상부 전극을 형성하고,
    상기 상변화 메모리 및 상기 OTS는 상기 하부 전극과 상기 상부 전극 사이에 배치되고,
    제1 온도에서, 제1 캡핑막을 형성하고,
    상기 제1 캡핑막은 상기 상변화 메모리의 측벽, 상기 OTS의 측벽, 상기 상부 전극의 측벽 및 상기 상부 전극의 상면을 따라 연장되고,
    상기 제1 온도보다 높은 제2 온도에서, 상기 제1 캡핑막 상에 곧바로 제2 캡핑막을 형성하고,
    상기 제2 캡핑막의 일부 및 상기 제1 캡핑막의 일부를 제거하여 상기 상부 전극의 상면을 노출시키고,
    상기 제1 및 제2 캡핑막 각각은, 질소(N2)를 기초로 한 절연막을 포함하는 반도체 장치의 제조 방법.


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