KR101344799B1 - 반도체 기억 장치 및 그 제조 방법 - Google Patents

반도체 기억 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR101344799B1
KR101344799B1 KR1020117018079A KR20117018079A KR101344799B1 KR 101344799 B1 KR101344799 B1 KR 101344799B1 KR 1020117018079 A KR1020117018079 A KR 1020117018079A KR 20117018079 A KR20117018079 A KR 20117018079A KR 101344799 B1 KR101344799 B1 KR 101344799B1
Authority
KR
South Korea
Prior art keywords
change element
resistance
resistance change
film
state
Prior art date
Application number
KR1020117018079A
Other languages
English (en)
Other versions
KR20110110290A (ko
Inventor
히데유키 노시로
Original Assignee
후지쯔 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쯔 가부시끼가이샤 filed Critical 후지쯔 가부시끼가이샤
Publication of KR20110110290A publication Critical patent/KR20110110290A/ko
Application granted granted Critical
Publication of KR101344799B1 publication Critical patent/KR101344799B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5685—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using storage elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5678—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using amorphous/crystalline phase transition storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5607—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using magnetic storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/10—Resistive cells; Technology aspects
    • G11C2213/15—Current-voltage curve
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/34—Material includes an oxide or a nitride
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx

Abstract

복합 저항 변화 소자에, 내부의 자화(磁化)의 방향에 따라 저항값이 변화하는 제1 저항 변화 소자(1)와, 제1 저항 변화 소자에 직렬로 접속된 제2 저항 변화 소자(2)가 설치되어 있다. 제2 저항 변화 소자(2)의 저항값은, 당해 제2 저항 변화 소자(2)에 인가되는 전압 및 당해 제2 저항 변화 소자(2)를 흐르는 전류의 음양(正負)에 상관 없이, 상기 전압 및 상기 전류 중 적어도 한쪽의 크기에 따라 저항값이 변화한다.

Description

반도체 기억 장치 및 그 제조 방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 복합 저항 변화 소자 및 그 제조 방법에 관한 것이다.
반도체 기억 장치(메모리)로서, MRAM(Magnetic Random Access Memory), ReRAM(Resistive Random Access Memory) 및 PCRAM(Phase Change Random Access Memory) 등의 연구가 행해지고 있다. 이들 메모리에서는, 전기 저항에 고(高)저항 상태 및 저(低)저항 상태의 2가지 상태가 생기도록 저항 변화 소자가 구성되어, 2값(“0” 및 “1”)의 기억이 가능해져 있다. MRAM은, 전류의 크기의 변화에 수반하는 자기(磁氣) 저항의 변화를 이용하여 정보를 기억한다. ReRAM은, 전류 및 전압의 크기의 변화에 수반하는 저항의 변화를 이용하여 정보를 기억한다. PCRAM은, 결정상(結晶相)의 변화에 수반하는 저항의 변화를 이용하여 정보를 기억한다.
MRAM에서는, 예를 들면 TMR(Tunnel Magneto-Resistance) 소자 등의 자기 저항 변화 소자가 각 메모리셀에 설치되어 있다. TMR 소자에는, 자화(磁化)의 방향이 고정된 강(强)자성층(고정층), 자화의 방향이 가변인 강자성층(자유층), 및 이들 사이에 설치된 절연층(장벽층)이 설치되어 있다. 이와 같은 TMR 소자는, 자유층의 자화의 방향이 고정층의 자화의 방향과 일치해 있을 때(평행)에 저저항 상태가 되고, 자유층의 자화의 방향이 고정층의 자화의 방향과 역방향일 때(반평행)에 고저항 상태가 된다. 자유층의 자화의 방향을 변화시키는 방법으로서는, 각 메모리셀에 설치된 특정의 배선(기입용 워드선이라고 불리는 경우가 있음)에 전류를 흘림으로써, 이에 수반하여 생기는 자장(磁場)을 자유층에 인가하는 방법이 있다. 이 방법을 채용하는 구조는 기입 배선형이라고 불리는 경우가 있다. 또한, TMR 소자에 직접 전류를 흘리고, 이에 수반하여 발생하는 스핀토크 효과를 이용하는 방법이 있다. 이 방법을 채용하는 구조는 스핀 주입형이라고 불리는 경우가 있다. 또한, 자유층의 자화의 방향을 변화시키기 위해 필요한 전류는, 소자의 크기에 비례한다. 스핀 주입형에는, 전류에 수반하는 자장을 인가하는 방법을 채용한 구조와는 달리, 자화의 방향을 제어하기 위한 배선(기입용 워드선)이 불필요하다. 이 때문에, 고밀도화에 바람직하다. 또한, 상술한 바와 같이, 자유층의 자화의 방향을 변화시키기 위해 필요한 전류가 소자의 크기에 비례하기 때문에, 미세화할수록 정보의 개서에 필요한 전류를 작게 할 수 있다. 따라서, 근래에는, 스핀 주입형의 MRAM이 주목을 받고 있다.
ReRAM에서는, 전류 및 전압의 크기의 변화에 수반하여 전기 저항이 변화하는 저항 변화 소자가 각 메모리셀에 설치되어 있다. 저항 변화 소자에는, 2개의 전극, 및 이들 사이에 설치된 저항 변화막이 설치되어 있다. 저항 변화막의 저항은, 전류의 크기에 따라 변화하고, 그 재료로서는, 니켈 산화물 등의 천이 금속을 포함하는 산화물이 이용된다.
PCRAM은 상변화 메모리라고 불리는 경우가 있다. PCRAM에서는, 결정상의 변화에 수반하여 전기 저항이 변화하는 저항 변화 소자가 각 메모리셀에 설치되어 있다. 저항 변화 소자에는, 온도 변화 등에 수반하여 어모퍼스(비정질) 상태 또는 결정 상태가 되는 재료로 이루어지는 상(相)변화층이 설치되어 있다. 이와 같은 상변화층은, 어모퍼스 상태일 때에 고저항 상태가 되고, 결정 상태일 때에 저저항 상태가 된다. 상을 변화시키는 방법으로서는, 전류를 흘리고, 이에 수반하여 발생하는 줄열(joule heat)을 이용하는 방법이 있다. 상변화층이 어모퍼스 상태(고저항 상태)에 있을 경우에, 이에 전압을 걸어 전류를 흘리고, 어느 정도 전류가 커지면, 상변화층은 줄열에 의해 가열되고, 결정 상태(저저항 상태)로 변화한다. 그리고, 그대로 전압을 내려가면, 결정 상태가 유지된다. 한편, 상변화층이 결정 상태(저저항 상태)에 있을 경우에, 이에 소정값 이상의 전류를 흘리면, 결정이 융해하여 상변화층은 어모퍼스 상태(고저항 상태)로 변화한다. 또한, 고저항 상태로의 변화에 수반하여 전압이 증가하고, 전류가 저하한다. 그리고, 그대로 전압을 내려가면, 어모퍼스 상태가 유지된다.
이와 같이, 종래, 1개의 메모리셀에 2값의 정보를 기억시키고 있다.
그 한편으로, 1개의 메모리셀에 4값의 정보를 기억시키기 위해, 1개의 메모리셀에 2개의 상변화층이 설치된 구조가 제안되어 있다.
그러나, 2개의 상변화층의 상의 상태의 조합은 4종류 있지만, 이들 4종류의 상태의 사이를, 단일한 처리만으로 변화시킬 수는 없다. 예를 들면, 어느 1가지의 상태로부터 다른 상태로는 단일한 처리만으로 변화시킬 수는 있어도, 반대의 변화를 단일한 처리로 행할 수 없어, 도중에 또 다른 상태를 경유하지 않으면 안 되는 경우가 있다. 이 때문에, 제어가 복잡해져버린다.
일본국 특허 제3531628호 공보 일본국 특개2004-158804호 공보 일본국 특개2004-363604호 공보 일본국 특개2005-260014호 공보
본 발명은, 간이한 제어로 4종류의 저항의 상태를 얻을 수 있는 복합 저항 변화 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.
복합 저항 변화 소자의 한 양태에는, 내부의 자화의 방향에 따라 저항값이 변화하는 제1 저항 변화 소자와, 상기 제1 저항 변화 소자에 직렬로 접속된 제2 저항 변화 소자가 설치되어 있다. 상기 제2 저항 변화 소자의 저항값은, 당해 제2 저항 변화 소자에 인가되는 전압 및 당해 제2 저항 변화 소자를 흐르는 전류의 음양(正負)에 상관 없이, 상기 전압 및 상기 전류 중 적어도 한쪽의 크기에 따라 저항값이 변화한다.
복합 저항 변화 소자의 제조 방법의 한 양태에서는, 내부의 자화의 방향에 따라 저항값이 변화하는 제1 저항 변화 소자를 형성하고, 상기 제1 저항 변화 소자에 직렬로 접속된 제2 저항 변화 소자를 형성한다. 상기 제2 저항 변화 소자의 저항값은, 당해 제2 저항 변화 소자에 인가되는 전압 및 당해 제2 저항 변화 소자를 흐르는 전류의 음양에 상관 없이, 상기 전압 및 상기 전류 중 적어도 한쪽의 크기에 따라 저항값이 변화한다.
도 1은 제1 실시형태에 따른 반도체 기억 장치의 일부를 나타내는 회로도.
도 2는 도 1 중의 이점 쇄선으로 나타내는 부분의 레이아웃을 나타내는 도면.
도 3a는 제1 실시형태에 있어서의 도 2 중의 Ⅰ-Ⅰ선을 따른 단면도.
도 3b는 제1 실시형태에 있어서의 도 2 중의 Ⅱ-Ⅱ선을 따른 단면도.
도 4는 제1 실시형태에 있어서의 자기 저항 변화 소자(1) 및 저항 변화 소자(2)의 구조를 나타내는 단면도.
도 5a는 자기 저항 변화 소자(1)의 특성을 나타내는 도면.
도 5b는 저항 변화 소자(2)의 특성을 나타내는 도면.
도 6a는 초기 상태에서, 자기 저항 변화 소자(1) 및 저항 변화 소자(2)의 양쪽이 저저항 상태에 있을 경우(L／L)의 특성을 나타내는 도면.
도 6b는 초기 상태에서, 자기 저항 변화 소자(1)가 고저항 상태, 저항 변화 소자(2)가 저저항 상태에 있을 경우(H／L)의 특성을 나타내는 도면.
도 6c는 초기 상태에서, 자기 저항 변화 소자(1)가 저저항 상태, 저항 변화 소자(2)가 고저항 상태에 있을 경우(L／H)의 특성을 나타내는 도면.
도 6d는 초기 상태에서, 자기 저항 변화 소자(1) 및 저항 변화 소자(2)의 양쪽이 고저항 상태에 있을 경우(H／H)의 특성을 나타내는 도면.
도 7a는 제1 실시형태에 따른 반도체 기억 장치를 제조하는 방법을 나타내는 단면도.
도 7b는 도 7a에 계속하여, 반도체 기억 장치를 제조하는 방법을 나타내는 단면도.
도 7c는 도 7b에 계속하여, 반도체 기억 장치를 제조하는 방법을 나타내는 단면도.
도 7d는 도 7c에 계속하여, 반도체 기억 장치를 제조하는 방법을 나타내는 단면도.
도 8a는 제1 실시형태에 있어서의 자기 저항 변화 소자(1) 및 저항 변화 소자(2)를 형성하는 방법을 나타내는 단면도.
도 8b는 도 8a에 계속하여, 자기 저항 변화 소자(1) 및 저항 변화 소자(2)를 형성하는 방법을 나타내는 단면도.
도 8c는 도 8b에 계속하여, 자기 저항 변화 소자(1) 및 저항 변화 소자(2)를 형성하는 방법을 나타내는 단면도.
도 8d는 도 8c에 계속하여, 자기 저항 변화 소자(1) 및 저항 변화 소자(2)를 형성하는 방법을 나타내는 단면도.
도 8e는 도 8d에 계속하여, 자기 저항 변화 소자(1) 및 저항 변화 소자(2)를 형성하는 방법을 나타내는 단면도.
도 9는 제2 실시형태에 있어서의 자기 저항 변화 소자(1) 및 저항 변화 소자(2)의 구조를 나타내는 단면도.
도 10a는 제2 실시형태에 있어서의 자기 저항 변화 소자(1) 및 저항 변화 소자(2)를 형성하는 방법을 나타내는 단면도.
도 10b는 도 10a에 계속하여, 자기 저항 변화 소자(1) 및 저항 변화 소자(2)를 형성하는 방법을 나타내는 단면도.
도 10c는 도 10b에 계속하여, 자기 저항 변화 소자(1) 및 저항 변화 소자(2)를 형성하는 방법을 나타내는 단면도.
도 10d는 도 10c에 계속하여, 자기 저항 변화 소자(1) 및 저항 변화 소자(2)를 형성하는 방법을 나타내는 단면도.
도 11은 제3 실시형태에 있어서의 자기 저항 변화 소자(1) 및 저항 변화 소자(2)의 구조를 나타내는 단면도.
도 12a는 제3 실시형태에 있어서의 자기 저항 변화 소자(1) 및 저항 변화 소자(2)를 형성하는 방법을 나타내는 단면도.
도 12b는 도 12a에 계속하여, 자기 저항 변화 소자(1) 및 저항 변화 소자(2)를 형성하는 방법을 나타내는 단면도.
도 12c는 도 12b에 계속하여, 자기 저항 변화 소자(1) 및 저항 변화 소자(2)를 형성하는 방법을 나타내는 단면도.
도 12d는 도 12c에 계속하여, 자기 저항 변화 소자(1) 및 저항 변화 소자(2)를 형성하는 방법을 나타내는 단면도.
도 13은 제4 실시형태에 있어서의 자기 저항 변화 소자(1) 및 저항 변화 소자(2)의 구조를 나타내는 단면도.
도 14a는 제4 실시형태에 있어서의 자기 저항 변화 소자(1) 및 저항 변화 소자(2)를 형성하는 방법을 나타내는 단면도.
도 14b는 도 14a에 계속하여, 자기 저항 변화 소자(1) 및 저항 변화 소자(2)를 형성하는 방법을 나타내는 단면도.
도 14c는 도 14b에 계속하여, 자기 저항 변화 소자(1) 및 저항 변화 소자(2)를 형성하는 방법을 나타내는 단면도.
도 14d는 도 14c에 계속하여, 자기 저항 변화 소자(1) 및 저항 변화 소자(2)를 형성하는 방법을 나타내는 단면도.
도 15a는 제5 실시형태에 있어서의 도 2 중의 Ⅰ-Ⅰ선을 따른 단면도.
도 15b는 제5 실시형태에 있어서의 도 2 중의 Ⅱ-Ⅱ선을 따른 단면도.
도 16a는 제5 실시형태에 따른 반도체 기억 장치를 제조하는 방법을 나타내는 단면도.
도 16b는 도 16a에 계속하여, 반도체 기억 장치를 제조하는 방법을 나타내는 단면도.
도 17a는 제5 실시형태에 있어서의 자기 저항 변화 소자(1) 및 저항 변화 소자(2)를 형성하는 방법을 나타내는 단면도.
도 17b는 도 17a에 계속하여, 자기 저항 변화 소자(1) 및 저항 변화 소자(2)를 형성하는 방법을 나타내는 단면도.
도 17c는 도 17b에 계속하여, 자기 저항 변화 소자(1) 및 저항 변화 소자(2)를 형성하는 방법을 나타내는 단면도.
도 17d는 도 17c에 계속하여, 자기 저항 변화 소자(1) 및 저항 변화 소자(2)를 형성하는 방법을 나타내는 단면도.
도 17e는 도 17d에 계속하여, 자기 저항 변화 소자(1) 및 저항 변화 소자(2)를 형성하는 방법을 나타내는 단면도.
도 17f는 도 17e에 계속하여, 자기 저항 변화 소자(1) 및 저항 변화 소자(2)를 형성하는 방법을 나타내는 단면도.
도 17g는 도 17f에 계속하여, 자기 저항 변화 소자(1) 및 저항 변화 소자(2)를 형성하는 방법을 나타내는 단면도.
도 17h는 도 17g에 계속하여, 자기 저항 변화 소자(1) 및 저항 변화 소자(2)를 형성하는 방법을 나타내는 단면도.
도 18a는 초기 상태에서, 자기 저항 변화 소자의 양쪽이 저저항 상태에 있을 경우(L／L)의 특성을 나타내는 도면.
도 18b는 초기 상태에서, 비트선(BL)측의 자기 저항 변화 소자가 고저항 상태, 트랜지스터(Tr)측의 자기 저항 변화 소자가 저저항 상태에 있을 경우(H／L)의 특성을 나타내는 도면.
도 18c는 초기 상태에서, 비트선(BL)측의 자기 저항 변화 소자가 저저항 상태, 트랜지스터(Tr)측의 자기 저항 변화 소자가 고저항 상태에 있을 경우(L／H)의 특성을 나타내는 도면.
도 18d는 초기 상태에서, 자기 저항 변화 소자의 양쪽이 고저항 상태에 있을 경우(H／H)의 특성을 나타내는 도면.
도 19a는 초기 상태에서, 저항 변화 소자의 양쪽이 저저항 상태에 있을 경우(L／L)의 특성을 나타내는 도면.
도 19b는 초기 상태에서, 비트선(BL)측의 저항 변화 소자가 고저항 상태, 트랜지스터(Tr)측의 저항 변화 소자가 저저항 상태에 있을 경우(H／L)의 특성을 나타내는 도면.
도 19c는 초기 상태에서, 비트선(BL)측의 저항 변화 소자가 저저항 상태, 트랜지스터(Tr)측의 저항 변화 소자가 고저항 상태에 있을 경우(L／H)의 특성을 나타내는 도면.
도 19d는 초기 상태에서, 저항 변화 소자의 양쪽이 고저항 상태에 있을 경우(H／H)의 특성을 나타내는 도면.
이하, 실시형태에 대해서, 첨부의 도면을 참조하여 구체적으로 설명한다.
(제1 실시형태)
우선, 제1 실시형태에 대해서 설명한다. 도 1은 제1 실시형태에 따른 반도체 기억 장치의 일부를 나타내는 회로도이며, 도 2는 도 1 중의 이점 쇄선으로 나타내는 부분의 레이아웃을 나타내는 도면이다.
제1 실시형태에는, 복수의 메모리셀이 종횡으로 어레이 형상으로 배치되어 있다. 도 1에는 그 중의 4개를 나타내고 있으며, 도 2에는 그 중의 2개를 나타내고 있다. 각 메모리셀에는, 1개의 워드선(WL), 1개의 비트선(BL) 및 1개의 신호선(SL)이 설치되어 있다. 예를 들면, 워드선(WL)은 종방향으로 나열되는 복수의 메모리셀에 공유되고, 비트선(BL) 및 신호선(SL)은 횡방향으로 나열되는 복수의 메모리셀에 공유되어 있다. 또한, 각 메모리셀에는, 1개의 자기 저항 변화 소자(1), 1개의 저항 변화 소자(2) 및 트랜지스터(Tr)가 설치되어 있다. 워드선(WL)은 트랜지스터(Tr)의 게이트 전극을 겸하고 있다. 트랜지스터(Tr)의 소스／드레인의 한쪽은 신호선(SL)에 접속되어 있으며, 다른쪽은 저항 변화 소자(2)의 한쪽의 전극에 접속되어 있다. 저항 변화 소자(2)의 다른쪽의 전극은 자기 저항 변화 소자(1)의 한쪽의 전극에 접속되어 있다. 자기 저항 변화 소자(1)의 다른쪽의 전극은 비트선(BL)에 접속되어 있다. 자기 저항 변화 소자(1) 및 저항 변화 소자(2)가 복합 저항 변화 소자를 구성하고 있다.
다음으로, 제1 실시형태의 단면 구조에 대해서 설명한다. 도 3a는 제1 실시형태에 있어서의 도 2 중의 Ⅰ-Ⅰ선을 따른 단면도이며, 도 3b는 제1 실시형태에 있어서의 도 2 중의 Ⅱ-Ⅱ선을 따른 단면도이다. 여기에서는, 1개의 메모리셀에 대해서 설명한다.
제1 실시형태에서는, 도 3a 및 도 3b에 나타내는 바와 같이, 실리콘 기판 등의 반도체 기판(11)의 표면에 소자 영역을 확정하는 소자 분리 절연막(12)이, STI(shallow trench isolation)법 등에 의해 형성되어 있다. 그리고, 소자 영역에 트랜지스터(Tr)가 형성되어 있다. 반도체 기판(11)상에, 트랜지스터(Tr)를 덮는 층간 절연막(13)이 형성되고, 층간 절연막(13) 내에, 트랜지스터(Tr)의 소스／드레인의 한쪽에 접속된 플러그(14) 및 다른쪽에 접속된 플러그(15)가 형성되어 있다. 층간 절연막(13)상에, 신호선(SL) 및 도전층(22)이 형성되어 있다. 신호선(SL)은 플러그(14)에 접속되고, 도전층(22)은 플러그(15)에 접속되어 있다. 층간 절연막(13)상에, 신호선(SL) 및 도전층(22)을 덮는 층간 절연막(16)이 형성되어 있다. 층간 절연막(16) 내에, 도전층(22)에 접속된 플러그(17)가 형성되어 있다.
층간 절연막(16)상에, 플러그(17)에 한쪽의 전극(하부 전극)이 접속된 저항 변화 소자(2)가 형성되어 있다. 또한, 저항 변화 소자(2)상에, 저항 변화 소자(2)의 다른쪽의 전극(상부 전극)에 한쪽의 전극(하부 전극)이 접속된 자기 저항 변화 소자(1)가 형성되어 있다. 층간 절연막(16)상에, 저항 변화 소자(2) 및 자기 저항 변화 소자(1)를 덮는 실리콘 질화막(18)이 보호막으로서 형성되어 있다. 실리콘 질화막(18)의 두께는, 예를 들면 20㎚∼50㎚ 정도이다. 실리콘 질화막(18)상에 층간 절연막(19)이 형성되어 있다. 실리콘 질화막(18) 및 층간 절연막(19) 내에, 자기 저항 변화 소자(1)의 다른쪽의 전극(상부 전극)에 접속된 플러그(20)가 형성되어 있다. 층간 절연막(19)상에, 플러그(20)에 접속된 비트선(BL)이 형성되어 있다. 그리고, 층간 절연막(19)상에, 비트선(BL)을 덮는 층간 절연막(21)이 형성되어 있다. 층간 절연막(21)의 상방에는, 다른 배선 및 패시베이션막 등이 형성되어 있다.
다음으로, 자기 저항 변화 소자(1) 및 저항 변화 소자(2)의 구조에 대해서 설명한다. 도 4는 제1 실시형태에 있어서의 자기 저항 변화 소자(1) 및 저항 변화 소자(2)의 구조를 나타내는 단면도이다.
도 4에 나타내는 바와 같이, 저항 변화 소자(2)에는, 층간 절연막(16)상에 형성되고, 플러그(17)와 접하는 하부 전극(201), 하부 전극(201)상에 형성된 저항 변화막(202), 및 저항 변화막(202)상에 형성된 상부 전극(203)이 포함되어 있다. 하부 전극(201)은, 예를 들면, 두께가 5㎚∼50㎚ 정도(예를 들면 5㎚)의 Ti 질화막과, 그 위에 형성된 두께가 5㎚∼50㎚ 정도(예를 들면 20㎚)의 Ni막으로 구성되어 있다. 저항 변화막(202)으로서는, 예를 들면, 두께가 2㎚∼20㎚ 정도(예를 들면 5㎚)의 Ni 산화막이 이용된다. 상부 전극(203)으로서는, 예를 들면, 두께가 2㎚∼50㎚ 정도(예를 들면 5㎚)의 Pt막이 이용된다.
자기 저항 변화 소자(1)에는, 저항 변화 소자(2)의 상부 전극(203)과 접하는 하부 전극(101), 그리고 하부 전극(101)상에 순차 형성된 반(反)강자성층(102), 고정 자성층(103), 터널 산화막(104), 자유 자성층(105) 및 상부 전극(106)이 포함되어 있다. 하부 전극(101)으로서는, 예를 들면, 두께가 5㎚∼50㎚ 정도(예를 들면 5㎚)의 Ta막이 이용된다. 반강자성층(102)으로서는, 예를 들면, 두께가 10㎚∼30㎚ 정도(예를 들면 15㎚)의 PtMn막이 이용된다. 고정 자성층(103)으로서는, 예를 들면, 두께가 2㎚∼4㎚ 정도(예를 들면 3㎚)의 CoFeB막이 이용된다. 터널 산화막(104)으로서는, 예를 들면, 두께가 0.5㎚∼2㎚ 정도(예를 들면 1㎚)의 Mg 산화막이 이용된다. 자유 자성층(105)으로서는, 예를 들면, 두께가 1㎚∼3㎚ 정도(예를 들면 2㎚)의 CoFeB막이 이용된다. 상부 전극(106)은, 예를 들면, 두께가 1㎚∼15㎚ 정도(예를 들면 10㎚)의 Ru막과, 그 위에 형성된 두께가 2㎚∼50㎚ 정도(예를 들면 40㎚)의 Ta막으로 구성되어 있다.
여기에서, 상술한 바와 같이 구성된 자기 저항 변화 소자(1) 및 저항 변화 소자(2)의 개개의 특성에 대해서 설명한다. 도 5a는 자기 저항 변화 소자(1)의 특성을 나타내는 도면이며, 도 5b는 저항 변화 소자(2)의 특성을 나타내는 도면이다. 여기에서는, 자기 저항 변화 소자(1)의 고저항 상태에서의 저항값이 1600Ω, 저저항 상태에서의 저항값이 1000Ω이라고 하고, 저항 변화 소자(2)의 고저항 상태에서의 저항값이 5000Ω, 저저항 상태에서의 저항값이 50Ω이라고 한다.
우선, 자기 저항 변화 소자(1)가 고저항 상태에 있다고 한다. 즉, 자유 자성층(105)의 자화의 방향이 고정 자성층(103)의 자화의 방향과 반평행해져 있다고 한다. 이 상태에서, 자기 저항 변화 소자(1)에 양의 전압(하부 전극(101)의 전위가 상부 전극(106)의 전위보다 낮아지는 전압)을 인가하면, 도 5a에 나타내는 바와 같이, 히스테리시스선(H11)을 따라 전류가 증가한다. 그리고, 전압이 0.8V 정도에 달하면, 자유 자성층(105)의 자화의 방향이 반전하여, 고정 자성층(103)의 자화의 방향과 평행해진다. 이 결과, 자기 저항 변화 소자(1)가 저저항 상태로 변화하고, 전류가 급격히 증가한다(히스테리시스선(H12)). 그 후, 전압을 0V까지 저하시키면, 히스테리시스선(H13)을 따라 전류가 감소한다. 이와 같이 하여, 저저항 상태의 자기 저항 변화 소자(1)를 얻을 수 있다.
또한, 저저항 상태의 자기 저항 변화 소자(1)에 음의 전압(하부 전극(101)의 전위가 상부 전극(106)의 전위보다 높아지는 전압)을 인가하면, 도 5a에 나타내는 바와 같이, 히스테리시스선(H14)을 따라 전류의 절대치가 증가한다(전류는 음). 그리고, 전압이 -0.8V 정도에 달하면, 자유 자성층(105)의 자화의 방향이 반전하여, 고정 자성층(103)의 자화의 방향과 반평행해진다. 이 결과, 자기 저항 변화 소자(1)가 고저항 상태로 변화하고, 전류의 절대치가 급격히 감소한다(히스테리시스선(H15)). 그 후, 전압을 0V까지 저하시키면, 히스테리시스선(H16)을 따라 전류가 감소한다. 이와 같이 하여, 고저항 상태의 자기 저항 변화 소자(1)를 얻을 수 있다.
다음으로, 저항 변화 소자(2)가 고저항 상태에 있다고 한다. 이 상태에서, 저항 변화 소자(2)에 양의 전압(하부 전극(201)의 전위가 상부 전극(203)의 전위보다 낮아지는 전압)을 인가하면, 도 5b에 나타내는 바와 같이, 히스테리시스선(H21)을 따라 전류가 증가한다. 그리고, 전압이 1V 정도에 달하면, 저항 변화막(202)의 상태가 변화하여, 저항 변화 소자(2)가 저저항 상태로 변화하고, 전류가 급격히 증가한다(히스테리시스선(H22)). 그 후, 전압을 0V까지 저하시키면, 히스테리시스선(H23)을 따라 전류가 감소한다. 이와 같이 하여, 저저항 상태의 저항 변화 소자(2)를 얻을 수 있다. 또한, 전류는 1×10-3A보다 높아져 있지 않지만, 이는, 전류 제한을 걸고 있기 때문이다. 전류 제한을 걸지 않으면, 저항 변화막(202)에 대전류가 흘러 파괴되어버린다.
또한, 저저항 상태의 저항 변화 소자(2)에 양의 전압을 인가하면, 도 5b에 나타내는 바와 같이, 히스테리시스선(H24)을 따라 전류가 증가한다. 그리고, 전류가 1×10-3A 정도에 달하면, 저항 변화막(202)의 상태가 변화하여, 저항 변화 소자(2)가 고저항 상태로 변화하고, 전류가 급격히 감소한다(히스테리시스선(H25)). 그 후, 전압을 0V까지 저하시키면, 히스테리시스선(H26)을 따라 전류가 감소한다. 이와 같이 하여, 고저항 상태의 저항 변화 소자(2)를 얻을 수 있다.
또한, 저항 변화 소자(2)에 음의 전압을 인가한 경우도, 도 5b에 나타내는 것과 동일한 특성이 나타난다. 이는, 저항 변화 소자(2)의 특성은, 전압의 극성 및 전류의 방향의 영향을 받지 않음을 의미한다.
이와 같은 특성은, 자기 저항 변화 소자(1) 및 저항 변화 소자(2)가 개별로 제어된 경우에 나타나는 것이지만, 본 실시형태에서는, 서로 직렬로 접속된 자기 저항 변화 소자(1) 및 저항 변화 소자(2)에 동시에 전압이 인가된다. 이 때문에, 자기 저항 변화 소자(1) 및 저항 변화 소자(2)에는, 양소자의 저항값에 따른 분압이 인가된다. 그리고, 하부 전극(201)의 전위가 상부 전극(106)의 전위보다 낮아지는 전압을 양의 전압이라고 정의하면, 이 전압과 신호선(SL)에 검출되는 전류의 절대치 사이에는, 도 6a∼도 6d에 나타내는 관계가 나타난다. 도 6a는 초기 상태에서, 자기 저항 변화 소자(1) 및 저항 변화 소자(2)의 양쪽이 저저항 상태에 있을 경우(L／L)의 특성을 나타낸다. 도 6b는 초기상태에서, 자기 저항 변화 소자(1)가 고저항 상태, 저항 변화 소자(2)가 저저항 상태에 있을 경우(H／L)의 특성을 나타낸다. 도 6c는 초기 상태에서, 자기 저항 변화 소자(1)가 저저항 상태, 저항 변화 소자(2)가 고저항 상태에 있을 경우(L／H)의 특성을 나타낸다. 도 6d는 초기 상태에서, 자기 저항 변화 소자(1) 및 저항 변화 소자(2)의 양쪽이 고저항 상태에 있을 경우(H／H)의 특성을 나타낸다.
도 6a에 나타내는 바와 같이, 초기 상태에서, 저저항 상태에 있는 자기 저항 변화 소자(1) 및 저항 변화 소자(2)(「L／L」의 상태)에 대하여, 양의 전압을 인가하면(신호선(SL)을 접지하고, 비트선(BL)의 전위를 양으로 하면), 1.0V 정도에서 저항 변화 소자(2)가 고저항화한다. 그리고, 전압을 0V까지 저하시키면, 「L／H」의 상태를 얻을 수 있다.
또한, 초기 상태에서, 저저항 상태에 있는 자기 저항 변화 소자(1) 및 저항 변화 소자(2)에 대하여, 음의 전압을 인가하면(신호선(SL)을 접지하고, 비트선(BL)의 전위를 음으로 하면), -0.8V 정도에서 자기 저항 변화 소자(1)가 고저항화한다. 그리고, 전압을 0V까지 저하시키면, 「H／L」의 상태를 얻을 수 있다.
또한, 초기 상태에서, 저저항 상태에 있는 자기 저항 변화 소자(1) 및 저항 변화 소자(2)에 대하여, 음의 전압을 인가하면, -0.8V 정도에서 자기 저항 변화 소자(1)가 고저항화하지만, 더욱 음전압을 올리면, -1.5V 정도에서 저항 변화 소자(2)도 고저항화한다. 그리고, 전압을 0V까지 저하시키면, 「H／H」의 상태를 얻을 수 있다.
이와 같이, 초기 상태가 「L／L」인 경우, 3종류의 전압을 한 번만 인가하면, 「L／H」의 상태, 「H／L」의 상태, 및 「H／H」의 상태를 얻을 수 있다.
도 6b에 나타내는 바와 같이, 초기 상태에서, 고저항 상태에 있는 자기 저항 변화 소자(1) 및 저저항 상태에 있는 저항 변화 소자(2)(「H／L」의 상태)에 대하여, 양의 전압을 인가하면, 0.7V 정도에서 자기 저항 변화 소자(1)가 저저항화한다. 그리고, 전압을 0V까지 저하시키면, 「L／L」의 상태를 얻을 수 있다.
또한, 초기 상태에서, 고저항 상태에 있는 자기 저항 변화 소자(1) 및 저저항 상태에 있는 저항 변화 소자(2)에 대하여, 양의 전압을 인가하면, 0.7V 정도에서 자기 저항 변화 소자(1)가 저저항화하지만, 더욱 양전압을 올리면, 1.0V 정도에서 저항 변화 소자(2)가 고저항화한다. 그리고, 전압을 0V까지 저하시키면, 「L／H」의 상태를 얻을 수 있다.
또한, 초기 상태에서, 고저항 상태에 있는 자기 저항 변화 소자(1) 및 저저항 상태에 있는 저항 변화 소자(2)에 대하여, 음의 전압을 인가하면, -1.7V 정도에서 저항 변화 소자(2)가 고저항화한다. 그리고, 전압을 0V까지 저하시키면, 「H／H」의 상태를 얻을 수 있다.
이와 같이, 초기 상태가 「H／L」인 경우, 3종류의 전압을 한 번만 인가하면, 「L／L」의 상태, 「L／H」의 상태, 및 「H／H」의 상태를 얻을 수 있다.
도 6c에 나타내는 바와 같이, 초기 상태에서, 저저항 상태에 있는 자기 저항 변화 소자(1) 및 고저항 상태에 있는 저항 변화 소자(2)(「L／H」의 상태)에 대하여, 음의 전압을 인가하면, -1.1V 정도에서 저항 변화 소자(2)가 저저항화한다. 그리고, 전압을 0V까지 저하시키면, 「L／L」의 상태를 얻을 수 있다. 또한, 양의 전압을 인가해도, 1.1V 정도에서 저항 변화 소자(2)가 저저항화한다. 그리고, 전압을 0V까지 저하시키면, 「L／L」의 상태를 얻을 수 있다.
또한, 초기 상태에서, 저저항 상태에 있는 자기 저항 변화 소자(1) 및 고저항 상태에 있는 저항 변화 소자(2)에 대하여, 음의 전압을 인가하면, -1.1V 정도에서 저항 변화 소자(2)가 저저항화하지만, 더욱 음전압을 올리면, -1.3V 정도에서 자기 저항 변화 소자(1)가 고저항화한다. 그리고, 전압을 0V까지 저하시키면, 「H／L」의 상태를 얻을 수 있다.
또한, 초기 상태에서, 저저항 상태에 있는 자기 저항 변화 소자(1) 및 고저항 상태에 있는 저항 변화 소자(2)에 대하여, 음의 전압을 인가하면, -1.1V 정도에서 저항 변화 소자(2)가 저저항화하고, -1.3V 정도에서 자기 저항 변화 소자(1)가 고저항화하지만, 더욱 음전압을 올리면, -1.5V 정도에서 저항 변화 소자(2)가 고저항화한다. 그리고, 전압을 0V까지 저하시키면, 「H／H」의 상태를 얻을 수 있다.
이와 같이, 초기 상태가 「L／H」인 경우, 3종류의 전압을 한 번만 인가하면, 「L／L」의 상태, 「H／L」의 상태, 및 「H／H」의 상태를 얻을 수 있다.
도 6d에 나타내는 바와 같이, 초기 상태에서, 고저항 상태에 있는 자기 저항 변화 소자(1) 및 저항 변화 소자(2)(「H／H」의 상태)에 대하여, 양의 전압을 인가하면, 1.1V 정도에서 저항 변화 소자(2)가 저저항화한다. 그리고, 전압을 0V까지 저하시키면, 「H／L」의 상태를 얻을 수 있다. 또한, 음의 전압을 인가해도, -1.3V 정도에서 저항 변화 소자(2)가 저저항화한다. 그리고, 전압을 0V까지 저하시키면, 「H／L」의 상태를 얻을 수 있다.
또한, 초기 상태에서, 고저항 상태에 있는 자기 저항 변화 소자(1) 및 저항 변화 소자(2)에 대하여, 양의 전압을 인가하면, 1.1V 정도에서 저항 변화 소자(2)가 저저항화하지만, 더욱 양전압을 올리면, 1.3V 정도에서 자기 저항 변화 소자(1)가 저저항화한다. 그리고, 전압을 0V까지 저하시키면, 「L／L」의 상태를 얻을 수 있다.
또한, 초기 상태에서, 고저항 상태에 있는 자기 저항 변화 소자(1) 및 저항 변화 소자(2)에 대하여, 양의 전압을 인가하면, 1.1V 정도에서 저항 변화 소자(2)가 저저항화하고, 1.3V 정도에서 자기 저항 변화 소자(1)가 저저항화하지만, 더욱 양전압을 올리면, 1.5V 정도에서 저항 변화 소자(2)가 고저항화한다. 그리고, 전압을 0V까지 저하시키면, 「L／H」의 상태를 얻을 수 있다.
이와 같이, 초기 상태가 「H／H」인 경우, 3종류의 전압을 한 번만 인가하면, 「H／L」의 상태, 「L／L」의 상태, 및 「L／H」의 상태를 얻을 수 있다.
또한, 이들 전압의 인가는, 워드선(WL)의 제어에 의해 트랜지스터(Tr)가 온(on)이 되어 있는 상태로 행해진다.
이와 같은 본 실시형태에 의하면, 자기 저항 변화 소자(1) 및 저항 변화 소자(2)의 저항값의 조합이 4종류 있고, 각 조합 사이의 천이는, 한 번의 전압의 인가만으로 제어 가능하다. 즉, 표 1에 나타내는 전압을 한 번 인가하는 것만으로, 소정의 조합을 얻을 수 있다. 따라서, 이들 4종류의 상태를 논리 정보의 “00”, “01”, “10”, “11”에 적용시키면, 1개의 메모리셀에 4값의 정보를 기억시키는 것이 가능해진다.
[표 1]
Figure 112011059653880-pct00001
또한, 도 6a∼도 6d 및 표 1에 나타내는 바와 같이, 이들 제어에 필요한 전압은 2V 미만으로 낮기 때문에, 특별히 높은 전압이 필요해질 일은 없이, 종래의 제어 회로 및 전압 회로 등과의 정합성이 높다. 즉, 제어 회로 및 전압 회로 등에 특별한 구성 등을 더할 필요는 없이, 용이하게 설계하는 것이 가능하다.
다음으로, 제1 실시형태에 따른 반도체 기억 장치를 제조하는 방법에 대해서 설명한다. 도 7a∼도 7d는 제1 실시형태에 따른 반도체 기억 장치를 제조하는 방법을 공정순으로 나타내는 단면도이다. 도 7a∼도 7d에 나타내는 단면은, 도 2 중의 Ⅰ-Ⅰ선을 따른 단면에 상당한다.
우선, 도 7a에 나타내는 바와 같이, 반도체 기판(11)의 표면에 소자 영역을 획정하는 소자 분리 절연막(12)을 STI법 등에 의해 형성하고, 소자 영역에 트랜지스터(Tr)를 형성한다.
이어서, 도 7b에 나타내는 바와 같이, 반도체 기판(11)상에 층간 절연막(13)을 형성한다. 층간 절연막(13)으로서는, 예를 들면 화학 기상 성장(CVD : chemical vapor deposition)법에 의해 실리콘 산화막을 형성한다. 그 후, 층간 절연막(13)에, 포토리소그래피 기술 및 드라이 에칭 기술에 의해 콘택트홀을 형성하고, 콘택트홀 내에 플러그(14 및 15)를 형성한다. 플러그(14 및 15)의 형성에서는, 예를 들면 스퍼터링법 또는 CVD법에 의해 배리어 메탈(barrier metal)막으로서의 Ti 질화막 및 텅스텐막을 형성하고, 이들을 층간 절연막(13)의 표면이 노출할 때까지, 예를 들면 화학 기계적 연마(CMP : chemical mechanical polishing)법에 의해 연마한다.
또한, 층간 절연막(13)상에, 신호선(SL) 및 도전층(22)을 형성한다. 신호선(SL) 및 도전층(22)의 형성에서는, 층간 절연막(13)상에 알루미늄막 또는 구리막 등의 도전막을 형성하고, 이 도전막에 대하여, 포토리소그래피 기술 및 드라이 에칭 기술에 의한 패터닝을 행한다.
계속하여, 도 7c에 나타내는 바와 같이, 층간 절연막(13)상에 층간 절연막(16)을 형성한다. 층간 절연막(16)으로서는, 예를 들면 CVD법에 의해 실리콘 산화막을 형성한다. 이어서, 층간 절연막(16)에, 포토리소그래피 기술 및 드라이 에칭 기술에 의해 콘택트홀을 형성하고, 콘택트홀 내에 플러그(17)를 형성한다. 플러그(17)의 형성에서는, 예를 들면 스퍼터링법 또는 CVD법에 의해 배리어 메탈막으로서의 Ti 질화막 및 텅스텐막을 형성하고, 이들을 층간 절연막(16)의 표면이 노출할 때까지, 예를 들면 CMP법에 의해 연마한다.
또한, 신호선(SL) 및 도전층(22)의 형성을 다마신법에 의해 행해도 된다. 이 경우, 예를 들면, 우선, 신호선(SL) 및 도전층(22)과 동등한 두께 분만큼 층간 절연막(16)의 일부(하층 부분)를 형성하고, 이에 배선홈을 형성한다. 이어서, 이 배선홈 내에 시드막을 스퍼터링법에 의해 형성하고, 그 위에 도금법에 의해 구리막을 형성하고, 그 후, CMP법에 의한 연마를 행한다. 그리고, 이들 위에 층간 절연막(16)의 남은 부분(상층 부분)을 형성한다. 마찬가지로, 플러그(17)의 형성을 다마신법에 의해 행해도 된다. 이 경우, 예를 들면, 층간 절연막(16)에 콘택트홀을 형성한 후, 이 콘택트홀 내에 시드막을 스퍼터링법에 의해 형성하고, 그 위에 도금법에 의해 구리막을 형성하고, 그 후, CMP법에 의한 연마를 행한다.
또한, 층간 절연막(16)상에 저항 변화 소자(2) 및 자기 저항 변화 소자(1)를 형성한다. 저항 변화 소자(2) 및 자기 저항 변화 소자(1)를 형성하는 방법에 대해서 후술한다.
그 후, 도 7d에 나타내는 바와 같이, 층간 절연막(16)상에 보호막으로서의 실리콘 질화막(18)을 형성하고, 그 위에 층간 절연막(19)을 형성한다. 실리콘 질화막(18)은, 예를 들면 스퍼터링법 또는 CVD법에 의해 형성한다. 층간 절연막(19)으로서는, 예를 들면 CVD법에 의해 실리콘 산화막을 형성한다.
계속하여, 층간 절연막(19) 및 실리콘 질화막(18)에, 포토리소그래피 기술 및 드라이 에칭 기술에 의해 콘택트홀을 형성하고, 콘택트홀 내에 플러그(20)를 형성한다. 플러그(20)의 형성에서는, 예를 들면 스퍼터링법 또는 CVD법에 의해 배리어 메탈막으로서의 Ti 질화막 및 텅스텐막을 형성하고, 이들을 층간 절연막(19)의 표면이 노출할 때까지, 예를 들면 CMP법에 의해 연마한다.
또한, 층간 절연막(19)상에, 비트선(BL)을 형성한다. 비트선(BL)의 형성에서는, 층간 절연막(19)상에 알루미늄막 또는 구리막 등의 도전막을 형성하고, 이 도전막에 대하여, 포토리소그래피 기술 및 드라이 에칭 기술에 의한 패터닝을 행한다. 비트선(BL)의 형성 후에는, 층간 절연막(19)상에 층간 절연막(21)을 형성한다. 층간 절연막(21)으로서는, 예를 들면 CVD법에 의해 실리콘 산화막을 형성한다.
그 후, 층간 절연막(21)의 상방에, 다른 배선 및 패시베이션막 등을 형성하고, 반도체 기억 장치를 완성시킨다.
여기에서, 제1 실시형태에 있어서의 자기 저항 변화 소자(1) 및 저항 변화 소자(2)를 형성하는 방법에 대해서 설명한다. 도 8a∼도 8e는 제1 실시형태에 있어서의 자기 저항 변화 소자(1) 및 저항 변화 소자(2)를 형성하는 방법을 공정순으로 나타내는 단면도이다.
우선, 도 8a에 나타내는 바와 같이, 층간 절연막(16)상에, Ti 질화막 및 Ni막의 적층막(201a), Ni 산화막(202a), 그리고 Pt막(203a)을, 예를 들면 스퍼터링법에 의해, 순차 형성한다. 또한, Pt막(203a)상에, Ta막(101a), PtMn막(102a), CoFeB막(103a), Mg 산화막(104a), CoFeB막(105a), 그리고 Ru막 및 Ta막의 적층막(106a)을, 예를 들면 스퍼터링법에 의해 순차 형성한다.
이어서, 1T 정도의 자장 중에서, 300℃∼350℃ 정도의 열처리를 행함으로써, CoFeB막(103a) 및 CoFeB막(105a)의 자화의 방향을 서로 평행한 것으로 한다.
그 후, 도 8b에 나타내는 바와 같이, 적층막(106a), CoFeB막(105a), Mg 산화막(104a), CoFeB막(103a), PtMn막(102a), Ta막(101a), Pt막(203a), Ni 산화막(202a), 및 적층막(201a)에 대하여, 포토리소그래피 기술 및 드라이 에칭 기술에 의한 패터닝을 행함으로써, 상부 전극(106), 자유 자성층(105), 터널 산화막(104), 고정 자성층(103), 반강자성층(102), 하부 전극(101), 상부 전극(203), 저항 변화막(202), 및 하부 전극(201)을 형성한다.
계속하여, 도 8c에 나타내는 바와 같이, 층간 절연막(16)상에 실리콘 질화막(18)을 형성한다. 고정 자성층(103) 및 자유 자성층(105)은 Fe를 함유하고 있기 때문에, 후에 층간 절연막 등을 형성할 때에 수분 등의 영향에 의해 산화하기 쉽다. 실리콘 질화막(18)은, 주로 고정 자성층(103) 및 자유 자성층(105)을 수분 등으로부터 보호하고, 산화를 억제하기 위해 형성된다.
이어서, 도 8d에 나타내는 바와 같이, 실리콘 질화막(18)상에, 예를 들면 CVD법에 의해 실리콘 산화막(19a)을 형성한다.
그 후, 도 8e에 나타내는 바와 같이, 예를 들면 CMP법 등에 의해 실리콘 산화막(19a)의 표면을 평탄화함으로써, 층간 절연막(19)을 형성한다. 그리고, 층간 절연막(19) 및 실리콘 질화막(18)에 콘택트홀을 형성하고, 콘택트홀 내에 플러그(20)를 형성한다.
이와 같이 하여, 자기 저항 변화 소자(1) 및 저항 변화 소자(2)를 형성할 수 있다.
(제2 실시형태)
다음으로, 제2 실시형태에 대해서 설명한다. 제2 실시형태에서는, 자기 저항 변화 소자(1) 및 저항 변화 소자(2)의 구조가 제1 실시형태와 상이하다. 도 9는 제2 실시형태에 있어서의 자기 저항 변화 소자(1) 및 저항 변화 소자(2)의 구조를 나타내는 단면도이다.
도 9에 나타내는 바와 같이, 제2 실시형태에서는, 제1 실시형태와 비교하여, 저항 변화 소자(2)가 자기 저항 변화 소자(1)보다 넓게 형성되어 있다. 즉, 소위 단차 구조가 채용되어 있다. 또한, 실리콘 질화막(18)을 대신하여 실리콘 질화막(23 및 24)이 보호막으로서 형성되어 있다. 실리콘 질화막(23)은, 자기 저항 변화 소자(1)를 덮음과 동시에, 저항 변화 소자(2)의 상면만을 덮고, 실리콘 질화막(24)은, 실리콘 질화막(23)의 위로부터 자기 저항 변화 소자(1) 및 저항 변화 소자(2)를 덮고 있다. 다른 구성은 제1 실시형태와 마찬가지이다.
여기에서, 제2 실시형태에 있어서의 자기 저항 변화 소자(1) 및 저항 변화 소자(2)를 형성하는 방법에 대해서 설명한다. 도 10a∼도 10d는 제2 실시형태에 있어서의 자기 저항 변화 소자(1) 및 저항 변화 소자(2)를 형성하는 방법을 공정순으로 나타내는 단면도이다.
우선, 제1 실시형태와 마찬가지로, 적층막(201a), Ni 산화막(202a), Pt막(203a), Ta막(101a), PtMn막(102a), CoFeB막(103a), Mg 산화막(104a), CoFeB막(105a), 및 적층막(106a)을 순차 형성한다(도 8a).
이어서, 제1 실시형태와 마찬가지로, 1T 정도의 자장 중에서, 300℃∼350℃ 정도의 열처리를 행함으로써, CoFeB막(103a) 및 CoFeB막(105a)의 자화의 방향을 서로 평행한 것으로 한다.
그 후, 도 10a에 나타내는 바와 같이, 적층막(106a), CoFeB막(105a), Mg 산화막(104a), CoFeB막(103a), PtMn막(102a), 및 Ta막(101a)에 대하여, 포토리소그래피 기술 및 드라이 에칭 기술에 의한 패터닝을 행함으로써, 상부 전극(106), 자유 자성층(105), 터널 산화막(104), 고정 자성층(103), 반강자성층(102), 및 하부 전극(101)을 형성한다.
계속하여, 도 10b에 나타내는 바와 같이, Pt막(203a)상에 실리콘 질화막(23)을 형성한다. 실리콘 질화막(23)의 두께는, 예를 들면 20㎚∼50㎚ 정도이다.
이어서, 도 10c에 나타내는 바와 같이, 실리콘 질화막(23), Pt막(203a), Ni 산화막(202a), 및 적층막(201a)에 대하여, 포토리소그래피 기술 및 드라이 에칭 기술에 의한 패터닝을 행함으로써, 상부 전극(203), 저항 변화막(202), 및 하부 전극(201)을 형성한다.
그 후, 도 10d에 나타내는 바와 같이, 층간 절연막(16)상에 실리콘 질화막(24)을 형성한다. 실리콘 질화막(24)의 두께는, 예를 들면 20㎚∼50㎚ 정도이다. 그리고, 제1 실시형태와 동일한 처리를 행한다.
이와 같이 하여, 자기 저항 변화 소자(1) 및 저항 변화 소자(2)를 형성할 수 있다.
이와 같은 제2 실시형태에서는, 자기 저항 변화 소자(1)의 형성을 위한 에칭과, 저항 변화 소자(2)의 형성을 위한 에칭을 개별로 행하기 때문에, 제1 실시형태보다 적절한 처리를 행하기 쉽다. 즉, 각 에칭의 대상이 되는 층의 수가 적기 때문에, 보다 적절한 조건하에서 에칭을 행하기 쉬워진다. 또한, 처리 시간 및 처리 공정수의 관점에서 보면, 제1 실시형태의 쪽이 제2 실시형태보다 바람직하다고 할 수 있다.
(제3 실시형태)
다음으로, 제3 실시형태에 대해서 설명한다. 제3 실시형태에서는, 자기 저항 변화 소자(1) 및 저항 변화 소자(2)의 구조가 제1 실시형태와 상이하다. 도 11은 제3 실시형태에 있어서의 자기 저항 변화 소자(1) 및 저항 변화 소자(2)의 구조를 나타내는 단면도이다.
도 11에 나타내는 바와 같이, 제3 실시형태에서는, 제1 실시형태에 있어서의 저항 변화 소자(2)의 상부 전극(203) 및 자기 저항 변화 소자(1)의 하부 전극(101)을 대신하여, 중간 전극(301)이 형성되어 있다. 중간 전극(301)으로서는, 예를 들면, 두께가 5㎚∼10㎚ 정도(예를 들면 5㎚)의 Pt막이 이용된다. 그리고, 중간 전극(301)은, 저항 변화 소자(2)의 상부 전극 및 자기 저항 변화 소자(1)의 하부 전극으로서 기능한다. 다른 구성은 제1 실시형태와 마찬가지이다.
여기에서, 제3 실시형태에 있어서의 자기 저항 변화 소자(1) 및 저항 변화 소자(2)를 형성하는 방법에 대해서 설명한다. 도 12a∼도 12d는 제3 실시형태에 있어서의 자기 저항 변화 소자(1) 및 저항 변화 소자(2)를 형성하는 방법을 공정순으로 나타내는 단면도이다.
우선, 도 12a에 나타내는 바와 같이, 층간 절연막(16)상에, 적층막(201a), Ni 산화막(202a), Pt막(301a), PtMn막(102a), CoFeB막(103a), Mg 산화막(104a), CoFeB막(105a), 및 적층막(106a)을, 예를 들면 스퍼터링법에 의해 순차 형성한다.
이어서, 1T 정도의 자장 중에서, 300℃∼350℃ 정도의 열처리를 행함으로써, CoFeB막(103a) 및 CoFeB막(105a)의 자화의 방향을 서로 평행한 것으로 한다.
그 후, 도 12b에 나타내는 바와 같이, 적층막(106a), CoFeB막(105a), Mg 산화막(104a), CoFeB막(103a), PtMn막(102a), Pt막(301), Ni 산화막(202a), 및 적층막(201a)에 대하여, 포토리소그래피 기술 및 드라이 에칭 기술에 의한 패터닝을 행함으로써, 상부 전극(106), 자유 자성층(105), 터널 산화막(104), 고정 자성층(103), 반강자성층(102), 중간 전극(301), 저항 변화막(202), 및 하부 전극(201)을 형성한다.
계속하여, 도 12c에 나타내는 바와 같이, 층간 절연막(16)상에 실리콘 질화막(18)을 형성한다.
이어서, 도 12d에 나타내는 바와 같이, 실리콘 질화막(18)상에 층간 절연막(19)을 형성한다. 상술한 바와 같이, 층간 절연막(19)으로서는, 예를 들면 CVD법에 의해 실리콘 산화막을 형성한다. 그 후, 예를 들면 CMP법 등에 의해 층간 절연막(19)의 표면을 평탄화하고, 층간 절연막(19) 및 실리콘 질화막(18)에 콘택트홀을 형성하고, 콘택트홀 내에 플러그(20)를 형성한다.
이와 같이 하여, 자기 저항 변화 소자(1) 및 저항 변화 소자(2)를 형성할 수 있다.
이와 같은 제3 실시형태에서는, 1개의 중간 전극(301)이 상부 전극(203) 및 하부 전극(101)으로서 기능하기 때문에, 제1 실시형태와 비교하여, 두께 방향의 치수를 작게 할 수 있다. 또한, 제조시에는, 형성하는 층의 수가 적어지기 때문에, 처리 시간 및 처리 공정수를 저감할 수 있다.
(제4 실시형태)
다음으로, 제4 실시형태에 대해서 설명한다. 제4 실시형태에서는, 자기 저항 변화 소자(1) 및 저항 변화 소자(2)의 구조가 제1 실시형태와 상이하다. 도 13은 제4 실시형태에 있어서의 자기 저항 변화 소자(1) 및 저항 변화 소자(2)의 구조를 나타내는 단면도이다.
도 13에 나타내는 바와 같이, 제4 실시형태에서는, 제3 실시형태와 비교하여, 중간 전극(301), 저항 변화막(202) 및 하부 전극(201)이 넓게 형성되어 있다. 즉, 소위 단차 구조가 채용되어 있다. 또한, 실리콘 질화막(18)을 대신하여 실리콘 질화막(23 및 24)이 보호막으로서 형성되어 있다. 중간 전극(301)은, 제3 실시형태와 마찬가지로, 저항 변화 소자(2)의 상부 전극 및 자기 저항 변화 소자(1)의 하부 전극으로서 기능한다. 다른 구성은 제3 실시형태와 마찬가지이다.
여기에서, 제4 실시형태에 있어서의 자기 저항 변화 소자(1) 및 저항 변화 소자(2)를 형성하는 방법에 대해서 설명한다. 도 14a∼도 14d는 제4 실시형태에 있어서의 자기 저항 변화 소자(1) 및 저항 변화 소자(2)를 형성하는 방법을 공정순으로 나타내는 단면도이다.
우선, 제3 실시형태와 마찬가지로, 적층막(201a), Ni 산화막(202a), Pt막(301a), PtMn막(102a), CoFeB막(103a), Mg 산화막(104a), CoFeB막(105a), 및 적층막(106a)을 순차 형성한다(도 12a).
이어서, 제1 실시형태와 마찬가지로, 1T 정도의 자장 중에서, 300℃∼350℃ 정도의 열처리를 행함으로써, CoFeB막(103a) 및 CoFeB막(105a)의 자화의 방향을 서로 평행한 것으로 한다.
그 후, 도 14a에 나타내는 바와 같이, 적층막(106a), CoFeB막(105a), Mg 산화막(104a), CoFeB막(103a), 및 PtMn막(102a)에 대하여, 포토리소그래피 기술 및 드라이 에칭 기술에 의한 패터닝을 행함으로써, 상부 전극(106), 자유 자성층(105), 터널 산화막(104), 고정 자성층(103), 및 반강자성층(102)을 형성한다.
계속하여, 도 14b에 나타내는 바와 같이, Pt막(301a)상에 실리콘 질화막(23)을 형성한다.
이어서, 도 14c에 나타내는 바와 같이, 실리콘 질화막(23), Pt막(301a), Ni 산화막(202a), 및 적층막(201a)에 대하여, 포토리소그래피 기술 및 드라이 에칭 기술에 의한 패터닝을 행함으로써, 중간 전극(301), 저항 변화막(202), 및 하부 전극(201)을 형성한다.
그 후, 도 14d에 나타내는 바와 같이, 층간 절연막(16)상에 실리콘 질화막(24)을 형성한다. 그리고, 제1 실시형태와 동일한 처리를 행한다.
이와 같이 하여, 자기 저항 변화 소자(1) 및 저항 변화 소자(2)를 형성할 수 있다.
(제5 실시형태)
다음으로, 제5 실시형태에 대해서 설명한다. 제5 실시형태에서는, 자기 저항 변화 소자(1) 및 저항 변화 소자(2)의 구조가 제1 실시형태와 상이하다. 도 15a는 제5 실시형태에 있어서의 도 2 중의 Ⅰ-Ⅰ선을 따른 단면도이며, 도 15b는 제5 실시형태에 있어서의 도 2 중의 Ⅱ-Ⅱ선을 따른 단면도이다. 여기에서는, 1개의 메모리셀에 대해서 설명한다.
제5 실시형태에서는, 도 15a 및 도 15b에 나타내는 바와 같이, 층간 절연막(16)상에, 플러그(17)에 하부 전극(201)이 접속된 저항 변화 소자(2)가 형성되어 있다. 그리고, 층간 절연막(16)상에, 저항 변화 소자(2)를 덮는 실리콘 질화막(31)이 보호막으로서 형성되어 있다. 실리콘 질화막(31)의 두께는, 예를 들면 20㎚∼50㎚ 정도이다. 실리콘 질화막(31)상에 층간 절연막(32)이 형성되어 있다. 실리콘 질화막(31) 및 층간 절연막(32) 내에, 저항 변화 소자(2)의 상부 전극(203)에 접속된 플러그(33)가 형성되어 있다.
또한, 층간 절연막(32)상에, 플러그(33)에 하부 전극(101)이 접속된 자기 저항 변화 소자(1)가 형성되어 있다. 층간 절연막(32)상에, 자기 저항 변화 소자(1)를 덮는 실리콘 질화막(34)이 보호막으로서 형성되어 있다. 실리콘 질화막(34)의 두께는, 예를 들면 20㎚∼50㎚ 정도이다. 실리콘 질화막(34)상에 층간 절연막(19)이 형성되어 있다. 실리콘 질화막(34) 및 층간 절연막(19) 내에, 자기 저항 변화 소자(1)의 상부 전극(106)에 접속된 플러그(20)가 형성되어 있다. 층간 절연막(19)상에, 플러그(20)에 접속된 비트선(BL)이 형성되어 있다. 그리고, 층간 절연막(19)상에, 비트선(BL)을 덮는 층간 절연막(21)이 형성되어 있다. 층간 절연막(21)의 상방에는, 다른 배선 및 패시베이션막 등이 형성되어 있다.
다른 구성은 제1 실시형태와 마찬가지이다.
이와 같이 구성된 제5 실시형태에 의해서도, 제1 실시형태와 동일한 효과를 얻을 수 있다.
다음으로, 제5 실시형태에 따른 반도체 기억 장치를 제조하는 방법에 대해서 설명한다. 도 16a∼도 16b는 제5 실시형태에 따른 반도체 기억 장치를 제조하는 방법을 공정순으로 나타내는 단면도이다. 도 16a∼도 16b에 나타내는 단면은, 도 2 중의 Ⅰ-Ⅰ선을 따른 단면에 상당한다.
우선, 제1 실시형태와 마찬가지로 하여, 플러그(17)의 형성까지의 처리를 행한다(도 7c). 이어서, 도 16a에 나타내는 바와 같이, 층간 절연막(16)상에 저항 변화 소자(2)를 형성한다. 저항 변화 소자(2)를 형성하는 방법에 대해서는 후술한다. 그 후, 층간 절연막(16)상에 보호막으로서의 실리콘 질화막(31)을 형성한다. 실리콘 질화막(31)은, 예를 들면 스퍼터링법 또는 CVD법에 의해 형성한다.
계속하여, 실리콘 질화막(31)상에 층간 절연막(32)을 형성한다. 층간 절연막(32)으로서는, 예를 들면 CVD법에 의해 실리콘 산화막을 형성한다. 이어서, 층간 절연막(32) 및 실리콘 질화막(31)에, 포토리소그래피 기술 및 드라이 에칭 기술에 의해 콘택트홀을 형성하고, 콘택트홀 내에 플러그(33)를 형성한다. 플러그(33)의 형성에서는, 예를 들면 스퍼터링법 또는 CVD법에 의해 배리어 메탈막으로서의 Ti 질화막 및 텅스텐막을 형성하고, 이들을 층간 절연막(32)의 표면이 노출할 때까지, 예를 들면 CMP법에 의해 연마한다. 또한, 상술한 바와 같은 다마신법을 채용해도 된다.
그 후, 층간 절연막(32)상에 자기 저항 변화 소자(1)를 형성한다. 자기 저항 변화 소자(1)를 형성하는 방법에 대해서는 후술한다. 계속하여, 층간 절연막(32)상에 보호막으로서의 실리콘 질화막(34)을 형성한다. 실리콘 질화막(34)은, 예를 들면 스퍼터링법 또는 CVD법에 의해 형성한다. 이어서, 도 16b에 나타내는 바와 같이, 실리콘 질화막(34)상에 층간 절연막(19)을 형성한다. 그 후, 층간 절연막(19) 및 실리콘 질화막(34)에, 포토리소그래피 기술 및 드라이 에칭 기술에 의해 콘택트홀을 형성하고, 콘택트홀 내에 플러그(20)를 형성한다.
또한, 층간 절연막(19)상에, 비트선(BL)을 형성한다. 이어서, 층간 절연막(19)상에 층간 절연막(21)을 형성한다. 그 후, 층간 절연막(21)의 상방에, 다른 배선 및 패시베이션막 등을 형성하고, 반도체 기억 장치를 완성시킨다.
여기에서, 제5 실시형태에 있어서의 자기 저항 변화 소자(1) 및 저항 변화 소자(2)를 형성하는 방법에 대해서 설명한다. 도 17a∼도 17h는 제5 실시형태에 있어서의 자기 저항 변화 소자(1) 및 저항 변화 소자(2)를 형성하는 방법을 공정순으로 나타내는 단면도이다.
우선, 도 17a에 나타내는 바와 같이, 층간 절연막(16)상에, Ti 질화막 및 Ni막의 적층막(201a), Ni 산화막(202a), 그리고 Pt막(203a)을, 예를 들면 스퍼터링법에 의해, 순차 형성한다.
이어서, 도 17b에 나타내는 바와 같이, Pt막(203a), Ni 산화막(202a), 및 적층막(201a)에 대하여, 포토리소그래피 기술 및 드라이 에칭 기술에 의한 패터닝을 행함으로써, 상부 전극(203), 저항 변화막(202), 및 하부 전극(201)을 형성한다.
그 후, 도 17c에 나타내는 바와 같이, 층간 절연막(16)상에 실리콘 질화막(31)을 형성한다.
계속하여, 도 17d에 나타내는 바와 같이, 실리콘 질화막(31)상에 층간 절연막(32)을 형성한다. 상술한 바와 같이, 층간 절연막(32)으로서는, 예를 들면 CVD법에 의해 실리콘 산화막을 형성한다. 이어서, 층간 절연막(32) 및 실리콘 질화막(31)에 콘택트홀을 형성하고, 콘택트홀 내에 플러그(33)를 형성한다.
그 후, 도 17e에 나타내는 바와 같이, 층간 절연막(32)상에, Ta막(101a), PtMn막(102a), CoFeB막(103a), Mg 산화막(104a), CoFeB막(105a), 그리고 Ru막 및 Ta막의 적층막(106a)을, 예를 들면 스퍼터링법에 의해, 순차 형성한다.
계속하여, 1T 정도의 자장 중에서, 300℃∼350℃ 정도의 열처리를 행함으로써, CoFeB막(103a) 및 CoFeB막(105a)의 자화의 방향을 서로 평행한 것으로 한다.
이어서, 도 17f에 나타내는 바와 같이, 적층막(106a), CoFeB막(105a), Mg 산화막(104a), CoFeB막(103a), PtMn막(102a), 및 Ta막(101a)에 대하여, 포토리소그래피 기술 및 드라이 에칭 기술에 의한 패터닝을 행함으로써, 상부 전극(106), 자유 자성층(105), 터널 산화막(104), 고정 자성층(103), 반강자성층(102), 및 하부 전극(101)을 형성한다.
그 후, 도 17g에 나타내는 바와 같이, 층간 절연막(32)상에 실리콘 질화막(34)을 형성한다.
계속하여, 도 17h에 나타내는 바와 같이, 실리콘 질화막(34)상에 층간 절연막(19)을 형성한다. 이어서, 층간 절연막(19) 및 실리콘 질화막(34)에 콘택트홀을 형성하고, 콘택트홀 내에 플러그(20)를 형성한다.
이와 같이 하여, 자기 저항 변화 소자(1) 및 저항 변화 소자(2)를 형성할 수 있다.
또한, 제1∼제5 실시형태에서는, 저항 변화 소자(2)가 자기 저항 변화 소자(1)의 하방에 위치해 있지만, 저항 변화 소자(2)가 자기 저항 변화 소자(1)의 상방에 위치해 있어도 된다. 즉, 저항 변화 소자(2)가 자기 저항 변화 소자(1)와 비트선(BL) 사이에 접속되어 있어도 된다.
제1 실시형태에 있어서, 저항 변화 소자(2)가 자기 저항 변화 소자(1)의 상방에 위치하는 경우, 하부 전극(101)으로서는, 예를 들면, 두께가 5㎚∼50㎚ 정도(예를 들면 5㎚)의 Ta막이 이용된다. 반강자성층(102)으로서는, 예를 들면, 두께가 10㎚∼30㎚ 정도(예를 들면 15㎚)의 PtMn막이 이용된다. 고정 자성층(103)으로서는, 예를 들면, 두께가 2㎚∼4㎚ 정도(예를 들면 3㎚)의 CoFeB막이 이용된다. 터널 산화막(104)으로서는, 예를 들면, 두께가 0.5㎚∼2㎚ 정도(예를 들면 1㎚)의 Mg 산화막이 이용된다. 자유 자성층(105)으로서는, 예를 들면, 두께가 1㎚∼3㎚ 정도(예를 들면 2㎚)의 CoFeB막이 이용된다. 상부 전극(106)은, 예를 들면, 두께가 1㎚∼15㎚ 정도(예를 들면 10㎚)의 Ru막과, 그 위에 형성된 두께가 2㎚∼50㎚ 정도(예를 들면 20㎚)의 Ta막으로 구성되어 있다. 또한, 하부 전극(201)은, 예를 들면 두께가 5㎚∼50㎚ 정도(예를 들면 5㎚)의 Ti 질화막과, 그 위에 형성된 두께가 5㎚∼50㎚ 정도(예를 들면 20㎚)의 Ni막으로 구성되어 있다. 저항 변화막(202)으로서는, 예를 들면, 두께가 2㎚∼20㎚ 정도(예를 들면 5㎚)의 Ni 산화막이 이용된다. 상부 전극(203)으로서는, 예를 들면, 두께가 2㎚∼50㎚ 정도(예를 들면 20㎚)의 Pt막이 이용된다.
또한, 제3 실시형태와 같이, 1개의 중간 전극이 자기 저항 변화 소자(1)의 상부 전극 및 저항 변화 소자(2)의 하부 전극으로서 기능해도 된다. 이 경우, 중간 전극으로서는, 예를 들면, 두께가 5㎚∼20㎚ 정도(예를 들면 10㎚)의 Ru막과, 그 위에 형성된 두께가 5㎚∼30㎚ 정도(예를 들면 20㎚)의 Ta막의 적층막이 이용된다.
또한, 제2 및 제4 실시형태와 같이, 소위 단차 구조를 채용해도 된다.
또한, 제1∼제5 실시형태에 있어서의 저항 변화 소자(2)를 대신하여 상변화 메모리의 상변화 저항 변화 소자가 설치되어 있어도 된다. 상변화 저항 변화 소자의 특성도, 전압의 극성 및 전류의 방향의 영향을 받지 않는다.
제1 실시형태에 있어서, 상변화 저항 변화 소자가 설치되어 있을 경우, 자기 저항 변화 소자(1)의 구성은 제1 실시형태와 마찬가지이며, 상변화 저항 변화 소자의 하부 전극으로서는, 예를 들면, 두께가 10㎚∼50㎚ 정도(예를 들면 20㎚)의 Ti 질화막이 이용되고, 저항 변화막으로서는, 예를 들면, 두께가 50㎚∼100㎚ 정도(예를 들면 50㎚)의 GeSbTe막이 이용되고, 상부 전극으로서는, 예를 들면, 두께가 20㎚∼50㎚ 정도(예를 들면 20㎚)의 Ta막이 이용된다.
또한, 제3 실시형태와 같이, 1개의 중간 전극이 자기 저항 변화 소자(1)의 상부 전극 및 상변화 저항 변화 소자의 하부 전극으로서 기능해도 된다. 이 경우, 중간 전극으로서는, 예를 들면, 두께가 1㎚∼15㎚ 정도(예를 들면 10㎚)의 Ru막과, 그 위에 형성된 두께가 5㎚∼20㎚ 정도(예를 들면 20㎚)의 Ta막의 적층막이 이용된다. 또한, 상변화 저항 변화 소자의 상부 전극으로서는, 예를 들면, 두께가 10㎚∼50㎚ 정도(예를 들면 20㎚)의 티탄 질화막이 이용된다.
여기에서, 비교를 위해, 2개의 자기 저항 변화 소자를 조합하여 4값의 정보를 기억시키도록 한 경우의 제어에 대해서 설명한다. 도 18a는 초기 상태에서, 자기 저항 변화 소자의 양쪽이 저저항 상태에 있을 경우(L／L)의 특성을 나타낸다. 도 18b는 초기 상태에서, 비트선(BL)측의 자기 저항 변화 소자가 고저항 상태, 트랜지스터(Tr)측의 자기 저항 변화 소자가 저저항 상태에 있을 경우(H／L)의 특성을 나타낸다. 도 18c는 초기 상태에서, 비트선(BL)측의 자기 저항 변화 소자가 저저항 상태, 트랜지스터(Tr)측의 자기 저항 변화 소자가 고저항 상태에 있을 경우(L／H)의 특성을 나타낸다. 도 18d는 초기 상태에서, 자기 저항 변화 소자의 양쪽이 고저항 상태에 있을 경우(H／H)의 특성을 나타낸다. 여기에서는, 비트선(BL)측의 자기 저항 변화 소자의 고저항 상태에서의 저항값이 3000Ω, 저저항 상태에서의 저항값이 1000Ω이라고 하고, 트랜지스터(Tr)측의 자기 저항 변화 소자의 고저항 상태에서의 저항값이 1000Ω, 저저항 상태에서의 저항값이 500Ω이라고 한다.
도 18a에 나타내는 바와 같이 초기 상태가 「L／L」인 경우, 전압을 한 번만 인가한 것 만으로는, 「L／H」의 상태 및 「H／H」의 상태는 얻을 수 있지만, 「H／L」의 상태는 얻을 수 없다.
또한, 도 18b에 나타내는 바와 같이, 초기 상태가 「H／L」인 경우, 전압을 한 번만 인가한 것 만으로는, 「L／L」의 상태 및 「H／H」의 상태는 얻을 수 있지만, 「L／H」의 상태는 얻을 수 없다.
또한, 도 18c에 나타내는 바와 같이, 초기 상태가 「L／H」인 경우, 전압을 한 번만 인가한 것 만으로는, 「L／L」의 상태 및 「H／H」의 상태는 얻을 수 있지만, 「H／L」의 상태는 얻을 수 없다.
또한, 도 18d에 나타내는 바와 같이, 초기 상태가 「H／H」인 경우, 전압을 한 번만 인가한 것 만으로는, 「L／L」의 상태 및 「H／L」의 상태는 얻을 수 있지만, 「L／H」의 상태는 얻을 수 없다.
따라서, 「L／L」의 초기 상태를 「H／L」의 상태로 변화시키기 위해서는, 도중에서 「H／H」의 상태로 변화시킬 필요가 있다. 즉, 두 번의 전압의 인가가 필요하다. 또한, 「H／L」의 초기 상태를 「L／H」의 상태로 변화시키기 위해서는, 도중에서 「L／L」의 상태로 변화시킬 필요가 있다. 즉, 두 번의 전압의 인가가 필요하다. 또한, 「L／H」의 초기 상태를 「H／L」의 상태로 변화시키기 위해서는, 도중에서 「H／H」의 상태로 변화시킬 필요가 있다. 즉, 두 번의 전압의 인가가 필요하다. 또한, 「H／H」의 초기 상태를 「L／H」의 상태로 변화시키기 위해서는, 도중에서 「L／L」의 상태로 변화시킬 필요가 있다. 즉, 두 번의 전압의 인가가 필요하다.
이와 같이, 2개의 자기 저항 변화 소자를 조합해도, 상기의 실시형태와 같은 효과를 얻을 수는 없다. 각 상태로의 천이를 위한 전압을 정리하면, 표 2와 같이 된다.
[표 2]
Figure 112011059653880-pct00002
또한, 2개의 저항 변화 소자를 조합하여 4값의 정보를 기억시키도록 한 경우의 제어에 대해서 설명한다. 도 19a는 초기 상태에서, 저항 변화 소자의 양쪽이 저저항 상태에 있을 경우(L／L)의 특성을 나타낸다. 도 19b는 초기 상태에서, 비트선(BL)측의 저항 변화 소자가 고저항 상태, 트랜지스터(Tr)측의 저항 변화 소자가 저저항 상태에 있을 경우(H／L)의 특성을 나타낸다. 도 19c는 초기 상태에서, 비트선(BL)측의 저항 변화 소자가 저저항 상태, 트랜지스터(Tr)측의 저항 변화 소자가 고저항 상태에 있을 경우(L／H)의 특성을 나타낸다. 도 19d는 초기 상태에서, 저항 변화 소자의 양쪽이 고저항 상태에 있을 경우(H／H)의 특성을 나타낸다. 여기에서는, 비트선(BL)측의 저항 변화 소자의 고저항 상태에서의 저항값이 20000Ω, 저저항 상태에서의 저항값이 200Ω이라고 하고, 트랜지스터(Tr)측의 저항 변화 소자의 고저항 상태에서의 저항값이 10000Ω, 저저항 상태에서의 저항값이 100Ω이라고 한다.
도 19a에 나타내는 바와 같이, 초기 상태가 「L／L」인 경우, 양의 전압을 인가하면, 0.3V 정도에서 「H／L」의 상태를 얻을 수 있다. 그러나, 더욱 전압을 올리면, 1.0V 정도에서, 저항 변화 소자의 양쪽이 저저항 상태와 고저항 상태를 반복하는 불안정한 상태가 된다. 이는, 다음과 같은 이유에 의한다. 전압이 1.0V 정도가 되면, 비트선(BL)측의 저항 변화 소자가 다시, 저저항 상태로 천이하고, 2개의 저항 변화 소자를 흐르는 전류가 급증한다. 그러면, 급증한 전류가, 2개의 저항 변화 소자의 고저항화를 유기(誘起)한다. 이 때문에, 전류가 급격하게 감소하고, 이에 수반하여, 2개의 저항 변화 소자에 걸리는 전압이 높아져, 2개의 저항 변화 소자가 저저항화한다. 이와 같은 반복이 생기는 것이다. 이와 같은 현상은, 음의 전압을 인가한 경우도 마찬가지이다.
또한, 도 19b∼도 19d에 나타내는 바와 같이, 초기 상태가 「H／L」, 「L／H」 및 「H／H」인 경우에도, 동일한 불안정한 동작이 생긴다.
이 때문에, 원하는 상태를 얻는 것은 매우 곤란하여, 4값의 정보를 기억시키거나, 판독할 수는 없다.
이와 같이, 2개의 자기 저항 변화 소자를 조합해도, 2개의 저항 변화 소자를 조합해도, 4값의 정보를 기억시킬 수는 없다. 이는, 1개의 복합 저항 변화 소자를 구성하는 2개의 소자가 서로 동일한 동작을 하기 때문이다. 이에 대하여, 상술한 실시형태에서는, 저항이 변화하는 기구가 상이한 자기 저항 변화 소자(1) 및 저항 변화 소자(2)가, 1개의 복합 저항 변화 소자 내에서 직렬로 접속되어 있기 때문에, 4종류의 저항 상태를 용이하게 얻을 수 있어, 4값의 정보를 간단한 제어로 얻는 것이 가능하다.
[산업상 이용가능성]
이들 복합 저항 변화 소자 및 그 제조 방법 등에 의하면, 간이한 제어로 4종류의 저항의 상태를 얻을 수 있다.
1 저항 변화 소자 2 가변 저항 변화 소자
11 반도체 기판 12 분리 절연막
13 층간 절연막 14 플러그
15 플러그 16 층간 절연막
17 플러그 18 실리콘 질화막
19 층간 절연막 20 플러그
21 층간 절연막 22 도전층

Claims (20)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 내부의 자화(磁化)의 방향에 따라 저항값이 변화하는 제1 저항 변화 소자(1)와,
    상기 제1 저항 변화 소자(1)에 직렬로 접속된 제2 저항 변화 소자(2)를 메모리셀마다 갖고,
    상기 제1 저항 변화 소자(1) 및 상기 제2 저항 변화 소자(2)는, 워드선에 게이트가 접속된 트랜지스터를 통하여, 1개의 비트선과 1개의 신호선의 사이에 직렬로 접속되어 있고,
    상기 제2 저항 변화 소자(2)의 저항값은, 당해 제2 저항 변화 소자(2)에 인가되는 전압 및 당해 제2 저항 변화 소자(2)를 흐르는 전류의 음양에 상관 없이, 상기 전압 및 상기 전류 중 적어도 한쪽의 크기에 따라 저항값이 변화하고,
    상기 제1 저항 변화 소자(1) 및 상기 제2 저항 변화 소자(2)의 저항값의 조합은, 상기 제1 저항 변화 소자(1) 및 상기 제2 저항 변화 소자(2)의 양쪽이 저저항 상태에 있을 경우(L/L), 상기 제1 저항 변화 소자(1)가 고저항 상태, 상기 제2 저항 변화 소자(2)가 저저항 상태에 있을 경우(H/L), 상기 제1 저항 변화 소자(1)가 저저항 상태, 상기 제2 저항 변화 소자(2)가 고저항 상태에 있을 경우(L/H), 상기 제1 저항 변화 소자(1) 및 상기 제2 저항 변화 소자(2)의 양쪽이 고저항 상태에 있을 경우(H/H)의 4종류가 있고, 각 조합(L/L, H/L, L/H, H/H) 사이의 천이는, 상기 1개의 비트선과 상기 1개의 신호선의 사이에 1번의 전압의 인가에 의해 행하여지는 것을 특징으로 하는 반도체 기억 장치.
  6. 제5항에 있어서,
    상기 제2 저항 변화 소자(2)는, 2개의 전극 사이에 끼워진, 천이 금속의 산화물을 함유하는 저항 변화막을 갖는 것을 특징으로 하는 반도체 기억 장치.
  7. 제5항에 있어서,
    상기 제2 저항 변화 소자(2)는, 2개의 전극 사이에 끼워진, 상(相)변화에 수반하여 저항값이 변화하는 저항 변화막을 갖는 것을 특징으로 하는 반도체 기억 장치.
  8. 제5항에 있어서,
    상기 제1 저항 변화 소자(1)와 상기 제2 저항 변화 소자(2)가 직접 적층되어 있는 것을 특징으로 하는 반도체 기억 장치.
  9. 제5항에 있어서,
    상기 제1 저항 변화 소자(1)와 상기 제2 저항 변화 소자(2)가, 플러그를 통해 접속되어 있는 것을 특징으로 하는 반도체 기억 장치.
  10. 내부의 자화의 방향에 따라 저항값이 변화하는 제1 저항 변화 소자(1)를 형성하는 공정과,
    상기 제1 저항 변화 소자(1)에 직렬로 접속된 제2 저항 변화 소자(2)를 형성하는 공정을 갖고,
    상기 제1 저항 변화 소자(1) 및 상기 제2 저항 변화 소자(2)를, 워드선에 게이트가 접속된 트랜지스터를 통하여, 1개의 비트선과 1개의 신호선의 사이에 직렬로 접속하고,
    상기 제2 저항 변화 소자(2)의 저항값은, 당해 제2 저항 변화 소자(2)에 인가되는 전압 및 당해 제2 저항 변화 소자(2)를 흐르는 전류의 음양에 상관 없이, 상기 전압 및 상기 전류 중 적어도 한쪽의 크기에 따라 저항값이 변화하고,
    상기 제1 저항 변화 소자(1) 및 상기 제2 저항 변화 소자(2)의 저항값의 조합은, 상기 제1 저항 변화 소자(1) 및 상기 제2 저항 변화 소자(2)의 양쪽이 저저항 상태에 있을 경우(L/L), 상기 제1 저항 변화 소자(1)가 고저항 상태, 상기 제2 저항 변화 소자(2)가 저저항 상태에 있을 경우(H/L), 상기 제1 저항 변화 소자(1)가 저저항 상태, 상기 제2 저항 변화 소자(2)가 고저항 상태에 있을 경우(L/H), 상기 제1 저항 변화 소자(1) 및 상기 제2 저항 변화 소자(2)의 양쪽이 고저항 상태에 있을 경우(H/H)의 4종류가 있고, 각 조합(L/L, H/L, L/H, H/H) 사이의 천이는, 상기 1개의 비트선과 상기 1개의 신호선의 사이에 1번의 전압의 인가에 의해 행하여지는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
KR1020117018079A 2009-03-12 2009-03-12 반도체 기억 장치 및 그 제조 방법 KR101344799B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2009/054812 WO2010103649A1 (ja) 2009-03-12 2009-03-12 複合抵抗変化素子及びその製造方法

Publications (2)

Publication Number Publication Date
KR20110110290A KR20110110290A (ko) 2011-10-06
KR101344799B1 true KR101344799B1 (ko) 2013-12-26

Family

ID=42727955

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020117018079A KR101344799B1 (ko) 2009-03-12 2009-03-12 반도체 기억 장치 및 그 제조 방법

Country Status (4)

Country Link
US (1) US8482953B2 (ko)
JP (1) JP5477371B2 (ko)
KR (1) KR101344799B1 (ko)
WO (1) WO2010103649A1 (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8625337B2 (en) * 2010-05-06 2014-01-07 Qualcomm Incorporated Method and apparatus of probabilistic programming multi-level memory in cluster states of bi-stable elements
JP5617923B2 (ja) * 2010-08-17 2014-11-05 富士通株式会社 磁気抵抗素子及び半導体記憶装置
JP2012248814A (ja) * 2011-05-31 2012-12-13 Toshiba Corp 半導体装置およびその製造方法
KR101929940B1 (ko) 2012-05-09 2018-12-17 삼성전자 주식회사 하이브리드형 저항성 메모리 소자, 그 작동 방법 및 그 제조 방법
US9230647B2 (en) * 2013-12-27 2016-01-05 Taiwan Semiconductor Manufacturing Co., Ltd. Metal line connection for improved RRAM reliability, semiconductor arrangement comprising the same, and manufacture thereof
KR20170099216A (ko) * 2016-02-23 2017-08-31 삼성전자주식회사 메모리 소자 및 그 제조 방법
DE102016112765B4 (de) * 2016-07-12 2024-04-25 Infineon Technologies Ag Magnetspeicherbauelement und Verfahren zum Betreiben desselben
WO2018043377A1 (ja) * 2016-08-31 2018-03-08 国立大学法人東北大学 磁気トンネル接合素子を備える磁気メモリの製造方法
JP2018163716A (ja) * 2017-03-24 2018-10-18 東芝メモリ株式会社 抵抗変化型メモリ
US10158068B1 (en) * 2017-06-15 2018-12-18 Macronix International Co., Ltd. Resistive random access memory device and method for manufacturing the same
KR102375588B1 (ko) 2017-07-06 2022-03-16 삼성전자주식회사 반도체 장치 및 그 제조 방법
US11075339B2 (en) 2018-10-17 2021-07-27 Cerfe Labs, Inc. Correlated electron material (CEM) devices with contact region sidewall insulation
US20200259083A1 (en) * 2019-02-08 2020-08-13 Arm Limited Method for fabrication of a cem device
CN112289922B (zh) * 2019-07-22 2023-05-30 中电海康集团有限公司 磁传感器及其制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007214419A (ja) 2006-02-10 2007-08-23 Toshiba Corp 半導体装置
JP2007258533A (ja) 2006-03-24 2007-10-04 Fujitsu Ltd 半導体記憶装置及びその駆動方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3531628B2 (ja) 2001-07-13 2004-05-31 ソニー株式会社 磁気記憶装置の製造方法
JP4509467B2 (ja) 2002-11-08 2010-07-21 シャープ株式会社 不揮発可変抵抗素子、及び記憶装置
US8102525B2 (en) 2008-10-07 2012-01-24 OptoTrace (SuZhou) Technologies, Inc. Systems and methods for detecting chemical and biological substances
US8213007B2 (en) 2003-05-27 2012-07-03 Optotrace Technologies, Inc. Spectrally sensing chemical and biological substances
US7242469B2 (en) 2003-05-27 2007-07-10 Opto Trace Technologies, Inc. Applications of Raman scattering probes
US7892489B2 (en) 2003-05-27 2011-02-22 Optotrace Technologies, Inc. Light scattering device having multi-layer micro structure
US7460224B2 (en) 2005-12-19 2008-12-02 Opto Trace Technologies, Inc. Arrays of nano structures for surface-enhanced Raman scattering
US8081308B2 (en) 2003-05-27 2011-12-20 Optotrace Technologies, Inc. Detecting chemical and biological impurities by nano-structure based spectral sensing
US7384792B1 (en) 2003-05-27 2008-06-10 Opto Trace Technologies, Inc. Method of fabricating nano-structured surface and configuration of surface enhanced light scattering probe
US8031335B2 (en) 2003-05-27 2011-10-04 Opto Trace Technologies, Inc. Non-invasive disease diagnosis using light scattering probe
US7956997B2 (en) 2003-05-27 2011-06-07 Optotrace Technologies, Inc. Systems and methods for food safety detection
KR100773537B1 (ko) 2003-06-03 2007-11-07 삼성전자주식회사 한 개의 스위칭 소자와 한 개의 저항체를 포함하는비휘발성 메모리 장치 및 그 제조 방법
US7286378B2 (en) * 2003-11-04 2007-10-23 Micron Technology, Inc. Serial transistor-cell array architecture
JP4529493B2 (ja) 2004-03-12 2010-08-25 株式会社日立製作所 半導体装置
JP4747507B2 (ja) * 2004-04-16 2011-08-17 ソニー株式会社 磁気メモリ及びその記録方法
US7812938B2 (en) 2007-06-12 2010-10-12 Opto Trace Technologies, Inc. Integrated chemical separation light scattering device
US8441631B2 (en) 2004-05-24 2013-05-14 OptoTrace (SuZhou) Technologies, Inc. Integrated device capable of performing chemical separation and light scattering
JP4475098B2 (ja) * 2004-11-02 2010-06-09 ソニー株式会社 記憶素子及びその駆動方法
KR100748557B1 (ko) * 2006-05-26 2007-08-10 삼성전자주식회사 상변화 메모리 장치
JP2008085219A (ja) * 2006-09-28 2008-04-10 Toshiba Corp 磁気抵抗効果素子
JP5165898B2 (ja) 2007-01-17 2013-03-21 株式会社東芝 磁気ランダムアクセスメモリ及びその書き込み方法
ITVE20080093A1 (it) 2008-12-17 2010-06-18 Turn Lights S R L Elemento di vincolo di un apparecchio di illuminazione ad una rotaia elettrificata.-

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007214419A (ja) 2006-02-10 2007-08-23 Toshiba Corp 半導体装置
JP2007258533A (ja) 2006-03-24 2007-10-04 Fujitsu Ltd 半導体記憶装置及びその駆動方法

Also Published As

Publication number Publication date
US20110280064A1 (en) 2011-11-17
KR20110110290A (ko) 2011-10-06
WO2010103649A1 (ja) 2010-09-16
JP5477371B2 (ja) 2014-04-23
JPWO2010103649A1 (ja) 2012-09-10
US8482953B2 (en) 2013-07-09

Similar Documents

Publication Publication Date Title
KR101344799B1 (ko) 반도체 기억 장치 및 그 제조 방법
TWI705438B (zh) 包含具有用於差分位元操作之降低切換能量障壁之磁性隨機存取記憶體結構的積體電路及其製造方法
US7092283B2 (en) Magnetic random access memory devices including heat generating layers and related methods
KR102499019B1 (ko) 자기 디바이스 및 자기 랜덤 액세서 메모리
US11289143B2 (en) SOT-MRAM with shared selector
US9461243B2 (en) STT-MRAM and method of manufacturing the same
US10411069B1 (en) Integrated circuits including magnetic random access memory structures and methods for fabricating the same
TW201312561A (zh) 記憶裝置及其製造方法
US20100109085A1 (en) Memory device design
KR101154468B1 (ko) 고체 메모리 장치와 고체 메모리 셀의 배열 방법
TWI779555B (zh) 磁記憶體裝置及其製造方法
TWI801863B (zh) 磁性記憶體裝置
US8729648B2 (en) Magnetic body device and manufacturing method thereof
KR101375389B1 (ko) 자기 메모리 소자, 자기 메모리 장치, 스핀 트랜지스터 및 집적 회로
US10381406B1 (en) Integrated circuits including magnetic random access memory structures having reduced switching energy barriers for dual bit operation and methods for fabricating the same
JP5316114B2 (ja) 半導体記憶装置及びその製造方法
CN107039579B (zh) 包括可逆和单次可编程磁隧道结的半导体器件
JP2009224477A (ja) 半導体記憶装置及びその製造方法
JP2007266301A (ja) 磁気記憶装置及びその動作方法
WO2012023157A1 (ja) 磁気抵抗素子及び半導体記憶装置
TW202011396A (zh) 記憶裝置及其製造方法
US20220173162A1 (en) Magnetic array and method for manufacturing magnetic array
US10418414B2 (en) Variable resistance memory devices
US11043630B2 (en) Method of manufacturing a magnetoresistive device
US8675399B2 (en) Magnetic unit and magnetic storage device

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee