JP6887686B2 - 磁気トンネル接合素子を備える磁気メモリの製造方法 - Google Patents

磁気トンネル接合素子を備える磁気メモリの製造方法 Download PDF

Info

Publication number
JP6887686B2
JP6887686B2 JP2018537243A JP2018537243A JP6887686B2 JP 6887686 B2 JP6887686 B2 JP 6887686B2 JP 2018537243 A JP2018537243 A JP 2018537243A JP 2018537243 A JP2018537243 A JP 2018537243A JP 6887686 B2 JP6887686 B2 JP 6887686B2
Authority
JP
Japan
Prior art keywords
magnetic
substrate
magnetic field
tunnel junction
forming step
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018537243A
Other languages
English (en)
Other versions
JPWO2018043377A1 (ja
Inventor
伊藤　顕知
顕知 伊藤
哲郎 遠藤
哲郎 遠藤
正二 池田
正二 池田
佐藤　英夫
英夫 佐藤
大野　英男
英男 大野
三浦　貞彦
貞彦 三浦
正昭 丹羽
正昭 丹羽
本庄　弘明
弘明 本庄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tohoku University NUC
Original Assignee
Tohoku University NUC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tohoku University NUC filed Critical Tohoku University NUC
Publication of JPWO2018043377A1 publication Critical patent/JPWO2018043377A1/ja
Application granted granted Critical
Publication of JP6887686B2 publication Critical patent/JP6887686B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)

Description

本発明は、磁気トンネル接合素子を備える磁気メモリの製造方法に関する。
磁気抵抗効果素子を用いたＭＲＡＭ等の不揮発メモリが知られている（例えば、特許文献１参照）。磁気抵抗効果素子としては、例えば、図１６に示したように、磁性層である参照層１１１と記録層１１３の間に障壁層１１２（非磁性障壁層）を配置した磁気トンネル接合素子（ＭＴＪ素子）を挙げることができる。図１６に示した例では、磁化の向きが変化しにくい参照層１１１は、層面（膜面）に対して垂直方向に磁化されている。記録層１１３は磁化方向が可変である。記録層１１３の飽和磁化Ｍsは記録層１１３の材料、構造、温度等により規定されている。図１６に示した磁気抵抗効果素子を、いわゆる垂直磁化ＭＴＪ素子という。記録層１１３の磁化方向が、参照層１１１の磁化に対して平行である場合にＭＴＪ素子の電気抵抗が低くなり、反平行である場合にＭＴＪ素子の電気抵抗が高くなる。ＭＴＪ素子は２つの抵抗の状態を、ビット情報の“０”及び“１”にそれぞれ対応させることで情報を記録可能な構造となっている。
図１６、図１７（ａ）に示したように、記録層１１３のエネルギーＥbは、記録層１１３の磁化の方向と参照層１１１の磁化の方向とのなす角度θ、参照層１１１の磁気異方性エネルギー密度Ｋeff、記録層１１３の体積Ｖを用いて、数式（１）で示される。ｓｉｎ2θ＝１のとき（θ＝９０°、２７０°のとき）、磁化反転に要するエネルギー障壁（Ｅb）となる。
Ｅb＝ＫeffＶｓｉｎ2θ ・・・（１）
磁気抵抗効果素子（ＭＴＪ素子）を有するＭＲＡＭ等の不揮発性メモリについて、ビット情報の安定性を示すものとして、熱安定性指数がある。この熱安定性指数Δ0は、ボルツマン定数ｋB、絶対温度Ｔを用いて、数式（２）で表される。
Δ0＝Ｅb／（ｋBＴ） ・・・（２）
熱安定性指数Δ0を有する記録層が、時間ｔののち磁化反転する確率Ｐは、Neel-Arrheniusの法則により、数式（３）で表される（例えば、非特許文献１参照）。図１７（ｂ）に示すように、確率Ｐが５０％のときの時間ｔは、記録層１１３による情報の保持時間に対応する。
Ｐ＝１−ｅｘｐ｛（−ｔ／１０-9）×ｅｘｐ（−Δ0）｝ ・・・（３）
熱安定性指数Δ0を測定する一般的な方法として、磁場パルス法、電流パルス法などが知られている。磁場パルス法は、特定のパルス幅の磁場パルスを与えたときの磁化反転確率を、磁場パルスの磁場の大きさを変えながら測定し、磁場の大きさと磁化反転確率との関係に基づいて、熱安定性指数Δ0を求めるものである。
電流パルス法は、特定のパルス幅の電流パルスを与えたときの磁化反転確率を、電流パルスの電流の大きさを変えながら測定し、電流の大きさと磁化反転確率の関係に基づいて、熱安定性指数Δ0を求めるものである。
磁場パルス法や電流パルス法とは異なる熱安定性指数Δ0の測定方法として、１０Ｍｂ以上のＭＴＪからなるＭＲＡＭチップを準備し、各ＭＴＪの記録層にチェッカーボードパターン等で、１または０の情報を書き込み、高温で数分から１００時間程度放置した後、初期情報がどのくらい失われたかを表すエラー率（error rate）を測定し、そのエラー率から算出した反転確率と放置時間との関係に基づいて、熱安定性指数Δ0を求める方法が知られている。この方法によれば、測定中にエネルギー障壁の値が変化しないため、磁化反転のモードによらず、正確な熱安定性指数Δ0を求めることができる。
ところで、磁気抵抗効果素子を用いた磁気メモリの製造方法としては、例えば、基板となるウェハにＣＭＯＳを作製し、ＣＭＯＳ上にＭＴＪと接続するための中間配線を形成し、中間配線の上部に磁性膜を配線し、それらに対して磁場中熱処理を施した後、ＭＴＪパターンを作製し、エッチング加工によりＭＴＪを形成し、保護膜を形成し、ＭＴＪ上に上部配線を形成し、それをチップ状に切り出し、ワイヤボンディング金属線で所定の回路基板に接続した後、樹脂封止を行う方法が知られている。
特開２０１４−１１２６９１号公報 特開２０１１−２７４９５号公報
W.F. Brown, Jr.,"Thermal Fluctuations of a Single-Domain Particle"，Phys. Rev., 1963, Vol.130, Num.5, p.1677-1686
しかしながら、上述した磁気メモリの製造方法では、磁性膜を形成した後、保護膜や配線等を形成する工程、樹脂封止工程等で、ＭＴＪ素子等に対して様々な熱履歴がかかり、ＭＴＪ素子やその周辺の構成要素に応力ないし歪が生じ、その応力ないし歪によりＭＴＪ素子の熱安定性指数等の性能が劣化する場合がある。
また、特許文献２には、ブリッジ状に組んだ磁気検出素子を基板に形成するとともに、前記磁気検出素子を保護する保護膜を前記基板に形成することで該基板を多層基板とし、当該保護膜において前記磁気検出素子の近傍に、該保護膜をエッチングすることで応力緩和溝を形成し、該応力緩和溝形成後の前記多層基板をパッケージする工程手順を経る磁気センサの製造方法において、前記多層基板をパッケージする前に、該多層基板をアニールする、磁気センサの製造方法が記載されている。
しかしながら、特許文献２に記載の磁気センサの製造方法では、応力緩和溝を形成する煩雑な工程を行うことを要する。上記特許文献２に記載のように、パッケージ前にアニールした場合では、パッケージ後に残っている応力を除去することができない。
本発明の磁気トンネル接合素子（磁気抵抗効果素子）を備える磁気メモリの製造方法は、少なくとも以下の構成を具備するものである。
磁気トンネル接合素子（磁気抵抗効果素子）を備える磁気メモリの製造方法であって、
電極層が設けられた基板に、第１磁性層と第２磁性層との間に非磁性層を備えた磁性膜を形成する工程と、
前記基板に対して、真空中で前記第１磁性層又は第２磁性層の膜面垂直方向に磁界を印加した状態で、第１処理温度でアニール処理を行う磁場中アニール処理工程と、
前記基板に形成された前記磁性膜にエッチング処理を施して所定のパターンの磁気トンネル接合素子を形成する工程と、
前記基板に形成された前記磁気トンネル接合素子を保護する保護膜を形成する保護膜形成工程と、
前記保護膜形成工程の後に、前記保護膜が形成された基板に対して、磁気メモリの構成要素を形成する、熱履歴を伴う形成工程と、
アニール処理室にて、真空中又は不活性ガス中、磁場非印加状態で、前記基板に対して、前記第１処理温度よりも低い第２処理温度でアニール処理を施す磁場非印加アニール処理工程と、を有することを特徴とする。
本発明に係る磁気トンネル接合素子を用いた磁気メモリの製造方法は、高い素子性能（熱安定性指数等）を有する磁気トンネル接合素子を備える磁気メモリを、簡単に製造することができる。
本発明の実施形態に係る磁気トンネル接合素子を用いた磁気メモリ（半導体集積回路）を説明するための図、（ａ）は磁気メモリ（半導体集積回路）の一例を示す斜視図、（ｂ）は磁気メモリ（半導体集積回路）の一部分を拡大した斜視図。 本発明の実施形態に係る磁気メモリ（半導体集積回路）の製造装置の一例を示す概念図。 本発明の実施形態に係る磁気トンネル接合素子を用いた磁気メモリの製造方法の一例を示すフローチャート。 磁気メモリの製造方法の一例を示す図、（ａ）は磁性膜形成工程を説明するための図、（ｂ）は磁場中アニール処理（磁場中熱処理）を説明するための図、（ｃ）はＭＴＪパターニング用のレジストパターンを形成する工程を説明するための図。 磁気メモリの製造方法の一例を説明するための概念図、（ａ）はＭＴＪのパターニングを説明するための図、（ｂ）はキャプチュレーション膜（保護膜）の形成工程を説明するための図、（ｃ）は下部電極形成（パターニング）を説明するための図。 磁気メモリの製造方法の一例を説明するための概念図、（ａ）は熱処理装置（アニール装置）を用いた熱処理（アニール処理）を説明するための図、（ｂ）は第２層間膜を形成する工程を説明するための図。 磁気メモリの製造方法の一例を説明するための概念図、（ａ）は第２層間膜を平坦化する工程を説明するための図、（ｂ）は熱処理装置（アニール装置）を用いた熱処理（アニール処理）を説明するための図。 磁気メモリの製造方法の一例を説明するための概念図、（ａ）は第２層間膜にビアを形成した状態の一例を示す断面図、（ｂ）は拡散防止膜を形成した状態の一例を説明するための図、（ｃ）は上部配線を形成した状態の一例を説明するための図。 磁気メモリの製造方法の一例を説明するための概念図、（ａ）は上部配線のパターニングを説明するための図、（ｂ）は熱処理装置（アニール装置）を用いた熱処理（アニール処理）を説明するための図、（ｃ）ＭＴＪ素子等が形成されたウェハからチップを切り出す工程を説明するための図。 磁気メモリの製造方法の一例を示す図、（ａ）はチップをダイボンディングした状態の一例を示す断面図、（ｂ）は樹脂封止された磁気メモリの断面図、（ｃ）は熱処理装置（アニール装置）を用いた熱処理（アニール処理）を説明するための図。 本発明の実施形態に係る磁気トンネル接合素子を用いた磁気メモリ（半導体集積回路）のＭＴＪアレイ構造の一例を示す斜視図。 磁気メモリ（半導体集積回路）製造時の温度の時間変化の一例を示す図。 本発明の一実施形態に係る磁気メモリの製造方法の一例を示す図。 図１３に示した磁気メモリの製造方法により作製されたＭＴＪ素子と、比較例のＭＴＪ素子の熱安定性指数の一例を示す図。 本発明の実施形態に係るＭＴＪ素子の熱安定性指数を測定する測定システムの一例を示す概念図。 参照層と障壁層と記録層を備えるＭＴＪ素子を説明するための模式図。 ＭＴＪ素子の記録層を説明するための図、（ａ）は記録層の磁化の角度θとエネルギー障壁の関係を示す図、（ｂ）は記録層における情報の保持時間を説明するための図。
本発明の実施形態に係る磁気抵抗効果素子（磁気トンネル接合素子（ＭＴＪ素子））を用いた磁気メモリの製造方法は、基板にＭＴＪ素子の磁性膜を形成し、その基板に対して第１処理温度Ｔａで磁場中熱処理を施した後、それよりも後の工程のうち、ＭＴＪ素子を保護するＳｉＮ等の保護膜（キャプチュレーション膜）形成工程、第２層間膜形成工程、上部配線形成工程、パッケージング工程の少なくともいずれか一つ以上の工程の後、アニール処理室（熱処理室）内で、磁場非印加状態、真空中又は不活性ガス雰囲気中、第２処理温度Ｔｂで、基板に対してアニール処理を施すことにより、保護膜（キャプチュレーション膜）やＭＴＪ素子の応力ないし歪を緩和する。第２処理温度Ｔｂは第１処理温度Ｔａよりも低い温度に設定されている。
以下、図面を参照しながら本発明の実施形態を説明する。本発明の実施形態は図示の内容を含むが、これのみに限定されるものではない。なお、以後の各図の説明で、既に説明した部位と共通する部分は同一符号を付して重複説明を一部省略する。
図１に示したように、本発明の実施形態に係る磁気トンネル接合素子を用いた磁気メモリ１０（半導体集積回路）は、多数のＭＴＪ素子１１（磁気トンネル接合素子）を有するＭＲＡＭ（磁気メモリ）から成り、図２に示した複数の各種の形成装置５１、磁場中熱処理室５２、熱処理室５３、制御部５４等を有する磁気メモリの製造装置により、図３に示した製造工程を行うことにより作製される。図４〜図１０は、磁気メモリ１０の詳細な製造方法の一例を説明するための図である。
本実施形態では、図１（ａ）に示したように、磁気メモリ１０は、基板としてのウェハ１２上にＣＭＯＳ１３が設けられており、そのＣＭＯＳ１３上に多層の中間配線１４（例えば、Ｍ１−Ｍ４）が設けられている。本実施例では、４層からなる中間配線の例を示したが、配線の総数は、ＭＲＡＭの応用に応じて変えることが可能で、またＭＴＪ素子１１の形成場所も、必ずしもＭ４配線上に限定されるものではない。中間配線１４上にはＭＴＪ素子１１が設けられている。ＭＴＪ素子１１と中間配線１４は電気的に接続されている。ＭＴＪ素子１１の上部には上部配線１５が設けられており、ＭＴＪ素子１１と上部配線１５が電気的に接続されている。
詳細には、図１（ｂ）に示したように、第１層間膜１上に下部電極１４０が設けられている。第１層間膜１は、絶縁性材料により形成されており、基板としてのウェハ１２に設けられたＣＭＯＳ１３の上方に配置されている。第１層間膜１には導電性のビア１４１（ＶＩＡ）が設けられており、ビア１４１は下部電極１４０とＣＭＯＳ１３等とを電気的に接続した構造を有する。下部電極１４０に隣接した参照層１１１としての第１磁性層（導電性層）、非磁性層の障壁層１１２、記録層１１３としての第２磁性層（導電性層）を有するＭＴＪ素子１１が設けられている。その記録層１１３に隣接して導電性のハードマスク１０３が設けられている。ハードマスク１０３に隣接して導電性のビア１５１、上部配線１５が設けられている。
また、ＭＴＪ素子１１の側面側には、保護膜１０５（キャプチュレーション膜）が設けられており、ＭＴＪ素子１１を保護する構造となっている。また、保護膜１０５の周囲には第２層間膜２が設けられており、第２層間膜２と上部配線１５との間には、拡散防止膜１０６が設けられている。
参照層１１１としての第１磁性層や記録層１１３としての第２磁性層は、例えば、Ｃｏ、Ｆｅ、Ｎｉを含む合金、例えばＣｏＦｅＢ、などの強磁性体を含む材料で構成されている。
非磁性層である障壁層１１２は、例えば、ＭｇＯ、Ａｌ2Ｏ3、ＳｉＯ2、ＴｉＯ、ＨｆＯなどの化合物を有する材料で構成されている。
図２に示したように、本発明の実施形態に係る磁気メモリの製造装置は、複数の各種の形成装置５１、磁場中熱処理室５２、磁場非印加アニール処理室としての熱処理室５３、制御部５４等を有する。また、製造装置は、各形成装置により処理された基板等を検査する検査装置を備えていてもよい。
本実施形態では、形成装置５１は、Ａ形成装置５１Ａ、Ｂ形成装置５１Ｂ、Ｃ形成装置５１Ｃ、・・・、Ｙ形成装置５１Ｙ、Ｚ形成装置５１Ｚ等を有する。具体的には、各形成装置５１は、スパッタリング装置等の製膜装置、レジスト塗布装置、露光装置、エッチング装置、化学気相成長装置、ケミカルメカニカルポリッシング装置、メッキ装置、ダイシング装置、ダイボンディング装置、ワイヤボンディング装置、樹脂封止装置などである。
基板に参照層１１１である第１磁性層、非磁性の障壁層１１２、記録層１１３である第２磁性層が形成された後、その基板を室温まで自然冷却または強制冷却した後、磁場中アニール処理室（磁場中熱処理室５２）は、真空状態で、その基板に対して、第１処理温度Ｔａにてアニール処理を行いつつ、参照層１１１の面直方向に磁界を印加して、参照層１１１の磁化を面直方向に揃えるように着磁させる。そのＭＴＪ素子を備える基板は、次の形成装置により、次の工程に応じた処理が行われる。なお、本実施形態では、室温は１℃〜３０℃程度であるとする。
熱処理室５３（磁場非印加アニール処理室）は、各種形成装置５１による、熱履歴を生じる形成処理後、必要に応じて、基板上に形成されたＭＴＪ素子や保護膜（キャプチュレーション膜）等に対して、第２処理温度Ｔｂでアニール処理が施され、ＭＴＪ素子や保護膜の応力ないし歪を緩和する。なお、第２処理温度Ｔｂは、第１処理温度Ｔａよりも低い温度に設定されている。
制御部５４（制御装置）は、各形成装置５１、磁場中熱処理室５２（磁場中アニール処理室）、磁場非印加アニール処理室としての熱処理室５３（アニール処理室）等を統括的に制御することで、磁気メモリを製造する。詳細には、制御部５４は、コンピュータにより構成され、制御プログラムを実行することにより、本発明に係る磁気メモリの製造方法等を実現する。
次に、本発明の実施形態に係る磁気メモリの製造方法を説明する。
図３に示すように、基板となるシリコン等のウェハ１２を所定の形成装置５１内に投入し（ステップＳ１１）、そのウェハ１２の表面にＣＭＯＳ１３を作製し（ステップＳ１２）、ＣＭＯＳ１３の上にＭＴＪ素子１１と接続するための多層の中間配線１４（例えば、Ｍ１−Ｍ４）を形成する。
そして、中間配線１４上に第１層間膜１が形成され、第１層間膜１にビアホールが形成される（図４（ａ）を参照）。
次に、ステップＳ１４において、製膜装置、例えば物理蒸着（ＰＶＤ：Physical Vapor Deposition）装置、特に本実施形態では、スパッタリング装置により、第１層間膜１に隣接して、下部電極１４０となる導電層、参照層１１１となる第１磁性膜、非磁性層である障壁層１１２、記録層１１３となる第２磁性膜、ハードマスク１０３を順に成膜する。上記の製膜工程では、必要に応じて室温からの加熱を行う場合もある。尚、下部電極１４０となる導電層の形成時に、第１層間膜１に設けられたビアホールに、導電材料が成膜され、電気的に接続されることにより、ビア１４１（ＶＩＡ）との電気的なコンタクトが形成される。
次に、ステップＳ１５において、図４（ｂ）に示したように、アニール処理専用の磁場中熱処理室５２（磁場中アニール処理室）にて、上記磁性膜等が形成されたウェハ１２Ａ（基板）に対して、磁場中アニール処理が施される。詳細には、磁場中熱処理室５２には、ヒーター等の加熱部５２２、温度センサ５２３、真空ポンプ５２４、磁場発生装置５２５などが設けられている。制御部５４は、磁場中熱処理室５２の各構成要素を統括的に制御する。
磁場中アニール処理としては、具体的には、室温状態の熱処理室５２内に、磁性膜等が形成されたウェハ１２Ａ（基板）が配置され、真空ポンプ５２４により熱処理室５２内を真空状態とし、加熱部５２２により熱処理室５２内を第１処理温度Ｔａ（３８０℃〜４２０℃程度、本実施形態では４００℃）に加熱しつつ、磁場発生装置５２５により、参照層１１１となる第１磁性膜の面に対して垂直方向（直交方向）に磁界を印加し、所定時間経過後、加熱部５２２をオフ状態とし、室温程度となった後、熱処理室５２からアニール処理された基板を取り出す。そして、検査装置により磁性膜の膜性能を検査する。なお、本実施形態では、室温は１℃〜３０℃程度であるとする。
ステップＳ１６において、図４（ｃ）に示したように、ＭＴＪパターン１０４がリソグラフィで作製される。詳細には、レジスト塗布装置によりフォトレジストをハードマスク１０３上に塗布し（処理温度は室温）、それに対してベーキング処理を行う（約１００℃）。次に、露光装置により、フォトマスクのパターンをフォトレジストに転写する（処理温度は室温）。次に、それに対してポストベーキング処理を施して、未露光部分を除去する（約１５０℃）。検査装置がリソグラフィの形状を検査する。
ステップＳ１７において、ハードマスクとＭＴＪに対して、エッチング処理を行う。詳細には、上記ＭＴＪパターン１０４等が形成された基板に対して、反応性イオンエッチング装置によりエッチング処理を施すことにより（処理温度は室温）、図５（ａ）に示したように、ＭＴＪパターン１０４に対応した形状のハードマスク１０３とＭＴＪ素子１１が形成される。フォトレジスト（ＭＴＪパターン１０４）を除去した後、検査装置がＭＴＪ素子１１の形状を検査する。
ステップＳ１８において、化学気相成長装置の装置内に、ステップＳ１７の処理が施された基板を配置し、装置内に反応性ガスを導入して、基板を２００℃〜３００℃程度に加熱し、図５（ｂ）に示すように、下部電極１４０となる導電層上に、保護膜１０５（キャプチュレーション膜）を成膜する。詳細には、ＭＴＪ素子１１の側面側、及びハードマスク１０３に隣接して保護膜１０５が形成される。保護膜１０５（キャプチュレーション膜）の形成材料としては、例えばＳｉＮ等を挙げることができる。
ステップＳ１９において、上記処理が行われた基板に対して、下部電極レジストパターンを形成後、反応性イオンエッチング装置を用いてエッチング処理を施すことにより、図５（ｃ）に示したように、所定の形状の下部電極１４０が形成される。ステップＳ１９における処理温度は、室温程度である。
ステップＳ２０において、上記処理が行われた基板に対して、アニール処理（熱処理）を施す。詳細には、図６（ａ）に示したように、熱処理室５３（アニール処理室）には、ヒーター等の加熱部５３２、温度センサ５３３、真空ポンプ５３４、不活性ガス供給部５３６などが設けられている。制御部５４は、熱処理室５３の各構成要素を統括的に制御する。
アニール処理としては、具体的には、磁場非印加状態、且つ、室温状態の熱処理室５３内に、上記処理が行われたウェハ１２Ｂ（基板）が配置され、真空ポンプ５３４により熱処理室５３内を真空状態とし、加熱部５３２により熱処理室５３内を第２処理温度Ｔｂ（例えば２００℃以上〜４００℃未満、本実施形態では３００℃）に加熱し、所定時間経過後、加熱部５３２をオフ状態とし、室温程度となった後、熱処理室５３からアニール処理が行われた基板を取り出す。そして、検査装置によりＭＴＪ素子等の性能を検査する。
ＭＴＪ素子や保護膜１０５等が形成されたウェハ１２Ｂ（基板）に対して、上記アニール処理を施すことにより、ＭＴＪ素子や保護膜１０５等の応力ないし歪が緩和される。
尚、不活性ガス供給部５３６により窒素ガスやアルゴンガス等の不活性ガスを、熱処理室５３内に供給し、熱処理室５３内を不活性ガスで満たした状態で、アニール処理を施してもよい。
ステップＳ２１において、第２層間膜２を形成する処理を行う。詳細には、化学気相成長装置の装置内に、ステップＳ２０の処理が施された基板を配置し、装置内に反応性ガスを導入して、基板を２００℃〜３００℃程度に加熱しながら成膜し、図６（ｂ）に示したように、第１層間膜１や保護膜１０５（キャプチュレーション膜）に隣接して第２層間膜２が形成される。
次に、第２層間膜２を平坦化する処理を行う。詳細には、ケミカルメカニカルポリッシング（ＣＭＰ）装置により、研磨剤を第２層間膜２の表面に塗布しながら、第２層間膜２の表面を研磨する処理を行う。図７（ａ）に示したように、第２層間膜２の表面が平坦となる。平坦化処理の処理温度は室温程度である。
ステップＳ２２において、上記平坦化処理が行われた基板に対して、図７（ｂ）に示したように、アニール処理を行う。熱処理室５３（アニール処理室）の構成に関する説明は省略する。アニール処理としては、ステップＳ２０と同様であり、具体的には、磁場非印加状態、且つ、室温状態の熱処理室５３内に、上記処理が行われたウェハ１２Ｃ（基板）が配置され、熱処理室５３内を真空状態、又は不活性ガス雰囲気とし、加熱部５３２により熱処理室５３内を第２処理温度Ｔｂ（例えば２００℃以上〜４００℃未満、本実施形態では３００℃）に加熱し、所定時間経過後、加熱部５３２をオフ状態とし、室温程度となった後、熱処理室５３からアニール処理が行われた基板を取り出す。そして、検査装置によりＣＭＰの平坦化の状況を検査する。
ステップＳ２３において、上記ステップＳ２２により処理された基板に対して、上部配線形成処理を行う。本実施形態では、ビア（ビアホール）形成処理、拡散防止膜形成処理の後、上部配線膜形成処理、上部配線パターンニング処理を行う。
詳細には、先ず、図８（ａ）に示したように、第２層間膜２にビア（ビアホール）を形成する処理を行う。具体的には、ビアホールに対応するリソグラフィパターンを形成後、反応性イオンエッチング装置によりエッチング処理が行われ、ビアホール１５１Ｈが形成される。ステップＳ２３の処理温度は室温程度である。
次に、拡散防止膜１０６を形成する処理を行う。詳細には、化学気相成長装置の装置内に、上記ビアホール１５１Ｈ等が形成された基板を配置し、装置内に反応性ガスを導入して、基板を２００℃〜３００℃程度に加熱しながら成膜し、図８（ｂ）に示すように、第２層間膜２の表面、及びビアホール１５１Ｈの内側面に拡散防止膜１０６が形成される。拡散防止膜１０６の形成材料としては、例えばＴｉＮ等を挙げることができる。この拡散防止膜形成処理の処理温度は、２００℃〜３００℃程度である。
次に、図８（ｃ）に示したように、無電解めっき装置により、拡散防止膜１０６に隣接して、上部配線１５となる上部配線膜を形成する。処理温度は、室温程度である。上部配線の形成材料としては、例えば、Ｃｕ等を採用することができる。また、ビアホール１５１ＨにＣｕ等が成膜されることで、ビア１５１が形成される。
次に、上部配線パターンニング処理を行う。詳細には、上部配線の形状に対応したリソグラフィパターンを形成後、反応性イオンエッチング装置により上部配線膜に対してエッチング処理を行うことで、図９（ａ）に示したように、所定形状の上部配線１５が形成される。この上部配線パターンニング処理の処理温度は、室温程度である。
ステップＳ２４において、上記処理が施された基板に対して、図９（ｂ）に示したように、アニール処理を行う。熱処理室５３（アニール処理室）の構成に関する説明は省略する。アニール処理としては、ステップＳ２０、Ｓ２２と同様であり、具体的には、磁場非印加状態、且つ、室温状態の熱処理室５３内に、上記処理が行われたウェハ１２Ｄ（基板）が配置され、熱処理室５３内を真空状態、又は不活性ガス雰囲気とし、加熱部５３２により熱処理室５３内を第２処理温度Ｔｂ（例えば２００℃以上〜４００℃未満、本実施形態では３００℃）に加熱し、所定時間経過後、加熱部５３２をオフ状態とし、室温程度となった後、熱処理室５３からアニール処理が行われた基板を取り出す。そして、検査装置によりＭＴＪ素子等の性能を検査する。
尚、ステップＳ２１、Ｓ２３を配線形成工程（BEOL：Back end of line）という。
ステップＳ２５において、パッケージング処理を行う。本実施形態では、パッケージング処理としては、チップ切り出し処理、チップダイボンディング処理、ワイヤボンディング処理、樹脂封止処理等を行う。
詳細には、チップ切り出し処理としては、図９（ｃ）に示したように、ステップＳ２４までの処理が施されたウェハ１２Ｅ（基板）を、ダイシング装置によりチップ状に切り出して、所定の大きさのチップ１２１を作製する。処理温度は室温である。本実施形態ではウェハの直径は３００ｍｍである。
チップダイボンディング処理としては、図１０（ａ）に示したように、回路基板上に導電性接着材料からなるボンディング層２０１を介してチップ１２１を接着する。回路基板は、絶縁材２０３、回路パターンとしての金属パターン２０２、はんだ等の導電体２０４により構成されている。導電性接材料を用いた場合、チップダイボンディング処理の処理温度としては、１５０℃〜２００℃程度である。
ワイヤボンディング処理としては、図１０（ｂ）に示したように、チップ１２１の所定箇所と、回路基板の金属パターン２０２の所定箇所とをワイヤボンディング金属線２０６で電気的に接続する。
樹脂封止処理としては、図１０（ｂ）に示したように、回路基板上のチップ１２１及び金属線２０６を樹脂材料２０７により封止する。上記一連の処理により、磁気メモリ１０が作製される。ボンディング部分の処理温度は１５０℃〜３００℃程度である。チップへの加熱は行わない。
ステップＳ２６において、上記作製された磁気メモリ１０に対して、図１０（ｃ）に示したように、アニール処理を行う。熱処理室５３（アニール処理室）の構成に関する説明は省略する。アニール処理としては、ステップＳ２０、Ｓ２２、Ｓ２４と同様であり、具体的には、磁場非印加状態、且つ、室温状態の熱処理室５３内に、上記磁気メモリ１０が配置され、熱処理室５３内を真空状態、又は不活性ガス雰囲気とし、加熱部５３２により熱処理室５３内を第２処理温度Ｔｂ（例えば２００℃以上〜４００℃未満、本実施形態では３００℃）に加熱し、所定時間経過後、加熱部５３２をオフ状態とし、室温程度となった後、熱処理室５３からアニール処理が行われた磁気メモリ１０を取り出す。そして、検査装置により最終的に素子等の各種の性能を検査する。
また、製造された磁気メモリ１０（半導体集積回路）は、図１１に示したように、ＭＴＪ素子１１の上部配線１５として複数のビット線１８が配線され、ＣＭＯＳ１３の上部に複数のワード線１９が配線されたＭＲＡＭからなっている。各ビット線１８は、互いに平行に配置され、ビットライン選択回路１８ａに接続されている。各ワード線１９は互い平行に配置され、ワードライン選択回路１９ａに接続されている。
この磁気メモリ１０（半導体集積回路）において、任意のＭＴＪ素子１１へ書き込みを行う場合、書き込みビットナンバーをもとに、ビットライン選択回路１８ａおよびワードライン選択回路１９ａでそれぞれ、所定のビット線１８およびワード線１９に電圧を印加して行う。
また、任意のＭＴＪ素子１１から読み出しを行う場合、読み出しビットナンバーをもとに、ビットライン選択回路１８ａおよびワードライン選択回路１９ａで、それぞれ所定のビット線１８およびワード線１９を選択し、センスアンプ２０へ接続して行う。センスアンプには参照抵抗８が電気的に接続されている。
尚、熱処理室５３によるアニール処理は、上述した磁気メモリの製造工程のステップＳ２０、Ｓ２２、Ｓ２４、Ｓ２６のうち、いずれか一つ以上を行うことで、ＭＴＪ素子や保護膜（キャプチュレーション膜）等の応力ないし歪を緩和することができる。
図１２は磁気メモリ（半導体集積回路）製造時の温度の時間変化の一例を示す図である。
本実施形態では、熱処理室５３（アニール処理室）による、アニール処理の第２処理温度Ｔｂは、磁場中熱処理工程での第１処理温度Ｔａよりも低く設定されている。
また、図１２に示したように、アニール処理対象物を室温状態に自然冷却する、又は強制冷却した後、熱処理室５３による磁場非印加のアニール処理を行うので、ＭＴＪ素子や保護層（キャプチュレーション膜）等の応力ないし歪を確実に緩和することができる。
すなわち、ＭＴＪ素子の素子性能を劣化させることなく、保護膜（キャプチュレーション膜）やＭＴＪ素子等の応力ないし歪を緩和することができ、その応力ないし歪の緩和により、高い性能のＭＴＪ素子を備えた磁気メモリを提供することができる。
本願発明者は、本発明に係る磁気メモリの製造方法の効果を確認するために、磁気トンネル接合素子（磁気抵抗効果素子）を有する磁気メモリを実際に作製し、磁気抵抗効果素子の熱安定性指数Δ０の測定を行った。尚、製造コスト等の制約で、これまで述べたすべての工程（詳細には図３に示すＳ２０、Ｓ２２、Ｓ２４、Ｓ２６）での熱処理（磁場非印加アニール処理）が難しい場合、ウェハ上でのＭＲＡＭ製造工程がすべて終了する上部電極（上部配線１５）を形成する工程（Ｓ２３）の後に熱処理工程（磁場非印加アニール処理工程Ｓ２４）を行うことが効果的である。この理由は、上部電極（上部配線１５）を形成する工程（Ｓ２３）までに、ウェハ上でのＭＲＡＭ製造工程におけるすべての熱履歴を伴う工程が終了しているので、上部電極（上部配線１５）を形成する工程（Ｓ２３）の後に熱処理（磁場非印加アニール処理工程Ｓ２４）を行うと、この工程以前に蓄積された保護膜１０５やＭＴＪ素子１１等の応力ないし歪を、一度に緩和することができるためである。
図１３は本発明の一実施形態に係る磁気メモリの製造方法の一例を示すフローチャートである。図１３に示した磁気メモリの製造方法では、ステップＳ１１〜Ｓ１９、Ｓ２１、Ｓ２３、Ｓ２４（磁場非印加アニール処理）を実行し、このステップＳ２４（磁場非印加アニール処理）による効果を確認するために、図３に示したステップＳ２０、Ｓ２２、Ｓ２５、Ｓ２６に関しては実行していない。
図１４は、図１３に示した磁気メモリの製造方法により作製されたＭＴＪ素子の熱安定性指数と、比較例のＭＴＪ素子の熱安定性指数の一例を示す図である。熱安定性指数の測定は、図１５に示した測定システムにより測定を行った。
図１４において、縦軸に熱安定性指数Δ0を示し、横軸にＭＴＪ素子のサイズを示す。ＭＴＪ素子のサイズは、本実施例では、円柱形状の記録層の直径としている。
三角マークは、図１３に示した本発明の一実施形態に係る磁性メモリの製造方法、詳細には、ステップＳ１１〜Ｓ１９、Ｓ２１、Ｓ２３、Ｓ２４（アニール処理）を実行することにより作製された磁気メモリのＭＴＪ素子の熱安定指数の値を示す。つまり、ステップＳ２１、Ｓ２３のＢＥＯＬ工程後に、熱処理室５３によるアニール処理を行っている。
丸マークは、比較例の磁性メモリの製造方法、詳細には、ステップＳ１１〜Ｓ１９、Ｓ２１、Ｓ２３を実行することにより作製された磁気メモリのＭＴＪ素子の熱安定指数の値を示す。つまり、比較例では、熱処理室５３によるアニール処理を行っていない。
測定の結果、図１４に示したように、本発明に係る磁気メモリの製造方法で製造されたＭＴＪ素子の熱安定性指数Δ0は、比較例と比べて、大きな値を示した。つまり、熱処理室５３によるアニール処理を施すことにより、保護膜（キャプチュレーション膜）やＭＴＪ素子等の応力ないし歪が緩和されて、高い熱安定性指数Δ0を有するＭＴＪ素子が作製されていることが分かった。
非特許文献２によると、数式（３）から、容量ｍビットの磁気メモリの故障率Ｆは、数式（４）で表される。
Ｆ＝１−ｅｘｐ｛−ｍ×（ｔ／１０-9）×ｅｘｐ（−Δ0）｝ ・・・（４）
したがって、一般的なエラー補償回路で救済可能な故障率１０-7以下を確保可能な時間ｔは、数式（５）で表される。
ｔ＝｛（−１０-9）／ｍ｝×ｌｎ（１−１０-7）×ｅｘｐ（Δ0） ・・・（５）
例えば、メモリの容量として、本発明の主要な応用であるｍ＝６４Ｍｂのエンベデッドメモリを想定すると、比較例では、ＭＴＪサイズ４０ｎｍの場合Δ0＝７０程度なので、上記時間ｔは約０．１年であるが、本発明に係る磁気メモリでは、ＭＴＪサイズ４０ｎｍの場合Δ0＝９０程度なので、上記時間ｔは約６×１０7年であり、飛躍的に拡大可能となる。
R. Takemura et al,"A 32-Mb SPRAM With 2T1R Memory Cell, Localized Bi-Directional Write Driver and '1’/'0' Dual-Array Equalized Reference Scheme,"，IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 45, NO. 4, APRIL 2010
図１５は本発明の一実施形態に係るＭＴＪ素子の熱安定性指数を測定する測定システムの一例を示す概念図である。
図１５に示した例では、評価用ＭＴＪ素子１１ａのみに電気的に接続された中間配線１４とビア１６（ＶＩＡ）と上部配線１５とからなる検査用端子ブロック１７が形成されている。
検査用端子ブロック１７は、一対の端子から構成されており、一方の端子は、単体の評価用ＭＴＪ素子１１ａの下部に接続された中間配線１４（ＢＡＳＥ）と、その上に形成されたビア１６と、上部配線１５とで構成されている。検査用端子ブロック１７は、電気的に接続された単体の評価用ＭＴＪ素子１１ａのみに電流を流すように構成されている。
＜熱安定性指数の測定＞
次に、単体の評価用ＭＴＪ素子１１ａに対する熱安定性指数の測定方法を説明する。
図１５に示したように、測定システム４０は、保温手段（不図示）と、測定手段４１と、解析手段４２とを有する。
保温手段は、温度調整可能なプローバからなり、評価用ＭＴＪ素子１１ａを含むウェハ１２を搭載して、所定の温度に保持可能に構成されている。
測定手段４１は、保温手段のプローバの一対の探針４１ａと、例えば、電圧パルス発生器４１ｂと、標準抵抗４１ｃと、電圧測定器４１ｄとを有する。
電圧パルス発生器４１ｂは、探針４１ａに接続され、各探針４１ａの間に電圧パルスを印加可能になっている。標準抵抗４１ｃは、一方の探針４１ａと電圧パルス発生器４１ｂとの間に直列に接続されている。
電圧測定器４１ｄは、電圧を測定可能なオシロスコープなどの測定器からなり、標準抵抗４１ｃに並列に接続されて、標準抵抗４１ｃに発生する電圧を測定可能に構成されている。なお電圧パルス発生器４１ｂの代わりに、例えば、ＤＣ電流源と、ＤＣ電流源から電流を発生させるタイミングを指定するトリガー機構とを用いてもよい。
測定手段４１は、各探針４１ａを評価用ＭＴＪ素子１１ａの各検査用端子ブロック１７の上部配線１５にビア（ＶＩＡ）を介して接続されたパッド１７ａに接触させ、電圧パルス発生器４１ｂで所定の電圧パルスを発生して、評価用ＭＴＪ素子１１ａの両端に印加することにより、評価用ＭＴＪ素子１１ａに所定の電流を流すように構成されている。また、その電流によって発生する標準抵抗４１ｃの両端に発生する電圧を、所定時間、電圧測定器４１ｄでモニターして測定することにより、評価用ＭＴＪ素子１１ａの抵抗値の変化を測定可能に構成されている。
解析手段４２は、コンピュータで構成され、電圧測定器４１ｄに接続されて、電圧測定器４１ｄの測定値を入力可能に構成されている。解析手段４２は、電圧測定器４１ｄで測定された抵抗値の変化から、低抵抗状態を保持する時定数τp、及び高抵抗状態を保持する時定数τAPを算出可能に構成されている。
詳細には、異なる大きさの複数の電流を順番に流しながら、各電流についてそれぞれ抵抗値の変化を測定し、抵抗値の変化から、低抵抗状態を保持する時間の頻度分布Ｎｐ（ｔ）、及び高抵抗状態を保持する時間の頻度分布ＮAP（ｔ）を求め、それぞれＮp（ｔ）∝ｅｘｐ（−ｔ／τp）、およびＮAP（ｔ）∝ｅｘｐ（−ｔ／τAP）の関係を用いて、低抵抗状態を保持する時定数τp、及び高抵抗状態を保持する時定数τAPを算出する。
また、所定の電流Ｉと、低抵抗状態を保持する時定数τp、高抵抗状態を保持する時定数τAPに基づいて、数式（６）により、熱安定性指数Δ0、及びＩc0を算出する。
τP／（τP＋τAP）＝１／［１＋ｅｘｐ｛−Δ0（２Ｉ／Ｉc0）｝］・・・（６）
以上、図１５に示した測定システムによる、熱安定性指数Δ0の測定方法を説明したが、この測定方法に限られるものではなく、ＭＴＪ素子の熱安定性指数を測定することができれば、例えば、磁場パルス法、電流パルス法などの測定方法を採用してもよい。
以上、説明したように、本発明の実施形態に係る磁気トンネル接合素子（磁気抵抗効果素子）を備える磁気メモリの製造方法は、第１処理温度Ｔａの磁場中熱処理工程の後の工程のうち、ＭＴＪ素子を保護するＳｉＮ等の保護膜１０５（キャプチュレーション膜）形成工程、第２層間膜２形成工程、上部配線形成工程、パッケージング工程の少なくともいずれか一つ以上の工程の後、熱処理室５３（アニール処理室）内で、磁場非印加状態、真空中又は不活性ガス雰囲気中、第２処理温度Ｔｂで、ＭＴＪ素子や保護膜等が形成された基板に対してアニール処理を施すことにより、保護膜（キャプチュレーション膜）やＭＴＪ素子の応力ないし歪を緩和する。第２処理温度Ｔｂ＜第１処理温度Ｔａである。
詳細には、本発明の実施形態に係る磁気トンネル接合素子（ＭＴＪ素子１１）を備える磁気メモリの製造方法は、電極層（１４０）が設けられた基板に、第１磁性層（参照層１１１）と第２磁性層（記録層１１３）との間に非磁性層（障壁層１１２）を備えた磁性膜を形成する工程（Ｓ１４）と、基板に対して、真空中で第１磁性層（参照層１１１）又は第２磁性層（記録層１１３）の膜面垂直方向に磁界を印加した状態で、第１処理温度Ｔａでアニール処理を行う磁場中アニール処理工程（Ｓ１５）と、基板に形成された磁性膜にエッチング処理を施して所定のパターンの磁気トンネル接合素子（ＭＴＪ素子１１）を形成する工程（Ｓ１７）と、基板に形成された磁気トンネル接合素子（ＭＴＪ素子１１）を保護する保護膜１０５（キャプチュレーション膜）を形成する保護膜形成工程（Ｓ１８）と、保護膜形成工程（Ｓ１８）の後に、保護膜が形成された基板に対して、磁気メモリの構成要素を形成する、熱履歴を伴う形成工程（Ｓ１９、Ｓ２１、Ｓ２３、Ｓ２５）と、熱処理室５３（磁場非印加アニール処理室）にて、真空中又は不活性ガス中、磁場非印加状態で、基板に対して、第１処理温度Ｔａよりも低い第２処理温度Ｔｂでアニール処理を施す磁場非印加アニール処理工程（Ｓ２０、Ｓ２２、Ｓ２４、Ｓ２６のうち少なくとも１つ以上）と、を有する。
尚、上記保護膜形成工程（Ｓ１８）の後に、保護膜１０５が形成された基板に対して、磁気メモリの構成要素を形成する、熱履歴を伴う形成工程における、磁気メモリの構成要素としては、例えば、下部電極１４０、第２層間膜２、上部配線１５、磁気抵抗効果素子（磁気トンネル接合素子）が形成されている基板を樹脂封止する封止部分（樹脂材料２０７）等のいずれか１つ又は複数である。
すなわち、磁場非印加アニール処理工程で、少なくとも磁気トンネル接合素子（ＭＴＪ素子１１）や保護膜１０５が形成された基板（ウェハ）に対して、第２処理温度Ｔｂでアニール処理を施すことにより、少なくとも保護膜１０５や磁気トンネル接合素子（ＭＴＪ素子１１）の応力ないし歪が緩和され、熱安定性指数等の素子性能の高い、磁気トンネル接合素子を備える磁気メモリを簡単に製造することができる。
尚、上記磁場中アニール処理工程（Ｓ１５）で、磁気トンネル接合素子（ＭＴＪ素子１１）の基本的な素子性能が略決定されるが、その後の下部電極形成工程（Ｓ１９）、第２層間膜２形成工程（Ｓ２１）、上部電極（上部配線）形成工程（Ｓ２３）、パッケージング工程（Ｓ２５）等により蓄積される保護膜１０５やＭＴＪ素子１１等の応力ないし歪を、磁場非印加アニール処理工程により緩和させることで、ＭＴＪ素子１１の素子性能の回復を図ることができる。
また、磁場非印加アニール処理工程で、比較的低い第２処理温度Ｔｂでアニール処理を施すことにより、磁気トンネル接合素子（ＭＴＪ素子１１）自体の性能劣化を生じさせない。
また、本発明の実施形態に係る磁気メモリの製造方法において、熱履歴を伴う形成工程は、基板に設けられた電極層にエッチング処理を施して、所定のパターンの下部電極を形成する下部電極形成工程（Ｓ１９）を有する。磁場非印加アニール処理工程（Ｓ２０）は、下部電極形成工程（Ｓ１９）が施された基板に対して処理される。
すなわち、下部電極形成工程（Ｓ１９）の後、保護膜１０５やＭＴＪ素子１１等に応力が生じている場合であっても、磁場非印加アニール処理工程（Ｓ２０）により、保護膜１０５やＭＴＪ素子１１等の応力ないし歪を、簡単に緩和することができる。
また、本発明の実施形態に係る磁気メモリの製造方法において、熱履歴を伴う形成工程は、第２層間膜２を形成する層間膜形成工程（Ｓ２１）を有する。磁場非印加アニール処理工程（Ｓ２２）は、第２層間膜２を形成する層間膜形成工程（Ｓ２１）が施された基板に対して処理される。
すなわち、第２層間膜２を形成する層間膜形成工程（Ｓ２１）の後、保護膜１０５やＭＴＪ素子１１等に応力が生じている場合であっても、磁場非印加アニール処理工程（Ｓ２２）により、保護膜１０５やＭＴＪ素子１１等の応力ないし歪を簡単に緩和することができる。
また、本発明の実施形態に係る磁気メモリの製造方法において、熱履歴を伴う形成工程は、磁気トンネル接合素子に隣接した上部電極である上部配線１５を形成する上部電極形成工程（Ｓ２３）を有する。磁場非印加アニール処理工程（Ｓ２４）は、上部電極形成工程（Ｓ２３）が施された基板に対して処理される。
すなわち、上部電極（上部配線１５）を形成する工程（Ｓ２３）の後、保護膜１０５やＭＴＪ素子１１等に応力が生じている場合であっても、磁場非印加アニール処理工程（Ｓ２４）により、保護膜１０５やＭＴＪ素子１１等の応力ないし歪を簡単に緩和することができる。
また、上述したように、製造コスト等の制約で、上記ステップＳ２０、Ｓ２２、Ｓ２４、Ｓ２６のすべてで熱処理（磁場非印加アニール処理）が難しい場合、ステップＳ２０、Ｓ２２を行わずとも、ウェハ上でのＭＲＡＭ製造工程がすべて終了する上部電極（上部配線１５）を形成する工程（Ｓ２３）の後に熱処理工程（磁場非印加アニール処理工程Ｓ２４）を行うことで、上部電極（上部配線１５）を形成する工程（Ｓ２３）までにウェハ上でのＭＲＡＭ製造工程におけるすべての熱履歴を伴う工程が終了しているので、磁場非印加アニール処理工程Ｓ２４以前に蓄積された保護膜１０５やＭＴＪ素子１１等の応力ないし歪を、一度に緩和することができる。
また、本発明の実施形態に係る磁気メモリの製造方法において、熱履歴を伴う形成工程は、磁気トンネル接合素子を含むチップ状の基板に対してパッケージング処理を施すパッケージング工程（Ｓ２５）を有する。磁場非印加アニール処理工程（Ｓ２６）は、このパッケージング処理が施されたチップ状の基板に対して処理される。詳細には、パッケージング工程（Ｓ２５）としては、磁気トンネル接合素子を含むチップ状の基板を回路基板にボンディングした状態で樹脂封止する工程（Ｓ２５）を有する。磁場非印加アニール処理工程（Ｓ２６）は、樹脂封止されたチップ状の基板に対して処理される。
すなわち、パッケージング工程（Ｓ２５）の後、保護膜１０５やＭＴＪ素子１１等に応力が生じている場合であっても、磁場非印加アニール処理工程（Ｓ２４）により、保護膜１０５やＭＴＪ素子１１等の応力ないし歪を簡単に緩和することができる。
また、本発明の実施形態に係る磁気メモリの製造方法において、磁場非印加アニール処理工程（Ｓ２０、Ｓ２２、Ｓ２４、Ｓ２６の少なくともいずれか１つ）の直前に、アニール処理対象物を室温状態に自然冷却する、又は強制冷却する工程を有する（図１２参照）。
すなわち、各形成工程後に、室温状態に冷却されることで、保護膜１０５やＭＴＪ素子１１等に応力が生じている場合であっても、磁場非印加アニール処理工程により、保護膜１０５やＭＴＪ素子１１等に応力ないし歪を緩和することができる。なお、本実施形態では、室温状態に冷却するとは、１℃〜３０℃程度に冷却することである。
また、本実施形態では、第１処理温度Ｔａは、３８０℃〜４２０℃であり、好ましくは３９０℃〜４１０℃であり、最適には４００℃である。
第１処理温度Ｔａよりも低い第２処理温度Ｔｂは、２００℃以上４００℃未満であり、好ましくは２９０℃〜３１０℃であり、最適には３００℃である。
また、第１処理温度、第２処理温度は、磁性体膜や非磁性膜等の材質や構造等に応じて適宜設定することができる。
以上、本発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこれらの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計の変更等があっても本発明に含まれる。
また、上述の各図で示した実施形態は、その目的及び構成等に特に矛盾や問題がない限り、互いの記載内容を組み合わせることが可能である。
また、各図の記載内容はそれぞれ独立した実施形態になり得るものであり、本発明の実施形態は各図を組み合わせた一つの実施形態に限定されるものではない。
尚、磁場非印加の熱処理室５３（アニール処理室）としては、磁場発生装置をオフ状態とした磁場中熱処理室５２を用いてもよい。
また、ＭＴＪ素子１１の参照層１１１と記録層１１３は逆の配置であってもよい。
また、上記実施形態では、ステップＳ１１〜Ｓ１８の後、ステップＳ１９、Ｓ２１、Ｓ２３、Ｓ２５の各工程の直後に、ステップＳ２０、Ｓ２２、Ｓ２４、Ｓ２６のアニール処理（熱処理）を行ったが、この実施形態に限られるものではない。
例えば、ステップＳ２０、Ｓ２２、Ｓ２４、Ｓ２６のうち、いずれか一つ以上のアニール処理（熱処理）を行ってもよい。
また、ステップＳ１９、Ｓ２１、Ｓ２３、Ｓ２５の全てを行う必要はなく、適宜、いずれか一つ以上の工程を行ってもよい。
１０…磁気メモリ（半導体集積回路）
１１…ＭＴＪ素子（磁気抵抗効果素子、磁気トンネル接合素子）
１２…ウェハ（基板）
１３…ＣＭＯＳ
１４…中間配線
１５…上部配線（上部電極）
１８…ビット線
１８ａ…ビットライン選択回路
１９…ワード線
１９ａ…ワードライン選択回路
２０…センスアンプ
４０…測定システム
４１…測定手段
４２…解析手段
５０…形成装置
５２…磁場中熱処理室（磁場中アニール処理室）
５３…熱処理室（磁場非印加アニール処理室）
５４…制御部（制御装置）
１０５…保護膜（キャプチュレーション膜）
１０６…拡散防止膜
１１１…参照層（第１磁性層）
１１２…障壁層（非磁性層）
１１３…記録層（第２磁性層）
１４０…下部電極
１４１…ビア（ＶＩＡ）
２０７…樹脂材料

Claims (7)

  1. 磁気トンネル接合素子を備える磁気メモリの製造方法であって、
    電極層が設けられた基板に、第１磁性層と第２磁性層との間に非磁性層が配置された磁性膜を形成する工程と、
    前記基板に対して、真空中で前記第１磁性層又は第２磁性層の膜面垂直方向に磁界を印加した状態で、第１処理温度でアニール処理を行う磁場中アニール処理工程と、
    前記基板に形成された前記磁性膜にエッチング処理を施して所定のパターンの磁気トンネル接合素子を形成する工程と、
    前記基板に形成された前記磁気トンネル接合素子を保護する保護膜を形成する保護膜形成工程と、
    前記保護膜形成工程の後に、前記保護膜が形成された基板に対して、磁気メモリの構成要素を形成する、熱履歴を伴う形成工程と、
    前記熱履歴を伴う形成工程の後に、アニール処理室にて、真空中又は不活性ガス中、磁場非印加状態で、前記保護膜が形成された前記基板に対して、前記第１処理温度よりも低い第２処理温度でアニール処理を施す磁場非印加アニール処理工程と、を有することを特徴とする
    磁気トンネル接合素子を備える磁気メモリの製造方法。
  2. 前記熱履歴を伴う形成工程は、基板に設けられた電極層にエッチング処理を施して、所定のパターンの下部電極を形成する下部電極形成工程を有し、
    前記磁場非印加アニール処理工程は、前記下部電極形成工程が施された基板に対して処理されることを特徴とする請求項１に記載の磁気トンネル接合素子を備える磁気メモリの製造方法。
  3. 前記熱履歴を伴う形成工程は、層間膜形成工程を有し、
    前記磁場非印加アニール処理工程は、前記層間膜形成工程が施された基板に対して処理されることを特徴とする請求項１または請求項２に記載の磁気トンネル接合素子を備える磁気メモリの製造方法。
  4. 前記熱履歴を伴う形成工程は、磁気トンネル接合素子に隣接した上部電極を形成する上部電極形成工程を有し、
    前記磁場非印加アニール処理工程は、前記上部電極形成工程が施された基板に対して処理されることを特徴とする請求項１から請求項３のいずれか１項に記載の磁気トンネル接合素子を備える磁気メモリの製造方法。
  5. 前記熱履歴を伴う形成工程は、前記磁気トンネル接合素子を含むチップ状の基板に対してパッケージング処理を施すパッケージング工程を有し、
    前記磁場非印加アニール処理工程は、前記パッケージング処理が施されたチップ状の基板に対して処理されることを特徴とする請求項１から請求項４のいずれか１項に記載の磁気トンネル接合素子を備える磁気メモリの製造方法。
  6. 前記磁場非印加アニール処理工程の直前に、アニール処理対象物を室温状態に自然冷却する、又は強制冷却する工程を有することを特徴とする請求項１から請求項５のいずれか１項に記載の磁気トンネル接合素子を備える磁気メモリの製造方法。
  7. 前記第２処理温度は、２００℃以上４００℃未満であることを特徴とする請求項１から請求項６のいずれか１項に記載の磁気トンネル接合素子を備える磁気メモリの製造方法。
JP2018537243A 2016-08-31 2017-08-28 磁気トンネル接合素子を備える磁気メモリの製造方法 Active JP6887686B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2016170032 2016-08-31
JP2016170032 2016-08-31
PCT/JP2017/030682 WO2018043377A1 (ja) 2016-08-31 2017-08-28 磁気トンネル接合素子を備える磁気メモリの製造方法

Publications (2)

Publication Number Publication Date
JPWO2018043377A1 JPWO2018043377A1 (ja) 2019-06-24
JP6887686B2 true JP6887686B2 (ja) 2021-06-16

Family

ID=61309441

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018537243A Active JP6887686B2 (ja) 2016-08-31 2017-08-28 磁気トンネル接合素子を備える磁気メモリの製造方法

Country Status (3)

Country Link
US (1) US10644234B2 (ja)
JP (1) JP6887686B2 (ja)
WO (1) WO2018043377A1 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11765981B1 (en) * 2018-08-02 2023-09-19 Tohoku University Magnetoresistance effect element and magnetic memory
US10593728B1 (en) * 2018-12-10 2020-03-17 Globalfoundries Singapore Pte. Ltd. Integrated circuits and methods for fabricating integrated circuits with magnetic tunnel junction (MTJ) structures
US11367830B2 (en) * 2020-09-08 2022-06-21 Allegro Microsystems, Llc Multi-layer integrated circuit with enhanced thermal dissipation using back-end metal layers
CN113363302B (zh) * 2021-06-02 2023-09-08 南京昀光科技有限公司 一种显示面板及其制作方法
US11598830B1 (en) 2022-03-04 2023-03-07 Allegro Microsystems, Llc TMR assembly having a heat sink

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6322640B1 (en) * 2000-01-24 2001-11-27 Headway Technologies, Inc. Multiple thermal annealing method for forming antiferromagnetic exchange biased magnetoresistive (MR) sensor element
US7820455B2 (en) * 2008-03-31 2010-10-26 Hitachi Global Storage Technologies Netherlands B.V. Method for manufacturing a tunnel junction magnetoresistive sensor with improved performance and having a CoFeB free layer
US7948044B2 (en) 2008-04-09 2011-05-24 Magic Technologies, Inc. Low switching current MTJ element for ultra-high STT-RAM and a method for making the same
JP2009295737A (ja) 2008-06-04 2009-12-17 Renesas Technology Corp 半導体装置及び半導体装置の製造方法
CN102246327B (zh) 2008-12-10 2013-11-27 株式会社日立制作所 磁阻效应元件、使用其的磁存储单元及磁随机存取存储器
WO2010103649A1 (ja) 2009-03-12 2010-09-16 富士通株式会社 複合抵抗変化素子及びその製造方法
WO2010125941A1 (ja) 2009-04-28 2010-11-04 日本電気株式会社 磁気抵抗記憶装置のスクリーニング方法
JP5249150B2 (ja) 2009-07-23 2013-07-31 株式会社東海理化電機製作所 磁気センサの製造方法及び磁気センサ
US9093639B2 (en) * 2012-02-21 2015-07-28 Western Digital (Fremont), Llc Methods for manufacturing a magnetoresistive structure utilizing heating and cooling
JP2014112691A (ja) 2013-12-26 2014-06-19 Renesas Electronics Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
JPWO2018043377A1 (ja) 2019-06-24
WO2018043377A1 (ja) 2018-03-08
US10644234B2 (en) 2020-05-05
US20190198755A1 (en) 2019-06-27

Similar Documents

Publication Publication Date Title
JP6887686B2 (ja) 磁気トンネル接合素子を備える磁気メモリの製造方法
US7026671B2 (en) Magnetoresistive effect element, magnetic memory device and manufacturing method of magnetoresistive effect element and magnetic memory device
TWI593095B (zh) 感測器以及製造感測器的方法
US6165803A (en) Magnetic random access memory and fabricating method thereof
EP2752676B1 (en) Triaxial magnetic field sensor
JP2019510971A (ja) 磁場の印加を介する磁気材料に起因する磁気センサ構成要素変動の低減
CN110050355B (zh) 磁阻设备及其方法
JP5686635B2 (ja) 磁気センサ及びその製造方法
CN102790170B (zh) 磁阻感测元件及其形成方法
KR20030018065A (ko) 제 2 자기 소자에 대해 제 1 자기 소자의 자화축을배향하는 방법, 센서를 획득하기 위한 반제품, 자기장측정용 센서
JP6841517B2 (ja) 磁気トンネル接合素子の熱安定性指数の測定方法および測定システム、ならびに半導体集積回路の生産管理方法
US20060127701A1 (en) Method of manufacturing a device with a magnetic layer-structure
US10199568B2 (en) Magnetic storage device and manufacturing method of magnetic storage device
KR102463139B1 (ko) 켈빈 저항 테스트 구조 및 그 제조 방법
JP2011064513A (ja) 温度測定素子、温度測定装置、基板処理装置及び電子デバイスの製造方法
JP2010211884A (ja) 半導体記憶装置及びその製造方法
JP2004022599A (ja) 磁気抵抗効果素子及び磁気メモリ装置、磁気抵抗効果素子及び磁気メモリ装置の製造方法
JP4485499B2 (ja) 磁気検出装置およびその製造方法
CN107887503B (zh) 磁阻效应器件
JP6943098B2 (ja) 半導体メモリ装置及びメモリセルの抵抗値の調整方法
JP5492929B2 (ja) 半導体装置の製造方法
US20230027879A1 (en) Magnetic sensor chip and magnetic sensor device
JP5343936B2 (ja) 磁気センサ装置
CN112305468A (zh) 一种可用于巨磁阻传感器退火的方法与结构
CN116893372A (zh) 磁性传感器装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200519

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210216

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210416

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210511

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210512

R150 Certificate of patent or registration of utility model

Ref document number: 6887686

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250