JP2014112691A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】ＭＲＡＭデバイスを含む半導体装置において、外部磁界に対する耐性を向上させることにより、ＭＲＡＭデバイスのデータ保持特性の向上を図ることができる技術を提供する。
【解決手段】ダイパッドＤＰ上にダイアタッチフィルムＤＡＦ１を介して磁気シールド材ＰＭ１を配置する。そして、この磁気シールド材ＰＭ１上にダイアタッチフィルムＤＡＦ２を介して半導体チップＣＨＰを搭載する。さらに、半導体チップＣＨＰ上にダイアタッチフィルムＤＡＦ３を介して磁気シールド材ＰＭ２を配置する。つまり、半導体チップＣＨＰは、磁気シールド材ＰＭ１と磁気シールド材ＰＭ２で挟まれるように配置する。このとき、磁気シールド材ＰＭ２の平面的な面積は、磁気シールド材ＰＭ１の平面的な面積よりも小さくなっているが、磁気シールド材ＰＭ２の厚さは、磁気シールド材ＰＭ１の厚さよりも厚くなっている。
【選択図】図６

Description

本発明は、半導体装置およびその製造技術に関し、特に、複数の磁気記憶素子を有する半導体装置およびその製造に適用して有効な技術に関するものである。

特開２００４−１０３０７１号公報（特許文献１）には、簡便に擾乱磁界の影響を受けないようにした磁気メモリ装置に関する技術が記載されている。具体的には、磁気メモリに接して或いはごく近接した位置に、高透磁率軟磁性材からなる磁気ガイドを配置して、磁気メモリへの擾乱磁界の影響を軽減するとしている。この特許文献１は、リードフレーム上への磁気メモリ（半導体チップ）のダイボンディングに関し、リードフレームを高透磁率材とし、かつ、このリードフレーム上に半導体チップをマウントする。その際、半導体チップの表面にも高透磁率材をコーティングして磁気シールドを形成することが記載されている。

特開２００３−１１５５７８号公報（特許文献２）には、ＭＲＡＭ（Magnetic Random Access Memory）を外部磁界から保護し、外部磁界による誤動作を防止すること、並びにメモリ素子の記録再生動作の安定性を高め、高速に記録再生可能な不揮発性メモリを実現する技術が記載されている。具体的には、ＭＲＡＭチップは絶縁層で覆われ、外部とのインターフェースとなる電極パッドの部分を除き磁気遮蔽構造で周囲を覆われた構造とすることが記載されている。

特開２００４−１９３２４７号公報（特許文献３）には、大きな外部磁界に対しても充分にＭＲＡＭ素子を磁気的にシールドする技術が記載されている。ＭＲＡＭ素子を磁気的にシールドすることにより、外部磁界に対して問題のない動作を保証することを可能とするとともに、電子機器の小型化、軽量化にも貢献できるとしている。具体的に、磁化方向が固定された磁化固定層と、磁化方向の変化が可能な記録層が積層されたＴＭＲ素子よりなるＭＲＡＭ素子において、ＴＭＲ素子が、１．８テスラ（Ｔ）以上の高飽和磁化を示す高飽和磁化材料層によって磁気シールドされているとしている。

特開２００４−４７６５６号公報（特許文献４）には、外部磁界に対して充分な磁気シールド効果を有するＭＲＡＭ素子を効率的に製造する技術が記載されている。具体的には、ＭＲＡＭ素子の素子実装面側のトランジスタ部下面および素子実装面側と反対側のビット線上面に、軟磁性金属を用いて第１の磁気シールド層と第２の磁気シールド層とをそれぞれ形成し、第２の磁気シールド層上にはパッシベーション膜を形成する。これにより、外部磁界からの侵入磁束がＭＲＡＭ素子の反転磁界強度以下に抑えられ、信頼性が向上する。さらに、第１の磁気シールド層と第２の磁気シールド層とに軟磁性金属を用いることによりスパッタリング法での形成が可能となり、この軟磁性金属をＭＲＡＭ素子の各層を形成するターゲット元素と一部共通にすれば、第１の磁気シールド層と第２の磁気シールド層をＭＲＡＭ素子の各層と同一スパッタリング装置で効率的に形成することができるとしている。この特許文献４によれば、ＭＲＡＭ素子を形成した半導体チップの表面と裏面の両方に、透磁率の高い磁気シールドを形成してリードフレームへ半導体チップを実装することができるとしている。

特開２００３−３０９１９６号公報（特許文献５）には、ＭＲＡＭ素子の記録保持特性を向上させる技術が記載されている。具体的に、ＭＲＡＭ素子が軟磁性の磁気シールド部材に囲まれて密閉された磁気シールドパッケージは、低周波磁界内では、磁気シールド部材に到達した磁束が、その透磁率の実部項の寄与により、磁気シールド部材の内部を進行して磁束の進路が変えられる。また、高周波磁界内では、透磁率の虚部項の寄与により、磁束が磁気シールド部材の内部で吸収される。さらに、ＭＲＡＭ素子は、磁気シールド部材により周囲を囲まれ、様々な方向からの磁束に対して保護される。したがって、ＭＲＡＭ素子に対する外部磁界の影響が抑制され、ＭＲＡＭ素子の記録保持信頼性を向上することができるとしている。

特開２００４−２２１４６３号公報（特許文献６）には、大きな外部磁界に対しても充分にＭＲＡＭ素子を磁気的にシールドし、外部磁界に対して問題のない動作を保証することを可能とする技術が記載されている。具体的には、磁化方向が固定された磁化固定層と、磁化方向の変化が可能な記録層が積層されたＴＭＲ素子よりなるＭＲＡＭ素子において、ＭＲＡＭ素子が磁気シールド層によって磁気シールドされている。このとき、磁気シールド層が、少なくとも２層の軟磁性体層を含む積層構造からなり、この積層構造が高透磁率材料層と高飽和磁化材料層とを含んでいるとしている。

特開２００４−１０３０７１号公報 特開２００３−１１５５７８号公報 特開２００４−１９３２４７号公報 特開２００４−４７６５６号公報 特開２００３−３０９１９６号公報 特開２００４−２２１４６３号公報

近年、新世代の不揮発性記憶装置として、ＭＲＡＭ（Magnetic Random Access Memory）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数のメモリセルを用いて不揮発性のデータ記憶を行ない、かつ、メモリセルのそれぞれに対してランダムアクセスが可能な不揮発性記憶装置である。

一般的に、ＭＲＡＭデバイスのメモリセル（磁気記憶素子）は、磁化方向が固定された強磁性層からなる固定層（ピン層）と、外部磁界に応じて、その磁化方向が変化する強磁性層からなる記録層（フリー層）とが、非磁性層を介して配置されたスピンバルブ（Spin Valve）構造の磁気抵抗素子を含んでいる。そして、このスピンバルブ構造の磁気抵抗素子は、記録層の磁化方向の変化に応じて電気抵抗が変化するので、この磁気抵抗素子の電気抵抗の変化に応じてデータを記憶することで磁気抵抗素子をメモリとして動作させることができる。

言い換えれば、ＭＲＡＭデバイスのメモリセルは、磁性膜からなる固定層と記録層の間に極めて薄いトンネル絶縁層が配置されている。この固定層と記録層の間にトンネル絶縁層を介在させた構造は、磁気トンネル接合構造と呼ばれる。この磁気トンネル接合構造は、ＴＭＲ（Tunneling Magneto Resistance）と呼ばれる磁気抵抗素子から構成される。

磁気抵抗素子において、固定層での磁化方向は、一定の方向に固定される。一方、記録層での磁化方向は外部からの磁界により制御可能となっている。固定層の磁化方向と記録層の磁化方向が同じ方向を向いた平行状態である場合、磁気抵抗素子の固定層と記録層間を流れる電流の抵抗値が低くなる。逆に、固定層の磁化方向と記録層の磁化方向が反対方向を向いた反平行状態の場合、磁気抵抗素子の固定層と記録層間を流れる電流の抵抗値は高くなる。したがって、磁化方向の平行状態または反平行状態をデジタル値の「０」または「１」に関連づけて、抵抗値の変化を読み取ることにより、メモリとして動作させることができる。

上述したＭＲＡＭのメモリセルにおいては、半導体装置の外部磁場により磁気抵抗素子を構成する記録層の磁化方向が変化してデータの記録状態が変動するおそれがある。このため、ＭＲＡＭデバイスに外部磁界に対する耐性をもたせる必要がある。

例えば、外部磁界に対する耐性をもたせるために、ＭＲＡＭを形成した半導体チップの上部と下部にパーマロイよりなる磁気シールド材を設ける構造がある。

ここで、少なくとも半導体チップの上部（ＭＲＡＭ形成面側）に磁気シールド材を設ける構成、または、半導体チップの上部と下部に磁気シールド材を設ける構成を前提として、いかに、ＭＲＡＭデバイスの外部磁界に対する耐性を効果的に向上させるかが重要となってくる。

さらには、磁気シールド材を設けた状態で、半導体装置（半導体パッケージ）の全体的な大きさや厚さを所定のパッケージ規格内に収めることが重要となってくる。

また、安定した磁気シールド特性を有する磁気シールド材を半導体パッケージに供給すことが重要となってくる。

本発明の目的は、ＭＲＡＭデバイスを含む半導体装置において、外部磁界に対する耐性を向上させることにより、ＭＲＡＭデバイスのデータ保持特性の向上を図ることができる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

代表的な実施の形態による半導体装置は、（ａ）ダイパッドと、（ｂ）前記ダイパッドの周囲に配置された複数のリードと、（ｃ）主面および前記主面と反対側の裏面を有し、前記主面側に複数の磁気記憶素子および複数のボンディングパッドとを有する半導体チップであって、前記ダイパッド上に配置された前記半導体チップとを有する。そして、（ｄ）前記ダイパッドと前記半導体チップの前記裏面との間に配置された第１磁気シールド材と、（ｅ）前記半導体チップの前記主面上に配置され、前記複数の磁気記憶素子が形成された領域を覆うように配置された第２磁気シールド材とを有する。さらに、（ｆ）前記複数のボンディングパッドと前記複数のリードとをそれぞれ電気的に接続する複数のボンディングワイヤと、（ｇ）前記複数のリードのそれぞれの一部、前記複数のボンディングワイヤ、前記ダイパッド、前記半導体チップ、前記第１磁気シールド材および前記第２磁気シールド材を封止する樹脂体とを有する。このとき、前記第２磁気シールド材の面積は、前記半導体チップの前記主面の面積よりも小さく形成され、前記第２磁気シールド材の厚さは、前記第１磁気シールド材の厚さよりも厚く形成されていることを特徴とするものである。

また、代表的な実施の形態による半導体装置の製造方法は、（ａ）ダイパッドと、前記ダイパッドの周囲に配置された複数のリードとを有するリードフレームを準備する工程と、（ｂ）主面および前記主面と反対側の裏面を有し、前記主面側に複数の磁気記憶素子および複数のボンディングパッドが形成されたチップ領域を複数有する半導体ウェハを準備する工程とを有する。次に、（ｃ）前記半導体ウェハの前記裏面に接着性を有する第１フィルム材を貼り付ける工程と、（ｄ）前記（ｃ）工程後、前記半導体ウェハの前記裏面に前記第１フィルム材を介して第１磁気シールド材を貼り付ける工程とを有する。続いて、（ｅ）前記（ｄ）工程後、前記第１磁気シールド材の裏面に接着性を有する第２フィルム材を貼り付ける工程と、（ｆ）前記（ｅ）工程後、前記半導体ウェハと前記半導体ウェハの前記裏面に貼り付いている前記第１磁気シールド材を一体的にダイシングすることにより、個片化された前記第１磁気シールド材が貼り付いている半導体チップを複数形成する工程とを有する。さらに、（ｇ）前記（ｆ）工程後、前記第１磁気シールド材が前記半導体チップと前記ダイパッドの間に挟まれるように、前記第１磁気シールド材が貼り付いている前記半導体チップを前記ダイパッド上に搭載する工程と、（ｈ）前記半導体チップの主面上に、前記複数の磁気記憶素子が形成された領域を覆うように第２磁気シールド材を配置する工程とを有する。そして、（ｉ）前記複数のリードと前記複数のボンディングパッドとを複数のボンディングワイヤで電気的に接続する工程と、（ｊ）前記複数のリードの一部、前記複数のボンディングワイヤ、前記ダイパッド、前記半導体チップ、前記第１磁気シールド材および前記第２磁気シールド材を樹脂体で封止する工程とを有する。ここで、前記第２磁気シールド材の面積は、前記半導体チップの前記主面の面積よりも小さく形成し、前記第２磁気シールド材の厚さは、前記第１磁気シールド材の厚さよりも厚く形成することを特徴とするものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

ＭＲＡＭデバイスを含む半導体装置において、外部磁界に対する耐性を向上させることができる。この結果、ＭＲＡＭデバイスのデータ保持特性の向上を図ることができる。さらに、半導体装置（半導体パッケージ）の薄型化を達成することができる。

本発明の実施の形態１における半導体チップの構成を示すブロック図である。 実施の形態１における半導体チップの他の構成を示すブロック図である。 ＭＲＡＭを構成するメモリセルアレイの回路構成を示す図である。 ＭＲＡＭのメモリセルの構成を示す断面図である。 実施の形態１で使用するリードフレームを示す図である。 実施の形態１におけるパッケージを示す断面図である。 リードフレームの他の例を示す図である。 図１に示す半導体チップ上に磁気シールド材を配置する一例を示す図である。 図１に示す半導体チップ上に磁気シールド材を配置する他の例を示す図である。 図２に示す半導体チップ上に磁気シールド材を配置する一例を示す図である。 図１０に示す半導体チップに形成されているパッドとリードとを接続する様子を示す断面図である。 実施の形態１におけるパッケージにおいて、半導体チップが磁気シールド材によってシールドされている様子を示す模式図である。 半導体チップの外部に存在する外部磁場と、半導体チップの内部に入り込む内部磁場との関係を示すグラフであり、比較例によるシールド効果と実施の形態１におけるシールド効果を対比しているグラフである。 実施の形態１における半導体装置（パッケージ）の製造工程を示す斜視図である。 図１４に続く半導体装置の製造工程を示す斜視図である。 図１５に続く半導体装置の製造工程を示す斜視図である。 図１６に続く半導体装置の製造工程を示す斜視図である。 図１７に続く半導体装置の製造工程を示す斜視図である。 図１８に続く半導体装置の製造工程を示す斜視図である。 図１９に続く半導体装置の製造工程を示す斜視図である。 図２０に続く半導体装置の製造工程を示す斜視図である。 図２１に続く半導体装置の製造工程を示す斜視図である。 図２２に続く半導体装置の製造工程を示す断面図である。 図２３に続く半導体装置の製造工程を示す断面図である。 図２４に続く半導体装置の製造工程を示す断面図である。 図２５に続く半導体装置の製造工程を示す断面図である。 図２６に続く半導体装置の製造工程を示す断面図である。 実施の形態２における半導体装置の構成を示す断面図である。 磁気シールド材の製造工程を示す断面図である。 図２９に続く磁気シールド材の製造工程を示す断面図である。 磁気シールド材の製造工程を示す断面図である。 図３１に続く磁気シールド材の製造工程を示す断面図である。 実施の形態２における半導体装置の製造工程を示す断面図である。 図３３に続く半導体装置の製造工程を示す断面図である。 図３４に続く半導体装置の製造工程を示す断面図である。 図３５に続く半導体装置の製造工程を示す断面図である。 図３６に続く半導体装置の製造工程を示す断面図である。 実施の形態３における半導体装置の構成を示す断面図である。 実施の形態４における半導体装置の構成を示す断面図である。 実施の形態５における半導体装置の構成を示す断面図である。 実施の形態６における半導体装置の構成を示す断面図である。 実施の形態６における半導体装置の製造工程を示す断面図である。 図４２に続く半導体装置の製造工程を示す断面図である。 図４３に続く半導体装置の製造工程を示す断面図である。 図４４に続く半導体装置の製造工程を示す断面図である。 図４５に続く半導体装置の製造工程を示す断面図である。 図４６に続く半導体装置の製造工程を示す断面図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。

（実施の形態１）
図１は本実施の形態１における半導体チップのレイアウト例を示す平面図である。図１に示すように、本実施の形態１における半導体チップＣＨＰには、ＣＰＵ（中央演算処理装置、マイクロプロセッサユニット）１、ＭＲＡＭ（メモリユニット）２、周辺回路３、パワーライン４が形成されている。そして、半導体チップＣＨＰの周辺部には、これらの回路と外部回路とを接続するための入出力用外部端子であるパッドＰＤが形成されている。

ＣＰＵ（回路）１は、中央演算処理部とも呼ばれ、コンピュータなどの心臓部にあたる。このＣＰＵ１は、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行なうものであり、処理の高速性が要求される。したがって、ＣＰＵ１を構成しているＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）には、半導体チップＣＨＰに形成されている素子の中で、相対的に大きな電流駆動力が必要とされる。すなわち低耐圧ＭＩＳＦＥＴで形成される。

ＭＲＡＭ（回路）２は、記憶情報をランダムに、すなわち随時記憶されている記憶情報を読み出したり、記憶情報を新たに書き込んだりすることができるメモリであり、随時書き込み読み出しができるメモリとも呼ばれる。ＩＣメモリとしてのＲＡＭには、例えば、ダイナミック回路を用いたＤＲＡＭ（Dynamic RAM）とスタティック回路を用いたＳＲＡＭ（Static RAM）の２種類があるが、本実施の形態１では次世代デバイスであるＭＲＡＭを使用している。ＭＲＡＭ２は、磁気を利用した記憶素子であり、電子のスピンをメモリ素子として使用している。ＭＲＡＭ２の構造はＤＲＡＭと似ており、ＤＲＡＭにおけるキャパシタを磁気トンネル接合素子に置き換えたような構造をしている。ＭＲＡＭ２は、記憶に磁化状態を使用しているため不揮発性メモリであり、ＤＲＡＭなどとは相違して電源を切っても記憶状態が保持されるという特徴がある。さらに、ＭＲＡＭ２は、ＳＲＡＭと同様に高速なランダムアクセス機能（数ナノ秒）を有している。つまり、ＭＲＡＭ２は、不揮発性メモリとして機能するだけでなく高速なランダムアクセス機能も有しているメモリ素子ということになる。

周辺回路３は、ＣＰＵ１およびＭＲＡＭ２とともにシステムを構成するための回路であり、例えば、電源回路、クロック回路やリセット回路などから構成されている。この周辺回路３には、デジタル信号の処理を行なうデジタル回路やアナログ信号を処理するアナログ回路を含んでいる。アナログ回路は、時間的に連続して変化する電圧や電流の信号、すなわちアナログ信号を扱う回路であり、例えば、増幅回路、変換回路、変調回路、発振回路、電源回路などから構成されている。

パワーライン４は、ＣＰＵ１、ＭＲＡＭ２および周辺回路３を動作させるための電圧を供給するラインであり、電源ラインやグランドラインから構成されている。ＣＰＵ１、ＭＲＡＭ２および周辺回路３は、このパワーライン４と直接的あるいは間接的に接続されており、パワーライン４からの電源供給によって動作できるようになっている。

パッドＰＤは、半導体チップＣＨＰの外部に接続される機器（回路）との入出力を行なうための外部接続端子として機能する。このパッドＰＤを介して半導体チップＣＨＰに形成されているＣＰＵ１などに入力信号が入力されたり、ＣＰＵ１からの出力信号がこのパッドＰＤを介して半導体チップＣＨＰの外部に接続されている機器（回路）に出力されるようになっている。

図１において、複数のパッドＰＤは、半導体チップＣＨＰの周辺部に沿って配置されており、この複数のパッドＰＤに近接してパワーライン４が配置されている。パワーライン４の内側領域にはＣＰＵ１、ＭＲＡＭ２および周辺回路３が配置されている。つまり、ＣＰＵ１、ＭＲＡＭ２および周辺回路３は、パワーライン４で囲まれた半導体チップＣＨＰの中央領域に配置されている。

なお、図１は半導体チップＣＨＰのレイアウトの一例であり、例えば、図２に示すように半導体チップＣＨＰをレイアウトすることもできる。図２は、本実施の形態１における半導体チップＣＨＰの他のレイアウト例を示す図である。図２は、ＬＯＣ（Lead on chip）の構成に有効なパッド配列および回路ブロック配列の一例を示すチップレイアウト図である。図２に示すように、複数のパッドＰＤは、半導体チップＣＨＰの中央領域（中心線）に沿って配置されており、この複数のパッドＰＤを挟む近接領域に２組のパワーライン４が配置されている。そして、パワーライン４の外側にＣＰＵ１、ＭＲＡＭ２および周辺回路３が配置されている。具体的に、下側のパワーライン４の外側にＭＲＡＭ２および周辺回路３の一部が配置されている一方、上側のパワーライン４の外側に、周辺回路３の一部、ＣＰＵ１およびＭＲＡＭ２が形成されている。図１に示すようなレイアウト構成や図２に示すレイアウト構成のいずれの場合も、ＭＲＡＭ２は外部磁場の影響を受けやすいため、パワーライン４からは一定距離だけ離れるように配置することが望ましい。なぜなら、パワーライン４には、比較的大きな電流が流れるため、周囲に大きな外部磁場が発生するからである。つまり、この外部磁場の影響をなるべく受けないようにＭＲＡＭ２をパワーライン４から一定距離だけ離間するように配置することが望ましい。

続いて、ＭＲＡＭ２の内部構成について説明する。図３は、ＭＲＡＭ２の回路構成を示す図である。図３において、ＭＲＡＭ２は、外部からの制御信号およびアドレス信号に基づいて、特定のメモリセルにランダムアクセスを行ない、その後、アクセスした特定のメモリセルに対して、入力データＤｉｎの書き込みや出力データＤｏｕｔの読み出しを実行するように構成されている。以下に、この機能を実現する回路構成について説明する。

図３において、ＭＲＡＭ２は、行方向（横方向）にｎ行、列方向に（縦方向）にｍ列のようにマトリクス状に複数のメモリセルＭＣが配置されている。つまり、ＭＲＡＭ２は、行列状に配置された複数のメモリセルＭＣからなるメモリセルアレイを構成している。

メモリセルアレイの行に沿って、ワード線ＷＬ１〜ＷＬｍと、ソース線ＳＬ１〜ＳＬｍが互いに並行して延在するように配置されている。さらに、メモリセルアレイの行に沿って、デジット線ＤＬ１〜ＤＬｍも並行して配置されている。一方、メモリセルアレイの列に沿って、ビット線ＢＬ１〜ＢＬｎが互いに並行して延在するように配置されている。すなわち、ＭＲＡＭ２を構成するメモリセルアレイにおいては、横方向（行方向）にワード線ＷＬ１〜ＷＬｍと、ソース線ＳＬ１〜ＳＬｍおよびデジッド線ＤＬ１〜ＤＬｍが並行して配置される一方、横方向と直交する縦方向（列方向）にビット線ＢＬ１〜ＢＬｎが配置されている。

次に、メモリセルアレイの行列状の交点にはそれぞれ各メモリセルＭＣが形成されている。各メモリセルＭＣは、磁気トンネル接合構造をした磁気抵抗素子（磁気トンネル接合素子、磁気記憶素子）ＴＭＲと、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）からなるアクセストランジスタＡＴＲとを有している。磁気抵抗素子ＴＭＲとアクセストランジスタＡＴＲとは、磁気抵抗素子ＴＭＲを流れるトンネル電流の経路と、アクセストランジスタＡＴＲを流れるチャネル電流の経路とが直列接続されるように連結されている。具体的に、各メモリセルＭＣでは、アクセストランジスタＡＴＲのドレイン領域と磁気抵抗素子ＴＭＲが接続されるように構成されている。

各メモリセルＭＣにおいて、アクセストランジスタＡＴＲのソース領域は、メモリセルアレイを構成するソース線（ソース線ＳＬ１〜ＳＬｍのいずれか）に接続されている。そして、アクセストランジスタＡＴＲのドレイン領域は、磁気抵抗素子ＴＭＲの一端に接続され、この磁気抵抗素子ＴＭＲの他端はメモリセルアレイを構成するビット線（ビット線ＢＬ１〜ＢＬｎのいずれか）に接続されている。さらに、アクセストランジスタＡＴＲのゲート電極は、メモリセルアレイを構成するワード線（ワード線ＷＬ１〜ＷＬｍのいずれか）に接続されている。

続いて、ＭＲＡＭ２は、ワード線ＷＬ１〜ＷＬｍと接続されているワード線ドライバ帯ＷＤを有している。このワード線ドライバ帯ＷＤは、データの読み出し時（データアクセス時とも称される）において、列選択結果に応じ、データアクセスの対象となる特定のメモリセルＭＣに対応するワード線（ワード線ＷＬ１〜ＷＬｍのいずれか）を選択的に活性化する機能を有している。

さらに、ＭＲＡＭ２は、読み出しデータを伝達するためのデータ線ＤＷと、書き込みデータを伝達するための書き込みビット線ＷＢＬと、読み出しソース線ＲＳＬと、カラムデコーダＣＤ１、ＣＤ２と、データ書込回路ＤＷＣと、データ読出回路ＤＲＣとを有している。

読み出しソース線ＲＳＬは、ソース線ＳＬ１〜ＳＬｍのそれぞれとデータ読出回路ＤＲＣとを電気的に接続している。データ線ＤＷは、ビット線ＢＬ１〜ＢＬｎと選択トランジスタを介して接続されており、ビット線ＢＬ１〜ＢＬｎとデータ書込回路ＤＷＣとを電気的に接続している。書き込みビット線ＷＢＬは、デジット線ＤＬ１〜ＤＬｍと選択トランジスタを介して接続されており、デジット線ＤＬ１〜ＤＬｍとデータ書込回路ＤＷＣとを電気的に接続している。

データ書込回路ＤＷＣは、外部からライトイネーブル信号ＷＥおよび入力データＤｉｎを入力すると、データ線ＤＷおよび書き込みビット線ＷＢＬに所定の電圧を印加する機能を有している。データ読出回路ＤＲＣは、外部からリードイネーブル信号ＲＥを入力すると、読み出しソース線ＲＳＬ上の電圧をセンスアンプで増幅し、図示しない参照抵抗の電圧値と比較する。そして、この比較結果に基づいて出力データＤｏｕｔを出力する機能を有している。

また、ＭＲＡＭ２は、メモリセルアレイのそれぞれの列に対応して選択トランジスタを有しており、この選択トランジスタのゲート電極がゲート電極ＣＳＧ１〜ＣＳＧｎで示されている。同様に、ＭＲＡＭ２は、メモリセルアレイのそれぞれの行に対応して選択トランジスタを有しており、この選択トランジスタのゲート電極がゲート電極ＷＣＳＧ１〜ＷＣＳＧｍで示されている。

カラムデコーダＣＤ１は、カラムアドレスＣＡをデコードした結果、この結果に基づいて、データ書き込み時およびデータ読み出し時のそれぞれにおいて、ゲート電極ＣＳＧ１〜ＣＳＧｎを選択的に活性化する機能を有している。活性化されたゲート電極（ＣＳＧ１〜ＣＳＧｎのいずれか）は、データ線ＤＷを、対応するビット線（ビット線ＢＬ１〜ＢＬｎのいずれか）と電気的に接続する機能を有している。

同様に、カラムデコーダＣＤ２は、カラムアドレスＣＡをデコードした結果、この結果に基づいて、データ書き込み時およびデータ読み出し時のそれぞれにおいて、ゲート電極ＷＣＳＧ１〜ＷＣＳＧｍを選択的に活性化する機能を有している。活性化されたゲート電極（ＷＣＳＧ１〜ＷＣＳＧｍのいずれか）は、書き込みビット線ＷＢＬを、対応するデジット線（デジット線ＤＬ１〜ＤＬｍのいずれか）と電気的に接続する機能を有している。

本実施の形態１におけるＭＲＡＭ２の回路は上記のように構成されており、以下では、ＭＲＡＭ２のメモリセルの構造について説明する。

図４は、本実施の形態１におけるＭＲＡＭのメモリセルを示す断面図である。図４に示すように、半導体基板Ｓの主面（表面）には、アクセストランジスタＡＴＲが形成されている。このアクセストランジスタＡＴＲは、互いに離間して半導体基板Ｓ内に形成されたソース領域ＳＲとドレイン領域ＤＲとを有しており、このソース領域ＳＲとドレイン領域ＤＲで挟まれたチャネル形成領域上に、例えば、酸化シリコン膜よりなるゲート絶縁膜ＧＯＸが形成されている。そして、ゲート絶縁膜ＧＯＸ上には、例えば、ポリシリコン膜よりなるゲート電極Ｇ（ワード線ＷＬに対応）が形成されている。

磁気抵抗素子ＴＭＲは、固定層ＦＬと、トンネル絶縁層ＴＩと、記録層ＲＬが下から順に積層された構造をしている。固定層ＦＬは、磁化方向が固定された強磁性層から形成されており、記録層ＲＬは、外部磁界に応じてその磁化方向が変化する強磁性層から形成されている。トンネル絶縁層ＴＩは非磁性層であり、固定層ＦＬと記録層ＲＬの間に配置される。

磁気抵抗素子ＴＭＲは、平面視において、ビット線ＢＬとデジット線ＤＬとの交差領域に配置されている。そして、デジット線ＤＬは、磁気抵抗素子ＴＭＲの構成要素である固定層ＦＬの下方に、固定層ＦＬと所定の間隔だけ離間して配置されている。一方、ビット線ＢＬは、記録層ＲＬと電気的に接続するように記録層ＲＬ上を延在している。

磁気抵抗素子ＴＭＲの構成要素である固定層ＦＬは、配線であるストラップＳＴと電気的に接続されており、このストラップＳＴは層間絶縁膜ＩＬ１に形成されたプラグＰＬＧ２を介して配線Ｌ１と接続している。さらに、配線Ｌ１は、層間絶縁膜ＩＬ１に形成されたプラグＰＬＧ１ｂを介してアクセストランジスタＡＴＲのドレイン領域ＤＲと電気的に接続されている。したがって、磁気抵抗素子ＴＭＲの固定層ＦＬは、ストラップＳＴ、プラグＰＬＧ２、配線Ｌ１およびプラグＰＬＧ１ｂを介してアクセストランジスタＡＴＲのドレイン領域ＤＲと接続されていることになる。一方、アクセストランジスタＡＴＲのソース領域ＳＲは、層間絶縁膜ＩＬ１に形成されたプラグＰＬＧ１ａを介してソース線ＳＬと電気的に接続されている。以上のことから、アクセストランジスタＡＴＲと磁気抵抗素子ＴＭＲとはビット線ＢＬとソース線ＳＬの間に直列接続されていることがわかる。このようにして、本実施の形態１におけるＭＲＡＭのメモリセルが構成されている。

続いて、ＭＲＡＭの動作について図４を参照しながら説明する。まず、書き込み動作について説明する。ビット線の所定方向に電流が流れ、かつ、デジット線ＤＬに電流が流れると、両者の電流による第１合成磁界が磁気抵抗素子ＴＭＲに印加される。すると、磁気抵抗素子の記録層ＲＬの磁化方向は第１合成磁界の方向（第１方向）に揃うようになる。

一方、ビット線の上述した所定方向とは反対方向に電流が流れ、かつ、デジット線ＤＬに電流が流れると、上述した第１合成磁界と異なる方向に第２合成磁界が発生する。すると、記録層ＲＬの磁化方向は、この第２合成磁界の方向に揃うようになる。これにより、記録層ＲＬの磁化方向は、上述した第１方向とは反対方向である第２方向に一致するようになる。

このように、デジット線ＤＬを通電するとともに、ビット線ＢＬに流す電流の方向を制御することにより、記録層ＲＬの磁化方向を第１方向と第２方向に制御することができる。このことは、記録層ＲＬの磁化方向に対応づけて「０」および「１」の２値状態を記憶できることを意味している。その後、通電をオフにした状態であっても、記録層ＲＬの磁化方向は保持される。なお、第１合成磁界や第２合成磁界が発生しても、固定層ＦＬの磁化方向は変化しない。

次に、読み出し動作について説明する。読み出し動作の場合、デジット線は関与せず、電流を以下のように流す。すなわち、アクセストランジスタＡＴＲをオン状態にした状態で、電流をビット線ＢＬ→磁気抵抗素子ＴＭＲ→ストラップＳＴ→プラグＰＬＧ２→配線Ｌ１→プラグＰＬＧ１ｂ→ドレイン領域ＤＲ→ソース領域ＳＲ→プラグＰＬＧ１ａ→ソース線ＳＬの経路で供給する。これにより、磁気抵抗素子ＴＭＲを流れる電流の抵抗値の変化をセンスアンプ（図示せず）で検出する。このとき、記録層ＲＬの磁化方向が固定層ＦＬの磁化方向と平行であれば、磁気抵抗素子ＴＭＲの抵抗値は低くなる。一方、記録層ＲＬの磁化方向が固定層ＦＬの磁化方向と反平行であれば、磁気抵抗素子ＴＭＲの抵抗値は高くなる。したがって、記録層ＲＬの２値状態は、磁気抵抗素子ＴＭＲの抵抗値の大小に反映されて外部に読み出される。このようにして、磁気抵抗素子ＴＭＲに記憶されている情報（データ）を読み出すことができる。このようなメモリセルをマトリクス状に配置することにより、大容量のＭＲＡＭを実現することができる。

上記では本実施の形態１におけるＭＲＡＭを形成した半導体チップについて説明したが、このＭＲＡＭを形成した半導体チップはパッケージ化される。以下では、ＭＲＡＭを形成した半導体チップの実装構成（パッケージ形態）について説明する。

まず、図５は半導体チップを搭載するリードフレームＬＦの構成を示す図である。図５に示すように、リードフレームＬＦは、半導体チップを搭載するダイパッドＤＰと、枠部ＦＰと、インナリードＩＬと、アウタリードＯＬとを主に有している。そして、リードフレームＬＦのうち、モールドラインＭＬで囲まれた領域が樹脂体で封止される領域である。以下に、このように構成されているリードフレームＬＦ上に半導体チップを搭載して形成されたパッケージについて説明する。図６は、本実施の形態１におけるパッケージ（半導体装置）の構成を示す断面図である。図６において、本実施の形態１におけるパッケージは、例えば、ＱＦＰ（Quad Flat Package）タイプのパッケージである。パッケージ形状は、図７に示すようなリードフレームを用いたＳＯＰ（Small Outline Package）タイプのパッケージであってもよい。図６に示すように、本実施の形態１におけるパッケージは、ダイパッドＤＰ上にダイアタッチフィルムＤＡＦ１を介して磁気シールド材ＰＭ１が配置されており、この磁気シールド材ＰＭ１上にダイアタッチフィルムＤＡＦ２を介して半導体チップＣＨＰが配置されている。さらに、半導体チップＣＨＰ上にダイアタッチフィルムＤＡＦ３を介して磁気シールド材ＰＭ２が配置されている。

半導体チップＣＨＰにはＭＲＡＭが形成されており、この半導体チップＣＨＰの主面（表面）には入出力端子であるパッドＰＤが形成されている。このパッドＰＤは、インナリードＩＬとワイヤＷによって電気的に接続されている。

ダイパッドＤＰ、磁気シールド材ＰＭ１、ＰＭ２、半導体チップＣＨＰ、インナリードＩＬ、ワイヤＷおよびダイアタッチフィルムＤＡＦ１〜ＤＡＦ３は、樹脂体ＭＲによって封止されている。そして、この樹脂体ＭＲからはアウタリードＯＬが露出している。

半導体チップＣＨＰは、主にシリコンを主成分としており、主面側に、複数のＭＲＡＭやＭＩＳＦＥＴが形成された回路を有している。リードフレームを構成するダイパッドＤＰ、枠部ＦＰ、インナリードＩＬは、銅材や、ニッケルと鉄の合金の一種である４２アロイ材などから形成されている。一方、磁気シールド材ＰＭ１、ＰＭ２は、ニッケルと鉄の合金の一種であるパーマロイから形成されている。パーマロイは、機械的物性の観点から、同じくニッケルと鉄の合金である４２アロイに近い材料であるが、ニッケルと鉄の配合比や熱処理の条件変更などによって磁気特性を向上した材料である。ワイヤＷは、例えば、金線が使用される。さらに、ダイアタッチフィルムＤＡＦ１〜ＤＡＦ３は、熱可塑性樹脂を含む接着フィルムであり、例えば、ポリイミド樹脂（熱可塑性樹脂）に少量のエポキシ樹脂（熱硬化性樹脂）を含有させた材料からなっている。なお、ダイアタッチフィルムＤＡＦ１〜ＤＡＦ３に代えて樹脂ペーストを使用してもよい。特に、半導体チップＣＨＰと、この半導体チップＣＨＰ上に搭載される磁気シールド材ＰＭ２の接着には、ダイアタッチフィルムＤＡＦ３が有利であるが、樹脂ペーストを使用することもできる。

ここで、本実施の形態１では、ダイパッドＤＰの面積を磁気シールド材ＰＭ１や半導体チップＣＨＰの面積よりも小さくしている。つまり、本実施の形態１では、いわゆる小タブをダイパッドＤＰとして使用している。これは以下に示す理由による。すなわち、ダイパッドＤＰは、樹脂体ＭＲと直接接触しているが、このとき、ダイパッドＤＰは、例えば、４２アロイ材や銅材から形成されている。一方、樹脂体ＭＲは樹脂から形成されている。このため、ダイパッドＤＰと樹脂体ＭＲとの密着性は線膨張係数の差からそれほど良好とはいえず、パッケージの成形性の観点から、なるべく、ダイパッドＤＰと樹脂体ＭＲとの密着面積を小さくすることが望ましいのである。言い換えれば、ダイパッドＤＰと樹脂体ＭＲとの密着性の低下を抑制してパッケージの信頼性を向上する観点から、ダイパッドＤＰと樹脂体ＭＲとの密着面積を小さくすることが望ましい。

さらに、樹脂体ＭＲは水分を含みやすい特性がある。このため、パッケージの実装時のリフロー処理などによって温度サイクルが加わると、樹脂体ＭＲに吸収されている水分が気化して水蒸気となる。この水蒸気は、樹脂体ＭＲとダイパッドＤＰの界面（密着性が低く平坦な場所）に集まりやすい。すると、水蒸気によって、樹脂体ＭＲとダイパッドＤＰの界面に気泡が生じ、樹脂体ＭＲとダイパッドＤＰの剥離が生じる。さらには、温度サイクルによって、気泡となった水蒸気が膨張し、樹脂体ＭＲに応力が加わる。この応力が加わると、樹脂体ＭＲにクラックが発生する。樹脂体ＭＲにクラックが発生すると、パッケージの信頼性が低下し不良となる。特に、水蒸気による樹脂体ＭＲとダイパッドＤＰとの剥離は、樹脂体ＭＲとダイパッドＤＰの接触面積が大きいほど顕著となる。なぜなら、樹脂体ＭＲとダイパッドＤＰとの界面に集まる水蒸気の量は、樹脂体ＭＲとダイパッドＤＰとの接触面積が大きいほど多くなり、その水蒸気の膨張による応力の大きさも大きくなるからである。すなわち、ダイパッドＤＰの面積が大きくなればなるほど、温度サイクルに起因したクラックの発生が起こりやすくなるのである。したがって、本実施の形態１では、ダイパッドＤＰの大きさを磁気シールド材ＰＭ１や半導体チップＣＨＰの面積よりも小さい小タブを採用して、パッケージの信頼性を向上させている。

本実施の形態１におけるパッケージ（半導体装置）は上記のように構成されており、次に、本実施の形態１におけるパッケージの特徴について説明する。図６において、本実施の形態１における特徴の１つは、磁気シールド材ＰＭ１の面積を半導体チップＣＨＰの主面の面積と同じか大きくするとともに、磁気シールド材ＰＭ２の面積を半導体チップＣＨＰの主面の面積よりも小さくする構成を前提とした上で、磁気シールド材ＰＭ２の厚さを磁気シールド材ＰＭ１の厚さよりも厚く形成している点にある。つまり、半導体チップＣＨＰの主面上に形成されている磁気シールド材ＰＭ２の厚さを、半導体チップＣＨＰの裏面に形成されている磁気シールド材ＰＭ１の厚さよりも厚く形成している点に本実施の形態１の特徴の１つがある。これにより、半導体チップＣＨＰの主面側において、外部磁場を効果的にシールドすることができる。つまり、磁気シールド材ＰＭ２の厚さを厚くすることにより、外部磁場を磁気シールド材ＰＭ２の内部に吸収させることができるので、厚さの厚い磁気シールドＰＭ２を半導体チップＣＨＰの主面上に配置することにより、半導体チップＣＨＰの主面側の領域を外部磁場から効果的にシールドすることができるのである。半導体チップＣＨＰの主面側を重点的にシールドすることにより、半導体チップＣＨＰの主面側に形成されているＭＲＡＭに対して、外部磁場による影響を抑制することができる。このため、半導体チップＣＨＰの主面側に形成されているＭＲＡＭのデータ保持特性を向上させることができる。

本実施の形態１では、半導体チップＣＨＰにＭＲＡＭが形成されているが、このＭＲＡＭは電子のスピンの向きを磁場で制御することにより情報（データ）を記憶している。したがって、ＭＲＡＭを不用意に外部磁場の影響下にさらすと、ＭＲＡＭを構成する磁性体において、電子のスピンの向きが変化してしまい情報が消失してしまう。つまり、ＭＲＡＭは、強い外部磁場の影響を受けるとデータ保持特性が劣化してしまう性質がある。このことから、ＭＲＡＭを形成した半導体チップＣＨＰは、外部磁場の影響をなるべく受けないようにすることが望ましい。

そこで、ＭＲＡＭを形成した半導体チップＣＨＰを外部磁場から保護するため、ＭＲＡＭを形成した半導体チップＣＨＰに対して磁気シールドすることが行なわれている。半導体チップＣＨＰを外部磁場からシールドするには、まず、半導体チップＣＨＰの周囲全体を磁気シールド材で囲むことが考えられる。しかし、図６に示すように、半導体チップＣＨＰのパッケージでは、半導体チップＣＨＰのパッドＰＤとインナリードＩＬとをワイヤＷで電気的に接続する必要があるので、半導体チップＣＨＰを３次元的に囲むように磁気シールド材を配置することは困難である。

このため、半導体チップＣＨＰを磁気シールド材で挟み込む構造が採用されている。例えば、図６に示すように、半導体チップＣＨＰの裏面に磁気シールド材ＰＭ１を配置し、半導体チップＣＨＰの主面（表面、素子形成面）に磁気シールド材ＰＭ２を配置する構造により、半導体チップＣＨＰを外部磁場からシールドしている。このように半導体チップＣＨＰを磁気シールド材でサンドイッチする構造でも、半導体チップＣＨＰを外部磁場からシールドする効果が得られる。

図８は、図１に示す半導体チップＣＨＰ上に磁気シールド材ＰＭ２を配置する一例を示す図である。図８に示すように、磁気シールド材ＰＭ２の面積は、半導体チップＣＨＰの主面の面積よりも小さくなっている。つまり、磁気シールド材ＰＭ２は、半導体チップＣＨＰの主面に形成されたパッドＰＤとの電気的短絡を回避する目的で、半導体チップＣＨＰの主面全体の面積よりも小さく形成している。このとき、磁気シールド材ＰＭ２は、半導体チップＣＨＰの主面に形成されているＭＲＡＭ２の形成領域を少なくとも覆うように形成されていればよい。したがって、例えば、図８に示すように、半導体チップＣＨＰに形成されているパッドＰＤよりも内側に形成されているＣＰＵ１、ＭＲＡＭ２、周辺回路３およびパワーライン４のすべてを覆うように磁気シールド材ＰＭ２を形成してもよいが、例えば、図９に示すように、少なくともＭＲＡＭ２の形成領域が覆われるように磁気シールド材ＰＭ２を半導体チップＣＨＰ上に配置してもよい。

一方、半導体チップＣＨＰの裏面に形成される磁気シールド材ＰＭ１の面積は、半導体チップＣＨＰの面積と同じ大きさでよい（図６参照）。半導体チップＣＨＰの裏面にはパッドＰＤが形成されていないからである。さらには、磁気シールド材ＰＭ１の面積を半導体チップＣＨＰの面積よりも大きく形成することもできる。

なお、図１０は、図２に示す半導体チップＣＨＰ上に磁気シールド材ＰＭ２を配置する一例を示す図である。図１０に示す半導体チップＣＨＰでは、パッドＰＤが半導体チップＣＨＰの中央部に存在し、かつ、ＭＲＡＭ２がこのパッドＰＤを挟んだ上下に形成されている。このため、ＭＲＡＭ２を覆うように形成される磁気シールド材ＰＭ２は、パッドＰＤとの電気的短絡を回避するために、それぞれ、パッドＰＤの上側に形成されているＭＲＡＭ２と、パッドＰＤの下側に形成されているＭＲＡＭ２とを別々に覆う必要がある。すなわち、図１０に示す半導体チップＣＨＰでは、磁気シールド材ＰＭ２は２つ必要となる。図１１は、図１０に示す半導体チップＣＨＰに形成されているパッドＰＤとリードＬとを接続する様子を示す断面図である。図１１に示すように、半導体チップＣＨＰの中央部にパッドＰＤが形成されており、このパッドＰＤを挟む両側に磁気シールド材ＰＭ２が配置されている。そして、２つの磁気シールド材ＰＭ２上には、それぞれ、接着テープＴを介してリードＬが形成されている。このリードＬとパッドＰＤがワイヤＷを用いて接続されている。

以上のように、図８および図９に示すレイアウトの半導体チップＣＨＰや、図１０に示すレイアウトの半導体チップＣＨＰでも、半導体チップＣＨＰの主面側に形成されている磁気シールド材ＰＭ２は、半導体チップＣＨＰの主面の面積よりも小さくなっている。一方、図８および図９に示すレイアウトの半導体チップＣＨＰや、図１０に示すレイアウトの半導体チップＣＨＰのいずれにおいても、半導体チップＣＨＰの裏面にはパッドＰＤが形成されていないことから、半導体チップＣＨＰの裏面に形成されている磁気シールド材ＰＭ１の面積は、半導体チップＣＨＰの裏面の面積と同じか、あるいは、半導体チップＣＨＰの裏面の面積よりも大きくすることができる。つまり、半導体チップＣＨＰの裏面の全面に形成されている磁気シールドＰＭ１の面積よりも、半導体チップＣＨＰの主面に形成されている磁気シールドＰＭ２の面積は小さくなっている。

ここで、半導体チップＣＨＰを外部磁場からシールドする効果は、磁気シールド材ＰＭ１の厚さおよび磁気シールド材ＰＭ２の厚さを厚くすればするほど大きくなる。これは、磁気シールド材ＰＭ１、ＰＭ２の厚さを厚くすればするほど、磁気シールド材ＰＭ１、ＰＭ２に吸収される磁場（磁束）が大きくなるからである。つまり、磁気シールド材ＰＭ１、ＰＭ２の厚さを厚くすれば、磁気シールド材ＰＭ１、ＰＭ２の磁場を吸収する容量が大きくなるのである。このため、半導体チップＣＨＰを外部磁場から効果的にシールドする観点からは、磁気シールド材ＰＭ１、ＰＭ２の厚さを厚くすることが望ましい。

しかし、磁気シールド材ＰＭ１と磁気シールド材ＰＭ２の両方を厚くすると、以下に示す問題点が発生する。すなわち、半導体チップＣＨＰは樹脂体ＭＲで封止されているが、半導体装置（パッケージ）の小型化および薄膜化の観点から、樹脂体ＭＲの厚さは一定値以下に制限されている。つまり、パッケージの全体的な大きさや厚さを所定のパッケージ規格（例えば、ＱＦＰ、ＴＱＦＰ、ＳＯＰ、ＴＳＯＰ等）内に収めることが要求される。

この状態で、半導体チップＣＨＰを挟む磁気シールド材ＰＭ１と磁気シールド材ＰＭ２の両方の厚さを厚くすると、樹脂体ＭＲの厚さよりも磁気シールド材ＰＭ１と磁気シールド材ＰＭ２を合わせた厚さのほうが厚くなり、樹脂体ＭＲの表面から磁気シールド材ＰＭ２が露出してしまう。この場合、樹脂体ＭＲと磁気シールド材ＰＭ２の間に隙間が生じ、この隙間から水分や異物がパッケージの内部に侵入してしまう。すると、パッケージの信頼性が著しく低下してしまう。つまり、パッケージの薄膜化と信頼性向上を図る観点からは、むやみに磁気シールド材ＰＭ１と磁気シールド材ＰＭ２のトータルの厚さを一定値以上にすることは避けるべきである。以上のことから、半導体チップＣＨＰを外部磁場からシールドする観点からは、磁気シールド材ＰＭ１と磁気シールド材ＰＭ２のトータルの厚さを厚くすることが望ましいが、パッケージの薄膜化と信頼性向上の観点からは、磁気シールド材ＰＭ１と磁気シールド材ＰＭ２のトータルの厚さを一定値以下にすることが望ましい。このことから、半導体チップＣＨＰを外部磁場から効果的にシールドし、かつ、パッケージの信頼性を向上するためには、磁気シールド材ＰＭ１と磁気シールド材ＰＭ２の形成方法に工夫を施す必要がある。

そこで、本実施の形態１では、まず、半導体チップＣＨＰの主面側にＭＲＡＭなどの素子が形成されている点に着目している。すなわち、半導体チップＣＨＰには厚みがあるが、半導体チップＣＨＰの厚さ方向において一様に磁気シールドをする必要はないとしている。ＭＲＡＭなど外部磁場の影響を受ける素子は、半導体チップＣＨＰの主面側に形成されている。このことから、半導体チップＣＨＰの主面側で外部磁場を効果的にシールドできる構成を実現できれば、ＭＲＡＭのデータ保持特性を改善できると考えられるのである。つまり、半導体チップＣＨＰを外部磁場からシールドする構成は、特に、ＭＲＡＭが形成されている半導体チップＣＨＰの主面側で効果的に外部磁場をシールドできればよいことになる。このことを考慮して、本実施の形態１では、図６に示すように、磁気シールド材ＰＭ２の厚さを磁気シールド材ＰＭ１の厚さよりも厚くなるように構成している。これにより、半導体チップＣＨＰの主面側に配置される磁気シールド材ＰＭ２の厚さを厚くしているので、磁気シールド材ＰＭ２の磁場を吸収する容量を増加させることができ、効果的に、半導体チップＣＨＰの主面側のＭＲＡＭ形成領域を外部磁場からシールドすることができる。つまり、半導体チップＣＨＰの主面側には外部磁場の影響を受けやすいＭＲＡＭが形成されているので、半導体チップＣＨＰの主面上に配置される磁気シールド材ＰＭ２の厚さを厚くすることにより、半導体チップＣＨＰの主面側の磁気シールド効果を向上させているのである。一方、半導体チップＣＨＰの裏面にはＭＲＡＭなどの素子が形成されていないことから、磁気シールド材ＰＭ１の厚さを充分に厚くしなくてもよい。したがって、半導体チップＣＨＰの裏面に配置されている磁気シールド材ＰＭ１の厚さは必要最小限の厚さで形成することができる。このように本実施の形態１の特徴的構成は、半導体チップＣＨＰの主面上に配置される磁気シールド材ＰＭ２の面積が、半導体チップＣＨＰの主面の面積よりも小さく、かつ、半導体チップＣＨＰの裏面に配置される磁気シールド材ＰＭ１の面積を半導体チップＣＨＰの裏面の面積と同等以上の大きさにすることを前提として、磁気シールド材ＰＭ２の厚さを磁気シールド材ＰＭ１の厚さよりも厚くしている。

これにより、半導体チップＣＨＰの主面側に形成されているＭＲＡＭに対して、効果的に外部磁場からシールドすることができるとともに、磁気シールド材ＰＭ１の厚さを磁気シールド材ＰＭ２の厚さに比べて薄くしているので、磁気シールド材ＰＭ１と磁気シールド材ＰＭ２を合わせたトータルの厚さを一定値以下に薄くすることができる。この結果、本実施の形態１における半導体装置によれば、半導体チップＣＨＰを外部磁場からシールドすることができ、かつ、パッケージの信頼性を向上することができる。

なお、半導体チップＣＨＰの主面上に配置されている磁気シールド材ＰＭ２の面積はできるだけ大きい方が望ましいが、少なくとも、半導体チップＣＨＰの主面のうち、ＭＲＡＭが形成されている領域を覆うように形成されている必要がある。ＭＲＡＭの形成領域において最も外部磁場をシールドする必要があるからである。

以上のように本実施の形態１の特徴の１つは、磁気シールド材ＰＭ２の面積を磁気シールド材ＰＭ１の面積よりも小さくなることを前提として、磁気シールド材ＰＭ２の厚さを磁気シールド材ＰＭ１の厚さよりも厚くすることにあるが、さらに、磁気シールド材ＰＭ１、ＰＭ２の材質を工夫することにより、磁気シールド効果を向上している。すなわち、磁気シールド材ＰＭ１、ＰＭ２は、例えば、ニッケルと鉄の合金である４２アロイを使用することができるが、４２アロイでは充分に磁気シールド効果を向上させることができない。このため、本実施の形態１では、磁気シールド材ＰＭ１、ＰＭ２として、ニッケルと鉄の合金であるパーマロイを使用している。パーマロイは、機械的物性の観点から、同じくニッケルと鉄の合金である４２アロイに近い材料であるが、ニッケルと鉄の配合比や熱処理の条件変更などによって磁気特性を向上した材料である。このため、パーマロイを磁気シールド材ＰＭ１、ＰＭ２に使用することにより、外部磁場のシールド効果を向上することができる。

さらに詳細には、磁気シールド材ＰＭ１、ＰＭ２として、ＰＣ系パーマロイ、ＰＢ系パーマロイ、パーメンダーや純鉄を使用することができる。ＰＣ系パーマロイとは鉄（Ｆｅ）１７％、ニッケル（Ｎｉ）７９％、モリブデン（Ｍｏ）４％からなる合金であり、ＰＢ系パーマロイとは鉄（Ｆｅ）５４％、ニッケル（Ｎｉ）４６％からなる合金である。一方、パーメンダーとは鉄（Ｆｅ）４９％、コバルト（Ｃｏ）４９％、バナジウム（Ｖ）２％からなる合金である。ＰＣ系パーマロイと、ＰＢ系パーマロイと、パーメンダーと、純鉄とを比較すると、ＰＣ系パーマロイが最も低い磁場の強さ（例えば、磁場の強さ１Ｈ（Ａ／ｍ）程度以上）で磁化されやすい性質を有している。したがって、本実施の形態１では、弱い磁場に対する反応および感度が良く、組み立てレベルで問題となりそうな比較的弱い磁気をすばやく吸収してシールド効果を充分に発揮する観点から、ＰＣ系パーマロイやＰＢ系パーマロイを磁気シールド材ＰＭ１、ＰＭ２に使用することが望ましい。このように本実施の形態１における磁気シールド材ＰＭ１、ＰＭ２では、ＰＣ系パーマロイやＰＢ系パーマロイを使用している。一方、磁気シールド材ＰＭ１、ＰＭ２として、パーメンダーや純鉄を使用してもよいが、比較的弱い磁場では磁化されにくい性質を有している。このため、比較的強い磁場（１０Ｈ〜１００Ｈ以上）に対するシールド効果を充分に得る観点からは、磁場の吸収容量の高いパーメンダーや純鉄を使用してもよい。

図１２は、磁気シールド材ＰＭ１および磁気シールド材ＰＭ２で半導体チップＣＨＰを挟むことにより、半導体チップＣＨＰを外部磁場からシールドしている様子を示す図である。図１２では、わかりやすくするために、パッケージの右側半分だけを図示している。図１２に示すように、水平方向から外部磁場Ｈが印加されているとする。この場合、外部磁場Ｈは、半導体チップＣＨＰを通らずに、磁気シールド材ＰＭ１や磁気シールド材ＰＭ２の内部を通過していることがわかる。すなわち、磁気シールド材ＰＭ１、ＰＭ２によって、半導体チップＣＨＰの内部を通過するはずの外部磁場Ｈが吸収されていることがわかる。特に、半導体チップＣＨＰの主面側（上面側）に配置されている磁気シールド材ＰＭ２の厚さが、半導体チップＣＨＰの裏面側に配置されている磁気シールド材ＰＭ１の厚さよりも厚くなっていることから、磁気シールド材ＰＭ２の内部により多くの外部磁場Ｈが吸収されていることがわかる。したがって、半導体チップＣＨＰの主面側では効果的に外部磁場がシールドされているということができる。

次に、磁気シールド材ＰＭ２の厚さを磁気シールド材ＰＭ１の厚さよりも厚く形成することにより磁気シールド効果が向上することについて説明する。図１３は、半導体チップＣＨＰの外部に発生している外部磁場と、半導体チップＣＨＰの内部に入り込む内部磁場との関係を示すグラフである。図１３において、外部磁場とは半導体チップＣＨＰの外部で発生する磁場であり、内部磁場とは外部磁場によって半導体チップＣＨＰの内部に発生している磁場である。したがって、磁気シールド効果が高くなるということは、同じ外部磁場が印加された場合であっても内部磁場が充分に低減されていることを意味している。

図１３において、横軸が外部磁場の大きさ（Ｏｅ）（エルステッド）を示しており、縦軸が内部磁場の大きさ（Ｏｅ）（エルステッド）を示している。まず、比較例のグラフについて説明する。比較例とは、半導体チップＣＨＰを挟む磁気シールドＰＭ１の厚さと磁気シールドＰＭ２の厚さを同じ１００μｍとし、かつ、磁気シールド材ＰＭ１、ＰＭ２をともに４２アロイ材から形成する場合を示している。図１３では、比較例を白丸でプロットしている。例えば、比較例では、外部磁場の大きさが１００（Ｏｅ）である場合、内部磁場の大きさが約５（Ｏｅ）であることがわかる。

続いて、本実施の形態１のグラフについて説明する。本実施の形態１とは、半導体チップＣＨＰを挟む磁気シールド材ＰＭ１の厚さと磁気シールド材ＰＭ２の厚さとを変え、かつ、磁気シールド材ＰＭ１、ＰＭ２をパーマロイから形成する場合である。具体的に、半導体チップＣＨＰの主面上に配置される磁気シールド材ＰＭ２の厚さを２００μｍ、半導体チップＣＨＰの裏面に配置される磁気シールド材ＰＭ１の厚さを１００μｍとしている。図１３では、本実施の形態１を白三角でプロットしている。図１３に示すように、本実施の形態１では、例えば、外部磁場の大きさが１００（Ｏｅ）（エルステッド）である場合、内部磁場の大きさは約１（Ｏｅ）（エルステッド）となっている。

このことから、本実施の形態１と比較例とを比較すると、例えば、同じ１００（Ｏｅ）（エルステッド）の外部磁場が印加されている場合、比較例では内部磁場の大きさが５（Ｏｅ）（エルステッド）であるのに対し、本実施の形態１では内部磁場の大きさが１（Ｏｅ）（エルステッド）であることがわかる。つまり、本実施の形態１のほうが比較例よりも同じ外部磁場を印加しても内部磁場の大きさが非常に小さくなっていることがわかる。このことは、本実施の形態１のほうが比較例よりも外部磁場をシールドする効果が高いことを示している。したがって、本実施の形態１のように、半導体チップＣＨＰの主面上に配置される磁気シールド材ＰＭ２の厚さを、半導体チップＣＨＰの裏面に配置される磁気シールド材ＰＭ１よりも厚く形成し、かつ、磁気シールド材ＰＭ１、ＰＭ２をパーマロイから構成することにより、磁気シールド効果を向上させることができることがわかる。この結果、本実施の形態１におけるパッケージ（半導体装置）によれば、半導体チップＣＨＰへの磁気シールド効果を高めることができるので、ＭＲＡＭのデータ保持特性を向上することができることがわかる。さらに、本実施の形態１によれば、半導体チップＣＨＰの裏面に配置される磁気シールド材ＰＭ１の厚さを薄くできるので、パッケージの薄膜化および信頼性の向上も図ることができる。

本実施の形態１における半導体装置（パッケージ）は上記のように構成されており、以下に、その製造方法について図面を参照しながら説明する。まず、図１４に示すように、半導体ウェハＷＦを用意する。この半導体ウェハＷＦの主面側（表面側）には、ＭＲＡＭおよびＭＩＳＦＥＴと配線からなる集積回路が形成されている。半導体ウェハＷＦの主面上に集積回路を形成する方法は通常の半導体製造技術を使用することができる。この半導体ウェハＷＦには複数のチップ領域がアレイ状に形成されており、個々のチップ領域に図１や図２のレイアウトで示すマイコンが形成されている。

続いて、図１５に示すように、半導体ウェハＷＦの裏面をグラインダＧＤで研削する。これにより、半導体ウェハＷＦの厚さを薄くすることができる。半導体ウェハＷＦの主面にはＭＲＡＭを含む集積回路が形成されているので、研削は集積回路が形成されていない半導体ウェハＷＦの裏面で実施される。

次に、半導体ウェハＷＦの薄板化を実施した後、図１６に示すように、半導体ウェハＷＦの裏面に板状のダイアタッチフィルムＤＡＦ２を貼り付ける。そして、図１７に示すように、板状のダイアタッチフィルムＤＡＦ２を半導体ウェハＷＦの形状に沿ってカッタＣＵＴにより切断する。その後、図１８に示すように、半導体ウェハＷＦと同一の平面形状をした磁気シールド材ＰＭ１を用意し、図１９に示すように、ダイアタッチフィルムＤＡＦ２の半導体ウェハＷＦを貼り付けた面と反対側の面に、半導体ウェハＷＦと同じ形状をした磁気シールド材ＰＭ１を貼り付ける。この磁気シールド材ＰＭ１は、例えば、ニッケルと鉄の合金からなるパーマロイから形成されている。なお、本実施の形態１では、半導体ＷＦと同一の平面形状をした磁気シールド材ＰＭ１を使用する例について説明したが、磁気シールド材ＰＭ１の平面形状はこれに限らず、例えば、四角形状をしていてもよい。

続いて、図２０に示すように、半導体ウェハＷＦにダイアタッチフィルムＤＡＦ２を介して貼り付けて磁気シールド材ＰＭ１の裏面に板状のダイアタッチフィルムＤＡＦ１を貼り付ける。その後、図２１に示すように、半導体ウェハＷＦおよび磁気シールド材ＰＭ１を一体化してダイサーＤによりダイシングする。これにより、図２２に示すように、半導体ウェハＷＦのチップ領域が個片化されて半導体チップＣＨＰを取得することができる。この半導体チップＣＨＰには、ダイアタッチフィルムＤＡＦ２を介して磁気シールド材ＰＭ１が貼り付いており、さらに、磁気シールド材ＰＭ１にダイアタッチフィルムＤＡＦ１が貼り付けられている。ここでは、半導体ウェハＷＦに磁気シールド材ＰＭ１を貼り付けた状態でダイシングすることにより、磁気シールド材ＰＭ１の貼り付いた半導体チップＣＨＰを取得するようにしているが、半導体ウェハＷＦの状態では磁気シールド材ＰＭ１を貼り付けずにダイシングすることにより、半導体チップＣＨＰを取得し、この取得した半導体チップＣＨＰに磁気シールド材ＰＭ１を貼り付けるようにしてもよい。

次に、図２３に示すように、リードフレームを用意する。リードフレームは、ダイパッドＤＰと枠体ＦＰとインナリードＩＬとを備えている。そして、図２４に示すように、リードフレームのダイパッドＤＰ上に、磁気シールド材ＰＭ１と一体化した半導体チップＣＨＰを搭載する。このとき、磁気シールド材ＰＭ１の裏面に貼り付けられているダイアタッチフィルムＤＡＦ１によって、磁気シールド材ＰＭ１とダイパッドＤＰが接着する。

続いて、図２５に示すように、半導体チップＣＨＰの主面上に磁気シールド材ＰＭ２を接着する。このとき、磁気シールド材ＰＭ２にはダイアタッチフィルムＤＡＦ３が貼り付けられており、このダイアタッチフィルムＤＡＦ３を介して磁気シールド材ＰＭ２が半導体チップＣＨＰの主面上に接着する。この磁気シールド材ＰＭ２は半導体チップＣＨＰの主面上に形成されるパッドＰＤと平面的に重ならないようになっている。したがって、磁気シールド材ＰＭ２の面積は、磁気シールド材ＰＭ１の面積よりも小さくなっている。そして、さらに、磁気シールド材ＰＭ２の厚さは、磁気シールド材ＰＭ１の厚さよりも厚くなっている。このため、ＭＲＡＭが形成されている半導体チップＣＨＰの主面側において、磁気シールド効果が大きくなり、ＭＲＡＭの外部磁場からのシールドを効果的に行なうことができる。

次に、図２６に示すように、半導体チップＣＨＰの主面上に形成されているパッドＰＤと、リードフレームのインナリードＩＬとをワイヤＷによって電気的に接続する（ワイヤボンディング）。その後、図２７に示すように、リードフレームを上金型ＵＤと下金型ＬＤとで挟み込み、半導体チップＣＨＰを覆うように樹脂を注入して樹脂体ＭＲを形成する。具体的に、インナリードＩＬ、ダイパッドＤＰ、ワイヤＷ、ダイアタッチフィルムＤＡＦ１〜ＤＡＦ３、磁気シールド材ＰＭ１、ＰＭ２および半導体チップＣＨＰを樹脂体ＭＲで封止し、図６に示すようなパッケージ（半導体装置）を製造することができる。

（実施の形態２）
本実施の形態２における半導体装置（パッケージ）について図面を参照しながら説明する。図２８は、本実施の形態２における半導体装置の構成を示す断面図である。図２８に示す本実施の形態２における半導体装置の構成は、図６に示す前記実施の形態１における半導体装置の構成とほぼ同様である。すなわち、本実施の形態２でも、半導体チップＣＨＰの主面上に配置される磁気シールド材ＰＭ２の厚さを、半導体チップＣＨＰの裏面に配置される磁気シールド材ＰＭ１よりも厚く形成し、かつ、磁気シールド材ＰＭ１、ＰＭ２をパーマロイから構成している。これにより、磁気シールド効果を向上させることができる。

一方、本実施の形態２と前記実施の形態１との間で相違する点は、本実施の形態２では、磁気シールド材ＰＭ１および磁気シールド材ＰＭ２の表面に凹凸（ディンプル）が形成されている点である。磁気シールド材ＰＭ１、ＰＭ２は、例えば、ニッケルと鉄の合金であるパーマロイから構成されているが、このパーマロイも樹脂体ＭＲとの密着性はそれほどよくない。このため、パッケージを製造した後、完成したパッケージを実装基板に半田で接着する工程において、リフロー処理が実施されるが、このリフロー処理で、パーマロイと封止している樹脂体ＭＲが剥離する場合がある。そこで、本実施の形態２では、磁気シールド材ＰＭ１の表面に複数のディンプルＤＰＬ１を形成し、磁気シールド材ＰＭ２の表面に複数のディンプルＤＰＬ２を形成している。このように磁気シールド材ＰＭ１、ＰＭ２の表面に複数のディンプルＤＰＬ１、ＤＰＬ２を形成することにより、このディンプルＤＰＬ１、ＤＰＬ２の内部にまで樹脂体ＭＲが注入されることになる。このため、ディンプルＤＰＬ１、ＤＰＬ２の内部にまで入り込んだ樹脂体ＭＲによるアンカー効果と、ディンプルＤＰＬ１、ＤＰＬ２を形成したことにより、磁気シールド材ＰＭ１、ＰＭ２と、樹脂体ＭＲとの接着面積（表面積）が増加する効果とにより、磁気シールド材ＰＭ１、ＰＭ２と樹脂体ＭＲとの接着強度が向上するのである。このため、リフロー処理においても、磁気シールド材ＰＭ１、ＰＭ２と樹脂体ＭＲとの剥離を抑制することができ、パッケージの信頼性を向上することができるのである。

以上のように本実施の形態２でも、ＭＲＡＭの外部磁場からのシールド効果を向上することができるとともに、パッケージのさらなる信頼性向上を図ることができる。

本実施の形態２におけるパッケージは上記のように構成されており、以下に、その製造方法について図面を参照しながら説明する。まず、図２９と図３０を使用して磁気シールド材ＰＭ１を形成する方法の一例について説明する。図２９に示すように、板状の磁気シールド材ＰＭ１を用意する。そして、この磁気シールド材ＰＭ１の上下にマスクを形成する。具体的に、磁気シールド材ＰＭ１の下部には穴のない遮光パターンであるマスクＥＭＳＫ１を形成し、磁気シールド材ＰＭ１の上部には穴のあいたマスクＥＭＳＫ２を配置する。このように磁気シールド材ＰＭ１の上下にマスクＥＭＳＫ１、ＥＭＳＫ２を配置した後、このマスクＥＭＳＫ１、ＥＭＳＫ２により磁気シールド材ＰＭ１をエッチングする。このエッチングは、例えば、エッチング液を用いたウエットエッチングである。これにより、図３０に示すように、個片化された複数の磁気シールド材ＰＭ１が形成されるとともに、磁気シールド材ＰＭ１の表面に複数のディンプルＤＰＬ１が形成される。なお、磁気シールド材ＰＭ１の表面のうちダイパッドＤＰと密着する領域にはディンプルＤＰＬ１を形成しない。これは、磁気シールド材ＰＭ１とダイパッドＤＰとは平坦性が高い状態の方が密着性を向上することができるからである。

同様に、図３１および図３２を参照しながら、磁気シールド材ＰＭ２の形成方法の一例について説明する。図３１に示すように、板状の磁気シールド材ＰＭ２を用意する。そして、この磁気シールド材ＰＭ２の上下にマスクを形成する。具体的に、磁気シールド材ＰＭ２の下部には穴のない遮光パターンであるマスクＥＭＳＫ１を形成し、磁気シールド材ＰＭ２の上部には穴のあいたマスクＥＭＳＫ３を配置する。このように磁気シールド材ＰＭ２の上下にマスクＥＭＳＫ１、ＥＭＳＫ３を配置した後、このマスクＥＭＳＫ１、ＥＭＳＫ３により磁気シールド材ＰＭ２をエッチングする。このエッチングは、例えば、エッチング液を用いたウエットエッチングである。これにより、図３２に示すように、個片化された複数の磁気シールド材ＰＭ２が形成されるとともに、磁気シールド材ＰＭ２の表面に複数のディンプルＤＰＬ２が形成される。

以上のようにして複数のディンプルＤＰＬ１を形成した磁気シールド材ＰＭ１と、複数のディンプルＤＰＬ２を形成した磁気シールド材ＰＭ２とを形成することができる。ここで、磁気シールド材ＰＭ１、ＰＭ２に複数のディンプルＤＰＬ１、ＤＰＬ２を形成しているが、複数のディンプルＤＰＬ１、ＤＰＬ２の代わりに、複数の貫通孔（スルーホール）を形成することが考えられる。つまり、磁気シールド材ＰＭ１、ＰＭ２に複数の貫通孔を形成しても、この貫通孔に樹脂体ＭＲが入り込むため、アンカー効果と表面積の増加による密着性向上の効果を得ることができると考えられる。

しかし、本実施の形態２では、磁気シールド材ＰＭ１、ＰＭ２に貫通孔を形成せずに、ディンプルＤＰＬ１、ＤＰＬ２を形成している。この理由は、貫通孔を磁気シールド材ＰＭ１、ＰＭ２に形成すると、貫通孔の影響により磁気シールド材ＰＭ１、ＰＭ２において、磁場を吸収する容量が低下するのである。つまり、貫通孔を形成することにより、磁気シールド材ＰＭ１、ＰＭ２の一部が除去されるので、磁気シールド材ＰＭ１、ＰＭ２の磁場特性が劣化するのである。これに対し、本実施の形態２のように磁気シールド材ＰＭ１、ＰＭ２の表面にディンプルＤＰＬ１、ＤＰＬ２を形成しても、ほとんど磁場特性に影響がないことが確かめられている。このような理由から、本実施の形態２では、磁気シールド材ＰＭ１、ＰＭ２の表面に複数のディンプルＤＰＬ１、ＤＰＬ２を形成しているのである。これにより、本実施の形態２によれば、前記実施の形態１と同様の磁気シールド特性を実現でき、かつ、さらなるパッケージの信頼性向上を図ることができるのである。

さらに、本実施の形態２では、個片化した磁気シールド材ＰＭ１、ＰＭ２を形成する方法としてエッチング液を用いたウエットエッチングを使用しているので、磁気シールド材ＰＭ１、ＰＭ２に応力による磁場特性の劣化を防止することができる。例えば、磁気シールド材ＰＭ１、ＰＭ２を個片化する際、プレスによる打ち抜き加工を使用することができるが、プレスによる打ち抜き加工で磁気シールド材ＰＭ１、ＰＭ２を形成すると、打ち抜く際に磁気シールド材ＰＭ１、ＰＭ２に応力がかかり、磁気シールド材ＰＭ１、ＰＭ２の磁場特性を劣化させる。これに対し、本実施の形態２のようにエッチング処理で磁気シールド材ＰＭ１、ＰＭ２を個片化する場合、エッチング処理は化学的処理であるので、磁気シールド材ＰＭ１、ＰＭ２に応力がかからない。このため、エッチング処理で磁気シールド材ＰＭ１、ＰＭ２を個片化する場合には、磁場特性の劣化を防止できるのである。この結果、優れた磁気シールド効果を実現することができる。

以上のようにして形成された磁気シールド材ＰＭ１、ＰＭ２を使用してパッケージ（半導体装置）を製造する工程について説明する。図３３に示すように、ダイパッドＤＰ、枠体ＦＰおよびインナリードＩＬを備えるリードフレームを用意し、このリードフレームのダイパッドＤＰ上にペーストＰＥを介して磁気シールド材ＰＭ１を搭載する。このとき、磁気シールド材ＰＭ１のうちディンプルＤＰＬ１を形成していない領域とダイパッドＤＰがペーストＰＥを介して接着するように配置する。さらに、磁気シールド材ＰＭ１に形成された複数のディンプルＤＰＬ１が磁気シールド材ＰＭ１の裏面にくるように配置する。

続いて、図３４に示すように、磁気シールド材ＰＭ１上に半導体チップＣＨＰを搭載する。半導体チップＣＨＰの裏面には予めダイアタッチフィルムＤＡＦ２が貼り付けられており、このダイアタッチフィルムＤＡＦ２を介して磁気シールド材ＰＭ１と半導体チップＣＨＰが接着する。

その後、図３５に示すように、半導体チップＣＨＰ上に磁気シールド材ＰＭ２を配置する。このとき、磁気シールド材ＰＭ２の裏面にはダイアタッチフィルムＤＡＦ３が貼り付けられており、このダイアタッチフィルムＤＡＦ３を介して半導体チップＣＨＰの主面上に磁気シールド材ＰＭ２が搭載される。この磁気シールド材ＰＭ２の表面には、複数のディンプルＤＰＬ２が形成されている。磁気シールド材ＰＭ２は半導体チップＣＨＰの主面に形成されているパッドＰＤ上には配置されない大きさで形成されている。すなわち、磁気シールド材ＰＭ２の面積は半導体チップＣＨＰの大きさや磁気シールド材ＰＭ１の大きさよりも小さく形成されているが、磁気シールド材ＰＭ２の厚さは、磁気シールド材ＰＭ１の厚さよりも厚く形成されている。

次に、図３６に示すように、半導体チップＣＨＰの主面上に形成されているパッドＰＤと、リードフレームのインナリードＩＬとをワイヤＷによって電気的に接続する（ワイヤボンディング）。その後、図３７に示すように、リードフレームを上金型ＵＤと下金型ＬＤとで挟み込み、半導体チップＣＨＰを覆うように樹脂を注入して樹脂体ＭＲを形成する。具体的に、インナリードＩＬ、ダイパッドＤＰ、ワイヤＷ、ダイアタッチフィルムＤＡＦ１〜ＤＡＦ３、磁気シールド材ＰＭ１、ＰＭ２および半導体チップＣＨＰを樹脂体ＭＲで封止する。このとき、樹脂体ＭＲはディンプルＤＰＬ１、ＤＰＬ２の内部にまで入り込むので、樹脂体ＭＲと磁気シールド材ＰＭ１、ＰＭ２との接着面積（表面積）が充分確保されるとともに、アンカー効果によって、樹脂体ＭＲと磁気シールド材ＰＭ１、ＰＭ２との接着強度が向上する。以上のようにして、図２８に示すようなパッケージ（半導体装置）を製造することができる。

（実施の形態３）
本実施の形態３における半導体装置（パッケージ）について図面を参照しながら説明する。図３８は、本実施の形態３における半導体装置の構成を示す断面図である。図３８に示す本実施の形態３における半導体装置の構成は、図６に示す前記実施の形態１における半導体装置の構成とほぼ同様である。すなわち、本実施の形態３でも、半導体チップＣＨＰの主面上に配置される磁気シールド材ＰＭ２の厚さを、半導体チップＣＨＰの裏面に配置される磁気シールド材ＰＭ１よりも厚く形成し、かつ、磁気シールド材ＰＭ１、ＰＭ２をパーマロイから構成している。これにより、磁気シールド効果を向上させることができる。

一方、本実施の形態３と前記実施の形態１との間で相違する点は、本実施の形態３では、半導体チップＣＨＰの裏面に配置される磁気シールド材ＰＭ１の面積が半導体チップＣＨＰの面積よりも大きくなっていることである。これにより、本実施の形態３では、磁気シールド材ＰＭ１に半導体チップＣＨＰのパッドＰＤからワイヤＷ１で電気的に接続することができる。つまり、本実施の形態３では、半導体チップＣＨＰのパッドＰＤからＧＮＤ（基準電位）に接続するために、ワイヤＷ１で磁気シールド材ＰＭ１に接続することができるのである。本実施の形態３では、磁気シールド材ＰＭ１を外部磁場から半導体チップＣＨＰを磁気シールドする機能の他に基準電位を供給するＧＮＤとしても機能させているのである。一方、半導体チップＣＨＰのパッド（信号パッド）ＰＤは、ワイヤＷ２によってインナリードＩＬと電気的に接続されている。

このように本実施の形態３では、磁気シールド材ＰＭ１を基準電位の供給源としても使用している点に特徴がある。特に、本実施の形態３でも、ダイパッドＤＰを小タブで形成しているので、この小タブを基準電位の供給源として半導体チップＣＨＰと接続することは困難である。そこで、本実施の形態３では、ニッケルと鉄の合金（パーマロイ）である磁気シールド材ＰＭ１を半導体チップＣＨＰの面積よりも大きく形成することにより、磁気シールド材ＰＭ１と半導体チップＣＨＰのパッドＰＤとをワイヤＷ１で接続しやすくし、基準電位の供給源として利用しているのである。さらに、半導体チップＣＨＰからはみ出している磁気シールド材ＰＭ１のいずれの場所にもワイヤＷ１を配置できる利点がある。さらに、半導体チップＣＨＰから複数のワイヤで基準電位を供給する磁気シールド材ＰＭ１に接続することができるので、基準電位の安定性を向上させることができる。なお、本実施の形態３による構成は、半導体チップＣＨＰから基準電位用のインナリードＩＬへワイヤを接続する構成と併用することもできる。例えば、本実施の形態３では、半導体チップＣＨＰのパッドＰＤとして、基準電位（固定電位）用のパッドＰＤが複数形成されており、この基準電位用のパッドＰＤの第１群は、インナリードＩＬと接続され、基準電位用のパッドＰＤの第２群は、磁気シールド材ＰＭ１と接続されている。

本実施の形態３におけるパッケージ（半導体装置）の製造方法は、前記実施の形態１におけるパッケージの製造方法とほぼ同様であるので省略する。

（実施の形態４）
本実施の形態４における半導体装置（パッケージ）について図面を参照しながら説明する。図３９は、本実施の形態４における半導体装置の構成を示す断面図である。図３９に示す本実施の形態４における半導体装置の構成は、図６に示す前記実施の形態１における半導体装置の構成とほぼ同様である。すなわち、本実施の形態４でも、半導体チップＣＨＰの主面上に配置される磁気シールド材ＰＭ２の厚さを、半導体チップＣＨＰの裏面に配置される磁気シールド材ＰＭ１よりも厚く形成し、かつ、磁気シールド材ＰＭ１、ＰＭ２をパーマロイから構成している。これにより、磁気シールド効果を向上させることができる。

一方、本実施の形態４と前記実施の形態１との間で相違する点は、半導体チップＣＨＰの裏面に配置される磁気シールド材ＰＭ１の面積が半導体チップＣＨＰの面積よりも大きく、かつ、磁気シールド材ＰＭ１の端部が折り曲げられて半導体チップＣＨＰの側面を覆うように形成されている点である。このように半導体チップＣＨＰの側面にも磁気シールド材ＰＭ１が配置されることで、半導体チップＣＨＰの上下だけでなく側面も磁気シールド材ＰＭ１で覆うことができる。この結果、半導体チップＣＨＰの側面にも外部磁場を吸収する磁気シールド材ＰＭ１が配置されることになるので、さらに、半導体チップＣＨＰを外部磁場から効果的にシールドすることができる。

（実施の形態５）
本実施の形態５における半導体装置（パッケージ）について図面を参照しながら説明する。図４０は、本実施の形態５における半導体装置の構成を示す断面図である。図４０に示す本実施の形態５における半導体装置の構成は、図６に示す前記実施の形態１における半導体装置の構成とほぼ同様である。すなわち、本実施の形態５でも、半導体チップＣＨＰの主面上に配置される磁気シールド材ＰＭ２の厚さを、半導体チップＣＨＰの裏面に配置される磁気シールド材ＰＭ１よりも厚く形成し、かつ、磁気シールド材ＰＭ１、ＰＭ２をパーマロイから構成している。これにより、磁気シールド効果を向上させることができる。

一方、本実施の形態５と前記実施の形態１との間で相違する点は、リードフレームにおいて、ダイパッドＤＰとインナリードＩＬとの間に固定電位を供給するバスバーＢが配置されていることである。そして、このバスバーＢ上に磁気シールド材ＰＭ３が配置されている。これにより、半導体チップＣＨＰは、磁気シールドＰＭ１、ＰＭ２だけでなく、側面も磁気シールドＰＭ３で囲まれることになる。したがって、前記実施の形態４と同様に、半導体チップＣＨＰの側面にも磁気シールド材ＰＭ３が配置されることで、半導体チップＣＨＰの上下だけでなく側面も磁気シールド材ＰＭ３で覆うことができる。この結果、半導体チップＣＨＰの側面にも外部磁場を吸収する磁気シールド材ＰＭ３が配置されることになるので、さらに、半導体チップＣＨＰを外部磁場から効果的にシールドすることができる。

（実施の形態６）
本実施の形態６における半導体装置（パッケージ）について図面を参照しながら説明する。図４１は、本実施の形態６における半導体装置の構成を示す断面図である。図４１に示す本実施の形態６における半導体装置の構成は、図６に示す前記実施の形態１における半導体装置の構成とほぼ同様である。すなわち、本実施の形態６でも、半導体チップＣＨＰの主面上に配置される磁気シールド材ＰＭ２の厚さを、半導体チップＣＨＰの裏面に配置される磁気シールド材ＰＭ１よりも厚く形成し、かつ、磁気シールド材ＰＭ１、ＰＭ２をパーマロイから構成している。これにより、磁気シールド効果を向上させることができる。

一方、本実施の形態６と前記実施の形態１との間で相違する点は、半導体チップＣＨＰの主面にポリイミド膜ＰＩが形成されている点である。このポリイミド膜ＰＩは、半導体チップＣＨＰ上に配置される磁気シールド材ＰＭ２と接着させる際、半導体チップＣＨＰの主面側に形成されているＭＲＡＭなどの集積回路を保護するために設けられている保護膜である。すなわち、本実施の形態６では、半導体チップＣＨＰの主面上に磁気シールド材ＰＭ２を積層して形成するので、半導体チップＣＨＰの主面を保護するために、ポリイミド膜ＰＩからなる保護膜が設けられているのである。通常、半導体チップＣＨＰ上に積層して部材を配置する場合、半導体チップＣＨＰの主面上にポリイミド膜ＰＩが形成されるが、このポリイミド膜ＰＩの形成温度は通常３００℃〜３５０℃程度である。

しかし、本実施の形態６では、半導体チップＣＨＰにＭＲＡＭが形成されており、このＭＲＡＭの磁気特性を考慮すると、ポリイミド膜ＰＩの形成温度は通常の３００℃〜３５０℃よりも低くする必要がある。つまり、本実施の形態６では、半導体チップＣＨＰにＭＲＡＭが形成されていることから、ポリイミド膜ＰＩの形成温度を２６０℃程度以下にしている。これにより、半導体チップＣＨＰに形成されているＭＲＡＭの磁気特性を確保することができる。

以下では、本実施の形態６におけるパッケージ（半導体装置）の製造方法について図面を参照しながら説明する。図４２に示すように、半導体ウェハＷＦを用意する。この半導体ウェハＷＦには複数のチップ領域が形成されており、個々のチップ領域にＭＲＡＭを含む集積回路が形成されている。図４２では、個々のチップ領域に形成されているパッドＰＤが図示されている。

続いて、図４３に示すように、半導体ウェハＷＦ上にポリイミド膜ＰＩを形成する。具体的には、半導体ウェハＷＦ上に半導体ウェハＷＦを回転させた状態で感光性のポリイミド膜ＰＩを塗布する。そして、塗布した感光性のポリイミド膜ＰＩに対してフォトリソグラフィ技術を使用することにより、パターニングする。ポリイミド膜ＰＩのパターニングは、パッドＰＤの形成領域を開口するように実施される。そして、このポリイミド膜ＰＩに対してキュアを実施する。本実施の形態６において、このキュアを実施する温度は、通常の温度よりも低く、２６０℃以下で実施する。これにより、半導体ウェハＷＦの個々のチップ領域に形成されているＭＲＡＭの磁気特性に影響を及ぼすことなく、ポリイミド膜ＰＩに対してキュアを実施することできる。

次に、図４４に示すように、半導体ウェハＷＦをダイシングすることにより、個々のチップ領域を分離して半導体チップＣＨＰを取得する。この半導体チップＣＨＰの主面上にはポリイミド膜ＰＩが形成されている。

その後、図４５に示すように、まず、リードフレームを構成するダイパッドＤＰ上にペーストＰＥを介して磁気シールド材ＰＭ１を搭載する。そして、この磁気シールド材ＰＭ１上にダイアタッチフィルムＤＡＦ２を介して半導体チップＣＨＰを搭載する。半導体チップＣＨＰに予めダイアタッチフィルムＤＡＦ２が貼り付けられており、このダイアタッチフィルムＤＡＦ２を介して半導体チップＣＨＰと磁気シールド材ＰＭ１が接着する。

次に、半導体チップＣＨＰ上に磁気シールド材ＰＭ２を搭載する。このとき、磁気シールド材ＰＭ２の裏面にはダイアタッチフィルムＤＡＦ３が貼り付けられており、このダイアタッチフィルムＤＡＦ３を介して半導体チップＣＨＰの主面上に磁気シールド材ＰＭ２が搭載される。この磁気シールド材ＰＭ２は半導体チップＣＨＰの主面に形成されているパッドＰＤ上には配置されない大きさで形成されている。すなわち、磁気シールド材ＰＭ２の面積は半導体チップＣＨＰの大きさや磁気シールド材ＰＭ１の大きさよりも小さく形成されているが、磁気シールド材ＰＭ２の厚さは、磁気シールド材ＰＭ１の厚さよりも厚く形成されている。ここで、半導体チップＣＨＰにはポリイミド膜ＰＩが形成されており、このポリイミド膜ＰＩ上にダイアタッチフィルムＤＡＦ３を介して磁気シールド材ＰＭ２が配置されているので、半導体チップＣＨＰ上に磁気シールド材ＰＭ２を配置しても、ポリイミド膜ＰＩによって、半導体チップＣＨＰの主面は保護される。

次に、図４６に示すように、半導体チップＣＨＰの主面上に形成されているパッドＰＤと、リードフレームのインナリードＩＬとをワイヤＷによって電気的に接続する（ワイヤボンディング）。その後、図４７に示すように、リードフレームを上金型ＵＤと下金型ＬＤとで挟み込み、半導体チップＣＨＰを覆うように樹脂を注入して樹脂体ＭＲを形成する。具体的に、インナリードＩＬ、ダイパッドＤＰ、ワイヤＷ、ダイアタッチフィルムＤＡＦ１〜ＤＡＦ３、磁気シールド材ＰＭ１、ＰＭ２および半導体チップＣＨＰを樹脂体ＭＲで封止する。以上のようにして、図４１に示すようなパッケージ（半導体装置）を製造することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明は、半導体装置を製造する製造業に幅広く利用することができる。

１ ＣＰＵ
２ ＭＲＡＭ
３ 周辺回路
４ パワーライン
ＡＴＲ アクセストランジスタ
ＢＬ１〜ＢＬｎ ビット線
ＣＡ カラムアドレス
ＣＤ１ カラムデコーダ
ＣＤ２ カラムデコーダ
ＣＨＰ 半導体チップ
ＣＳＧ１〜ＣＳＧｎ ゲート電極
ＣＵＴ カッタ
Ｄ ダイサー
ＤＡＦ１〜ＤＡＦ３ ダイアタッチフィルム
Ｄｉｎ 入力データ
ＤＬ１〜ＤＬｍ デジット線
Ｄｏｕｔ 出力データ
ＤＰ ダイパッド
ＤＰＬ１ ディンプル
ＤＰＬ２ ディンプル
ＤＲ ドレイン領域
ＤＷ データ線
ＤＷＣ データ書込回路
ＤＲＣ データ読出回路
ＥＭＳＫ１ マスク
ＥＭＳＫ２ マスク
ＥＭＳＫ３ マスク
ＦＬ 固定層
ＦＰ 枠部
Ｇ ゲート電極
ＧＤ グラインダ
ＧＯＸ ゲート絶縁膜
ＩＬ インナリード
ＩＬ１ 層間絶縁膜
Ｌ リード
Ｌ１ 配線
ＬＤ 下金型
ＬＦ リードフレーム
ＭＣ メモリセル
ＭＬ モールドライン
ＭＲ 樹脂体
ＯＬ アウタリード
ＰＤ パッド
ＰＩ ポリイミド膜
ＰＬＧ１ａ プラグ
ＰＬＧ１ｂ プラグ
ＰＬＧ２ プラグ
ＰＭ１ 磁気シールド材
ＰＭ２ 磁気シールド材
ＲＥ リードイネーブル信号
ＲＬ 記録層
Ｓ 半導体基板
ＳＬ１〜ＳＬｍ ソース線
ＳＲ ソース領域
ＳＴ ストラップ
Ｔ 接着テープ
ＴＩ トンネル絶縁層
ＴＭＲ 磁気抵抗素子
ＵＤ 上金型
Ｗ ワイヤ
ＷＢＬ 書き込みビット線
ＷＣＳＧ１〜ＷＣＳＧｍ ゲート電極
ＷＤ ワード線ドライバ帯
ＷＥ ライトイネーブル信号
ＷＦ 半導体ウェハ
ＷＬ１〜ＷＬｍ ワード線

Claims (4)

1. （ａ）ダイパッドと、前記ダイパッドの周囲に配置された複数のリードとを有するリードフレームを準備する工程と、
   （ｂ）主面および前記主面と反対側の裏面を有し、前記主面側に複数の磁気記憶素子と複数のボンディングパッドとを有する半導体チップを準備する工程と、
   （ｃ）前記ダイパッド上に前記半導体チップを搭載する工程と、
   （ｄ）前記半導体チップの前記主面上に、前記複数の磁気記憶素子が形成された領域を覆うように磁気シールド材を配置する工程と、
   （ｅ）前記複数のリードと前記複数のボンディングパッドとを複数のボンディングワイヤで電気的に接続する工程と、
   （ｆ）前記複数のリードのそれぞれの一部、前記複数のボンディングワイヤ、前記ダイパッド、前記半導体チップ、前記磁気シールド材を樹脂体で封止する工程とを備え、
   前記（ｂ）工程は、
   （ｂ１）複数のチップ領域のそれぞれに前記複数の磁気記憶素子が形成された半導体ウェハを準備する工程と、
   （ｂ２）前記半導体ウェハの表面にポリイミド樹脂膜を形成する工程と、
   （ｂ３）前記ポリイミド樹脂膜に対して所定温度の熱処理を施す工程と、
   （ｂ４）前記半導体ウェハをダイシングすることにより、表面に前記ポリイミド樹脂膜を有する複数の前記半導体チップを形成する工程とを有し、
   前記（ｄ）工程は、前記複数の半導体チップのそれぞれに形成されている前記ポリイミド樹脂膜の表面に前記磁気シールド材を接着する工程とを有し、
   前記（ｂ３）工程における前記熱処理の前記所定温度は、２６０℃以下であることを特徴とする半導体装置の製造方法。
2. 請求項１記載の半導体装置の製造方法であって、
   前記磁気シールド材の面積は、前記半導体チップの前記主面の面積よりも小さく形成されていることを特徴とする半導体装置の製造方法。
3. 請求項１記載の半導体装置の製造方法であって、
   前記（ｃ）工程では、他の磁気シールド材を介して、前記半導体チップを前記ダイパッド上に搭載しており、
   前記磁気シールド材の厚さは、前記他の磁気シールド材の厚さよりも厚く形成されていることを特徴とする半導体装置の製造方法。
4. 請求項３記載の半導体装置の製造方法であって、
   前記他の磁気シールド材の面積は、前記半導体チップの前記主面の面積と同じ、あるいは、前記主面の面積よりも大きく形成されていることを特徴とする半導体装置の製造方法。

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