JP2008543106A - インダクタおよび変圧器デバイスをmram内に3次元的に埋め込んだ集積回路 - Google Patents
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Abstract
Description
集積回路デバイスであって、基板と、基板上に形成された磁気ランダムアクセスメモリ(「MRAM」)アーキテクチャであって、第1金属層から形成される少なくとも1つのデジット線、第2金属層から形成される少なくとも1つのビット線、および第1金属層と第2金属層との間に形成される磁気トンネル接合コアを備える、MRAMアーキテクチャと、第1金属層または第2金属層の少なくとも一方から基板上に形成されるインダクタンス素子とを備える集積回路デバイス。インダクタンス素子は、第1金属層から形成されるスパイラルインダクタを備えてもよい。インダクタンス素子は、第2金属層から形成されるスパイラルインダクタを備えてもよい。インダクタンス素子は、第1金属層から形成される第1スパイラル素子、第2金属層から形成される第2スパイラル素子、および、第1スパイラル素子と第2スパイラル素子との間に結合する多数の導電性バイアを有する2重スパイラルインダクタを備えてもよい。集積回路は、さらに、インダクタンス素子上に形成される磁気シールド層を備えてもよい。磁気シールド層は、磁性材料を備えてもよい。集積回路は、さらに、インダクタンス素子上に形成されるパッシベーション層を備えてもよく、前磁気シールド層は、ヒートシンクとして使用するためにパッシベーション層に接触する。インダクタンス素子は変圧器を備えてもよい。変圧器は、第1金属層または第2金属層の一方から形成される1次巻線および第1金属層または第2金属層の他方から形成される2次巻線を備えてもよい。集積回路は、さらに、1次巻線上で、かつ、2次巻線上に形成される磁気変圧器コア層を備えてもよい。集積回路は、さらに、1次巻線と2次巻線との間に形成される磁気変圧器コア層を備えてもよい。各デジット線は、導電性デジット素子、および、磁気材料から形成され、導電性デジット素子を部分的に囲む第1被覆を備えてもよく、各ビット線は、導電性ビット素子、および、磁気材料から形成され、導電性ビット素子を部分的に囲む第2被覆を備えてもよく、インダクタンス素子は、導電性インダクタ線、および、磁気材料から形成され、導電性インダクタ線を部分的に囲む第3被覆を備えてもよい。
Claims (20)
- 集積回路デバイスであって、
基板と、
前記基板上に形成された磁気ランダムアクセスメモリ(「MRAM」)アーキテクチャであって、
第1金属層から形成される少なくとも1つのデジット線と、
第2金属層から形成される少なくとも1つのビット線と、
前記第1金属層と前記第2金属層との間に形成される磁気トンネル接合コアとを備える、MRAMアーキテクチャと、
前記第1金属層または前記第2金属層の少なくとも一方から前記基板上に形成されるインダクタンス素子とを備える集積回路デバイス。 - 前記インダクタンス素子は、前記第1金属層または前記第2金属層の少なくとも一方から形成されるスパイラルインダクタを備える請求項1に記載の集積回路デバイス。
- 前記インダクタンス素子は、前記第1金属層から形成される第1スパイラル素子、前記第2金属層から形成される第2スパイラル素子、および、前記第1スパイラル素子と前記第2スパイラル素子との間に結合する多数の導電性バイアを有する2重スパイラルインダクタを備える請求項1に記載の集積回路デバイス。
- 前記インダクタンス素子上に形成される磁気シールド層をさらに備える請求項1に記載の集積回路デバイス。
- 前記インダクタンス素子上に形成されるパッシベーション層をさらに備え、前記磁気シールド層は、ヒートシンクとして使用するために前記パッシベーション層に接触する請求項4に記載の集積回路デバイス。
- 前記インダクタンス素子は変圧器を備え、前記変圧器は、前記第1金属層または前記第2金属層の一方から形成される1次巻線および前記第1金属層または前記第2金属層の他方から形成される2次巻線を備える請求項1に記載の集積回路デバイス。
- 前記1次巻線上で、かつ、前記2次巻線上に形成される磁気変圧器コア層をさらに備える請求項6に記載の集積回路デバイス。
- 前記1次巻線と前記2次巻線との間に形成される磁気変圧器コア層をさらに備える請求項6に記載の集積回路デバイス。
- 各デジット線は、導電性デジット素子、および、磁気材料から形成され、前記導電性デジット素子を部分的に囲む第1被覆を備え、
各ビット線は、導電性ビット素子、および、前記磁気材料から形成され、前記導電性ビット素子を部分的に囲む第2被覆を備え、
前記インダクタンス素子は、導電性インダクタ線、および、前記磁気材料から形成され、前記導電性インダクタ線を部分的に囲む第3被覆を備える請求項1に記載の集積回路デバイス。 - 集積回路デバイスを形成する方法であって、
基板上に、第1金属層から少なくとも1つのデジット線を形成すること、
前記基板上に、第2金属層から少なくとも1つのビット線を形成すること、
前記基板上で、かつ、前記第1金属層と前記第2金属との間に、磁気ランダムアクセスメモリ(「MRAM」)アーキテクチャを備える磁気トンネル接合コア、前記少なくとも1つのデジット線、前記少なくとも1つのビット線を形成すること、および、
前記基板上に、前記第1金属層または前記第2金属層の少なくとも一方からインダクタンス素子を形成することを含む方法。 - 前記インダクタンス素子を形成することは、前記第1金属層(前記少なくとも1つのデジット線と同時に)または前記第2金属層(前記少なくとも1つのビット線と同時に)の少なくとも一方からスパイラルインダクタを形成することを含む請求項10に記載の方法。
- 前記インダクタンス素子を形成することは、
前記少なくとも1つのデジット線と同時に前記第1金属層から第1スパイラル素子を形成すること、
前記少なくとも1つのビット線と同時に前記第2金属層から第2スパイラルインダクタを形成すること、および、
前記第1スパイラル素子と前記第2スパイラル素子との間に多数の導電性バイアを形成することを含む請求項10に記載の方法。 - 前記インダクタンス素子を形成することは、
前記少なくとも1つのデジット線と同時に前記第1金属層から第1スパイラル素子を形成すること、
前記少なくとも1つのビット線と同時に前記第2金属層から第2スパイラルインダクタを形成すること、
前記第1金属層および前記第2金属層以外の少なくとも1つの付加的な金属層から少なくとも1つの付加的なスパイラル素子を形成すること、および、
前記第1スパイラル素子と、前記第2スパイラル素子と、前記少なくとも1つの付加的なスパイラル素子との間に多数の導電性バイアを形成することを含む請求項10に記載の方法。 - 前記インダクタンス素子上に磁気シールド層を形成することをさらに含む請求項10に記載の方法。
- 前記インダクタンス素子を形成することは、
前記少なくとも1つのデジット線と同時に前記第1金属層から1次変圧器巻線を形成すること、および、
前記少なくとも1つのビット線と同時に前記第2金属層から2次変圧器巻線を形成することを含む請求項10に記載の方法。 - 集積回路デバイスであって、
基板と、
前記基板上にあり、金属層から形成されるプログラム線を備える磁気ランダムアクセスメモリ(「MRAM」)アレイと、
前記基板上にあり、前記プログラム線と同時に前記金属層から形成されるフィーチャを有するインダクタンス素子とを備える集積回路デバイス。 - 前記インダクタンス素子は、前記プログラム線と同時に前記金属層から形成されるスパイラルインダクタを備える請求項16に記載の集積回路デバイス。
- 前記インダクタンス素子は、前記プログラム線と同時に前記金属層から形成される巻線を有する変圧器を備える請求項16に記載の集積回路デバイス。
- 前記プログラム線のそれぞれは、導電性素子および前記導電性素子を少なくとも部分的に囲む第1磁性被覆を備え、
前記インダクタンス素子は、導電性インダクタ線および前記導電性インダクタ線を少なくとも部分的に囲む第2磁性被覆を備え、前記導電性インダクタ線は、前記導電性素子と同時に形成され、前記第2磁性被覆は、前記第1磁性被覆と同時に形成される請求項16に記載の集積回路デバイス。 - 前記基板上に少なくとも1つの付加的な回路コンポーネントをさらに備え、前記少なくとも1つの付加的な回路コンポーネントは、前記インダクタンス素子の下に形成される請求項16に記載の集積回路デバイス。
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