JP4516004B2 - 磁気記憶装置の製造方法 - Google Patents

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Description

本発明は、磁気記憶装置の製造方法に係り、特に磁気抵抗効果素子を用いた磁気記憶装置の製造方法に関する。
近年、新しい原理に基づいて情報を記録する固体メモリが多数提案されているが、中でも、固体磁気メモリとして、トンネル磁気抵抗（ＴＭＲ：Tunneling Magnetoresistive）効果を利用した磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetoresistive Random Access Memory）（例えば、特許文献１〜３）が脚光を浴びている。また、新規書き込み方式としてスピン注入効果あるいはスピン蓄積効果を利用したＭＲＡＭ（例えば、非特許文献１、非特許文献２）も高記録密度および高記録容量を可能にするため脚光を浴びてきている。ＭＲＡＭは、データをＭＴＪ(Magnetic Tunnel Junction)素子の磁化状態により記憶する点に特徴を有する。
ＭＴＪ素子は、例えば、磁化方向が固着された磁化固着層を含む下部電極層と、磁化方向が変化する磁化記録層を含む上部電極層と、下部電極層と上部電極層との間に挟まれたトンネルバリア層とにより構成される。このようなＭＴＪ素子を有するＭＲＡＭの製造方法においては、上部電極層を先にパターニングし、その後、下部電極層をパターニングする。このために、下部電極層は、上部電極層とのアライメント誤差を考慮して、サイズを大きくする必要がある。
実際には、２５６Ｍｂｉｔ以上の記憶容量を有するＭＲＡＭを作製するには、セルサイズの縮小化が必須である。しかしながら、上述した製造方法では、大容量化に向けたセルサイズの微細化は不可能であり、２５６Ｍｂｉｔを超えるようなＭＲＡＭの製造には適用できない。
特開２００２−１７０３７６号公報 米国特許第６，５４５，９０６号明細書 米国特許第６，０８１，４４５号明細書 C. Slonczewski, "Current-driven ecitation of magnetic multilayers", JORNAL OF MAGNETISM AND MAGNETIC MATERIALS, VOLUME 159, 1996, p.L1-L7 L. Berger, "Emission of spin waves by a magnetic multilayer traversed by a current", PHYSICAL REVIEW B, VOLUME 54, NUMBER 13, 1996, p9353-9358
本発明は、磁気抵抗効果素子を含むメモリセルのサイズを縮小することができ、さらに製造工程数を低減させることが可能な磁気記憶装置の製造方法を提供する。
本発明の第１の視点に係る磁気記憶装置の製造方法は、半導体基板にスイッチング素子を形成する工程と、前記スイッチング素子上に、第１の絶縁層を形成する工程と、前記第１の絶縁層内に、前記スイッチング素子に電気的に接続されたコンタクトプラグを形成する工程と、前記コンタクトプラグおよび前記第１の絶縁層上に、下部電極層、非磁性層および上部電極層が順に積層された磁気抵抗効果素子を形成する工程と、前記上部電極層上に、第１の方向に延在する第１のマスク層を形成する工程と、前記上部電極層を前記第１のマスク層を用いてエッチングする工程と、前記上部電極層および前記非磁性層上に保護膜を形成する工程と、前記保護膜上に第２のマスク層を形成する工程と、前記第２のマスク層上で前記上部電極層および前記下部電極層の上方に、前記第１の方向に直交する第２の方向に延在しかつ短辺の長さが前記上部電極層の長辺の長さより小さいレジスト層を形成する工程と、前記第２のマスク層を前記レジスト層を用いてエッチングし、前記レジスト層と同じ形状の延在部と、前記上部電極層の側部に側壁部とを形成する工程と、前記レジスト層を除去する工程と、前記非磁性層および前記下部電極層を、前記延在部および前記側壁部を用いてエッチングする工程とを具備する。
本発明の第２の視点に係る磁気記憶装置の製造方法は、半導体基板にスイッチング素子を形成する工程と、前記スイッチング素子上に、第１の絶縁層を形成する工程と、前記第１の絶縁層内に、前記スイッチング素子に電気的に接続されたコンタクトプラグを形成する工程と、前記コンタクトプラグおよび前記第１の絶縁層上に、下部電極層、非磁性層および上部電極層が順に積層された磁気抵抗効果素子を形成する工程と、前記上部電極層上に、第１の方向に延在する第１のマスク層を形成する工程と、前記上部電極層を前記第１のマスク層を用いてエッチングする工程と、前記上部電極層および前記非磁性層上に保護膜を形成する工程と、前記保護膜上に第２のマスク層を形成する工程と、前記第１の方向に延在するように、前記第２のマスク層上で前記上部電極層および前記下部電極層の上方にレジスト層を形成する工程と、前記第１の方向に直交する第２の方向における前記レジスト層の幅が前記上部電極層の幅より小さくなるように、前記レジスト層をスリミングする工程と、前記第２のマスク層を前記レジスト層を用いてエッチングし、前記レジスト層と同じ形状の延在部と、前記上部電極層の側部に側壁部とを形成する工程と、前記レジスト層を除去する工程と、前記非磁性層および前記下部電極層を、前記延在部および前記側壁部を用いてエッチングする工程とを具備する。
本発明によれば、磁気抵抗効果素子を含むメモリセルのサイズを縮小することができ、さらに製造工程数を低減させることが可能な磁気記憶装置の製造方法を提供することができる。
以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
（第１の実施形態）
図１は、本発明の第１の実施形態に係るＭＲＡＭの平面図である。図２は、図１に示したＩＩ−ＩＩ線に沿ったＭＲＡＭの断面図である。なお、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路に相当するＦＥＯＬ（Front End Of Line）部は既に形成されており、図２にはＢＥＯＬ（Back End Of Line）部のみが示されている。ＦＥＯＬ部は、半導体基板にトランジスタ等を形成する素子形成工程により形成された回路である。ＢＥＯＬ部は、配線を形成する配線工程（ＭＴＪ形成工程を含む）により形成された回路である。
ＭＲＡＭは、複数の磁気抵抗効果素子１０を備えている。磁気抵抗効果素子１０は、上部電極層１６／トンネルバリア層１５／下部電極層１４が積層された積層構造を有する。なお、積層膜の記載は、上の層から順に記載している。以下の積層膜の記載についても同様である。
下部電極層１４は、磁化方向が固着された磁化固着層（ピン層）を含む。上部電極層１６は、印加される磁場により磁化方向が変化し、かつ情報を記録する磁化記録層（フリー層）を含む。磁化記録層は、強磁性体により構成される。磁化固着層は、例えば、強磁性層と反強磁性層とから構成される。そして、反強磁性層と強磁性層との交換結合を利用して、磁化固着層の磁化方向が一方向に固着されている。
トンネルバリア層（非磁性層）１５は、例えば絶縁体から構成される。トンネルバリア層１５としては、（１００）面配向ＭｇＯ、（１１０）面配向ＭｇＯ、（１１１）面配向ＭｇＯ、およびアモルファスＡｌＯｘ等が用いられる。このように、磁気抵抗効果素子１０は、例えば、磁化固着層、トンネルバリア層および磁化記録層からなるＭＴＪ（Magnetic Tunnel Junction）素子である。なお、ＭＴＪ素子の代わりに、例えば、２つの磁性層とこれら磁性層に挟まれた金属層（金属中間層）とからなるＧＭＲ（Giant Magneto Resistive）素子を用いてもよい。この場合の金属中間層材料としては、Ｃｕ、Ａｕ、Ａｇ、Ａｌ、Ｍｇ等が用いられる。
ＭＴＪ素子１０は、ワード線ＷＬおよびビット線ＢＬの交点付近に配置されている。ワード線ＷＬは、ＭＴＪ素子１０の下方で、Ｙ方向に延在するように設けられている。ビット線ＢＬは、ＭＴＪ素子１０の上方で、Ｘ方向に延在するように設けられている。ＭＴＪ素子１０は、磁化容易軸方向（長辺方向）がワード線ＷＬの延在方向に向くように配置されている。また、上部電極層１６のアスペクト比は、通常の面内磁化膜を有するＭＲＡＭの場合は２程度であり、垂直磁化膜を用いたＭＲＡＭの場合は１程度となることもある。
ＭＴＪ素子１０の上部電極層１６は、コンタクトプラグ２４を介してビット線ＢＬに接続されている。ＭＴＪ素子１０の下部電極層１４には、コンタクトプラグ１３が接続されている。また、下部電極層１４は、コンタクトプラグ１３の上面の一部に接触するように設けられている。すなわち、下部電極層１４は、コンタクトプラグ１３の上面の一部からワード線ＷＬの上方へ延在するように設けられている。
コンタクトプラグ１３は、ＢＥＯＬ部に含まれるスイッチング素子に電気的に接続されている。スイッチング素子としては、ＭＯＳトランジスタ等が用いられる。また、コンタクトプラグ１３は、上部電極層１６のＸ方向に隣接して配置されている。換言すると、コンタクトプラグ１３は、上部電極層１６の短辺方向に隣接して配置されている。また、コンタクトプラグ１３は、隣接する２本のワード線ＷＬの間で、かつビット線ＢＬの下方に配置されている。なお、スピン注入書き込み型ＭＲＡＭの場合においては、ワード線ＷＬが存在しない。
図１において、ＭＴＪ素子１０を含むメモリセルは、ピン層を含む下部電極層（ＢＥ：base electrode）１４とコンタクトプラグ１３とにより概略外形サイズが規定される。すなわち、メモリセルのＸ方向の長さは、図１に示したＸ１で規定される。メモリセルのＹ方向の長さは、図１に示したＹ１で規定される。
リソグラフィやエッチング技術等によって決まる最小加工寸法をＦ（Minimum Feature Size）とすると、Ｘ１＝３Ｆ、Ｙ１＝２Ｆとなる。さらに、Ｘ方向およびＹ方向にそれぞれ隣接するメモリセルとのピッチをＦとすると、図１に示したメモリセルのサイズは、１２Ｆ２（＝４Ｆ×３Ｆ）となる。
１２Ｆ２セルは、ＭＴＪ素子１０の短辺方向とＭＴＪ素子１０の上方に形成されるビット線ＢＬの延在方向とが概略平行となるレイアウトを有する。これは、従来のＭＲＡＭセルのレイアウトとそれらの位置関係はほぼ同等である。
本実施形態のセルレイアウトにおける特徴は、下部電極層１４がコンタクトプラグ１３上に重なる領域が、セルフアライメントで合わせこむことにより合わせずれなしとなるか、あるいは合わせずれを許容する程度に下部電極層１４が小さく形成されていることである。
後述する本実施形態の製造プロセスを用いることにより上記目的は達成され、下部電極層１４がコンタクトプラグ１３の上面領域の少なくとも一部と重なることで、ＭＴＪ素子１０とコンタクトプラグ１３とが電気的に接続される。１２Ｆ２セルサイズを逸脱しないために、コンタクトプラグ１３の領域を超える下部電極層１４は形成されない。
また、下部電極層１４は、上部電極層１６の周辺に大きな余裕を設けて形成されず、セルフアライメントにより下部電極層１４の平面形状が上部電極層１６の平面形状より大きくかつ最小の余裕を有するように形成される。
次に、図１に示したＭＲＡＭの製造方法について説明する。なお、半導体基板上に形成されたＦＥＯＬ部（スイッチング素子を含む）の製造方法については省略する。
図３および図４に示すように、ＦＥＯＬ部（図示せず）上に、絶縁層１１−１を例えばＣＶＤ（Chemical Vapor Deposition）法により形成する。次に、絶縁層１１−１内に、書き込み配線層（ＷＬ）１２を形成する。次に、書き込み配線層１２および絶縁層１１−１上に、絶縁層１１−２を例えばＣＶＤ法により形成する。次に、絶縁層１１−１，１１−２内に、ＦＥＯＬ部（具体的には、スイッチング素子）に電気的に接続されたコンタクトプラグ１３を形成する。ここで、図３および図４において、スピン注入書き込み型ＭＲＡＭの場合は、書き込み配線（ＷＬ）１２は、不要であるので形成されない。
次に、絶縁層１１−２およびコンタクトプラグ１３の上面を、例えばＣＭＰ（Chemical Mechanical Polishing）法により、０．５ｎｍ以下にまで平滑化する。これにより、絶縁層１１−２およびコンタクトプラグ１３上に形成されるＭＴＪ素子は、５ｎｍ以下にまで平坦化することが可能となる。
次に、絶縁層１１−２およびコンタクトプラグ１３上に、例えばＤＣマグネトロンスパッタ法によりＭＴＪ膜（上部電極層１６／トンネルバリア層１５／下部電極層１４が積層された積層膜）を形成する。なお、上部電極層１６は、例えば、メタルマスク層／キャップ層／フリー層が積層された積層膜から構成される。
次に、上部電極層１６上に、ストッパー層１７およびＭＴＪ用ハードマスク１８を、例えばＣＶＤ法により形成する。ハードマスク１８としては、例えばＳｉＯ２が用いられる。ストッパー層１７とハードマスク１８とは、選択比が大きくなるように（エッチング速度が異なるように）、材料が選択される。ストッパー層１７は、ハードマスク１８をエッチングする際のストッパーとして用いられ、例えばＳｉＮが用いられる。次に、ハードマスク１８上にレジスト層１９を形成し、このレジスト層１９をフォトリソグラフィにより所望の形状にパターニングする。
次に、図５および図６に示すように、ハードマスク１８を、レジスト層１９をマスクとして例えばＲＩＥ（Reactive Ion Etching）法によりエッチングする。次に、レジスト層１９を酸素アッシングにより除去し、その後ストッパー層１７を、ハードマスク１８をマスクとして上部電極層１６の表面までＲＩＥ法によりエッチングする。
次に、図７および図８に示すように、上部電極層１６（メタルマスク層／キャップ層／フリー層）を、ハードマスク１８をマスクとしてＲＩＥ法によりエッチングする。この時、トンネルバリア層１５の一部もエッチングされている。これは、２次イオン質量分析法（ＳＩＭＳ：Secondary Ion Mass Spectrometry）およびＸ線光電子分光法（ＸＰＳ：X-Ray Photoelectron Spectroscopy）により、Ａｌ元素の残留が確認された。
次に、図９および図１０に示すように、トンネルバリア層１５およびハードマスク１８上に、保護膜２０およびＢＥエッチング用ハードマスク２１を順に例えばＣＶＤ法により堆積する。保護膜２０とハードマスク２１とは、選択比が大きくなるように、材料が選択される。保護膜２０としては、例えばＳｉＮが用いられる。ハードマスク２１としては、例えばＳｉＯ２が用いられる。
次に、図１１および図１２に示すように、ハードマスク２１上にレジスト層２２を形成し、このレジスト層２２をフォトリソグラフィにより所望の形状にパターニングする。この時、レジスト層２２が上部電極層１６の上方からＸ方向に延在して下部電極層１４の上方に達するようにパターニングを行う。さらに、レジスト層２２は、コンタクトプラグ１３の上方に達するように形成される。なお、レジスト層２２をフォトリソグラフィにより所望の形状にパターニングする場合、レジスト層２２のパターニング後に、レジストスリミング工程を追加することにより、さらに小さなサイズの上部電極を形成することが可能となる。
ここで、１２Ｆ２セルの場合、下部電極層１４の幅（Ｙ方向の長さ）は、２Ｆで規定される幅を確保できる。しかしながら、レジスト層２２においては、そのレジスト層２２の幅（Ｙ方向の長さ）は２Ｆ未満になるように設定される。従って、図中のように上部電極層１６の長辺の長さよりもレジスト層２２の幅は必然的に狭くなる。
また、ハードマスク２１は、上部電極層１６上の一部にしか形成されない。換言すると、レジスト層２２は、上部電極層１６をＹ方向に横断するように形成されない。これは、規定どおりのセルサイズ（１２Ｆ２）を達成するためには必須となる。
次に、図１３および図１４に示すように、ハードマスク２１を保護膜２０の表面まで、レジスト層２２をマスクとして例えばＲＩＥ法によりエッチングする。この時、保護膜２０は、エッチングのストッパー層として用いられる。それと同時に、上部電極層１６の側面（具体的には、上部電極層１６の側面に設けられた保護膜２０の側面）には、この側面を包囲するように、絶縁体（ＳｉＯ２）からなる側壁部２１Ａが形成される。
また、保護膜２０は、トンネルバリア層１５および下部電極層１４上にも形成されている。保護膜２０は、ハードマスク２１のエッチング工程において、その下のトンネルバリア層１５や下部電極層１４を保護する役割を果たす。この保護膜２０が無い場合、ハードマスク２１のＲＩＥ法（塩素やフッ素系のガスを用いる）によるエッチング工程において、下部電極層１４のエッジ部がダメージを受ける。その後にＨ２Ｏ系の後処理を行うと、このエッジ部が酸化されるなどして、下部電極層１４のエッジ部からの漏洩磁場の影響が問題となる。すなわち、メモリセル間で漏洩磁場の影響の程度が異なり、セル間で書き込み等の特性にバラツキが生じてしまう。しかし、本実施形態では、これらの問題を回避することが可能である。同様に、上部電極層１６の側面上に形成された保護膜２０は、上部電極層１６を保護する役割を果たす。
次に、図１５および図１６に示すように、レジスト層２２を酸素アッシングにより除去する。ここで、側壁部２１Ａのサイズは、図１６に示されるように、高さ（ｗａｌｌ−ｈ）、幅（ｗａｌｌ−ｗ）および角度（ｗａｌｌ−ａｎｇｌｅ）で規定される。ピン層からの漏洩磁場の影響を小さくするためには、ｗａｌｌ−ｗは５ｎｍ以上が好ましい。これにより、ピン層のエッジ部からの急峻な漏洩磁場の影響を回避できる。
ｗａｌｌ−ｈは、上部電極層１６の厚さ、ハードマスク２１の厚さおよびハードマスク２１のエッチング条件により、制御される。ｗａｌｌ−ａｎｇｌｅは、側壁部２１Ａ形成時は、７０度以下であることが好ましい。これは、ＢＥエッチング時にＢＥ材料の再付着層が、側壁部２１Ａの側面に付着するのを防止するためである。従って、ＢＥエッチング後の側壁部２１Ａのｗａｌｌ−ａｎｇｌｅが５０°以下になるように初期角度を調整する必要がある。
次に、図１７および図１８に示すように、保護膜２０、トンネルバリア層１５および下部電極層１４を絶縁層１１−２の上面まで、ハードマスク２１および側壁部２１Ａをマスクとして例えばＲＩＥ法によりエッチングする。この時、上部電極層１６上のハードマスク１８が部分的にエッチングされ、上部電極層１６上に段差が生じることになる。また、下部電極層１４は、コンタクトプラグ１３の上面の一部に接触するように形成される（図２参照）。なお、このエッチング工程は、イオンミリングを用いてもよい。この場合、不活性化ガス（Ａｒ等）の雰囲気中でエッチングレートを低下させて行うことで、下部電極層１４のエッジ部がダメージを受けないようにエッチングすることが好ましい。
次に、図１９および図２０に示すように、ＭＴＪ素子１０とビット線ＢＬとの絶縁を確保するために、ＭＴＪ素子１０上に、層間絶縁層２３を例えばＨＤＰ（High Density Plasma）−ＣＶＤ法により形成する。これにより、上部電極層１６および下部電極層１４の段差を層間絶縁層２３形成時に緩和することができる。
次に、図２１および図２２に示すように、層間絶縁層２３の上面を、例えばＣＭＰ法により研磨および平坦化する。次に、図２３および図２４に示すように、上部電極層１６の上面を露出する開口部を形成し、この開口部に導電体を埋め込んでコンタクトプラグ２４を形成する。なお、このコンタクト形成工程は、上記図２２の工程において上部電極層１６の上面を露出する場合には不要となる。
次に、図２５および図２６に示すように、コンタクトプラグ２４および層間絶縁層２３上に導電層を堆積し、この導電層をパターニングしてＹ方向に延在するビット線２５を形成する。その後、ＳｉＮ等からなる保護膜をウェハ全面に形成し、この保護膜上にビット線２５に電気的に接続された電極パッド部のコンタクトを形成する。
以上詳述したように本実施形態によれば、側壁部２１Ａを用いて下部電極層１４をエッチングすることで、下部電極層１４のサイズを縮小することができる。これにより、メモリセルのサイズを縮小することができる。また、側壁部２１Ａのサイズを調整することで、下部電極層１４のサイズを調整することができる。
さらに、セルフアライメントで下部電極層１４をパターニングすることができるため、非常に少ない工程数でセルサイズが縮小されたＭＲＡＭを製造することができる。
また、下部電極層１４は、コンタクトプラグ１３の上面の一部のみに接触するように形成されている。すなわち、メモリセルのＸ方向の一方の端部は、コンタクトプラグ１３により規定される。これにより、メモリセルのＸ方向のサイズを縮小することができる。
また、上部電極層１６上にストッパー層１７を形成しているため、下部電極層１４をエッチングする際に上部電極層１６がエッチングされるのを防止することができる。
これらの効果から、本実施形態の製造方法を用いることにより、サイズが１２Ｆ２のメモリセルを形成することができる。これにより、高密度かつ大容量のＭＲＡＭを製造することが可能となる。
（第２の実施形態）
第２の実施形態は、セルサイズが９Ｆ２のＭＲＡＭを製造するための実施形態である。
図２７は、本発明の第２の実施形態に係るＭＲＡＭの平面図である。図２８は、図２７に示したＸＸＶＩＩＩ−ＸＸＶＩＩＩ線に沿ったＭＲＡＭの断面図である。
９Ｆ２セルの作製において、書き込み配線層１２とコンタクトプラグ１３とのスペースは、実質的にはなく、セルフアライメントで形成される。例えば、書き込み配線層１２の両側面上に側壁層２６を形成する。側壁層２６としては、例えばＳｉＮが用いられる。
次に、層間絶縁層（ＳｉＯ２）を形成し、層間絶縁層の上面をＣＭＰ法により平坦化する。次に、層間絶縁層上に、書き込み配線層１２とスペースを空けずにコンタクトプラグ１３形成予定領域を露出するレジスト層をフォトリソグラフィにより形成する。
次に、ＦＥＯＬ部（具体的には、スイッチング素子）に達するように、レジスト層をマスクとしてＲＩＥ法により層間絶縁層をエッチングして、層間絶縁層内に開口部を形成する。この時、側壁層２６のＳｉＮと層間絶縁層のＳｉＯ２とのエッチング時の選択比は、ＳｉＮ：ＳｉＯ２＝１：１０以上となるため、ＳｉＯ２のみが選択的にエッチングされる。
次に、開口部に例えば金属を埋め込んで、層間絶縁層内にコンタクトプラグ１３を形成する。これにより、書き込み配線層１２とコンタクトプラグ１３とは、側壁層２６により絶縁性を確保することが可能となる。その他の製造方法は、第１の実施形態と同様であるため、図面および説明を省略する。
本実施形態では、メモリセルのＸ方向の長さＸ１＝２Ｆ、メモリセルのＹ方向の長さＹ１＝２Ｆとなる。従って、Ｘ方向およびＹ方向にそれぞれ隣接するメモリセルとのピッチを考慮して、図２７に示したメモリセルのサイズは、９Ｆ２（＝３Ｆ×３Ｆ）となる。
この９Ｆ２セルは、第１の実施形態で示した１２Ｆ２セルと同様に、ＭＴＪ素子の長辺方向がワード線ＷＬの延在方向と平行で、ビット線ＢＬとは直交するレイアウトである。従って、９Ｆ２セルのＭＲＡＭは、従来のＭＲＡＭの設計を変更せずに製造することができるというメリットがある。
以上詳述したように本実施形態によれば、第１の実施形態よりさらにセルサイズが小さい９Ｆ２セルを有するＭＲＡＭを製造することができる。その他の効果は、第１の実施形態と同じである。
（第３の実施形態）
第２の実施形態は、セルサイズが８Ｆ２のＭＲＡＭを製造するための実施形態である。
図２９は、本発明の第３の実施形態に係るＭＲＡＭの平面図である。図３０は、図２９に示したＸＸＸ−ＸＸＸ線に沿ったＭＲＡＭの断面図である。
第３の実施形態のＭＴＪ素子１０（具体的には、上部電極層１６）は、ビット線ＢＬの延在方向であるＸ方向に延在するように配置される。すなわち、ＭＴＪ素子１０の長辺方向とＭＴＪ素子１０の上方に設けられるビット線ＢＬとが概略平行な位置関係を有する。従って、従来型のレイアウトとは、ＭＴＪ素子１０の上下に形成されるビット線ＢＬおよびワード線ＷＬの位置関係が９０度異なるレイアウトとなる。
下部電極層１４は、コンタクトプラグ１３の上面の一部に接触するように設けられている。さらに、コンタクトプラグ１３上の下部電極層１４の幅は、コンタクトプラグ１３の幅よりも小さくなるように設定される。これにより、コンタクトプラグ１３上に形成する下部電極層１４を、セルフアライメントで形成することができる。
本実施形態では、メモリセルのＸ方向の長さＸ１＝３Ｆ、メモリセルのＹ方向の長さＹ１＝１Ｆとなる。従って、Ｘ方向およびＹ方向にそれぞれ隣接するメモリセルとのピッチを考慮して、図２９に示したメモリセルのサイズは、８Ｆ２（＝４Ｆ×２Ｆ）となる。
次に、図２９及び図３０に示したＭＲＡＭの製造方法について説明する。ＭＴＪ膜を形成するまでの工程は、第１の実施形態と同じである。図３１および図３２に示すように、上部電極層１６上に、所望の形状（すなわち、上部電極層１６の最終的な平面形状と同じ形状）を有するストッパー層１７およびＭＴＪ用ハードマスク１８をフォトリソグラフィおよびＲＩＥ法により形成する。
次に、図３３および図３４に示すように、上部電極層１６（メタルマスク層／キャップ層／フリー層）を、ハードマスク１８をマスクとしてＲＩＥ法によりエッチングする。このようにして、Ｘ方向に延在し、アスペクト比が例えば２程度の上部電極層１６を形成する。
次に、図３５および図３６に示すように、トンネルバリア層１５およびハードマスク１８上に、保護膜２０およびＢＥエッチング用ハードマスク２１を順に例えばＣＶＤ法により堆積する。
次に、図３７および図３８に示すように、ハードマスク２１上にレジスト層２２を形成し、このレジスト層２２をフォトリソグラフィによりパターニングする。この時、レジスト層２２が上部電極層１６の上方からＸ方向に延在して下部電極層１４の上方に達するようにパターニングを行う。
さらに、レジスト層２２の幅（Ｙ方向の長さ）は、上部電極層１６および下部電極層１４の幅（Ｙ方向の長さ）より小さく設定される。ここで、上部電極層１６および下部電極層１４の幅が共に１Ｆに設定されるため、レジスト層２２の幅を１Ｆより小さくするには、通常の１回のフォトリソグラフィでは限界である。従って、１Ｆの幅を有するレジスト層２２を形成した後、このレジスト層２２のスリミング工程が追加される。
具体的には、加熱可能なステージ上にウェハが搬送され、Ｏ２ラジカル、Ｏ２プラズマあるいはオゾンを照射することにより、レジスト層２２を縮小させる。これにより、１回のフォトリソグラフィでは達成できない、１Ｆより小さい幅を有するレジスト層２２のパターニングが可能となる。
また、ハードマスク２１は、上部電極層１６上の一部にしか形成されない。換言すると、レジスト層２２は、上部電極層１６をＹ方向に横断するように形成されない。
次に、図３９および図４０に示すように、ハードマスク２１を保護膜２０の表面まで、レジスト層２２をマスクとして例えばＲＩＥ法によりエッチングする。この時、上部電極層１６の側面（具体的には、上部電極層１６の側面上に設けられた保護膜２０の側面）には、この側面を包囲するように図示したようなＳｉＯ２による側壁部２１Ａが形成される。側壁部２１Ａのサイズは、第１の実施形態と同じように制御される。
次に、図４１および図４２に示すように、レジスト層２２を酸素アッシングにより除去する。次に、図４３および図４４に示すように、保護膜２０、トンネルバリア層１５および下部電極層１４を絶縁層１１−２の上面まで、ハードマスク２１および側壁部２１Ａをマスクとして例えばＲＩＥ法によりエッチングする。この時、上部電極層１６上のハードマスク１８が部分的にエッチングされ、上部電極層１６上に段差が生じることになる。
次に、図４５および図４６に示すように、ＭＴＪ素子１０とビット線ＢＬとの絶縁を確保するために、ＭＴＪ素子１０上に、層間絶縁層２３を例えばＨＤＰ（High Density Plasma）−ＣＶＤ法により形成する。これにより、上部電極層１６および下部電極層１４の段差を層間絶縁層２３形成時に緩和することができる。
次に、図４７および図４８に示すように、層間絶縁層２３の上面を、例えばＣＭＰ法により研磨および平坦化する。その後、上部電極層１６上に、この上部電極層１６に電気的に接続されたコンタクトプラグ２４を形成する。そして、コンタクトプラグ２４および層間絶縁層２３上に、Ｙ方向に延在するビット線２５を形成する。
以上詳述したように本実施形態によれば、ビット線ＢＬの延在方向に延在し、かつセルサイズを縮小したＭＴＪ素子を形成することができる。
また、ハードマスク２１上に、ＭＴＪ素子１０（具体的には、上部電極層１６）の幅より小さい幅を有するレジスト層２２を形成することができる。従って、トンネルバリア層１５および下部電極層１４をエッチングする際に、上部電極層１６の側面に側壁部２１Ａを形成することが可能となる。これにより、ＭＴＪ素子１０の長辺方向をビット線ＢＬの延在方向と平行にした場合でも、下部電極層１４のサイズを縮小することができる。
また、本実施形態の製造方法を用いることにより、第２の実施形態よりさらにセルサイズが小さい８Ｆ２セルを有するＭＲＡＭを製造することができる。これにより、高密度かつ大容量のＭＲＡＭを製造することが可能となる。その他の効果は、第１の実施形態と同じである。
本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
本発明の第１の実施形態に係るＭＲＡＭの平面図。 図１に示したＩＩ−ＩＩ線に沿ったＭＲＡＭの断面図。 本発明の第１の実施形態に係るＭＲＡＭの製造工程を示す平面図。 図３に示したＩＶ−ＩＶ線に沿ったＭＲＡＭの製造工程を示す断面図。 図３に続くＭＲＡＭの製造工程を示す平面図。 図５に示したＶＩ−ＶＩ線に沿ったＭＲＡＭの製造工程を示す断面図。 図５に続くＭＲＡＭの製造工程を示す平面図。 図７に示したＶＩＩＩ−ＶＩＩＩ線に沿ったＭＲＡＭの製造工程を示す断面図。 図７に続くＭＲＡＭの製造工程を示す平面図。 図９に示したＸ−Ｘ線に沿ったＭＲＡＭの製造工程を示す断面図。 図９に続くＭＲＡＭの製造工程を示す平面図。 図１１に示したＸＩＩ−ＸＩＩ線に沿ったＭＲＡＭの製造工程を示す断面図。 図１１に続くＭＲＡＭの製造工程を示す平面図。 図１３に示したＸＩＶ−ＸＩＶ線に沿ったＭＲＡＭの製造工程を示す断面図。 図１３に続くＭＲＡＭの製造工程を示す平面図。 図１５に示したＸＶＩ−ＸＶＩ線に沿ったＭＲＡＭの製造工程を示す断面図。 図１５に続くＭＲＡＭの製造工程を示す平面図。 図１７に示したＸＶＩＩＩ−ＸＶＩＩＩ線に沿ったＭＲＡＭの製造工程を示す断面図。 図１７に続くＭＲＡＭの製造工程を示す平面図。 図１９に示したＸＸ−ＸＸ線に沿ったＭＲＡＭの製造工程を示す断面図。 図１９に続くＭＲＡＭの製造工程を示す平面図。 図２１に示したＸＸＩＩ−ＸＸＩＩ線に沿ったＭＲＡＭの製造工程を示す断面図。 図２１に続くＭＲＡＭの製造工程を示す平面図。 図２３に示したＸＸＩＶ−ＸＸＩＶ線に沿ったＭＲＡＭの製造工程を示す断面図。 図２３に続くＭＲＡＭの製造工程を示す平面図。 図２５に示したＸＸＶＩ−ＸＸＶＩ線に沿ったＭＲＡＭの製造工程を示す断面図。 本発明の第２の実施形態に係るＭＲＡＭの平面図。 図２７に示したＸＸＶＩＩＩ−ＸＸＶＩＩＩ線に沿ったＭＲＡＭの断面図。 本発明の第３の実施形態に係るＭＲＡＭの平面図。 図２９に示したＸＸＸ−ＸＸＸ線に沿ったＭＲＡＭの断面図。 本発明の第３の実施形態に係るＭＲＡＭの製造工程を示す平面図。 図３１に示したＸＸＸＩＩ−ＸＸＸＩＩ線に沿ったＭＲＡＭの製造工程を示す断面図。 図３１に続くＭＲＡＭの製造工程を示す平面図。 図３３に示したＸＸＸＩＶ−ＸＸＸＩＶ線に沿ったＭＲＡＭの製造工程を示す断面図。 図３３に続くＭＲＡＭの製造工程を示す平面図。 図３５に示したＸＸＸＶＩ−ＸＸＸＶＩ線に沿ったＭＲＡＭの製造工程を示す断面図。 図３５に続くＭＲＡＭの製造工程を示す平面図。 図３７に示したＸＸＸＶＩＩＩ−ＸＸＸＶＩＩＩ線に沿ったＭＲＡＭの製造工程を示す断面図。 図３７に続くＭＲＡＭの製造工程を示す平面図。 図３９に示したＸＬ−ＸＬ線に沿ったＭＲＡＭの製造工程を示す断面図。 図３９に続くＭＲＡＭの製造工程を示す平面図。 図４１に示したＸＬＩＩ−ＸＬＩＩ線に沿ったＭＲＡＭの製造工程を示す断面図。 図４１に続くＭＲＡＭの製造工程を示す平面図。 図４３に示したＸＬＩＶ−ＸＬＩＶ線に沿ったＭＲＡＭの製造工程を示す断面図。 図４３に続くＭＲＡＭの製造工程を示す平面図。 図４５に示したＸＬＶＩ−ＸＬＶＩ線に沿ったＭＲＡＭの製造工程を示す断面図。 図４５に続くＭＲＡＭの製造工程を示す平面図。 図４７に示したＸＬＶＩＩＩ−ＸＬＶＩＩＩ線に沿ったＭＲＡＭの製造工程を示す断面図。
符号の説明
１０…磁気抵抗効果素子、１１…絶縁層、１２…書き込み配線層、１３…コンタクトプラグ、１４…下部電極層、１５…トンネルバリア層、１６…上部電極層、１７…ストッパー層、１８…ＭＴＪ用ハードマスク、１９…レジスト層、２０…保護膜、２１…ＢＥエッチング用ハードマスク、２１Ａ…側壁部、２２…レジスト層、２３…層間絶縁層、２４…コンタクトプラグ、２５…ビット線、２６…側壁層。

Claims (8)

  1. 半導体基板にスイッチング素子を形成する工程と、
    前記スイッチング素子上に、第１の絶縁層を形成する工程と、
    前記第１の絶縁層内に、前記スイッチング素子に電気的に接続されたコンタクトプラグを形成する工程と、
    前記コンタクトプラグおよび前記第１の絶縁層上に、下部電極層、非磁性層および上部電極層が順に積層された磁気抵抗効果素子を形成する工程と、
    前記上部電極層上に、第１の方向に延在する第１のマスク層を形成する工程と、
    前記上部電極層を前記第１のマスク層を用いてエッチングする工程と、
    前記上部電極層および前記非磁性層上に保護膜を形成する工程と、
    前記保護膜上に第２のマスク層を形成する工程と、
    前記第２のマスク層上で前記上部電極層および前記下部電極層の上方に、前記第１の方向に直交する第２の方向に延在しかつ短辺の長さが前記上部電極層の長辺の長さより小さいレジスト層を形成する工程と、
    前記第２のマスク層を前記レジスト層を用いてエッチングし、前記レジスト層と同じ形状の延在部と、前記上部電極層の側部に側壁部とを形成する工程と、
    前記レジスト層を除去する工程と、
    前記非磁性層および前記下部電極層を、前記延在部および前記側壁部を用いてエッチングする工程と
    を具備することを特徴とする磁気記憶装置の製造方法。
  2. 半導体基板にスイッチング素子を形成する工程と、
    前記スイッチング素子上に、第１の絶縁層を形成する工程と、
    前記第１の絶縁層内に、前記スイッチング素子に電気的に接続されたコンタクトプラグを形成する工程と、
    前記コンタクトプラグおよび前記第１の絶縁層上に、下部電極層、非磁性層および上部電極層が順に積層された磁気抵抗効果素子を形成する工程と、
    前記上部電極層上に、第１の方向に延在する第１のマスク層を形成する工程と、
    前記上部電極層を前記第１のマスク層を用いてエッチングする工程と、
    前記上部電極層および前記非磁性層上に保護膜を形成する工程と、
    前記保護膜上に第２のマスク層を形成する工程と、
    前記第１の方向に延在するように、前記第２のマスク層上で前記上部電極層および前記下部電極層の上方にレジスト層を形成する工程と、
    前記第１の方向に直交する第２の方向における前記レジスト層の幅が前記上部電極層の幅より小さくなるように、前記レジスト層をスリミングする工程と、
    前記第２のマスク層を前記レジスト層を用いてエッチングし、前記レジスト層と同じ形状の延在部と、前記上部電極層の側部に側壁部とを形成する工程と、
    前記レジスト層を除去する工程と、
    前記非磁性層および前記下部電極層を、前記延在部および前記側壁部を用いてエッチングする工程と
    を具備することを特徴とする磁気記憶装置の製造方法。
  3. 前記レジスト層は、前記コンタクトプラグの上方に形成されることを特徴とする請求項１又は２に記載の磁気記憶装置の製造方法。
  4. 前記下部電極層は、前記コンタクトプラグの上面の一部に接触することを特徴とする請求項１乃至３のいずれかに記載の磁気記憶装置の製造方法。
  5. 前記保護膜および前記第２のマスク層は、絶縁体からなることを特徴とする請求項１乃至４のいずれかに記載の磁気記憶装置の製造方法。
  6. 前記保護膜および前記第２のマスク層は、エッチング速度が異なることを特徴とする請求項１乃至５のいずれかに記載の磁気記憶装置の製造方法。
  7. 前記上部電極層と前記第１のマスク層との間に、前記第１のマスク層をエッチングする際のストッパーとして機能するストッパー層を形成する工程をさらに具備することを特徴とする請求項１乃至６のいずれかに記載の磁気記憶装置の製造方法。
  8. 前記非磁性層および前記下部電極層をエッチングする工程の後に、
    前記磁気抵抗効果素子上に第２の絶縁層を形成する工程と、
    前記第２の絶縁層上に前記上部電極層に電気的に接続されたビット線を形成する工程と
    をさらに具備することを特徴とする請求項１乃至７のいずれかに記載の磁気記憶装置の製造方法。
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