JP2004214600A - マグネチックラムの形成方法 - Google Patents

マグネチックラムの形成方法 Download PDF

Info

Publication number
JP2004214600A
JP2004214600A JP2003188138A JP2003188138A JP2004214600A JP 2004214600 A JP2004214600 A JP 2004214600A JP 2003188138 A JP2003188138 A JP 2003188138A JP 2003188138 A JP2003188138 A JP 2003188138A JP 2004214600 A JP2004214600 A JP 2004214600A
Authority
JP
Japan
Prior art keywords
layer
hard mask
forming
etching
mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2003188138A
Other languages
English (en)
Inventor
Kye Nam Lee
啓南 李
In Woo Jang
仁佑 張
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of JP2004214600A publication Critical patent/JP2004214600A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00Galvanomagnetic devices
    • H10N50/01Manufacture or treatment

Abstract

【課題】MTJセルと連結層を同時にパターニングすることにより工程を単純化させ、感光膜パターンに代えて絶縁膜スペーサ及びハードマスク層をマスクにエッチング工程を行って金属性ポリマー等の発生を防ぎ、素子の特性及び信頼性を向上させること。
【解決手段】MTJセルマスクを利用した写真エッチング工程でハードマスク層及び自由磁化層をエッチングして前記トンネル障壁層を露出させる段階、絶縁膜を異方性エッチングして前記ハードマスク層及び自由磁化層の側壁に絶縁膜スペーサを形成する段階、及び前記絶縁膜スペーサ及びハードマスク層をマスクに前記トンネル障壁層、固定磁化層及び連結層用金属層をエッチングし、MTJセル及び連結層を形成する段階を含むことを特徴とする。
【選択図】 図4

Description

【0001】
【発明の属する技術分野】
本発明は、マグネチックラム(magnetic RAM;以下、「MRAM」と記す)の形成方法に関し、特に、MTJセルと連結層を同時にパターニングすることにより工程を単純化させ、感光膜に代えて絶縁膜スペーサ及びハードマスク層をマスクにエッチング工程を行って金属性ポリマー等の発生を防止し、素子の特性及び信頼性を向上させることができるようにするマグネチックラムの形成方法に関する。
【0002】
【従来の技術】
大部分の半導体メモリ製造会社等は、次世代記憶素子の1つに強磁性体物質を利用するMRAMの開発を進めている。
【0003】
前記MRAMは、強磁性薄膜を多層に形成して各薄膜の磁化方向に伴う電流変化を感知することにより情報をリード及びライトすることができる記憶素子であり、磁性薄膜固有の特性により高速、低電力及び高集積化を可能にするだけでなく、フラッシュメモリのように非揮発性メモリ動作が可能な素子である。
【0004】
前記MRAMは、スピンが電子の伝達現象に多大な影響を及ぼすため発生する巨大磁気抵抗(Giant Magneto−Resistive、GMR)現象や、スピン偏極磁気透過現象を利用してメモリ素子を具現する方法がある。
【0005】
前記巨大磁気抵抗(GMR)現象を利用したMRAMは、非磁性層を挟んだ2つの磁性層のスピン方向が同じ場合より、異なる場合の抵抗が大きく異なる現象を利用してGMR磁気メモリ素子を具現するものである。
【0006】
前記スピン偏極磁気透過現象を利用したMRAMは、絶縁層を挟んだ2つの磁性層でスピン方向の同じ場合が、異なる場合より電流透過が遥かによく発生するという現象を利用して磁気透過接合メモリ素子を具現するものである。
【0007】
前記MRAMは、1つのトランジスタと1つのMTJセルで形成する。
【0008】
図5〜図11は、従来の技術に係るマグネチックラムの形成方法を示す断面図である。
【0009】
図5に示されているように、半導体基板(図示省略)上部に下部絶縁層11を形成する。下部絶縁層11は、半導体基板に素子分離膜(図示省略)、リードライン(read line)の第1のワードラインとソース/ドレインを備えたトランジスタ(図示省略)、グラウンドライン(図示省略)及び導電層(図示省略)ライトライン(write line)の第2のワードライン(図示省略)を形成し、全体表面の上部を平坦化する絶縁膜で形成したものである。
【0010】
次に、前記導電層に接続される連結層用金属層13を形成する。連結層用金属層13は、好ましくはW、Al、Pt、Cu、Ir、Ru等のように通常の半導体素子に用いられる金属で形成する。
【0011】
その次に、連結層用金属層13の上部にMTJ物質層12を蒸着する。MTJ物質層12は固定磁化層(magnetic pinned layers)15、トンネル障壁層(tunneling barrier layers)17及び自由磁化層(magnetic free layers)19を順次積層して形成する。固定磁化層15及び自由磁化層19はCO、Fe、NiFe、CoFe、PtMn、IrMn等のような磁性物質で形成するのが好ましい。
次に、MTJ物質層12の上部に第1のハードマスク層21を形成する。
【0012】
図6に示されているように、第1のハードマスク層21の上部にMTJセルマスク(図示省略)を利用した露光及び現像工程で第1の感光膜パターン23を形成する。
【0013】
図7に示されているように、第1の感光膜パターン23をマスクに前記第1のハードマスク層21と自由磁化層19をエッチングする。前記エッチング工程で、自由磁化層19と第1のハードマスク層21の側壁にポリマー25が付着することになる。
【0014】
図8及び図9に示されているように、第1の感光膜パターン23を除去して全体表面上部に第2のハードマスク層27を形成する。
【0015】
図10及び図11に示されているように、第2のハードマスク層27の上部に連結層マスク(図示省略)を利用した露光及び現像工程で第2の感光膜パターン29を形成した後、第2の感光膜パターン29をマスクにトンネル障壁層17、固定磁化層15及び連結層用金属層13をパターニングして連結層用金属層13パターン及びMTJセルを形成する。
【0016】
図11及び図12に示されているように、前記パターニング工程では固定磁化層15と連結層用金属層13、すなわち、異種物質を同時にエッチングするので磁性物質のエッチング時に非揮発性反応生成物31が発生し、第2の感光膜パターン29の上部及び被エッチング対象層等の上部に積層されることによりエッチングを困難にし、第1のハードマスク層21、第2のハードマスク層27及び下部絶縁層11の上部及び側壁に金属性ポリマー33が積層されることになり、洗浄工程で反応生成物33を完全に除去する場合はAのようなアンダーカットが発生することになる。
【0017】
【発明が解決しようとする課題】
このようなエッチング工程で発生する金属性ポリマー33のような副産物は、素子の電気的特定及び信頼性を低下させるという問題点がある。さらに、連結層用金属層13のアンダーカットは微細化した素子において金属層が剥離され、素子の収率及び生産性を低下させるという問題点がある。
【0018】
本発明は、前記の従来の技術の問題点を解決するためになされたもので、MTJセルと連結層を同時にパターニングすることにより工程を単純化させ、感光膜に代えて絶縁膜スペーサ及びハードマスク層をマスクにエッチング工程を行って金属性ポリマー等の発生を防止し、素子の特性及び信頼性を向上させることにその目的がある。
【0019】
【課題を解決するための手段】
前記目的を達成するため請求項1に係る発明は、
下部絶縁層を介して半導体基板に接続される連結層用金属層を形成する段階、前記連結層用金属層上に固定磁化層、トンネル障壁層及び自由磁化層を積層する段階、
自由磁化層の上部にハードマスク層を形成する段階、
MTJセルマスクを利用した写真エッチング工程で前記ハードマスク層及び自由磁化層をエッチングして前記トンネル障壁層を露出させる段階、
全体表面の上部に障壁層及び絶縁膜を順次形成する段階、
前記絶縁膜を異方性エッチングして前記ハードマスク層及び自由磁化層の側壁に絶縁膜スペーサを形成する段階、及び
前記絶縁膜スペーサ及びハードマスク層をマスクで前記トンネル障壁層、固定磁化層及び連結層用金属層をエッチングしてMTJセル及び連結層を形成する段階を含むことを特徴とする。
【0020】
請求項2に係る発明は、請求項1において、前記障壁層はTiN、TiON又はTaで形成することを特徴とする。
【0021】
請求項3に係る発明は、請求項1において、前記絶縁膜は、酸化膜又は窒化膜であることを特徴とする。
【0022】
【発明の実施の形態】
以下、図面を参照して本発明を詳しく説明する。
図1〜図4は、本発明に係るマグネチックラムの形成方法を示す断面図である。
【0023】
図1に示されているように、半導体基板(図示省略)上部に下部絶縁層41を形成する。下部絶縁層41は、半導体基板に素子分離膜(図示省略)、リードライン(read line)の第1のワードラインとソース/ドレインを備えたトランジスタ(図示省略)、グラウンドライン(図示省略)及び導電層(図示省略)、ライトライン(write line)の第2のワードライン(図示省略)を形成した後、全体表面の上部を平坦化する絶縁膜で形成したものである。
【0024】
次に、前記導電層に接続する連結層用金属層43を形成する。連結層用金属層43は、好ましくはW、Al、Pt、Cu、Ir、Ru等のように通常の半導体素子に用いられる金属で形成する。
【0025】
その次に、連結層用金属層43の上部にMTJ物質層44を蒸着する。MTJ物質層44は固定磁化層45、トンネル障壁層47及び自由磁化層49を順次積層して形成する。固定磁化層45及び自由磁化層49はCO、Fe、NiFe、CoFe、PtMn、IrMn等のような磁性物質で形成するのが好ましく、トンネリング障壁層47はデータセンシング(data sensing)に必要な最小限の厚さである2nm以下の厚さで形成するのが好ましい。
次に、MTJ物質層12の上部に第1のハードマスク層21を形成する。
【0026】
図2に示されているように、第1のハードマスク層51の上部にMTJセルマスク(図示省略)を利用した露光及び現像工程で第1の感光膜パターン53を形成する。
【0027】
図3に示されているように、第1の感光膜パターン53をマスクに前記第1のハードマスク層51と自由磁化層49をエッチングする。前記エッチング工程でポリマーが発生する場合はこれを除去する。
【0028】
次に、第1の感光膜パターン53を除去して全体表面の上部に障壁層55を形成する。障壁層55はTiN、TaAlN又はTiON等で形成するのが好ましい。
【0029】
その次に、全体表面上部に酸化膜又は窒化膜(図示省略)を一定厚さで蒸着し、これを異方性エッチングして絶縁膜スペーサ57を形成する。
【0030】
図4に示されているように、ハードマスク層51と絶縁膜スペーサ57をマスクにしてトンネル障壁層47、固定磁化層45及び連結層用金属層43をエッチングし、MTJセルを形成すると共に連結層用金属層をパターニングする。
【0031】
【発明の効果】
前述のように、本発明に係るマグネチックラムの形成方法は、MTJセルと連結層を同時にパターニングすることにより工程を単純化させ、感光膜に代えて絶縁膜スペーサ及びハードマスク層をマスクにエッチング工程を行って金属性ポリマー等の発生を防ぎ、素子の特性及び信頼性を向上させることができるという効果がある。
【図面の簡単な説明】
【図1】本発明の実施の形態に係るマグネチックラムの形成方法を示す断面図である。
【図2】本発明の実施の形態に係るマグネチックラムの形成方法を示す断面図である。
【図3】本発明の実施の形態に係るマグネチックラムの形成方法を示す断面図である。
【図4】本発明の実施の形態に係るマグネチックラムの形成方法を示す断面図である。
【図5】従来の技術に係るマグネチックラムの形成方法を示す断面図である。
【図6】従来の技術に係るマグネチックラムの形成方法を示す断面図である。
【図7】従来の技術に係るマグネチックラムの形成方法を示す断面図である。
【図8】従来の技術に係るマグネチックラムの形成方法を示す断面図である。
【図9】従来の技術に係るマグネチックラムの形成方法を示す断面図である。
【図10】従来の技術に係るマグネチックラムの形成方法を示す断面図である。
【図11】従来の技術に係るマグネチックラムの形成方法を示す断面図である。
【図12】従来の技術に基づき形成されたマグネチックラムのSEM写真である。
【符号の説明】
41 半導体基板
43 連結層用金属層
45 固定磁化層
47 トンネル障壁層
49 自由磁化層
51 ハードマスク層
55 障壁層
57 絶縁膜スペーサ

Claims (3)

  1. 下部絶縁層を介して半導体基板に接続される連結層用金属層を形成する段階、前記連結層用金属層上に固定磁化層、トンネル障壁層及び自由磁化層を積層する段階、
    自由磁化層の上部にハードマスク層を形成する段階、
    MTJセルマスクを利用した写真エッチング工程で前記ハードマスク層及び自由磁化層をエッチングして前記トンネル障壁層を露出させる段階、
    全体表面の上部に障壁層及び絶縁膜を順次形成する段階、
    前記絶縁膜を異方性エッチングして前記ハードマスク層及び自由磁化層の側壁に絶縁膜スペーサを形成する段階、及び
    前記絶縁膜スペーサ及びハードマスク層をマスクで前記トンネル障壁層、固定磁化層及び連結層用金属層をエッチングしてMTJセル及び連結層を形成する段階を含むことを特徴とするマグネチックラムの形成方法。
  2. 前記障壁層はTiN、TiON又はTaで形成することを特徴とする請求項1に記載のマグネチックラムの形成方法。
  3. 前記絶縁膜は、酸化膜又は窒化膜であることを特徴とする請求項1に記載のマグネチックラムの形成方法。
JP2003188138A 2002-12-30 2003-06-30 マグネチックラムの形成方法 Pending JP2004214600A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0087083A KR100535046B1 (ko) 2002-12-30 2002-12-30 마그네틱 램의 형성방법

Publications (1)

Publication Number Publication Date
JP2004214600A true JP2004214600A (ja) 2004-07-29

Family

ID=32653237

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003188138A Pending JP2004214600A (ja) 2002-12-30 2003-06-30 マグネチックラムの形成方法

Country Status (3)

Country Link
US (1) US20040127054A1 (ja)
JP (1) JP2004214600A (ja)
KR (1) KR100535046B1 (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006093223A (ja) * 2004-09-21 2006-04-06 Ulvac Japan Ltd トンネル磁気抵抗素子の形成方法
JP2007035959A (ja) * 2005-07-27 2007-02-08 Nec Corp 半導体集積回路
JP2007149778A (ja) * 2005-11-24 2007-06-14 Toshiba Corp 磁気記憶装置の製造方法
JP2007214229A (ja) * 2006-02-08 2007-08-23 Sony Corp 磁気記憶装置、磁気記憶装置の製造方法および半導体集積回路装置
US7727778B2 (en) 2008-08-28 2010-06-01 Kabushiki Kaisha Toshiba Magnetoresistive element and method of manufacturing the same
JP2013524515A (ja) * 2010-03-29 2013-06-17 クアルコム,インコーポレイテッド 磁気トンネル接合記憶素子の製造
US8796793B2 (en) 2009-03-03 2014-08-05 Renesas Electronics Corporation Magnetoresistive element, magnetic random access memory and method of manufacturing the same

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100695135B1 (ko) * 2004-12-17 2007-03-14 삼성전자주식회사 TiN을 상지층으로 사용한 자기 저항 소자
US7880249B2 (en) * 2005-11-30 2011-02-01 Magic Technologies, Inc. Spacer structure in MRAM cell and method of its fabrication
KR100943860B1 (ko) 2007-12-21 2010-02-24 주식회사 하이닉스반도체 자기터널접합 셀 형성방법
KR100939111B1 (ko) * 2007-12-21 2010-01-28 주식회사 하이닉스반도체 자기터널접합소자 제조방법
US7936027B2 (en) * 2008-01-07 2011-05-03 Magic Technologies, Inc. Method of MRAM fabrication with zero electrical shorting
KR100956603B1 (ko) * 2008-09-02 2010-05-11 주식회사 하이닉스반도체 자기 터널링 접합 구조를 갖는 반도체 소자의 패터닝 방법
US7713755B1 (en) * 2008-12-11 2010-05-11 Magic Technologies, Inc. Field angle sensor fabricated using reactive ion etching
CN102376871B (zh) * 2010-08-19 2013-12-11 中芯国际集成电路制造(上海)有限公司 磁通道结存储单元及其制造方法
KR101870873B1 (ko) * 2011-08-04 2018-07-20 에스케이하이닉스 주식회사 반도체 소자의 제조방법
KR101950004B1 (ko) 2012-03-09 2019-02-19 삼성전자 주식회사 자기 소자
KR102084726B1 (ko) 2013-11-05 2020-03-04 삼성전자주식회사 반도체 소자
KR20150074487A (ko) 2013-12-24 2015-07-02 삼성전자주식회사 식각 부산물 검출 방법 및 이를 이용한 자기 저항 메모리 장치의 제조 방법
US9318694B2 (en) * 2013-12-26 2016-04-19 Intel Corporation Methods of forming a magnetic random access memory etch spacer and structures formed thereby
US9564582B2 (en) * 2014-03-07 2017-02-07 Applied Materials, Inc. Method of forming magnetic tunneling junctions
WO2015147855A1 (en) * 2014-03-28 2015-10-01 Intel Corporation Techniques for forming spin-transfer torque memory having a dot-contacted free magnetic layer
US9142762B1 (en) 2014-03-28 2015-09-22 Qualcomm Incorporated Magnetic tunnel junction and method for fabricating a magnetic tunnel junction
KR102214507B1 (ko) 2014-09-15 2021-02-09 삼성전자 주식회사 자기 메모리 장치
WO2016204774A1 (en) 2015-06-19 2016-12-22 Intel Corporation Capped magnetic memory
CN107624199B (zh) 2015-06-26 2022-02-25 英特尔公司 具有灯丝导电路径的垂直磁性存储器
KR101678129B1 (ko) * 2015-08-12 2016-11-21 주식회사 하나지엔씨 바이오 클린룸의 세균오염 방지시스템
CN110098321B (zh) * 2018-01-30 2023-07-04 上海磁宇信息科技有限公司 一种制备磁性随机存储器导电硬掩模的方法
US11980039B2 (en) * 2021-06-16 2024-05-07 International Business Machines Corporation Wide-base magnetic tunnel junction device with sidewall polymer spacer

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001156357A (ja) * 1999-09-16 2001-06-08 Toshiba Corp 磁気抵抗効果素子および磁気記録素子
JP2001284679A (ja) * 2000-03-28 2001-10-12 Toshiba Corp 磁気素子およびその製造方法
WO2002019386A2 (en) * 2000-08-28 2002-03-07 Motorola, Inc. High density mram cell array

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6518588B1 (en) * 2001-10-17 2003-02-11 International Business Machines Corporation Magnetic random access memory with thermally stable magnetic tunnel junction cells
US6972265B1 (en) * 2002-04-15 2005-12-06 Silicon Magnetic Systems Metal etch process selective to metallic insulating materials

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001156357A (ja) * 1999-09-16 2001-06-08 Toshiba Corp 磁気抵抗効果素子および磁気記録素子
JP2001284679A (ja) * 2000-03-28 2001-10-12 Toshiba Corp 磁気素子およびその製造方法
WO2002019386A2 (en) * 2000-08-28 2002-03-07 Motorola, Inc. High density mram cell array

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006093223A (ja) * 2004-09-21 2006-04-06 Ulvac Japan Ltd トンネル磁気抵抗素子の形成方法
JP2007035959A (ja) * 2005-07-27 2007-02-08 Nec Corp 半導体集積回路
JP2007149778A (ja) * 2005-11-24 2007-06-14 Toshiba Corp 磁気記憶装置の製造方法
JP4516004B2 (ja) * 2005-11-24 2010-08-04 株式会社東芝 磁気記憶装置の製造方法
JP2007214229A (ja) * 2006-02-08 2007-08-23 Sony Corp 磁気記憶装置、磁気記憶装置の製造方法および半導体集積回路装置
US7727778B2 (en) 2008-08-28 2010-06-01 Kabushiki Kaisha Toshiba Magnetoresistive element and method of manufacturing the same
US8796793B2 (en) 2009-03-03 2014-08-05 Renesas Electronics Corporation Magnetoresistive element, magnetic random access memory and method of manufacturing the same
JP2013524515A (ja) * 2010-03-29 2013-06-17 クアルコム,インコーポレイテッド 磁気トンネル接合記憶素子の製造
US8981502B2 (en) 2010-03-29 2015-03-17 Qualcomm Incorporated Fabricating a magnetic tunnel junction storage element

Also Published As

Publication number Publication date
KR100535046B1 (ko) 2005-12-07
US20040127054A1 (en) 2004-07-01
KR20040060313A (ko) 2004-07-06

Similar Documents

Publication Publication Date Title
JP2004214600A (ja) マグネチックラムの形成方法
TWI282162B (en) Magnetic yoke structures in MRAM devices to reduce programming power consumption and a method to make the same
JP4074129B2 (ja) マグネチックラム及びその形成方法
US8722543B2 (en) Composite hard mask with upper sacrificial dielectric layer for the patterning and etching of nanometer size MRAM devices
US7863060B2 (en) Method of double patterning and etching magnetic tunnel junction structures for spin-transfer torque MRAM devices
US7825000B2 (en) Method for integration of magnetic random access memories with improved lithographic alignment to magnetic tunnel junctions
US7696551B2 (en) Composite hard mask for the etching of nanometer size magnetic multilayer based device
US8133745B2 (en) Method of magnetic tunneling layer processes for spin-transfer torque MRAM
JP5585212B2 (ja) 磁気トンネル接合素子を用いた磁気ランダムアクセスメモリおよびその製造方法
JP4298196B2 (ja) マグネチックラム
JP4926374B2 (ja) マグネチックラムのmtjセル形成方法
JP2005203772A (ja) コンタクトホールのないナノサイズの磁気トンネル接合セルの形成方法
JP4843194B2 (ja) マグネチックラムのmtjセル形成方法
KR100434956B1 (ko) 마그네틱 램의 제조방법
KR20030078136A (ko) 마그네틱 램의 제조방법
JP2002246569A (ja) メモリ素子及びその製造方法
KR100939162B1 (ko) 마그네틱 램의 형성방법
KR100546116B1 (ko) 마그네틱 램의 형성방법
KR100915065B1 (ko) 마그네틱 램의 제조방법
KR100966958B1 (ko) 마그네틱 램의 형성방법
TWI259584B (en) Method for manufacturing MTJ cell of magnetic random access memory
CN114843394A (zh) 自旋轨道力矩磁器件及其制造方法
KR20020054671A (ko) 반도체소자의 제조방법
TW498326B (en) Formation method of magneto-resistance RAM with magnetic tunnel junction
JP2004297038A (ja) マグネチックラムのmtjセル形成方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060313

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091027

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20091029

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20100406