KR20030078136A - 마그네틱 램의 제조방법 - Google Patents

Abstract

본 발명은 마그네틱 램 ( magnetic RAM, 이하에서 MRAM 이라 함 ) 의 제조방법에 관한 것으로, 특히 소자의 전기적 특성을 향상시키기 위하여

자화 고정층 ( magnetic pinned layers ) 를 형성하기 위한 노광마스크와 터널링 장벽층/자화자유층 ( magnetic free layers ) 를 형성하기 위한 노광마스크로 엠.티.제이. ( magnetic tunnel junction, 이하에서 MTJ 라 함 ) 셀을 형성하되,

상기 자화 고정층의 면적만큼 중첩되고 상기 터널링 장벽층/자화 자유층이 더 크도록 형성하여 측면 단차가 구비되는 MTJ 셀을 형성함으로써 전도성 식각 부산물에 소자의 누설전류를 방지하여 소자의 전기적 특성을 향상시키는 기술이다.

Description

마그네틱 램의 제조방법{A method for manufacturing of a Magnetic random access memory}

본 발명은 마그네틱 램 ( magnetic RAM, 이하에서 MRAM 이라 함 ) 의 제조방법에 관한 것으로, 특히 SRAM 보다 빠른 속도, DRAM 과 같은 집적도 그리고 플레쉬 메모리 ( flash memory ) 와 같은 비휘발성 메모리의 특성을 갖는 마그네틱 램의 제조 공정을 변화시켜 소자의 전기적 특성을 향상시키는 기술에 관한 것이다.

대부분의 반도체 메모리 제조 업체들은 차세대 기억소자의 하나로 강자성체 물질을 이용하는 MRAM 의 개발을 하고 있다.

상기 MRAM 은 강자성 박막을 다층으로 형성하여 각 박막의 자화방향에 따른 전류 변화를 감지함으로써 정보를 읽고 쓸 수 있는 기억소자로서, 자성 박막 고유의 특성에 의해 고속, 저전력 및 고집적화를 가능하게 할뿐만 아니라, 플레쉬 메모리와 같이 비휘발성 메모리 동작이 가능한 소자이다.

상기 MRAM 은 스핀이 전자의 전달 현상에 지대한 영향을 미치기 때문에 생기는 거대자기저항 ( giant magnetoresistive, GMR ) 현상이나 스핀 편극 자기투과 현상을 이용해 메모리 소자를 구현하는 방법이 있다.

상기 거대자기저항 ( GMR ) 현상을 이용한 MRAM 은, 비자성층을 사이에 둔 두 자성층의 스핀 방향이 같은 경우보다 다른 경우의 저항이 크게 다른 현상을 이용해 GMR 자기 메모리 소자를 구현하는 것이다.

상기 스핀 편극 자기투과 현상을 이용한 MRAM 은, 절연층을 사이에 둔 두 자성층에서 스핀 방향이 같은 경우가 다른 경우보다 전류 투과가 훨씬 잘 일어난다는 현상을 이용하여 자기투과 접합 메모리 소자를 구현하는 것이다.

상기 MRAM 은 하나의 트랜지스터와 하나의 MTJ 셀로 형성한다.

이때, 상기 MTJ 셀은 하나의 마스크, 즉 MTJ 셀 마스크를 이용한 사진식각공정으로 실시한다.

그러나, 상기 MTJ 셀에 사용되는 금속 성분에 기인된 전도성 식각 부산물들이 MTJ 셀 측벽에 유발되어 누설전류를 유발시키고 이는 소자의 전기적 특성을 열화시킨다.

도 1 은 종래기술에 따른 마그네틱 램의 제조방법을 도시한 단면도이다.

도 1 을 참조하면, 반도체기판(11) 상에 제1층간절연막(13)을 형성한다.

이때, 상기 제1층간절연막(13)은 반도체소자의 활성영역을 정의하는 소자분리막(도시안됨), 반도체기판(11) 상에 형성되는 리드라인인 제1워드라인과 그 양측에 구비되는 소오스/드레인으로 구성되는 트랜지스터(도시안됨), 상기 소오스/드레인에 각각 접속되는 그라운드 라인 및 도전층(도시안됨) 및 MTJ 이 형성될 영역 하측에 구비되며 주변회로부의 회로부에 연결되는 라이트 라인인 제2워드라인(도시안됨)을 형성하고 그 상부를 평탄화시켜 형성한 것이다.

그 다음, 상기 도전층에 접속되는 연결층(15)을 도전층으로 형성한다.

상기 도전층(15) 상부를 평탄화시키는 제2층간절연막(17)을 형성하고 이를 CMP ( chemical mechanical polishing, 이하에서 CMP 라 함 ) 하여 상기 연결층(15)을 노출시킨다.

전체표면상부에 MTJ 물질층을 증착하고 이를 MTJ 셀 마스크(도시안됨)를 이용한 사진식각공정으로 식각하여 상기 MTJ 셀(19)을 패터닝 한다.

이때, 상기 MTJ 물질층은 자화 고정층 ( magnetic pinned layers ) 으로 사용되는 통상적인 마그네틱 막들로 구성된 하드 어식스 ( hard axis ), 자화 자유층 ( magnetic free layers ) 으로 사용되는 통상적인 마그네틱 막들로 구성된 이지 어식스 ( easy axis ), 그리고 상기 하드 어식스와 이지 어식스 사이를 전기적으로 절연시키는 Al₂O₃와 같은 터널링 장벽층 ( tunneling barrier layers ) 의 적층구조로 형성된 것이다. 여기서, 상기 터널링 장벽층은 데이터 센싱 ( data sensing ) 에 필요한 최소한의 두께인 2 ㎚ 이하의 두께로 형성된다.

상기 사진식각공정시 상기 마그네틱 막의 금속 성분 때문에 전도성 식각 부산물들이 MTJ 셀 측벽에 부착된다.

상기 전도성 식각 부산물들은 일반적인 습식 또는 건식 세정 방법에 의하여 용이하게 제거되지 않기 때문에 MTJ 셀의 누설전류 특성을 열화시키는 원인으로 작용할 가능성이 매우 높다.

그 다음, 상기 MTJ 셀(19) 상부를 평탄화시키는 제3층간절연막(21)을 형성하고 상기 제3층간절연막(21)을 통하여 상기 MTJ 셀(19)에 접속되는 비트라인 콘택플러그(23)를 형성한다.

이때, 상기 비트라인 콘택플러그(23)는 비트라인 콘택마스크(도시안됨)를 이용한 사진식각공정으로 상기 제3층간절연막(21)을 식각하여 상기 MTJ 셀(19)를 노출시키는 콘택홀을 형성하고 이를 도전물질로 매립하여 형성한 것이다.

그리고, 상기 콘택플러그(23)를 통하여 상기 MTJ 셀(19)에 접속되는 비트라인(25)을 형성한다.

이때, 상기 비트라인(25)은 상기 비트라인용 도전물질을 전체표면상부에 증착하고 이를 비트라인 마스크(도시안됨)를 이용한 사진식각공정으로 패터닝 하여 형성한 것이다.

상기 비트라인은 제1워드라인 및 제2워드라인과 수직한 형태로 패터닝 된다.

상기한 바와 같이 종래기술에 따른 마그네틱 램의 제조방법은, MTJ 셀의 패터닝 공정을 하나의 마스크를 이용하여 한번의 사진식각공정으로 실시함으로써 패터닝된 MTJ 셀 측벽에 식각 부산물이 부착될 수 있으며 이로 인한 소자의 누설전류가 유발될 수 있어 소자의 전기적 특성을 열화시키는 문제점이 있다.

본 발명은 상기한 바와 같은 종래기술의 문제점을 해결하기 위하여, 두 개의 마스크를 이용하여 MTJ 셀을 패터닝 함으로써 소자의 전기적 특성을 향상시켜 소자의 특성 및 신뢰성을 향상시키는 마그네틱 햄의 제조방법을 제공하는데 그 목적을 갖는 발명입니다.

도 1 은 종래기술에 따른 마그네틱 램의 제조방법을 도시한 단면도.

도 2a 내지 도 2g 는 본 발명의 실시예에 따른 마그네틱 램의 제조방법을 도시한 단면도.

< 도면의 주요 부분에 대한 부호의 설명 >

11,31 : 반도체기판13,33 : 제1층간절연막

15,35 : 연결층17,37 : 제2층간절연막

19,49 : MTJ 셀21 : 제3층간절연막

23,53 : 비트라인 콘택플러그25,55 : 비트라인

39 : 자화 고정층 ( magnetic pinned layers)

41 : 실리콘질화막

43 : 제4층간절연막45 : 터널링 장벽층

47 : 자화 자유층 ( magnetic free layers )

51 : 제5층간절연막

상기 목적 달성을 위해 본 발명에 따른 마그네틱 램은,

(a) 반도체소자의 활성영역에 구비되는 하나의 트랜지스터와,

(b) 상기 트랜지스터의 드레인에 접속되는 하나의 MTJ 셀로 구성되되,

상기 MTJ 셀은 하부에 형성되는 자화 고정층과 그 상부에 상기 자화 고정층보다 크게 패터닝된 터널링 장벽층과 자화 자유층의 적층패턴으로 구성되는 것을특징으로 한다.

또한, 상기 목적 달성을 위해 본 발명에 따른 마그네틱 램의 제조방법은,

(a) 소자의 하부구조를 갖는 반도체기판에 접속되는 자화 고정층과 질화막을 적층하는 공정과,

(b) 상기 질화막과 자화 공정층을 패터닝하여 자화 고정층과 질화막의 적층 패턴을 형성하는 공정과,

(c) 상기 적층 패턴을 노출시키는 평탄화된 층간절연막을 형성하는 공정과,

(d) 상기 질화막을 제거하는 공정과,

(e) 상기 결과물 상에 터널링 장벽층과 자화 자유층을 적층하고 패터닝하여 MTJ 셀을 형성하되, 상기 터널링 장벽층과 자화 자유층의 적층패턴이 상기 자화 고정층보다 크게 형성하는 것과,

(a) 의 실리콘질화막은 1 ∼ 500 ㎚ 의 두께로 형성하는 것과,

(c) 의 평탄화된 층간절연막은 상기 실리콘질화막을 식각정지막으로 하는 CMP 공정으로 형성하는 것과,

(d) 의 실리콘질화막 제거공정은 50 ∼ 200 ℃ 온도의 포스포러스 산 ( phosphoric acid ) 을 이용하여 실시하는 것을 특징으로 한다.

한편, 본 발명의 기술적 원리는,

2개의 마스크를 이용하여 MTJ 셀을 패터닝하되,

MTJ 셀의 하부에 형성되는 자화 고정층 ( magnetic pinned layers ) 을 하나의 노광마스크를 이용하여 패터닝하고,

상기 MTJ 셀의 상부에 형성되는 터널링 장벽층과 자화 자유층 ( magnetic free layers ) 을 하나의 노광마스크를 이용하여 패터닝 함으로써

전도성 식각 부산물에 의한 소자의 누설전류를 극소화시켜 소자의 전기적 특성을 향상시키는 것이다.

여기서, 상기 패터닝 공정은 상기 MTJ 셀 상부에 형성되는 터널링 장벽층과 자화 자유층을 셀의 하부에 형성되는 자화 고정층보다 크게 패터닝 하여 상기 자화 고정층이 손상되지 않도록 실시한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

도 2a 내지 도 2g 는 본 발명에 따른 마그네틱 램의 제조방법을 도시한 단면도이다.

도 2a를 참조하면, 반도체기판(31) 상에 제1층간절연막(33)을 형성한다.

이때, 상기 제1층간절연막(33)은 반도체소자의 활성영역을 정의하는 소자분리막(도시안됨), 반도체기판(31) 상에 형성되는 리드라인인 제1워드라인과 그 양측에 구비되는 소오스/드레인으로 구성되는 트랜지스터(도시안됨), 상기 소오스/드레인에 각각 접속되는 그라운드 라인 및 도전층(도시안됨) 및 MTJ 이 형성될 영역 하측에 구비되며 주변회로부의 회로부에 연결되는 라이트 라인인 제2워드라인(도시안됨)을 형성하고 그 상부를 평탄화시켜 형성한 것이다.

그 다음, 상기 도전층에 접속되는 연결층(35)을 도전층으로 형성한다.

상기 연결층(35)을 도포하는 제2층간절연막(37)을 전체표면상부에 형성하고 이를 CMP 하여 상기 연결층(35)을 노출시키도록 상부면을 평탄화시킨다.

도 2b를 참조하면, 전체표면상부에 고정 강자성층인 자화 고정층(39)을 형성하고 그 상부에 실리콘질화막(41)을 1 ∼ 500 ㎚ 두께로 증착하여 상기 자화 고정층(39)의 손상을 방지한다.

이때, 상기 자화 고정층(39)은 종래기술에서와 같은 물질로 형성한다.

도 2c를 참조하면, 상기 자화 고정층(39)을 패터닝할 수 있는 노광마스크(도시안됨)를 이용한 사진식각공정으로 상기 실리콘질화막(41)과 자화 고정층(39)을 식각하여 패터닝 함으로써 자화 고정층(39) 패턴을 형성한다.

도 2d를 참조하면, 전체표면상부에 제4층간절연막(43)을 형성하고 상기 실리콘산화막(41)이 노출될 때까지 CMP 한다.

이때, 상기 실리콘산화막(41)은 상기 제4층간절연막(43)의 식각정지막으로 사용된다.

도 2e를 참조하면, 상기 실리콘질화막(41)을 제거하고 전체표면상부에 터널링 장벽층(45) 및 자화 자유층(47)를 적층한다.

이때, 상기 실리콘질화막(41)은 50 ∼ 200 ℃ 의 하이드로-포스포릭 산 ( hydro-phosphoric acid ) 를 이용한 제거한다.

상기 터널링 장벽층(45)은 알루미나(Al₂O₃)막으로 형성한다.

상기 자화 자유층(47)은 종래기술과 같은 물질로 형성한다.

도 2f를 참조하면, 상기 자화 자유층(47)을 패터닝할 수 있는 노광마스크(도시안됨)를 이용한 사진식각공정으로 상기 터널링 장벽층(45) 및 자화 자유층(47)을식각하여 패터닝 함으로써 자화 고정층(39), 터널링 장벽층(45) 및 자화 자유층(47)으로 이루어지는 MTJ 셀(49)을 형성한다.

이때, 상기 노광마스크는 상기 자화 고정층(39)을 모두 중첩시키고 상기 자화 자유층(39) 보다 큰 크기로 디자인된 것으로서,

패터닝 공정시 수반되는 과도식각 공정으로부터 전도성 식각 부산물이 유발되는 현상을 방지한다.

도 2g를 참조하면, 전체표면상부에 제5층간절연막(51)을 평탄화시켜 형성한다.

상기 제5층간절연막(51)을 비트라인 콘택마스크(도시안됨)를 이용한 사진식각공정으로 식각하여 상기 MTJ 셀(49)를 노출시키는 비트라인 콘택홀을 형성하고 이를 매립하는 비트라인 콘택플러그(53)를 형성한다.

상기 비트라인 콘택플러그(53)를 통하여 상기 MTJ 셀(49)에 접속되는 비트라인(55)을 형성한다.

본 발명의 다른 실시예는 상기 MTJ 셀(49)을 AMR, GMR, 스핀 밸브 ( spin valve ), 강자성체/금속·반도체 하이브리드 구조, III-V족 자성 반도체 복합구조, 금속(준금속)/반도체 복합구조, CMR ( Colossal Magneto-Resistance ), 등과 같은 자화 또는 자성에 의하여 저항값이 변하는 모든 종류의 자기저항 소자와, 전기 신호에 의한 물질 상변환에 따라 저항값이 변하는 상변환 소자로 형성하는 것이다.

이상에서 설명한 바와 같이 본 발명에 따른 마그네틱 램의 제조방법은, 두개의 노광마스크를 이용하여 MTJ 셀을 형성하되, MTJ 셀의 상측에 형성되는 자화 자유층을 형성하는 노광마스크를 자화 고정층을 형성하는 노광마스크보다 크게 디자인함으로써 패터닝된 자화 자유층과 자화 고정층이 측면 단차를 갖도록 하여 측면에 전도성 식각 부산물로 인한 누설전류가 발생될 수 없도록 하고 그에 따른 소자의 전기적 특성을 향상시키는 효과를 제공한다.

Claims (5)

1. (a) 반도체소자의 활성영역에 구비되는 하나의 트랜지스터와,

   (b) 상기 트랜지스터의 드레인에 접속되는 하나의 MTJ 셀로 구성되되,

   상기 MTJ 셀은 하부에 형성되는 자화 고정층과 그 상부에 상기 자화 고정층보다 크게 패터닝된 터널링 장벽층과 자화 자유층의 적층패턴으로 구성되는 것을 특징으로 하는 마그네틱 램.
2. (a) 소자의 하부구조를 갖는 반도체기판에 접속되는 자화 고정층과 질화막을 적층하는 공정과,

   (b) 상기 질화막과 자화 공정층을 패터닝하여 자화 고정층과 질화막의 적층 패턴을 형성하는 공정과,

   (c) 상기 적층 패턴을 노출시키는 평탄화된 층간절연막을 형성하는 공정과,

   (d) 상기 질화막을 제거하는 공정과,

   (e) 상기 결과물 상에 터널링 장벽층과 자화 자유층을 적층하고 패터닝하여 MTJ 셀을 형성하되, 상기 터널링 장벽층과 자화 자유층의 적층패턴이 상기 자화 고정층보다 크게 형성하는 것을 특징으로 하는 마그네틱 램의 제조방법.
3. 제 2 항에 있어서,

   (a) 의 실리콘질화막은 1 ∼ 500 ㎚ 의 두께로 형성하는 것을 특징으로 하는마그네틱 램의 제조방법.
4. 제 2 항에 있어서,

   (c) 의 평탄화된 층간절연막은 상기 실리콘질화막을 식각정지막으로 하는 CMP 공정으로 형성하는 것을 특징으로 하는 마그네틱 램의 제조방법.
5. 제 2 항에 있어서,

   (d) 의 실리콘질화막 제거공정은 50 ∼ 200 ℃ 온도의 포스포러스 산 ( phosphoric acid ) 을 이용하여 실시하는 것을 특징으로 하는 마그네틱 램의 제조방법.