KR20030059433A - 자기저항 램의 ｍｔｊ 제조 방법 - Google Patents

Abstract

본 발명은 자기저항 램의 MTJ 제조 방법에 관한 것으로, 특히, 절연막보다 높게 형성된 절연층을 상부 자기 전극과 하부 자기 전극 사이에 형성하여 MTJ의 단락을 방지하기 위한 자기저항 램의 MTJ 제조 방법에 관한 것이다. 이러한 본 발명은 하부 자기 전극과 절연막의 증착후 원하는 크기의 하부 자기 전극보다 다소 작게 절연막을 식각 후 절연층을 형성하되, 절연층을 절연막보다 더 높이 형성한다. 이후에, 상부 자기 전극의 증착 후 상부 자기 전극과 하부 자기 전극을 동시에 식각한다. 따라서, 과식각에 의한 절연막의 보호는 물론, 상부 자기 전극과 하부 자기 전극 사이의 물리적 거리를 효과적으로 확보하여 MTJ의 단락을 방지할 수 있다.

Description

자기저항 램의 ＭＴＪ 제조 방법{Magnetic tennel junction manufacturing method of magnetoresistive RAM}

본 발명은 자기저항 램의 MTJ 제조 방법에 관한 것으로, 특히, 절연막보다 높게 형성된 절연층을 상부 자기 전극과 하부 자기 전극 사이에 형성하여 MTJ의 단락을 방지하기 위한 자기저항 램의 MTJ 제조 방법에 관한 것이다.

대부분의 반도체 메모리 제조 업체들은 차세대 기억소자의 하나로 강자성체물질을 이용한 자기저항 램을 개발하고 있다. 자기저항 램은 자기 물질의 박막에 자기 분극(Magnetic Polarization) 상태를 저장시키는 메모리 형태로서, 비트라인 전류와 워드라인 전류의 조합에 의해 생성된 자기장에 의해 자기 분극 상태를 바꾸거나 감지해 냄으로써 쓰기와 읽기 동작이 수행된다.

이러한 자기저항 램은 일반적으로 GMR(Giant Magneto Resistance), MTJ(Magnetic Tunnel Junction)등 여러 가지 셀 종류로 구성된다. 즉, 자기저항 램은 스핀이 전자의 전달 현상에 지대한 영향을 미치기 때문에 생기는 거대자기저항(GMR) 현상이나 스핀 편극 자기투과 현상을 이용해 메모리 소자를 구현한다. 먼저, 거대자기 저항(GMR) 현상을 이용한 자기저항 램은 비자성층을 사이에 둔 두 자성층에서 스핀방향이 같은 경우보다 다른 경우의 저항이 크게 달라지는 현상을 이용해 구현된다. 그리고, 스핀 편극 자기 투과 현상을 이용한 자기저항 램은 절연층을 사이에 둔 두자성층에서 스핀 방향이 같은 경우가 다른 경우보다 전류 투과가 훨씬 잘 일어난다는 현상을 이용해 구현된다.

이러한 종래의 자기저항 램은 워드라인 선택신호에 의해 셀이 선택되고, 스위칭 소자를 통해서 MTJ에 일정 전압이 가해지면 MTJ의 극성에 따라 비트라인에 흐르는 센싱전류가 달라지게 된다. 따라서, 이 센싱전류를 센스 앰프에 의해 증폭시킴으로써 데이터를 리드할 수 있게 된다.

여기에서 MTJ는 도 1a 및 도 1b와 같은 구조로 구성된다.

구체적으로, MTJ는 하부 자기 전극(Fixed magnetic layer,고정 강자성층;1)과, 절연막(Tunnel junction layer,터널 접합층;2) 및 상부 자기 전극(Freemagnetic layer,가변 강자성층;3)이 적층되어 이루어진다. 여기에서, 하부 자기 전극(1)과 상부 자기 전극(3)은 대개 NiFeCo/CoFe와 같은 재료를 가지며, 절연막(2)은 Al₂O₃와 같은 재질을 갖는다. 그리고, 상부 자기 전극(3)과 하부 자기 전극(1)은 서로 다른 두께를 가지며, 그에 따라서 하부 자기 전극(1)은 강한 자기장에서 자기 분극 상태가 변화되고, 상부 자기 전극(3)은 약한 자기장에서 자기 분극 상태가 변화된다.

도 1a에서 상부 자기 전극(3)과 하부 자기 전극(1)은 자화 방향이 같으며, 이 경우 센싱 전류가 커서 데이타 1이 기억된다. 그리고, 도 1b에서 상부 자기 전극(3)과 하부 자기 전극(1)은 자화 극성 방향이 반대이며, 이 경우 센싱 전류가 작아서 데이타 0이 기억된다. 여기에서, 상부 자기 전극(3)은 외부 자장에 의해 자화 극성 방향이 바뀌며, 이 상부 자기 전극(3)의 자화 극성 방향에 따라 "0" 또는 "1"의 정보가 기억된다.

그러나, 종래의 자기저항 램은 하부 자기 전극과, 5nm 미만의 극히 얇은 두께를 갖는 절연막과, 상부 자기 전극으로 구성되어, 절연막이 쉽게 단락되는 문제점이 있다. 이러한 절연막의 단락의 원인 중 하나는 MTJ를 패터닝하기 위한 식각 공정 이후에 식각에 사용되는 부산물이 MTJ 절연막의 사이드 웰에 잔류하여 자기 전극 사이의 누설 경로로 작용하기 때문이다.

이러한 문제점을 해결하기 위해서 기존의 공정 방법에서는, MTJ식각 공정을 상부 자기 전극(3)을 식각하는 제 1식각 공정과, 절연막(2) 및 하부 자기전극(1)을식각하는 제 2식각 공정으로 구성되는 2단계로 수행하여, 상부 자기 전극(3)과 하부 자기 전극(1) 사이의 물리적 거리를 확보하였다.

그러나, 이를 위해서는 상부 자기 전극(3)을 식각하는 제 1식각 공정시 하부의 절연막(2)이 남도록 과식각(over-etch)이 전혀 없는 저스트 에치(just-etch)를 해야 하는데, 이러한 식각 공정에서 절연막(2)이 5nm 미만의 극히 얇은 두께를 가지므로 저스트 에치의 공정이 어려운 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, MTJ의 절연막 식각시 오버 에치에 의한 절연막의 열화를 방지하고, 상부 자기 전극과 하부 자기 전극 사이의 물리적 거리를 효과적으로 확보하여 MTJ의 단락을 방지하는데 그 목적이 있다.

도 1은 종래의 MTJ에 관한 단면도.

도 2 내지 도 6은 본 발명에 따른 자기저항 램의 MTJ제조 방법에 관한 공정 순서도.

< 도면의 주요 부분에 대한 부호의 설명 >

10 : 워드라인 12 : 제 1절연층

14 : 하부 자기 전극 16 : 절연막

18 : 제 2절연층 20 : 상부 자기 전극

22 : 제 3절연층 24 : 비트라인

상기한 목적을 달성하기 위한 본 발명의 자기저항 램의 MTJ 제조 방법은, 워드라인의 상부에 하부 자기 전극을 증착하고, 하부 자기 전극의 상부에 절연막을 증착하는 공정과, 하부 자기 전극보다 작게 절연막을 식각한 후, 절연막 사이에 절연막 보다 높게 제 1절연층을 형성하는 공정과, 절연막 및 제 1절연층의 상부에 상부 자기 전극을 증착하는 공정과, 상부 자기 전극과 하부 자기 전극을 동시에 식각하는 공정 및 상부 자기 전극과 하부 자기 전극 사이에 제 2절연층을 형성하는 공정을 포함하는 것을 특징으로 한다.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자한다.

도 2 내지 도 6은 본 발명에 따른 자기저항 램의 MTJ 제조 방법에 관한 공정 순서도이다.

도 6을 참조하면, 본 발명의 자기저항 램은 워드라인(10) 사이에 제 1절연층(12)이 형성되고, 워드라인(10)의 상부에 하부 자기 전극(14)이 적층된다. 그리고, 하부 자기 전극(14)의 상부에 절연막(16)이 형성되고, 절연막(16) 사이에 절연막(16) 보다 더 높이 형성된 제 2절연층(18)이 형성된다. 또한, 절연막(16) 및 제 2절연층(18)의 상부에 상부 자기 전극(20)이 형성되고, 상부 자기 전극(20)의 상부에 비트라인(24)이 적층된다.

이러한 구조를 갖는 본 발명의 자기저항 램의 공정 과정을 설명하면 다음과 같다.

먼저, 제 2도에 나타난 바와 같이, 워드라인(10)을 형성하고 워드라인(10)의 사이에 제 1절연층(12)을 형성한다.

이어서, 제 3도에 나타난 바와 같이, 워드라인(10) 및 제 1절연층(12)의 상부에 하부 자기 전극(14)을 증착하고, 하부 자기 전극(14)의 상부에 절연막(16)을 증착한다. 그리고, 원하는 크기의 하부 자기 전극(14)보다 다소 작게 절연막(16)을 식각한 후, 절연막(16) 사이에 제 2절연층(18)을 형성한다. 이때, 제 2절연층(18)은 절연막(16)보다 더 높이 형성한다. 여기서, 하부 자기 전극(14)은 Co로 이루어진다. 그리고, 절연막(16)은 저온에서 증착될 수 있는 BPSG, HDP산화막, APCVD산화막, O3TEOS, 또는 ALD AL2O3 중 하나로 이루어진다.

다음에, 제 4도에 나타난 바와 같이, 절연막(16) 및 제 2절연층(18)의 상부에 상부 자기 전극(20)을 증착한다. 여기서, 상부 자기 전극(20)은 NiFe로 이루어진다.

이후에, 제 5도에 나타난 바와 같이, 워드라인(10)의 크기와 동일하게 상부 자기 전극(20)과 하부 자기 전극(14)을 동시에 식각한다.

마지막으로, 제 6도에 나타난 바와 같이, 상부 자기전극(20)과 하부 자기 전극(14) 사이에 제 3절연층(22)을 형성하고 상부 자기 전극(20)과 제 3절연층(22) 상부에 비트라인(24)을 형성한다. 여기서, 제 3절연층(22)의 형성은 습식 에치백(wet etch-back) 공정으로 이루어져 상부 자기 전극(20) 및 하부 자기 전극(14)의 표면 손상에 자화력 감소를 방지하도록 한다.

이상에서 설명한 바와 같이, 본 발명은 과식각에 의한 절연막 보호는 물론, 상부 자기 전극과 하부 자기 전극 사이의 물리적 거리를 효과적으로 확보하여 MTJ의 단락을 방지할 수 있다.

또한, 식각 마진이 커지고 상하부간 미스얼라인(misalign) 문제를 해결할 수 있도록 하는 효과를 제공한다.

Claims (5)

1. 워드라인의 상부에 하부 자기 전극을 증착하고, 상기 하부 자기 전극의 상부에 절연막을 증착하는 공정;

   상기 하부 자기 전극보다 작게 상기 절연막을 식각한 후, 상기 절연막 사이에 상기 절연막 보다 높게 제 1절연층을 형성하는 공정;

   상기 절연막 및 제 1절연층의 상부에 상부 자기 전극을 증착하는 공정;

   상기 상부 자기 전극과 하부 자기 전극을 동시에 식각하는 공정; 및

   상기 상부 자기 전극과 상기 하부 자기 전극 사이에 제 2절연층을 형성하는 공정을 포함하는 것을 특징으로 하는 자기저항 램의 MTJ 제조 방법.
2. 제 1 항에 있어서,

   상기 하부 자기 전극은 Co로 이루어짐을 특징으로 하는 자기저항 램의 MTJ 제조 방법.
3. 제 1 항에 있어서,

   상기 상부 자기 전극은 NiFe로 이루어짐을 특징으로 하는 자기저항 램의 MTJ제조 방법.
4. 제 1 항에 있어서,

   상기 절연막은 저온에서 증착될 수 있는 BPSG, HDP산화막, APCVD산화막, O3TEOS, 또는 ALD AL2O3 중 하나로 이루어짐을 특징으로 하는 자기저항 램의 MTJ 제조 방법.
5. 제 1 항에 있어서,

   상기 제 2절연층의 형성은 습식 에치 백 공정으로 이루어짐을 특징으로 하는 자기저항 램의 MTJ 제조 방법.