KR20040008422A - 마그네틱 램의 제조방법 - Google Patents

Abstract

본 발명은 마그네틱 램 ( magnetic RAM, 이하에서 MRAM 이라 함 ) 의 제조방법에 관한 것으로, 특히 MTJ 셀의 터널 장벽층인 알루미나 박막의 두께에 따른 저항 변화가 심한 것을 방지하기 위하여 반도체 박막을 터널 장벽층으로 하고 상기 반도체 박막의 불순물 농도를 조절하여 소자의 공정 마진을 확보함으로써 소자의 수율, 생산성, 특성 및 신뢰성을 향상시키고 그에 따른 소자의 고집적화를 가능하게 하는 기술이다.

Description

마그네틱 램의 제조방법{A method for manufacturing of a Magnetic random access memory}

본 발명은 마그네틱 램 ( magnetic RAM, 이하에서 MRAM 이라 함 ) 의 제조방법에 관한 것으로, 특히 SRAM 보다 빠른 속도, DRAM 과 같은 집적도 그리고 플레쉬 메모리 ( flash memory ) 와 같은 비휘발성 메모리의 특성을 갖는 마그네틱 램의MTJ 셀을 제조하는 기술에 관한 것이다.

대부분의 반도체 메모리 제조 업체들은 차세대 기억소자의 하나로 강자성체 물질을 이용하는 MRAM 의 개발을 하고 있다.

상기 MRAM 은 강자성 박막을 다층으로 형성하여 각 박막의 자화방향에 따른 전류 변화를 감지함으로써 정보를 읽고 쓸 수 있는 기억소자로서, 자성 박막 고유의 특성에 의해 고속, 저전력 및 고집적화를 가능하게 할뿐만 아니라, 플레쉬 메모리와 같이 비휘발성 메모리 동작이 가능한 소자이다.

상기 MRAM 은 스핀이 전자의 전달 현상에 지대한 영향을 미치기 때문에 생기는 거대자기저항 ( giant magnetoresistive, GMR ) 현상이나 스핀 편극 자기투과 현상을 이용해 메모리 소자를 구현하는 방법이 있다.

상기 거대자기저항 ( GMR ) 현상을 이용한 MRAM 은, 비자성층을 사이에 둔 두 자성층의 스핀 방향이 같은 경우보다 다른 경우의 저항이 크게 다른 현상을 이용해 GMR 자기 메모리 소자를 구현하는 것이다.

상기 스핀 편극 자기투과 현상을 이용한 MRAM 은, 절연층을 사이에 둔 두 자성층에서 스핀 방향이 같은 경우가 다른 경우보다 전류 투과가 훨씬 잘 일어난다는 현상을 이용하여 자기투과 접합 메모리 소자를 구현하는 것이다.

상기 MRAM 은 하나의 트랜지스터와 하나의 MTJ 셀, 하나의 다이오드와 하나의 MTJ 셀 그리고 하나의 MTJ 셀로 형성할 수 있다.

도 1 은 MRAM 의 MTJ 셀 구조를 도시한 단면도이다.

도 1을 참조하면, 반도체기판(도시안됨) 상에 형성된 하부절연층(11)을 형성한다.

이때, 상기 하부절연층(11)은 소자분리막(도시안됨), 리드라인인 제1워드라인과 소오스/드레인이 구비되는 트랜지스터(도시안됨), 그라운드 라인 및 도전층(도시안됨), 라이트 라인인 제2워드라인(도시안됨)을 형성하고 그 상부를 평탄화시켜 형성한 것이다.

그 다음, 상기 도전층에 접속되는 연결층(13)을 Ta 로 형성한다.

그리고, 상기 연결층(13)에 접속되는 고정자화층(15)을 형성한다.

이때, 상기 고정 자화층(15)은 NiFe, PtMn, CoFe, Ru 및 CoFe 의 적층구조로 형성한다.

그 다음, 상기 고정 자화층(15) 상부에 터널장벽층(17)을 형성한다.

이때, 상기 터널장벽층(17)은 데이터 센싱 ( data sensing ) 에 필요한 최소한의 두께인 2 ㎚ 이하의 두께만큼 알루미나 ( Al₂O₃) 로 형성한다.

그 다음, 상기 터널 산화막(17) 상부에 자유 자화층(19)을 형성한다.

이때, 상기 자유자화층(19)은 CoFe 와 NiFe 의 적층구조로 형성한다.

후속공정으로, 상기 자유자화층(19)에 Ta 막(41)와 Ru 막(43)을 증착하여 금속배선을 형성한다.

도 2 는 MTJ 단위 면적당 저항 특성과 소자 구현에 가능한 최소 MTJ 면적과의 상관관계를 도시한 그래프도이다.

도 3 은 터널 장벽층인 알루미나 박막의 두께와 MTJ 단위 면적당 저항 특성의 관계를 도시한 그래프도이다.

상기한 바와 같이 종래기술에 따른 마그네틱 램의 제조방법은, 알루미나를 터널 장벽층으로 형성하여 첨부된 도 2 에서와 같이 MTJ 단위 면적당 저항값이 낮은 수록 보다 더 작은 MTJ를 구현할 수 있어 고밀도의 MRAM을 제조하는데 유리하게 된다.

그러나, 기존의 알루미나와 같은 절연막을 터널장벽층으로 이용하는 경우 첨부된 도 3 에서와 같이 알루미나 박막의 두께 변화에 대한 MTJ 저항(RA)의 변화가 너무 심하기 때문에 소자에서 허용할 수 있는 저항 변화 내에서 허용될 수 있는 알루미나 박막의 두께 변화가 0.1 ㎚ 이하가 되어야 하는 현재의 공정 마진을 충족하기 어려운 문제점이 있다.

본 발명은 상기한 바와 같은 종래기술의 문제점을 해결하기 위하여, 터널장벽층으로 반도체막을 사용하되, 첨가되는 불순물의 양을 조절하여 전기전도도를 조절함으로써 소자의 특성 및 신뢰성을 향상시키는 마그네틱 햄의 제조방법을 제공하는데 그 목적을 갖는 발명입니다.

도 1 은 종래기술에 따른 마그네틱 램의 MTJ 셀 구조를 도시한 단면도.

도 2 및 도 3 은 MTJ 셀의 특성 변화를 도시한 그래프.

도 4 는 본 발명의 실시예에 따른 마그네틱 램의 MTJ 셀 구조를 도시한 단면도.

< 도면의 주요 부분에 대한 부호의 설명 >

11,31 : 하부절연층13,33 : 연결층

15,35 : 고정자화층17,37 : 터널 장벽층

19,39 : 자유 자화층21,41 : Ta 막

23,43 : Ru 막

상기 목적 달성을 위해 본 발명에 따른 마그네틱 램의 제조방법은,

연결층 상부에 고정 자화층을 형성하는 공정과,

상기 고정 자화층 상부에 반도체 박막으로 터널 장벽층을 형성하는 공정과,

상기 터널 장벽층 상부에 자유자화층을 형성하는 공정으로 MTJ 셀을 형성하는 것과,

상기 반도체 박막은 4 족의 순수 반도체 박막인 것과,

상기 반도체 박막은 4족의 순수 반도체 박막에 B, P, As 와 같이 3 족이나 5 족 원소를 첨가된 것과,

상기 반도체 박막은 3 족 원소와 4족 원소를 혼합한 3-5족 반도체 박막인 것을 특징으로 한다.

한편, 본 발명의 기술적 원리는 다음과 같다.

종래에는 MTJ 셀의 터널 장벽층으로 알루미나 박막이나 TiO₂등과 같은 산화막이나 실리콘질화막 등과 같은 질화막과 같은 절연막을 사용하였으나,

본 발명은 Si, Ge 와 같은 4 족의 순수 반도체 박막을 이용하거나, 상기 순수 반도체 박막에 B, P, As 와 같이 3 족이나 5 족 원소를 적당량 첨가하여 전기전도도를 조절하여 사용하거나, Ga, In 과 같은 3 족 원소와 As, P 와 같은 4족 원소들을 적당량 혼합한 3-5족 반도체 박막을 이용하여 두께를 2 ∼ 20 ㎚ 의 두께로 형성할 수 있도록 함으로써 터널 장벽층을 형성하는 공정마진을 확보하여 반도체소자의 생산성 및 수율을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 한다.

이하 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하면 다음과 같다.

도 4 는 본 발명의 실시예에 따른 마그네틱 램의 MTJ 셀을 도시한 단면도이다.

도 4를 참조하면, 반도체기판(도시안됨) 상에 형성된 하부절연층(31)을 형성한다.

이때, 상기 하부절연층(31)은 소자분리막(도시안됨), 리드라인인 제1워드라인과 소오스/드레인이 구비되는 트랜지스터(도시안됨), 그라운드 라인 및 도전층(도시안됨), 라이트 라인인 제2워드라인(도시안됨)을 형성하고 그 상부를 평탄화시켜 형성한 것이다.

그 다음, 상기 도전층에 접속되는 연결층(33)을 Ta 로 형성한다.

그리고, 상기 연결층(33)에 접속되는 고정자화층(35)을 형성한다.

이때, 상기 고정 자화층(35)은 NiFe, PtMn, CoFe, Ru 및 CoFe 의 적층구조로 형성한다.

그 다음, 상기 고정 자화층(35) 상부에 터널장벽층(37)을 형성한다.

이때, 상기 터널장벽층(37)은 2 ∼ 20 ㎚ 두께로 형성한다.

그리고, 상기 터널 장벽층(37)은 4 족의 순수 반도체 박막으로 형성하거나, 상기 순수 반도체 박막에 B, P, As 와 같이 3 족이나 5 족 원소를 적당량 첨가하여 형성함으로써 전기전도도를 조절하여 사용하거나, Ga, In 과 같은 3 족 원소와 As, P 와 같은 4족 원소들을 적당량 혼합한 3-5족 반도체 박막으로 형성한 것이다.

그 다음 ,상기 터널 산화막(37) 상부에 자유 자화층(39)을 형성한다.

이때, 상기 자유자화층(39)은 CoFe 와 NiFe 의 적층구조로 형성한다.

후속공정으로, 상기 자유자화층(39)에 Ta 막(41)과 Ru 막(43)을 증착하여 금속배선을 형성한다.

이상에서 설명한 바와 같이 본 발명에 따른 마그네틱 램의 제조방법은,

종래의 터널 장벽층에 비하여 1 ∼ 10 배 두꺼운 터널 장벽층의 전기전도도를 불순물 농도로 조절할 수 있는 MTJ 셀을 형성함으로써 공정마진을 확보할 수 있어 소자의 특성 및 신뢰성을 향상시키고 소자의 수율 및 생산성을 향상시킬 수 있으며 그에 따른 소자의 고집적화를 가능하게 하는 효과를 제공한다.

Claims (4)

1. 연결층 상부에 고정 자화층을 형성하는 공정과,

   상기 고정 자화층 상부에 반도체 박막으로 터널 장벽층을 형성하는 공정과,

   상기 터널 장벽층 상부에 자유자화층을 형성하는 공정으로 MTJ 셀을 형성하는 것을 특징으로 하는 마그네틱 램의 제조방법.
2. 제 1 항에 있어서,

   상기 반도체 박막은 4 족의 순수 반도체 박막인 것을 특징으로 하는 마그네틱 램의 제조방법.
3. 제 1 항에 있어서,

   상기 반도체 박막은 4족의 순수 반도체 박막에 B, P, As 와 같이 3 족이나 5 족 원소를 첨가된 것을 특징으로 하는 마그네틱 램의 제조방법.
4. 제 1 항에 있어서,

   상기 반도체 박막은 3 족 원소와 4족 원소를 혼합한 3-5족 반도체 박막인 것을 특징으로 하는 마그네틱 램의 제조방법.