JP2005515625A - 低減された粗さを有する抵抗性メモリ素子 - Google Patents

Abstract

抵抗性素子（１４４）、磁気ランダムアクセスメモリ（ＭＲＡＭ）デバイス、およびその製造方法であって、薄い酸化物層（１３２）がメモリ素子（１４４）の第１の金属層（１３６）内部に配置される。薄い酸化物層（１３２）は、酸素単層を含む。その後、形成される層（１３４／１１８／１１６）が低減され、抵抗性メモリ素子（１４４）の磁気能力は、第１の金属層（１３６）内部の薄い酸化物層（１３２）の使用によって高められる。

Description

（技術分野）
本発明は、概して半導体デバイスの製造に関し、より詳細には、磁気ランダムアクセスメモリ（ＭＲＡＭ）デバイスの製造に関する。

（発明の背景）
半導体は、例として、ラジオ、テレビ、携帯電話、およびパーソナルコンピュータデバイスを含む電子用途のための集積回路のために使用される。半導体デバイスの１つのタイプは、情報を格納するために電荷を使用するダイナミックランダムアクセスメモリ（ＤＲＡＭ）およびフラッシュメモリ等の半導体格納デバイスである。

メモリデバイスのより最近の開発は、半導体技術および磁気学を結合したスピンエレクトロニクスを含む。電荷ではなく、電子のスピンが、「１」または「０」の存在を示すために使用される。このようなスピンエレクトロニクスデバイスの１つは、ＭＲＡＭであり、このＭＲＡＭは、異なる金属層中で互いに実質的に垂直に配置される導線（この導線は、磁気スタックをその導線の間に挟んでいる）を含む。その導線が交差する場所は、クロスポイント（ｃｒｏｓｓ−ｐｏｉｎｔ）と呼ばれる。その導線のうちの１つを流れる電流は、導線周囲に所定の磁界を発生させ、ワイヤまたは導線周囲の所定の方向に磁極性を配向させる。他の導線を流れる電流は、磁界を誘発し、さらに部分的に磁極性を反転（ｔｕｒｎ）させ得る。

「０」または「１」として表されるデジタル情報は、磁気モーメントの整列によって格納可能である。磁気成分の抵抗は、モーメントの整列に依存する。格納された状態は、その成分の抵抗性の状態を検出することによって素子から読み出される。メモリセルは、ロウおよびカラムを有するマトリクス構造中の導線およびクロスポイントを配置することによって構成され得る。

ＤＲＡＭ等の従来の半導体メモリデバイスと比較したＭＲＡＭの利点は、ＭＲＡＭが不揮発性であることである。例えば、ＭＲＡＭを利用する従来のパーソナルコンピュータ（ＰＣ）は、ＤＲＡＭを利用する従来のＰＣに対して、長時間の「ブートアップ」時間を有さない。さらに、ＭＲＡＭは電力消費量を上げる必要はなく、格納されたデータを「記憶している」能力を有している。

ＭＲＡＭ等の抵抗性メモリデバイスが比較的新しいタイプのメモリデバイスであるために、抵抗性メモリデバイスは、製造課題および材料の課題を呈示する。例えば、抵抗性メモリ素子を形成する改良された方法が必要とされる。

（発明の要旨）
本発明の好適な実施形態は、抵抗性メモリ素子およびその素子の製造の方法のような技術的な利点を達成し、そのメモリ素子は、抵抗性メモリ素子の粗さを低減する磁気スタックハード層（ｍａｇｎｅｔｉｃ ｓｔａｃｋ ｈａｒｄ ｌａｙｅｒ）内部にある薄い酸化物層を含む。

ある実施形態では、抵抗性メモリデバイスのための抵抗性メモリ素子が開示され、抵抗性メモリ素子は、少なくとも１つの磁性金属層を含む第１の金属部分を含む第１の金属層を含む。第１の金属層は、第１の金属部分上に配置された薄い酸化物層、および薄い酸化物層上に設けられた第２の金属部分を含む。この第２の金属部分は、複数の磁性金属層を含む。抵抗性メモリ素子は、トンネル接合部および第２の金属層を含み、第２の金属層は、複数の磁性金属層を含む。

別の実施形態では、抵抗性半導体メモリデバイスが開示され、このメモリデバイスは、第１の方向に互いに平行に配置された複数の第１の抵抗線、および第１の抵抗線上に配置された複数の抵抗性メモリ素子を含む。抵抗性メモリ素子は、少なくとも１つの磁性金属層を含む第１の金属部分を含む第１の金属層を含む。第１の金属層は、第１の金属部分上に配置された薄い酸化物層、およびその薄い酸化物層上に配置された第２の金属部分を含む。第２の金属部分は、複数の磁性金属層を含む。抵抗性半導体メモリデバイスは、第１の金属層上に配置されたトンネル接合部、およびそのトンネル接合部上に配置された第２の金属層を含む。その第２の金属層は、複数の磁性金属層を含む。複数の第２の導線は、抵抗性メモリ素子上に配置され、その第２の導線は、第２の方向に互いに平行に配置される。

別の実施形態では、抵抗性メモリデバイスの抵抗性メモリ素子を製造する方法が開示され、この方法は、基板を提供するステップと、基板上に第１の金属層の第１の部分を配置するステップと、第１の金属層の第１の部分上に薄い酸化物層を形成するステップとを包含する。この方法は、薄い酸化物層上に第１の金属層の第２の部分を配置するステップと、第１の金属層の第２の部分上にトンネル層を形成するステップと、トンネル層上に第２の金属層を配置するステップを包含し、第２の金属層および第１の金属層は、複数の強磁性金属層を含む。

別の実施形態では、抵抗性メモリデバイスを製造する方法が開示される。この方法は、半導体基板を提供するステップと、基板上で、第１の方向に互いに平行な複数の第１の導線を形成するステップと、第１の導線上に複数の抵抗性メモリ素子を配置するステップを包含し、抵抗性メモリ素子は、そのメモリ素子に配置された薄い酸化物層を有する第１の金属層を含む。複数の第２の導線は、抵抗性メモリ素子上に形成される。第２の導線は、第２の方向に互いに平行に配置される。

本発明の実施形態の利点は、磁気スタックの強磁性層およびトンネル層の粗さを低減することを含む。薄い酸化物層上の低減されたこれらの層の粗さは、従来技術の抵抗性メモリ素子において問題となるＮｅｅｌ結合の低減または除去を生じる。第１の金属層内部のこの薄い酸化物層は、従来技術よりも予測可能な抵抗を有する抵抗性メモリ素子を製造する能力を提供する。バリア層のより均一な成長が与えられ、磁気抵抗素子の磁気的性質もまた向上される。

本発明の上記特徴が、添付の図面と共に、以下の説明を考慮することによってより明確に理解される。

異なる図面中において対応する参照符号および記号は、特別に指定しない限り、それに対応する部分を指す。本図面は、好ましい実施形態の関連する局面を明確に示すために引用され、必ずしも縮尺通りに引用されない。

（好ましい実施形態の詳細な説明）
本発明のいくつかの好適な実施形態および本発明のいくつかの実施形態の利点の説明に続いて、従来技術のＭＲＡＭ設計を説明する。

図１は、メタライゼーション層に隣接するワード線２２に対して実質的に垂直に配置されるビット線１２を有する従来技術のＭＲＡＭ１０の概略図を示す。磁気スタック１４は、隣接するビット線１２とワード線２２との間に配置され、かつビット線１２およびワード線２２に電気的に結合される。本明細書中において、磁気スタック１４もまた、抵抗性メモリ素子と称する。

次いで、図１のＭＲＡＭデバイス１０のための典型的な製造プロセスを説明する。製造途中のデバイス（図示せず）が提供され、このデバイスは、例えば、典型的には、単結晶シリコン上のシリコン酸化物を含む。この製造途中のデバイスは、他の導電層または他の半導体素子（例えば、トランジスタ、ダイオード等）を含んでもよい。例えば、ＧａＡｓ、ＩｎＰ、Ｓｉ／Ｇｅ、およびＳｉＣ化合物半導体がシリコンの代わりに使用されてもよい。

第１の内部レベル誘電体層（図示せず）が製造途中のデバイス上に配置される。内部レベル誘電体層は、例えば二酸化シリコンを含んでもよい。内部レベル誘電体層がビアのためにパターニングされ、エッチングされる。このビアは、例えば、銅、タングステン、または他の金属で満たされ得る。

メタライゼーション層（例えば、アルミニウムまたは銅を含むＭ２層）が次いで形成される。銅が導線１２のために使用される場合、典型的にはダマシンプロセスが導線１２を形成するために使用される。誘電体（図示せず）が内部レベル誘電体層およびビア上に堆積される。誘電体層がパターニングかつエッチングされ、トレンチがＭ２層内に導線１２を形成するために導電性材料で満たされる。

次に、磁気スタック１４が導線１２上で形成される。磁気スタック１４は、典型的には、例えば、ＰｔＭｎ、ＮｉＭｎ、ＩｒＭｎ、ＦｅＭｎ、ＣｏＦｅ、Ｒｕ、Ａｌ、およびＮｉＦｅ等の複数の材料の層を含む第１の磁性層２０を含む。しばしば、第１の磁性層２０をハード層と称する。磁気スタック１４はまた、例えば、第１の磁性層２０上に配置されたＡｌ_２Ｏ_３を含む誘電層１８を含む。しばしば、誘電体層１８をまた、トンネル層、トンネル接合部、またはバリア層と称する。磁気スタック１４はまた、第１の磁性層２０と同様の材料を有する多層構造を含む第２の磁性層１６を含む。しばしば、第２の磁性層１６をまた、ソフト層と呼ぶ。第１の磁性層２０、誘電体操１８および第２の磁性層１６は、磁気スタック１４を形成するためにパターニングされる。磁気スタック１４は、典型的には、その形状が実質的に矩形または楕円形である。導線２２が磁気スタック１４上に形成される。

導線２２は、例えば、Ｍ３層内部に形成され、導線１２とは異なる方向に配置され得る。導線２２もまた銅を含む場合、典型的にはダマシンプロセスが使用される。誘電体層（図示せず）が磁気スタック１４および導線２２上に配置される。誘電体層がパターニングされ、導線２２を形成するために導電材料で満たされるトレンチにエッチングされる。あるいは、非ダマシンプロセスが導線１２および２２を形成するために使用され得る。導線１２および２２は、一例として、ＭＲＡＭアレイ１０のワード線およびビット線として機能し得る。

磁気スタック１４層の順序が逆転され得る。例えば、ハード層２０は、絶縁層１８上の上部または上方に存在し得、ソフト層１６は、絶縁層１８上の下部または下方に存在し得る。同様に、ワード線１２およびビット線２２は、磁気スタック層１４の上方または下方のいずれかに配置され得る。図２は、図１に示される従来技術のＭＲＡＭ１０の上面図を示す。

ＭＲＡＭでは、情報が磁気スタック１４のソフト磁性層１６に格納される。情報を格納するためには、強磁性層または情報層（例えば、ソフト層１６）のメタライゼーションが、第２の磁性層または基準層（例えば、ハード層２０）に対して平行または逆平行のいずれかに整列される。この情報は、平行成分の抵抗が逆平行成分とは異なるという事実によって検出可能である。平行から逆平衡状態および逆平行から平行状態への遷移は、ハード層２０からソフト層１６およびソフト層１６からハード層２０に、導線１２および２２を介して電流を流す（しばしば、この電流をスイッチング電流と称する）ことによって達成され得る。スイッチング電流は、メモリ素子１４の場所において、情報層すなわちソフト層１６のメタライゼーションを変化させるのに十分である磁界を誘発する。トンネル電流は、抵抗性状態を読み出すために使用される素子を介して流れる電流である。

抵抗性メモリ素子１４の適切な機能性のために、磁性層および非磁性層が非常に滑らかな界面を有することが重要である。これは、磁気トンネル接合（ＭＴＪ）のための電流堆積プロセスを用いて達成するのが困難である。しかし、上述のＭＲＡＭ１０の構造に関する１つの問題は、ハード層２０の上部表面が、図３に示された断面図中の参照符号３０において示されるように、高度な粗さを有することである。ハード層２０の粗い上部表面３０は、当該分野で公知のＮｅｅｌ結合またはオレンジピール結合（ｏｒａｎｇｅ ｐｅｅｌ ｃｏｕｐｌｉｎｇ）として公知の強磁性結合を生じる。Ｎｅｅｌ結合は、磁気的に非対称であり、それにより信頼性が低い抵抗性メモリ素子１４を生じる。Ｎｅｅｌ結合はまた、抵抗性メモリ素子１４をスイッチングすることを困難にする。粗い表面３０がソフト層２０の上面上に存在する場合、層の界面内の小さい分極が発生し、それにより、望ましくない、種々の層の互いの相互作用が生じる。

図３に示される従来技術の抵抗性メモリ素子１４に関する別の問題は、ハード層２０の粗い表面３０が、抵抗性メモリ素子１４に対して望まれるその抵抗が達成されることを確実にすることを困難にすることである。粗い表面３０は、バリア層１８の厚さを局所的に変更させる。例えば、バリア層１８に対して望まれる典型的な抵抗は、１ｋ−／ｕｍ^２である。ハード層の表面３０の粗さの程度は、抵抗性メモリ素子１４の抵抗に対する影響を有する。すなわち、バリア層１８がより均一または滑らかになればなるほど、抵抗が信頼性を有するようになる。

巨大磁気抵抗（ＧＭＲ）のリードヘッドは、コンピュータのディスクドライブの磁気情報を読み出すために使用され、このリードヘッドは、ＭＲＡＭにおいて使用される材料と同様の強磁性材料を利用する。２つの技術は、多くの差異を有する。例えば、ＧＭＲリードヘッドにおいて、トンネル接合または絶縁バリアが使用されない。導電材料は、ＭＲＡＭにおいて、絶縁トンネル接合ではなく、２つの強磁性材料の界面において使用される。強磁性体の相対的な配向は、トンネル効果を用いてＭＲＡＭが情報を読み出すのに対して、電子散乱効果を用いてＧＭＲリードヘッド内の情報を読み出すために使用される。

コンピュータディスクドライブのためのＧＭＲリードヘッドの磁界の最近の開発は、Ｗ．Ｙ．Ｌｅｅらによって説明される、Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ， ８９ （１１）、（２００１）６９２５頁およびその参考文献中のナノ酸化物層（ＮＯＬ）の使用である。厚さ１ｎｍ未満の酸化物層を形成するためにＣｏまたはＣｏＦｅ等の強磁性材料の酸化は、酸化された層の上方にある界面の粗さを著しく低減することが示され、電子の散乱を高める。ＧＭＲリードヘッドでは、電子の散乱を高めるために、両方の強磁性材料層中のナノ酸化物を使用することが試みられる。

本発明の実施形態は、引き続いて堆積される強磁性層およびトンネルバリアの粗さを低減するためにＭＲＡＭ用において、ナノ酸化物層中でなされた開発と同様の開発を利用する。ナノ酸化物の酸化物層は、本発明の実施形態に従って、抵抗性メモリデバイスの下部強磁性層またはハード層の形成の途中で形成される。

本発明の実施形態は、上部表面上の低減された粗さを層に提供することによって技術的利点を達成する。図４で断面図で示された、本発明の実施形態による抵抗性メモリ素子または磁気トンネル接合１４４は、第１の部分１２０を有する第１の金属層すなわちハード層１３６、ならびにハード層の第１の部分１２０上に形成される薄い酸化物層１３２を含む。本発明の実施形態の新規の特徴である、薄い酸化物層１３２を除いて、ＭＲＡＭ抵抗性メモリ素子１４４は、図１〜図３に対して本明細書中で説明される方法および構造に従って製造され得る。

好ましくは、ハード層の第１の部分１２０は、例えば、ＣｏＦｅおよび／またはＮｉＦｅ、あるいは他の磁性材料等の少なくとも１つの層の強磁性材料を含む。好ましくは、ハード層の第１の部分１２０は、例えば、約１．０〜１．５ｎｍの強磁性材料を含む。ハード層の第１の部分１２０は、例えば、ＦｅＭｎ、ＩｒＭｎ、Ｒｕ、Ａｌ２またはＰｔＭｎ等の反強磁性材料を含んでもよい。

好ましくは、ハード層１２０堆積プロセスの途中付近で、ハード層の第１の部分１２０は、ハード層の第１の部分１２０上に薄い酸化物層１３２を形成するために酸素に曝される。好ましくは、薄い酸化物層１３２は、１ｎｍ未満の厚さを有する酸化物を含み、例えばＣｏまたはＣｏＦｅを含んでもよい。好ましくは、薄い酸化物層１３２は、Ｏ_２分子の単層またはＯ_２単原子を含む。例えば、薄い酸化物層１３２は、約２〜５Åの酸化物を含んでもよい。薄い酸化物層１３２は、ハード磁気層の第１の部分１２０の表面上でＯ_２単層の吸収を生成するガス量に、ハード磁気層の第１の部分１２０を曝すことによって形成され得る。あるいは、薄い酸化物層１３２は、例えば、スパッタ堆積プロセス、物理蒸着プロセス（ＰＶＤ）、イオンビーム堆積（ＩＢＤ）、またはプラズマ堆積によって、ハード層の第１の部分１２０上に形成されてもよいが、他の堆積方法が使用されてもよい。好ましくは、薄い酸化物層１３２は、ハード層の第１の部分の表面が導電性のままであるほど十分に薄い。本発明の実施形態に従って、薄い酸化物層１３２によって誘発された抵抗は、以下に説明するトンネルバリアまたはトンネル接合１１８の抵抗と比較して無視できる。

薄い酸化物層１３２の形成の後、第１の金属層すなわちハード層１３６の堆積が継続される。第１の層１３６の第２の部分１３４が、薄い酸化物層１３２上に堆積される。好ましくは、ハード層の第２の部分１２０は、例えば、約１．０〜１．５ｎｍの強磁性材料を含む。ハード層の第２の部分１２０は、例えば、ＰｔＭｎ、ＣｏＦｅ、Ｒｕ、Ａ１２、および／またはＮｉＦｅ、あるいはそれらの組み合わせを含む、複数の磁性または反磁性材料を含んでもよい。

好ましくは、薄い酸化物層１３２がハード層の第１の部分１２０の表面上に効率的に浮いて、それにより薄い酸化物層１３２上のハード層の第２の部分１３４の形成に対して成長エンハンサー（ｇｒｏｗｔｈ ｅｎｈａｎｃｅｒ）として作用するように、薄い酸化物層１３２は十分に薄い。ハード層の第２の部分の表面上を「泳動させる（ｓｗｉｍｍｉｎｇ）」ことによって、薄い酸化物層１３２は、入来する材料または原子を支援し、堆積された原子の移動度を高め、かつ、これらの原子が付着する弱くなった部位を見つけ出すことを助けて、ハード層の第２の部分１３４を形成する。実質的に表面上を泳動させることによって、Ｏ_２は、ある期間未反応のままである。すなわち、Ｏ_２は、層の成長によって層を誘発する表面活性物質として作用する。例えば、真空チャンバ内において、少量または単一層（例えばＯ_２原子）は、例えば、１×１０^−６Ｔｏｒｒで数秒間、ハード層の第１の部分１２０の表面上に配置され得る。好ましくは、ハード層の第２の部分１３４は、例えば、ＣｏＦｅおよび／またはＮｉＦｅを含む。

絶縁層１１８は、ハード層１３６の第２の部分１３４上に堆積される。絶縁層１１８は、抵抗性メモリ素子１４４のトンネル接合またはバリア層を含み、好ましくは、例えば、Ａ１_２Ｏ_３等の誘電体を含む。

第２の金属層すなわちソフト層１１６は、従来技術で説明されたようなトンネル接合１１８上に形成される。好ましくは、ソフト層１１６は、例えば、ＣｏＦｅおよび／またはＮｉＦｅ、あるいはそれらの組み合わせを含む、複数の磁性層および非磁性層を含む。

導線は、従来技術および図５に示されるように抵抗性メモリ素子の上方および下方で形成される。

図５は、本発明の実施形態、すなわちハード層２３６内部に薄い酸化物層２３２を有する磁気トンネル接合２４４を有するＭＲＡＭデバイス２００を示す。基板２１１が提供され、絶縁層２１３が基板上に形成される。基板は、シリコンまたは他の半導体を含んでもよいし、絶縁層２１３は、例えば、二酸化シリコン等の酸化物を含んでもよい。

第１の導線２１２は、絶縁層２１３上に形成される。導線２１２は、例えば、Ｃｕ，Ａｌ、および／または他の金属を含んでもよい。導線２１２は、例えば、Ｔｉ、Ｔａ、またはＷを含むライナー（図示せず）を含んでもよい。

抵抗性メモリ素子２４４は、図４で説明されたように、第１の導線２１２上に形成される。第１の金属層すなわちハード層２３６は、第１の部分２２０と第２の部分２３４との間に配置される薄い酸化物層２３２を含む。ハード層２３６は、薄い酸化物層２３２のいずれかの面上に配置される第１の部分２２０および第２の部分２３４を含む。例えば、ハード層の第１および第２の部分２２０／２３４は、好ましくは、ＰｔＭｎ、ＣｏＦｅ、Ｒｕ、Ａｌ_２、および／またはＮｉＦｅ、あるいは、それらの組み合わせ等の複数の金属の層を含む。

絶縁層２１８は、第１の金属層すなわちハード層２３６の第２の部分２３４上に堆積される。絶縁層２１８は、抵抗性メモリ素子２４４のトンネル接合部またはバリア層を含み、好ましくは、例えば、Ａ１_２Ｏ_３等の誘電体を含む。

第２の金属層すなわちソフト層２１６は、従来技術で説明されたようにトンネル接合２１８上に形成される。好ましくは、ソフト層２１６は、例えば、ＣｏＦｅおよび／またはＮｉＦｅ、あるいはそれらの組み合わせ等の複数の金属の層を含む。導線２２２は、従来技術で説明されたように抵抗性メモリ素子２４４上方に形成される。

好ましくは、１つの薄い金属層１３２／２３２のみが、本発明の実施形態に従って、抵抗性メモリデバイス１４４／２４４内部に配置される。１つの薄い金属層１３２／２３２のみが使用され得る。なぜなら、薄い金属層１３２／２３２の使用に対して最も利益を与える層が、ハード層１３６／２３６の上部表面に結合され、その表面と界面を作る絶縁層（すなわちバリア層１１８／２１８）であるためである。対照的に、ＧＭＲリードヘッド用途では、各強磁性層に対して、１よりも多くの薄い酸化物層が使用される。

図６に示された本発明の別の実施形態では、磁気スタックは、前述の実施形態と比較して逆の組の金属を含む。本実施形態では、まず、ソフト磁性層３１６、次いでトンネルバリア３１８、次いでハード磁性層３３６が形成される。成長を高めるために、薄い金属層３５２が、本明細書中の他の実施形態で説明されたように、ハード層１３６／２３６中で形成された酸化物層１３２／２３２と類似するソフト磁性層３１６に形成される。ソフト層３１５は、第１の金属層３５０、第１の金属層３５０上に配置される第１の薄い酸化物層３５２、および第１の薄い酸化物層３５２上に配置される第２の金属層３５４を含む。

さらに、ソフト層３１６が、形成された第１の磁性層である場合、薄い酸化物層３３２もまた、ハード磁性層３３６の成長を改善するために、ハード磁性層３３６に堆積され得る。第２の薄い酸化物層３３２が利用される場合、第２の金属層すなわちハード層３３６は、第１の金属部分３２０、第１の金属部分３２０上に配置される第２の薄い酸化物層３２２、および第２の薄い酸化物層３３２上に配置される第２の金属部分３３４を含む。

本発明の実施形態は、抵抗性メモリ素子１４４／２４４／３４４の磁気的性質を改良することによって、強磁性またはＮｅｅｌ結合を低減または除去することによって技術的な利点を達成する。第１の金属層すなわちハード層１３６／２３６の上部表面の粗さを低減することは、本発明の実施形態の薄い酸化物層１３２／２３６の使用によって達成される。薄い酸化物層１３２／２３２は、以後形成される層１３４／１１８／１１６／２３４／２１８／２１６の粗さを低減する。同様に、ソフト層３１６内部に形成される薄い酸化物層３５２は、ソフト層３１６の上部表面内の粗さを低減する。薄い酸化物層１３２／２３２／３３２／３５２は、好ましくは、非常に薄く、メモリ素子１４４／２４４／３４４の抵抗に対して無視できるほどの影響しか有さない。さらに、トンネル接合１１８／２１８／３１８の抵抗は、ハード層１３６／２３６／３３６および／またはソフト層３１６内部の薄い酸化物層１３２／２３２／３３２／３５２の使用によってより正確に決定され得る。磁気抵抗素子１４４／２４４／３４４の磁気的性質もまた向上する。

本発明の実施形態が、本明細書中のＭＲＡＭデバイスに対する特定の用途を参照しながら説明される。しかし、本発明の実施形態もまた用途を有し、他の抵抗性半導体デバイス用途において有用である。

本発明が例示の実施形態を参照しながら説明されてきたが、本説明は、限定的な意味で構成されることを意図するものではない。例示的実施形態と組み合わせた種々の改変、ならびに本発明の他の実施形態は、本説明を参照した場合、当業者に明らかにである。さらに、プロセス工程の順序は、当業者によって再編成され得るが、たとえ再編成されても、本発明の範囲内にある。従って、添付の特許請求の範囲は、このような改変または実施形態を含むことが意図される。さらに、本用途の範囲は、本明細書中で説明された、プロセス、装置、製造、内容の構成、手段、方法および工程の特定の実施形態に限定することを意図しない。従って、添付の特許請求の範囲は、このようなプロセス、装置、製造、内容の構成、手段、方法または工程をその範囲内に含むことを意図しない。

図１は、従来技術のＭＲＡＭアレイの概略図を示す。 図２は、図１に示された従来技術のＭＲＡＭアレイの上面図を示す。 図３は、下部強磁性スタックおよびトンネル接合部界面において粗さを有する従来技術の抵抗性メモリ素子の断面図を示す。 図４は、下部強磁性スタック内部に形成された薄い酸化物層またはハード層を有する、本発明の実施形態に係る抵抗性メモリ素子をその断面で示す。 図５は、本発明の別の実施形態を示す。 図６は、磁気スタックのソフト層およびハード層の両方における薄い酸化物層を含む本発明の実施形態を示す。

Claims (24)

1. 抵抗性メモリデバイスの抵抗性メモリ素子であって、
   第１の金属層（１３６）であって、少なくとも１つの磁性金属層を備える第１の金属部分（１２０）と、該第１の金属部分（１２０）上に配置された第１の薄い酸化物層（１３２）と、該薄い酸化物層（１３２）上に配置された第２の金属部分（１３４）とを備え、該第２の金属部分（１３４）は、複数の磁性金属層を備える、第１の金属層と、
   トンネル接合（１１８）と、
   第２の金属層（１１６）であって、複数の磁性金属層を備える、第２の金属層（１１６）と
   を備える、抵抗性メモリ素子。
2. 前記第２の金属層（３３６）は、第１の金属部分（３２０）と、該第１の金属部分（３２０）上に配置された第２の薄い酸化物層（３３２）と、該第２の薄い酸化物層（３３２）上に配置された第２の金属部分（３３４）とを備える、請求項１に記載の抵抗性メモリ素子。
3. 抵抗半導体メモリデバイスであって、
   互いに平行に位置し、かつ、第１の方向に位置する複数の第１の導線（２１２）と、
   該第１の導線（２１２）上に配置された複数の抵抗性メモリ素子（２４４）とを備え、該抵抗性メモリ素子（２４４）は、
   第１の金属層（２３６）であって、少なくとも１つの磁性金属層を備える第１の金属部分（２２０）と、該第１の金属部分（２２０）上に配置された第１の薄い酸化物層（２３２）と、該第１の薄い酸化物層（２３２）上に配置された第２の金属部分（２３４）とを備える、第１の金属層（２３６）を備え、該第２の金属部分（２３４）は、複数の磁性金属層を備える、第１の金属層と、
   該第１の金属層（２３６）上に配置されたトンネル接合（２１８）と、
   該トンネル接合（２１８）上に配置された第２の金属層（２１６）であって、複数の磁性金属層を備える、第２の金属層（２１６）と、
   該抵抗性メモリ素子（２４４）上に配置された複数の第２の導線（２２２）であって、互いに平行に、第２の方向に位置する、第２の導線（２２２）と
   を備える、抵抗半導体メモリデバイス。
4. 前記第１の薄い酸化物層（１３２、２３２）は、１ｎｍ以下の厚さを含む、請求項１〜３に記載の抵抗半導体メモリデバイス。
5. 前記第１の薄い酸化物層（１３２、２３２）は、ＣｏまたはＣｏＦｅを含む、請求項１または３に記載の抵抗半導体メモリデバイス。
6. 前記第１の薄い酸化物層（１３２、２３２）は、Ｏ_２分子の単層を含む、請求項１〜３に記載の抵抗半導体メモリデバイス。
7. 前記第１の薄い酸化物層（１３２、２３２）は、約２オングストリームの酸素を含む、請求項１〜３に記載の抵抗半導体メモリ。
8. 前記第１の金属層の第１の金属部分（２２０）は、約１．０〜１．５ｎｍの強磁性体材料を含む、請求項１または３に記載の抵抗半導体メモリデバイス。
9. 前記第１の金属層の第２の金属部分（２３４）は、約１．０〜１．５ｎｍの強磁性体材料を含む、請求項１または３に記載の抵抗半導体メモリデバイス。
10. 前記第２の金属層および前記第１の金属層の第１および第２の部分は、ＰｔＭｎ、ＣｏＦｅ、Ｒｕ、Ａｌ_２およびＮｉＦｅ、またはこれらの組み合わせの複数の層を備える、請求項３に記載の抵抗半導体メモリデバイス。
11. 前記トンネル接合（２１８）は、Ａｌ_２Ｏ_３を含む、請求項１０に記載の抵抗半導体メモリデバイス。
12. 前記抵抗半導体デバイスは、磁気ランダムアクセスメモリ（ＭＲＡＭ)デバイスを含む、請求項３に記載の抵抗半導体メモリデバイス。
13. 前記第１および第２の導線は、ワード線とビット線とを含む、請求項６に記載の抵抗半導体メモリデバイス。
14. 前記第２の金属層は、第１の金属部分と、該第１の金属部分上に配置された第２の薄い酸化物層と、該第２の薄い酸化物層上に配置された第２の金属部分とを備える、請求項６に記載の抵抗半導体メモリデバイス。
15. 抵抗性メモリデバイスの抵抗性メモリ素子を製造する方法であって、
    基板を提供するステップと、
    第１の金属層の第１の部分を該基板上に配置するステップと、
    第１の薄い酸化物層を該第１の金属層の第１の部分上に形成するステップと、
    第１の金属層の第２の部分を該薄い酸化物層上に配置するステップと、
    該第１の金属層の第２の部分上にトンネル層を形成するステップと、
    該トンネル層上に第２の金属層を配置するステップであって、該第２の金属層および該第１の金属層は、複数の強磁性金属層を備える、ステップと
    を包含する、方法。
16. 前記第１の薄い酸化物層を形成するステップは、１ｎｍ以下の厚さを有する酸化物層を形成するステップを包含する、請求項１５に記載の方法。
17. 前記第１の薄い酸化物層を形成するステップは、ＣｏまたはＣｏＦｅを含む酸化物層を形成するステップを包含する、請求項１５に記載の方法。
18. 前記第１の薄い酸化物層を形成するステップは、Ｏ_２分子の単層を含む酸化物層を形成するステップを包含する、請求項１５に記載の方法。
19. 前記第１の薄い酸化物層を形成するステップは、約２オングストリームの酸素を含む酸化物層を形成するステップを包含する、請求項１５に記載の方法。
20. 前記第１の金属層の第１の部分を配置するステップは、前記基板上に約１．０〜１．５ｎｍの強磁性体材料を配置するステップを包含し、該第２の金属部分を配置するステップは、約１．０〜１．５ｎｍの強磁性体材料を配置するステップを包含する、請求項１５に記載の方法。
21. 前記第２の金属層を配置するステップは、
    第１の金属部分を前記トンネル層上に配置するステップと、
    第２の薄い酸化物層を該第１の金属部分上に配置するステップと、
    第２の金属部分を該第２の薄い酸化物層上に配置するステップと
    を包含する、請求項１５に記載の方法。
22. 抵抗性メモリデバイスを製造する方法であって、
    半導体基板を提供するステップと、
    複数の第１の導線を互いに平行に第１の方向で前記基板上に形成するステップと、
    複数の抵抗性メモリ素子を該第１の導線上に配置するステップであって、該抵抗性メモリ素子は、薄い酸化物層が中に配置された第１の金属層を含む、ステップと、
    複数の第２の導電性を該抵抗性メモリ素子上に形成するステップであって、該第２の導線は、互いに平行に第２の方向に位置する、ステップと
    を包含する、方法。
23. 前記抵抗性メモリ素子を配置するステップは、
    第１の金属層の第１の部分を前記第１の導線上に配置するステップと、
    第１の薄い酸化物層を該第１の金属層の第１の部分上に形成するステップと、
    第１の金属層の第２の部分を該第１の薄い酸化物層上に配置するステップと、
    該第１の金属層の第２の部分上にトンネル層を形成するステップと、
    第２の金属層を該トンネル層上に配置するステップであって、該第２の金属および第１の金属層は、複数の強磁性金属層を含む、ステップと
    を包含する、請求項２２に記載の方法。
24. 前記第２の金属層を配置するステップは、
    第１の金属部分を前記トンネル層上に配置するステップと、
    第２の薄い酸化物層を該第１の金属部分上に配置するステップと、
    第２の金属部分を該第２の薄い酸化物層上に配置するステップと
    を包含する、請求項２３に記載の方法。

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