JP2012069671A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

【課題】上部電極と下部電極との間の短絡、あるいは、上部電極と配線との接触不良を抑制しながら、ＭＴＪ素子を微細化することができる半導体記憶装置を提供する。
【解決手段】本実施形態による半導体記憶装置は、半導体基板の表面上に形成された選択素子を備えている。下部電極は、選択素子に接続されている。磁気トンネル接合素子は、下部電極上に設けられている。上部電極は、磁気トンネル接合素子上に設けられている。成長層は、上部電極上に設けられ、導電性材料からなり、半導体基板の表面上方から見たときに上部電極よりも面積が大きい。配線は、成長層上に設けられている。
【選択図】図２

Description

本発明の実施形態は、半導体記憶装置およびその製造方法に関する。

素子の抵抗変化を利用してデータを記憶する抵抗変化型素子として、磁気ランダムアクセスメモリ(ＭＲＡＭ（Magnetic Random Access Memory）)が開発されている。ＭＲＡＭの書込み方式には、磁場書込み方式およびスピン注入書込み方式がある。磁場書込み方式では、ＭＴＪ（Magnetic Tunnel Junction）素子のサイズを縮小すると、保持力が大きくなるため、書込み電流が増大する傾向があった。一方、スピン注入書込み方式は、スピントランスファートルク（ＳＴＴ（Spin Transfer Torque））書込み方式を用いているので、磁性体のサイズが小さくなる程、磁化反転に必要なスピン注入電流が小さくなるという特性を有する。このため、スピン注入書込み方式のＭＴＪ素子は、高集積化、低消費電力化および高性能化に有利である。また、磁場書込み方式では、磁場の広がりによる非選択メモリセルへの誤った書込みが発生するおそれがあるが、スピン注入書込み方式では、そのような非選択メモリセルへの誤った書込みは発生しない。

ＭＲＡＭを微細化するために、スピン注入型を採用し、ＭＴＪ素子のさらなる微細化を進める必要がある。しかし、ＭＴＪ素子を微細化するためにはＭＴＪ膜そのものを薄膜化せねばならない。

ＭＴＪ素子は、下部電極層、ＭＴＪ膜、上部電極層およびハードマスクを堆積後、リソグラフィおよびエッチング技術を用いて加工する。下部電極層、ＭＴＪ膜および上部電極層の加工後、層間絶縁膜の材料をＭＴＪ素子上に堆積する。ＣＭＰ（Chemical Mechanical Polishing）またはドライエッチング等の技術を用いて、上部電極の上面が露出するまでこの層間絶縁膜をエッチングバックする。その後、上部電極上に配線を形成する。

層間絶縁膜は、上部電極の上面が露出するまでエッチングバックされるため、層間絶縁膜の膜厚は、ＭＴＪ膜の膜厚が薄くなるほど薄くなる。層間絶縁膜が薄すぎると、上部電極に接続された配線が下部電極に短絡するおそれがある。逆に、この短絡を防止するために層間絶縁膜を充分に厚くしようとすると、上部電極が層間絶縁膜から充分に露出せず、上部電極と配線との接触が不十分となるおそれがある。即ち、ＭＴＪ素子の微細化が進むと、上部電極と下部電極との間の短絡、あるいは、上部電極と配線（例えば、ビット線）との接触不良が生じる可能性が高くなる。

S.Yuasa et al.,Appl. Phys. Lett.87,222508(2005) K.Tsunekawa et al.,"Giant Magnetresistance Tunneling effect in low-resistance CoFeB/MgO(001)/CoFeB Magnetic Tunnel Junctions for read-head applications", Appl. Phys. Lett. 87, 072503 (2005) H.Kubota et al."Evaluation of Spin-Transfer Switching in CoFeB/MgO/CoFeB Magnetic Tunnel Junctions", Jpn. J. Appl. Phys. 44,pp.L1237-L1240 (2005)

上部電極と下部電極との間の短絡、あるいは、上部電極と配線との接触不良を抑制しながら、ＭＴＪ素子を微細化することができる半導体記憶装置を提供する。

本実施形態による半導体記憶装置は、半導体基板の表面上に形成された選択素子を備えている。下部電極は、選択素子に接続されている。磁気トンネル接合素子は、下部電極上に設けられている。上部電極は、磁気トンネル接合素子上に設けられている。成長層は、上部電極上に設けられ、導電性材料からなり、半導体基板の表面上方から見たときに上部電極よりも面積が大きい。配線は、成長層上に設けられている。

第１の実施形態によるＭＲＡＭのメモリセルの構成を示す断面図。 第１の実施形態によるＭＲＡＭの製造方法を示す断面図。 半導体基板１０の表面上方から見たときの成長層３０および上部電極ＵＥの外縁を示す図。 第２の実施形態によるＭＲＡＭの製造方法を示す断面図。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。

（第１の実施形態）
図１は、第１の実施形態によるＭＲＡＭのメモリセルの構成を示す断面図である。本実施形態によるＭＲＡＭは、選択素子としての選択トランジスタＳＴと、磁気トンネル接合素子ＭＴＪと、ビット線ＢＬと、ワード線ＷＬとを備えている。１つの選択トランジスタＳＴおよび１つのＭＴＪ素子は、１つのメモリセルＭＣを構成している。選択トランジスタＳＴは、半導体基板１０の表面上のアクティブエリアに形成されている。アクティブエリア以外の半導体基板１０の表面には、素子分離領域（ＳＴＩ（Shallow Trench Isolation）２０が形成されている。ＭＴＪ素子および選択トランジスタＳＴは、ビット線ＢＬとソース線ＳＬとの間に直列に接続されている。

選択トランジスタＳＴは、ゲート電極Ｇ（ワード線ＷＬ）と、不純物拡散層（ソースＳおよびドレインＤ）とを備えている。ゲート電極Ｇは、ロウ方向（図１の紙面垂直方向）に延伸しており、ワード線ＷＬとしての機能を兼ね備える。ドレインＤは、ドレインコンタクトＣＤ１〜ＣＤ４、配線（Ｍ１〜Ｍ３）を介してビット線ＢＬ１に電気的に接続されている。ソースＳは、ソースコンタクトＣＳを介してソース線ＳＬに電気的に接続されている。ソースＳ、ソースコンタクトＣＳおよびソース線ＳＬは、隣接するメモリセルＭＣに共有されている。また、ビット線ＢＬは、カラム方向（ビット線ＢＬの延伸方向）に隣接するメモリセルＭＣに共通に接続されている。

ゲート電極Ｇは、層間絶縁膜ＩＬＤ１で被覆されている。層間絶縁膜ＩＬＤ１は、コンタクトＣＤ１、ＣＳの間および金属配線層Ｍ１の間を充填している。層間絶縁膜ＩＬＤ２は、コンタクトＣＤ２の間および金属配線層Ｍ２の間を充填している。層間絶縁膜ＩＬＤ３は、コンタクトＣＤ３の間および金属配線層Ｍ３の間を充填している。層間絶縁膜ＩＬＤ４は、コンタクトＣＤ４の間を充填している。金属配線層Ｍ１〜Ｍ３を加工して形成された配線、コンタクトＣＤ１〜ＣＤ４、および、層間絶縁膜ＩＬＤ１〜ＩＬＤ４は、多層配線構造を構成する。

下部電極ＬＥは、コンタクトＣＤ４および層間絶縁膜ＩＬＤ４上に設けられており、選択トランジスタＳＴのドレインＤと電気的に接続されている。下部電極ＬＥの材料は、導電性材料であり、例えば、Ｔａ、Ａｌ、ＩｒまたはＺｒのいずれかでよい。

ＭＴＪ素子は、各下部電極ＬＥ上に設けられている。上部電極ＵＥは、ＭＴＪ素子上に設けられており、ビット線ＢＬに電気的に接続されている。即ち、ＭＴＪ素子は、下部電極ＬＥと上部電極ＵＥとの間に接続されている。ＭＴＪ素子は、固定層、トンネルバリア膜および記録層の順に積層されている。

次にＭＴＪ素子の材料について説明する。

［面内磁化型磁気トンネル接合］
ＭＴＪが面内磁化型磁気トンネル接合の場合、固定層および記録層の材料は、例えば、Ｆｅ、Ｃｏ、Ｎｉ、または、それらの合金でよい。さらに、固定層および記録層の材料は、例えば、スピン分極率の大きいマグネタイト、ＣｒＯ_２、ＲＸＭｎＯ_３−ｙ（Ｒは希土類金属であり、ＸはＣａ、ＢａまたはＳｒである）等の酸化物でもよい。さらに、固定層および記録層の材料は、例えば、ＮｉＭｎＳｂ、ＰｔＭｎＳｂ等のホイスラー合金であってもよい。固定層および記録層の磁性体材料は、全体として強磁性を失わないかぎり、Ａｇ、Ｃｕ、Ａｕ、Ａｌ、Ｍｇ、Ｓｉ、Ｂｉ、Ｔａ、Ｂ、Ｃ、Ｏ、Ｎ、Ｐｄ、Ｐｔ、Ｚｒ、Ｉｒ、Ｗ、Ｍｏ、Ｎｂ等の非磁性元素を含んでいてもよい。

固定層の一部を構成する反強磁性層の材料には、ＦｅＭｎ、ＰｔＭｎ、ＰｔＣｒＭｎ、ＮｉＭｎ、ＩｒＭｎ、ＮｉＯ、Ｆｅ_２Ｏ_３等を用いることが好ましい。

トンネルバリア膜の材料は、例えば、コヒーレントトンネリング効果を有する酸化マグネシウム、または、マグネシウムおよび酸化マグネシウムの積層膜でよい。さらに、トンネルバリア膜の材料は、例えば、Ａｌ_２Ｏ_３、ＳｉＯ_２、ＡｌＮ、Ｂｉ_２Ｏ_３、ＭｇＦ_２、ＣａＦ_２、ＳｒＴｉＯ_２、ＡｌＬａＯ_３等の誘電体であってもよい。これらの誘電体は、酸素、窒素を含んでいてもよく、あるいは、フッ素欠損があってもよい。

［垂直磁化型磁気トンネル接合］
ＭＴＪが垂直磁化型磁気トンネル接合の場合、固定層の材料は、１×１０^６ｅｒｇ/ｃｃ 以上の高い磁気異方性エネルギー密度を持つ材料により構成されることが好ましい。例えば、固定層の材料は、Ｆｅ、Ｃｏ、Ｎｉのうちの少なくとも１つと、Ｃｒ、Ｐｔ、Ｐｄのうちの少なくとも１つとを含む合金から成る。固定層の材料となり得る規則合金としては、Ｆｅ_（５０）Ｐｔ_（５０）、Ｆｅ_（５０）Ｐｄ_（５０）、Ｃｏ_（５０）Ｐｔ_（５０）等がある。固定層の材料となり得る不規則合金としては、ＣｏＣｒ合金、ＣｏＰｔ合金、ＣｏＣｒＰｔ合金、ＣｏＣｒＰｔＴａ合金、ＣｏＣｒＮｂ合金等がある。

さらに、固定層の材料は、Ｆｅ、Ｃｏ、Ｎｉのうちの少なくとも１つまたはこれらのうちの１つを含む合金と、Ｐｄ、Ｐｔのうちの１つまたはこれらのうちの１つを含む合金とを交互に堆積した積層膜でもよい。具体例として、固定層の材料は、Ｃｏ／Ｐｔ人工格子、Ｃｏ／Ｐｄ人工格子、ＣｏＣｒ／Ｐｔ人工格子等がある。Ｃｏ／Ｐｔ人工格子を使用した場合及びＣｏ／Ｐｄ人工格子を使用した場合においては、抵抗変化率（ＭＲ比）は、約４０％と大きい。

さらに、固定層の材料は、希土類金属のうちの少なくとも１つ、例えば、Ｔｂ（テルビウム）、Ｄｙ（ジスプロシウム）、又は、Ｇｄ（ガドリニウム）と、遷移金属のうちの少なくとも１つとからなるアモルファス合金でもよい。具体例として、固定層の材料は、ＴｂＦｅ、ＴｂＣｏ、ＴｂＦｅＣｏ、ＤｙＴｂＦｅＣｏ、ＧｄＴｂＣｏ等である。

記録層の材料は、上述の固定層の材料と同じでもよい。しかし、記録層の材料は、組成比の調整、不純物の添加、厚さの調整などを行って、上述の固定層の材料よりも磁気異方性エネルギー密度が小さい磁性材料で構成してもよい。例えば、記録層の材料は、Ｆｅ、Ｃｏ、Ｎｉのうちの少なくとも１つと、Ｃｒ、Ｐｔ、Ｐｄのうちの少なくとも１つとを含む合金に、不純物を添加した材料でもよい。具体例として、記録層の材料となり得る規則合金は、Ｆｅ_（５０）Ｐｔ_（５０）、Ｆｅ_（５０）Ｐｄ_（５０）、または、Ｃｏ_（５０）Ｐｔ_（５０）に、Ｃｕ、Ｃｒ、Ａｇ等の不純物を加えて磁気異方性エネルギー密度を低下させた材料でよい。記録層の材料となり得る不規則合金は、ＣｏＣｒ合金、ＣｏＰｔ合金、ＣｏＣｒＰｔ合金、ＣｏＣｒＰｔＴａ合金、または、ＣｏＣｒＮｂ合金において、非磁性元素の割合を増加させて磁気異方性エネルギー密度を低下させた材料でもよい。

さらに、記録層の材料は、Ｆｅ、Ｃｏ、Ｎｉのうちの少なくとも１つまたはこれらのうちの１つを含む合金の層（第１の層）と、Ｐｄ、Ｐｔのうちの１つまたはこれらのうちの１つを含む合金の層（第２の層）とを交互に積層した積層膜でもよい。この場合、第１の層の厚み、または、第２の層の厚みを調整する必要がある。例えば、第１および第２の層には、それぞれ磁気異方性エネルギー密度を最大にする膜厚値が存在する。第１および第２の層の膜厚が上記磁気異方性エネルギー密度を最大にする膜厚値から乖離するに従い、第１および第２の層の各磁気異方性エネルギー密度は低下する。

さらに、記録層の材料は、希土類金属のうちの少なくとも１つ、例えば、Ｔｂ（テルビウム）、Ｄｙ（ジスプロシウム）、または、Ｇｄ（ガドリニウム）と、遷移金属のうちの少なくとも１つとからなるアモルファス合金であってもよい。具体例として、記録層の材料は、ＴｂＦｅ、ＴｂＣｏ、ＴｂＦｅＣｏ、ＤｙＴｂＦｅＣｏ、ＧｄＴｂＣｏ等のアモルファス合金である。このとき、アモルファス合金の組成比を調整することによって、磁気異方性エネルギー密度を小さくする。

記録層として、例えば、Ｃｏ／Ｐｔ人工格子を用いる場合、Ｃｏ膜およびＰｔ膜の膜厚を調節することにより、ＭＴＪ素子の保磁力を調節できる。

固定層として、例えば、ＦｅＰｔ、ＣｏＰｔ等の規則合金を用いる場合、垂直磁気異方性を発生させるためには、固定層のｆｃｔ（００１）面を配向させる必要がある。このため、結晶配向制御層として、数ｎｍのＭｇＯからなる極薄の下地層を付加することが好ましい。固定層の材料は、ＭｇＯの他にも、格子定数が２．８Å、４．０Å、５．６Å程度のｆｃｃ構造、ｂｃｃ構造を有する元素、化合物（例えば、Ｐｔ、Ｐｄ、Ａｇ、Ａｕ、Ａｌ、Ｃｕ、Ｃｒ、Ｆｅ、あるいは、それらの合金等）であってもよい。

ＭＴＪがボトムピン（トップフリー）構造である場合には、下部電極層と固定層（ピン層）との間に結晶配向制御層を配置すればよい。結晶配向制御層と下部電極層との間には、例えば、Ｔａ、ＴｉＮ、ＴａＮなどからなるバッファ層が配置されていてもよい。ＭＴＪがトップピン（ボトムフリー）構造の場合には、トンネルバリア層にｆｃｃ（１００）面が配向したＭｇＯを用いることが好ましい。この場合、ＭＴＪ素子が劣化しない程度に上述した結晶配向制御層をさらに積層してもよい。

記録層として規則合金を用いる場合にも同様に記録層のｆｃｔ（００１）面を配向させる必要がある。トップピン(ボトムフリー)構造の場合には、上部電極層とピン層との間に結晶配向制御層を配置すればよい。結晶配向制御層とヨーク材との間には、例えば、Ｔａ、ＴｉＮ、ＴａＮ等からなるバッファ層が配置されていてもよい。ボトムピン(トップフリー)構造の場合には、トンネルバリア層にｆｃｃ（１００）面が配向したＭｇＯを用いることが好ましい。この場合、ＭＴＪ素子が劣化しない程度に上述した結晶配向制御層をさらに積層してもよい。

固定層および記録層の垂直磁化特性を高めるために、固定層とトンネルバリア層の間および／または記録層とトンネルバリア膜との間に、ＣｏＦｅＢ、Ｆｅ単層などの軟磁性層を挿入してもよい。ＭＴＪ素子は以上のような材料によって構成されている。

上部電極ＵＥは、ＭＴＪ素子上に設けられている。上部電極ＵＥの材料は、導電性材料であり、例えば、Ｔａ、Ｔｉ、ＴｉＡｌｘＮｙ、ＴａＮ、ＷＮ、Ｗ、ＴｉＮ、Ｒｕのいずれか単層または積層でよい。上部電極ＵＥ上には、上部電極ＵＥをシードとしてエピタキシャル成長させた成長層３０が設けられている。成長層３０は、例えば、タングステンや、無機系であるハライド系またはフロライド系のソースガスを用いてＣＶＤで成長させた金属材料または半導体材料等でよい。例えば、Ｗのほか、Ｒｕ、Ｓｉ、Ｇｅ等の導電性材料からなる。また、成長層３０は、上部電極ＵＥと同じ材料であってもよい。

ビット線ＢＬは、成長層３０上に設けられており、成長層３０を介して上部電極ＵＥに電気的に接続されている。

ワード線ＷＬおよびビット線ＢＬは、互いに交差しており、メモリセルＭＣは、ワード線ＷＬとビット線ＢＬとの交点に対応して設けられている。これにより、読出し動作または書込み動作において、ワード線ＷＬおよびビット線ＢＬによって或るメモリセルＭＣを選択し、その選択メモリセルＭＣからデータを読み出し、あるいは、選択メモリセルＭＣにデータを書き込むことができる。

ＭＴＪ素子の固定層の磁化方向は固定されている。よって、ＭＴＪ素子は、記録層の磁化方向によってデータを記憶する。ＭＴＪ素子は、２枚の強磁性層の磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。例えば、低抵抗状態をデータ“０”と定義し、高抵抗状態をデータ“１”と定義すれば、ＭＴＪ素子に１ビットデータを記録することができる。

尚、図１において、ＭＴＪ素子、上部電極ＵＥおよび成長層３０は簡略化して図示されているが、これらの形状は、図２（Ｅ）に示されるような断面形状を有する。

図２（Ａ）から図２（Ｅ）は、第１の実施形態によるＭＲＡＭの製造方法を示す断面図である。図２（Ａ）から図２（Ｅ）は、主にＭＴＪ素子の形成を示し、選択トランジスタＳＴ、コンタクトＣＤ１〜ＣＤ４、ＣＳ、配線（Ｍ１〜Ｍ３）の形成については、図示を省略している。

まず、図１に示すシリコン基板等の半導体基板１０を準備する。半導体基板１０にＳＴＩ２０を形成し、アクティブエリアに選択トランジスタＳＴを形成する。選択トランジスタＳＴを被覆するように層間絶縁膜ＩＬＤ１を堆積し、層間絶縁膜ＩＬＤ１の表面を平坦化する。次に、選択トランジスタＳＴのソースＳおよびドレインＤのそれぞれに達するコンタクトプラグＣＳおよびＣＤ１を層間絶縁膜ＩＬＤ１内に形成する。

さらに、金属配線層Ｍ１を堆積し、リソグラフィおよびＲＩＥ（Reactive Ion Etching）を用いて金属配線層Ｍ１を加工する。これにより、ソース線ＳＬおよびその他の配線（Ｍ１）が形成される。その後、層間絶縁膜の堆積、コンタクトプラグの形成、配線の形成を繰り返すことによって、図１に示す多層配線構造（Ｍ１〜Ｍ３、ＣＤ１〜ＣＤ４、ＣＳ、ＩＬＤ１〜ＩＬＤ４）が形成される。コンタクトプラグＣＤ１〜ＣＤ４、ＣＳおよび配線（Ｍ１〜Ｍ３）の形成時には、バリアメタル（例えば、Ｔｉ、ＴｉＮ）を形成してから、配線材料（例えば、タングステン）を堆積してもよい。この場合、配線材料の加工時に、バリアメタルも配線の一部として同時に加工される。

次に、層間絶縁膜ＩＬＤ４およびコンタクトＣＤ４上に、下部電極ＬＥの材料を堆積する。下部電極ＬＥの材料上にＭＴＪ素子を形成する。ＭＴＪ素子の形成方法は、以下の通りである。

まず、固定層の材料、トンネルバリア膜の材料および記録層の材料を順番に堆積する。これらの材料は上述の通りである。次に、ＭＴＪ素子の材料の上に、ハードマスク（図示せず）の材料を堆積する。ハードマスクの材料は、例えば、ＳｉＯ_２、ＳｉＮである。ハードマスクの材料をＭＴＪ素子の平面パターンに加工する。そして、ハードマスクをマスクとして用いて、ＲＩＥ（Reactive Ion Etching）等でＭＴＪ素子の材料を加工する。これにより、ＭＴＪ素子が形成される。ＭＴＪ素子の材料の加工には物理的なエッチングを含む手法を用いる。このため、ＭＴＪ素子の材料のエッチング選択比を大きく取ることは困難であり、オーバーエッチングの際に下層の層間絶縁膜ＩＬＤ４が大きく削られる危険性がある。そこで、下部電極ＬＥの材料を、エッチングストッパとして用いる。これにより、図２（Ａ）に示す構造が得られる。

次に、図２（Ｂ）に示すように、リソグラフィおよびＲＩＥを用いて、下部電極ＬＥの材料を加工し、下部電極ＬＥを形成する。これにより、隣接するメモリセルＭＣを電気的に分離する。

次に、上部電極ＬＥ、ＭＴＪ素子および下部電極ＬＥを被覆するように層間絶縁膜ＩＬＤ５の材料を堆積する。次に、ＣＭＰおよび／またはＣＤＥ（Chemical Dry Etching）等を用いて、ＭＴＪ素子の上面が露出するまで、層間絶縁膜ＩＬＤ５をエッチングバックする。このとき、上部電極ＵＥの上面は、層間絶縁膜ＩＬＤ５から露出していればよい。即ち、その露出された上面の面積は、ビット線ＢＬとＭＴＪ素子との電気的接続に不十分な大きさであっても構わない。この後、上部電極ＵＥ上に成長層３０が形成されるからである。一方、上部電極ＵＥと下部電極ＬＥとの間の短絡を抑制するために、層間絶縁膜ＩＬＤ５の膜厚は、できるだけ厚いことが好ましい。層間絶縁膜ＩＬＤ５の膜厚は、ＭＴＪ素子および上部電極ＵＥの高さより僅かに小さい膜厚にすればよい。これにより、図２（Ｃ）に示す構造が得られる。

次に、図２（Ｄ）に示すように、メタルＣＶＤ（Chemical Vapor Deposition）技術を用いて、約数１００Åの厚みを有する成長層３０（例えば、タングステン）を上部電極ＵＥ（例えば、タンタル）上に成長させる。このとき、成長層３０は、上部電極ＵＥの上面のうち露出された部分をシードとしてエピタキシャル成長により形成される。つまり、成長層３０を露出された上部電極ＵＥの上面上に選択的に成長させる。

このとき、図２（Ｄ）に示すように、成長層３０は、エピタキシャル成長のシードとなる上部電極ＵＥの上面から上方向および横方向に成長する。従って、上部電極ＵＥの上面の露出面積がビット線ＢＬとＭＴＪ素子との電気的接続にとって充分な大きさでなくとも、成長層３０がビット線ＢＬとＭＴＪ素子との電気的接続に充分な大きさまで成長すればよい。これにより、ビット線ＢＬは、上部電極ＵＥと充分な接触面積を確保することができ、結果的に低いコンタクト抵抗で接続することができる。

図３は、半導体基板１０の表面上方から見たときの成長層３０および上部電極ＵＥの外縁を示す図である。図３に示すように、半導体基板１０の表面上方から見たときに、成長層３０の外縁は、上部電極ＵＥの外縁の外側にあることが好ましい。即ち、半導体基板１０の表面上方から見たときに、成長層３０の面積は、上部電極ＵＥの面積よりも広く、かつ、成長層３０は、上部電極ＵＥを包含している。このように、成長層３０が上部電極ＵＥを包含するためには、成長層３０は、上部電極ＵＥの上面から半導体基板１０の表面に対して水平方向に広がるように成長している。よって、成長層３０は、図２（Ｄ）に示すように、その側面に逆テーパー３１を有する。

次に、図２（Ｅ）に示すように、ビット線ＢＬの材料を層間絶縁膜ＩＬＤ５上に堆積する。ビット線ＢＬは、例えば、ＴｉおよびＴｉＮをバリアメタルとして形成した後、Ｃｕ添加Ａｌを堆積し、リソグラフィおよびＲＩＥを用いてビット線ＢＬの材料を加工する。これにより、成長層３０と電気的に接続されたビット線ＢＬが形成される。このとき、図２（Ｅ）に示すように、ビット線ＢＬは、成長層３０の上面だけではなく、逆テーパー３１を有する側面にも接触している。逆テーパー３１のある面を底面とすれば、ビット線ＢＬは、成長層３０の上面だけではなく、その底面の一部にも接触していると換言できる。これにより、ビット線ＢＬと成長層３０との接触面積は広く、ビット線ＢＬと成長層３０との間の接触抵抗は、充分に低く、かつ、接触不良は防止される。

このように、本実施形態によれば、上部電極ＵＥの上面上に成長層３０が設けられている。成長層３０は、上部電極ＵＥの上面から縦方向および横方向に３次元的に成長する。これにより、上部電極ＵＥと成長層３０との接触面積が大きくなるので、上部電極ＵＥとビット線ＢＬとの接触不良を抑制することができる。また、上部電極ＵＥの上面の露出面積は、従来よりも小さくてもよい。その分、層間絶縁膜ＩＬＤ５は、従来よりも厚く形成することができる。従って、層間絶縁膜ＩＬＤ５は、上部電極ＵＥと下部電極ＬＥとの間の絶縁性を向上させることができる。その結果、本実施形態によるＭＲＡＭは、上部電極ＵＥと下部電極ＬＥとの間の短絡、あるいは、上部電極ＵＥとビット線ＢＬとの接触不良を抑制しながら、ＭＴＪ素子をさらに微細化することができる。

尚、ＭＴＪ素子の上部電極ＵＥを層間絶縁膜ＩＬＤ５のエッチバックによって露出させた直後、成長層３０がまだ形成されていない段階では、上部電極ＵＥの上面の露出部分（開口部）のサイズは小さい。このため、プロセスのばらつきによって、一部のＭＴＪ素子の上部電極ＵＥが露出していない場合がある。この場合、上部電極ＵＥの露出部分は非常に小さいため、通常、上部電極ＵＥが露出しているか否を発見することは困難である。

しかし、本実施形態では、上部電極ＵＥの上面が露出していれば、成長層３０が形成され、上部電極ＵＥの上面が露出していなければ、成長層３０が形成されない。図３に示したように、半導体基板１０の表面の上方からみたときに、成長層３０の面積は、上部電極ＵＥの面積よりも大きいので、上部電極ＵＥの上面が露出しているか否かは、成長層３０の有無を目視または欠陥検査装置（例えば、光学検査装置）を用いて検査することによって容易に発見することができる。

もし、上部電極ＵＥの上面上に成長層３０が成長していない場合、層間絶縁膜ＩＬＤ５を追加的にエッチングバックすることによって、上部電極ＵＥの上面を露出させる。その後、上部電極ＵＥの上面上に成長層３０の材料を再度選択成長させる。このように、上部電極ＵＥの露出検査、層間絶縁膜ＩＬＤ５のエッチングバックおよび成長層３０の形成を追加することによって、ビット線ＢＬと上部電極ＵＥとの接続不良を補修することができる。これにより、不良ビットとなり得るメモリセルＭＣを補修して、良品のメモリセルにすることができる。その結果、メモリセルアレイの歩留まりを向上させるという効果を得ることができる。

（第２の実施形態）
図４（Ａ）〜図４（Ｅ）は、第２の実施形態によるＭＲＡＭの製造方法を示す断面図である。図４（Ａ）から図４（Ｅ）は、主にＭＴＪ素子の形成を示し、選択トランジスタＳＴ、コンタクトＣＤ１〜ＣＤ４、ＣＳ、配線（Ｍ１〜Ｍ３）の形成については、図示を省略している。

第２の実施形態では、ＭＴＪ素子の側面を保護膜４０で被覆した後に、成長層３０を形成している。層間絶縁膜ＩＬＤ５は、成長層３０の形成後に堆積されている。第２の実施形態のその他の製造工程は、第１の実施形態の対応する製造工程と同様でよい。また、第２の実施形態によるＭＲＡＭは、保護膜４０がＭＴＪ素子の側面に設けられている点で第１の実施形態によるＭＲＡＭと異なる。第２の実施形態のその他の構成は、第１の実施形態の対応する構成と同様でよい。

図４（Ａ）〜図４（Ｅ）を参照して第２の実施形態の製造方法を説明する。まず、第１の実施形態と同様に、選択トランジスタＳＴ、多層配線構造（Ｍ１〜Ｍ３、ＣＤ１〜ＣＤ４、ＣＳ、ＩＬＤ１〜ＩＬＤ４）およびＭＴＪ素子を半導体基板１０上に形成する。これにより、図４（Ａ）に示す構造が得られる。

上部電極ＵＥおよびＭＴＪ素子を形成した後、ＭＴＪ素子および下部電極ＬＥの材料上に保護膜４０の材料を堆積する。保護膜４０の材料は、例えば、シリコン窒化膜等の絶縁膜である。続いて、ＲＩＥ等の異方性エッチング技術を用いて、保護膜４０の材料をエッチングバックし、ＭＴＪ素子の側面に保護膜４０を形成する。このとき、上部電極ＵＥの上面の少なくとも一部が露出される。次に、リソグラフィおよびＲＩＥを用いて、下部電極ＬＥの材料を加工し、下部電極ＬＥを形成する。これにより、図４（Ｂ）に示す構造が得られる。

次に、図４（Ｃ）に示すように、メタルＣＶＤ技術を用いて、約数１００Åの厚みを有する成長層３０（例えば、タングステン）を上部電極ＵＥ（例えば、タンタル）上に成長させる。このとき、成長層３０は、上部電極ＵＥの上面のうち露出された部分をシードとしてエピタキシャル成長により形成される。つまり、成長層３０を露出された上部電極ＵＥの上面上に選択的に成長させる。

このとき、下部電極ＬＥに成長層３０が成長しないように、上部電極ＵＥの材料が金属材料であるのに対して、下部電極ＬＥの材料は、酸化物または窒化物にすることが好ましい。例えば、下部電極ＬＥの材料は、ＴｉＮ、ＴａＮでよい。これにより、成長層３０のインキュベーション時間が上部電極ＵＥに対して下部電極ＬＥにおいて遅延させることができる。成長層３０は、下部電極ＬＥに遅延して成長するので、下部電極ＬＥにおいて成長層３０がエピタキシャル成長する前に、エピタキシャル工程を停止させることによって、上部電極ＵＥに選択的に成長層３０をエピタキシャル成長させることができる。

半導体基板１０の表面上方から見ると、図３に示すように、成長層３０の外縁は、上部電極ＵＥの外縁の外側にあることが好ましい。即ち、半導体基板１０の表面上方から見たときに、成長層３０の面積は、上部電極ＵＥの面積よりも広く、かつ、成長層３０は、上部電極ＵＥを包含している。このように、成長層３０が上部電極ＵＥを包含するためには、成長層３０は、上部電極ＵＥの上面から半導体基板１０の表面に対して水平方向に広がるように成長している。よって、成長層３０は、図４（Ｃ）に示すように、その側面に逆テーパー３１を有する。

次に、図４（Ｄ）に示すように、ＭＴＪ素子、保護膜４０、下部電極ＬＥ、成長層３０上に層間絶縁膜ＩＬＤ５を堆積する。続いて、ＣＭＰおよび／またはＲＩＥまたはこれらの複合プロセスを用いて層間絶縁膜ＩＬＤ５をエッチングバックする。これにより、成長層３０を露出させる。このとき、上部電極ＵＥの一部も露出させて構わない。

次に、図４（Ｅ）に示すように、成長層３０上にビット線ＢＬを形成する。ビット線ＢＬの材料および形成方法は、第１の実施形態におけるビット線ＢＬの材料および形成方法と同様でよい。

このように、第２の実施形態によれば、上部電極ＵＥの上面上に成長層３０が設けられている。成長層３０は、上部電極ＵＥの上面から縦方向および横方向に３次元的に成長する。これにより、上部電極ＵＥと成長層３０との接触面積が大きくなるので、上部電極ＵＥとビット線ＢＬとの接触不良を抑制することができる。また、成長層３０が上部電極ＵＥの上面から３次元的に成長するので、層間絶縁膜ＩＬＤ５は、その分、従来よりも厚く形成することができる。従って、層間絶縁膜ＩＬＤ５は、上部電極ＵＥと下部電極ＬＥとの間の絶縁性を向上させることができる。その結果、第２の実施形態によるＭＲＡＭも、第１の実施形態によるＭＲＡＭと同様の効果を得ることができる。

尚、ＭＴＪ素子の上部電極ＵＥを保護膜４０の材料のエッチバックによって露出させた直後、成長層３０がまだ形成されていない段階では、上部電極ＵＥの上面の露出部分（開口部）のサイズは小さい。このため、プロセスのばらつきによって、一部のＭＴＪ素子の上部電極ＵＥが露出していない場合がある。この場合上部電極ＵＥの露出部分は非常に小さいため、通常、上部電極ＵＥが露出しているか否を発見することは困難である。

しかし、第２の実施形態では、上部電極ＵＥの上面が露出していれば、成長層３０が形成され、上部電極ＵＥの上面が露出していなければ、成長層３０が形成されない。従って、上部電極ＵＥの上面が露出しているか否かは、成長層３０の有無を、目視または欠陥検査装置を用いて検査することによって容易に発見することができる。

もし、上部電極ＵＥの上面上に成長層３０が成長していない場合、層間絶縁膜ＩＬＤ５のエッチングバックおよび成長層３０の形成を追加すればよい。これにより、不良ビットとなり得るメモリセルＭＣを補修して、良品のメモリセルにすることができる。その結果、メモリセルアレイの歩留まりを向上させるという効果を得ることができる。

上記実施形態において、ビット線ＢＬは、成長層３０および層間絶縁膜ＩＬＤ５上に堆積された後、リソグラフィおよびエッチング技術を用いて加工されている。しかし、ビット線ＢＬは、ダマシン法を用いて形成してもよい。例えば、図示はしないが、成長層３０および層間絶縁膜ＩＬＤ５上に絶縁膜を堆積し、ビット線ＢＬの形成領域にある絶縁膜を除去する。これにより、ビット線ＢＬの形成領域の絶縁膜に溝が形成され、成長層３０が露出される。この溝内および上記絶縁膜上にビット線ＢＬの材料を堆積し、ＣＭＰを用いてこの材料を研磨する。これにより、上記溝に埋め込まれたビット線ＢＬが形成される。このように、ダマシン法を用いても、ビット線ＢＬを成長層３０上に形成することができる。

上記実施形態において、成長層３０は、カーボンナノチューブであってもよい。この場合、上部電極ＵＥの材料は、例えば、ＮｉＣｏやＣｏ等の遷移金属であり、プラズマＣＶＤを用いてカーボンナノチューブを上部電極ＵＥ上に成長させる。

（変形例）
成長層３０は、ＣＶＤだけでなく、メッキ法によって選択的に形成することもできる。電解メッキ法を用いる場合、成長層３０としてメッキする材料は、例えば、Ｐｔ、Ｃｕ、Ａｕ等の金属材料である。これに対して、上部電極ＵＥの材料は、例えば、ＴａＮ、ＴｉＮ等である。これにより、上部電極ＵＥおよびメッキ材料に電界をかけながら、上部電極ＵＥにメッキ材料を選択的に成長させることができる。

無電解メッキ法を用いる場合、成長層３０としてメッキする材料は、メッキ液を用いて析出可能な材料であり、例えば、Ｃｕ，Ｎｉ，Ｚｎ、Ｃｒ，Ｓｎ、Ａｇ，Ａｕ等である。これに対して、メッキされる上部電極ＵＥの材料は、例えば、Ｐｔ， Ｐｄ等の貴金属で表面活性な状態にしてメッキを行う。

上記実施形態は、ＭＲＡＭだけでなく、その他の磁気記録型不揮発性メモリ全般に適用可能である。

ＭＴＪ…ＭＴＪ素子、ＭＣ…メモリセル、ＳＴ…選択トランジスタ、ＵＥ…上部電極、ＬＥ…下部電極、３０…成長層、ＣＤ１〜ＣＤ４、ＣＳ…コンタクトプラグ、Ｍ１〜Ｍ３…金属配線層、層間絶縁膜…ＩＬＤ１〜ＩＬＤ５、ＢＬ…ビット線、ＷＬ…ワード線、ＳＬ…ソース線

Claims (8)

1. 半導体基板の表面上に形成された選択素子と、
   前記選択素子に接続された下部電極と、
   前記下部電極上に設けられた磁気トンネル接合素子と、
   前記磁気トンネル接合素子上に設けられた上部電極と、
   前記上部電極上に設けられ、導電性材料からなり、前記半導体基板の表面上方から見たときに前記上部電極よりも面積の大きい成長層と、
   前記成長層上に設けられた配線とを備えた半導体記憶装置。
2. 前記半導体基板の表面上方から見たときに、前記成長層の外縁は、前記上部電極の外縁の外側にあることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記成長層は、逆テーパー形状を有することを特徴とする請求項１または請求項２に記載の半導体記憶装置。
4. 前記磁気トンネル接合素子の側面を被覆する保護膜をさらに備えていることを特徴とする請求項１から請求項３のいずれか一項に記載の半導体記憶装置。
5. 前記成長層は、前記上部電極の材料にはエピタキシャル成長し、前記下部電極の材料にはエピタキシャル成長しない材料からなることを特徴とする請求項４に記載の半導体記憶装置。
6. 半導体基板上に選択素子を形成し、
   前記選択素子の上方に前記選択素子と電気的に接続されたコンタクトプラグを形成し、
   前記コンタクトプラグ上に下部電極の材料を堆積し、
   前記下部電極の材料上に磁気トンネル接合素子の材料を堆積し、
   前記磁気トンネル接合素子の材料上に上部電極の材料を堆積し、
   前記上部電極の材料、前記磁気トンネル接合素子の材料および前記下部電極の材料を加工して、上部電極、磁気トンネル接合素子および下部電極を形成し、
   前記上部電極、前記磁気トンネル接合素子および前記下部電極を被覆するように層間絶縁膜を堆積し、
   前記上部電極の上面が露出するまで前記層間絶縁膜をエッチングバックし、
   露出した前記上部電極の上面上に導電性材料を選択成長させて成長層を形成し、
   前記成長層と電気的に接続する配線を形成することを具備した半導体記憶装置の製造方法。
7. 前記上部電極の材料および前記磁気トンネル接合素子の材料を加工して、上部電極および磁気トンネル接合素子を形成した後、前記下部電極の材料を加工して、下部電極を形成する前に、
   前記磁気トンネル接合素子の側面を被覆する保護膜を形成することをさらに具備したことを特徴とする請求項６に記載の半導体記憶装置の製造方法。
8. 前記上部電極の上面上に前記成長層が成長していない場合、
   前記層間絶縁膜を追加的にエッチングバックし、
   露出した前記上部電極の上面上に導電性材料を再度選択成長させることをさらに具備したことを特徴とする請求項６または請求項７に記載の半導体記憶装置の製造方法。

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