JP5521544B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP5521544B2 JP5521544B2 JP2009296224A JP2009296224A JP5521544B2 JP 5521544 B2 JP5521544 B2 JP 5521544B2 JP 2009296224 A JP2009296224 A JP 2009296224A JP 2009296224 A JP2009296224 A JP 2009296224A JP 5521544 B2 JP5521544 B2 JP 5521544B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- conductive layer
- insulating film
- patterned
- mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
- H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
- H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Mram Or Spin Memory Techniques (AREA)
- Hall/Mr Elements (AREA)
Description
本発明は、磁化の変化を利用して磁気記憶を行う磁気素子を備えた半導体装置の製造方法に関し、磁気素子として具体的には所謂ＭＲＡＭ（Magneto-resistive Random Access Memory）を主な対象とする。
薄い絶縁層を挟持する２層の強磁性体層を有してなる強磁性トンネル接合（Magneto
Tunnel Junction：ＭＴＪ）では、各強磁性体層における互いの磁化のなす角に依存してトンネル抵抗が変化する。このようなトンネル磁気抵抗（Tunnel Magneto Resistance：ＴＭＲ）効果を利用したＭＴＪを磁気素子（ＭＴＪ素子）として用い、複数のＭＴＪ素子をメモリセルとしてマトリクス状に配置してなる半導体装置として、いわゆるＭＲＡＭがある。ＭＲＡＭは、例えば特許文献１〜３等にその一例が開示されている。
Tunnel Junction：ＭＴＪ）では、各強磁性体層における互いの磁化のなす角に依存してトンネル抵抗が変化する。このようなトンネル磁気抵抗（Tunnel Magneto Resistance：ＴＭＲ）効果を利用したＭＴＪを磁気素子（ＭＴＪ素子）として用い、複数のＭＴＪ素子をメモリセルとしてマトリクス状に配置してなる半導体装置として、いわゆるＭＲＡＭがある。ＭＲＡＭは、例えば特許文献１〜３等にその一例が開示されている。
通常、ＭＲＡＭのメモリセルでは、選択トランジスタと共に、ＭＴＪ素子の上下で当該ＭＴＪ素子を挟持するように接続される上部電極及び下部電極と、ＭＴＪ素子に磁場を発生させて磁化反転させるための磁場発生層とが設けられる。
近時では、磁場発生層を有しない構造とされた所謂スピン注入型ＭＲＡＭが案出されている。このスピン注入型ＭＲＡＭでは、上部電極及び下部電極によりＭＴＪ素子に垂直方向（正方向又は負方向）に電流を流し、ＭＴＪ素子における接合面を通過する電子スピントルクによる磁化反転（電流スケーラビリティ）を惹起させる。スピン注入型ＭＲＡＭのメモリセルは磁場発生層を有しないため、従来型のＭＲＡＭに比べてメモリセルの占有面積を減少させることができる。
なお、ＭＲＡＭの他の半導体メモリとしては、特許文献４〜６等にその一例が開示されている。
近時では、磁場発生層を有しない構造とされた所謂スピン注入型ＭＲＡＭが案出されている。このスピン注入型ＭＲＡＭでは、上部電極及び下部電極によりＭＴＪ素子に垂直方向（正方向又は負方向）に電流を流し、ＭＴＪ素子における接合面を通過する電子スピントルクによる磁化反転（電流スケーラビリティ）を惹起させる。スピン注入型ＭＲＡＭのメモリセルは磁場発生層を有しないため、従来型のＭＲＡＭに比べてメモリセルの占有面積を減少させることができる。
なお、ＭＲＡＭの他の半導体メモリとしては、特許文献４〜６等にその一例が開示されている。
通常、ＭＲＡＭのメモリセルでは、適切な配線接続等を考慮して、ＭＴＪ素子を挟持する上部電極及び下部電極のうち、下部電極を上部電極及びＭＴＪ素子よりも大面積に形成する。そのため、下部電極膜、ＭＴＪ膜及び上部電極膜が順次成膜された状態で、先ず上部電極膜及びＭＴＪ膜をエッチングでパターニングして上部電極及びＭＴＪ素子を形成し、その後に下部電極膜をパターニングして下部電極を形成する。従って、下部電極膜をパターニングするときには、ＭＴＪ素子の側面が露出している。ＭＴＪ素子は、エッチングのマスクに用いるレジストの酸素プラズマによる灰化処理（アッシング）におけるプラズマ等によるダメージを受け易い。更に、エッチングにおけるエッチングガスによるダメージ等も無視できない。ＭＴＪ素子では、その露出した側面において、上記のプラズマ及びエッチングガスにより甚大なダメージを受けるという問題がある。
また、ＭＲＡＭを作製する際には、下部電極膜をエッチングしてパターニングした後、エッチングに用いたレジストマスクをアッシングにより除去する。下部電極膜をパターニングして下部電極が形成された状態では、下部電極膜で覆われていた面が露出する。この面には、下層配線又は導電プラグ等の導電部材の表面が存するため、下部電極膜のパターニングにより下層配線又は導電プラグ等の表面が露出する。この状態で上記のアッシングを行うことにより、下層配線又は導電プラグ等の導電部材が酸化されるという問題がある。
本発明は、上記の課題を解決すべくなされたものであり、磁気素子を備えた半導体装置を製造するに際して、磁気素子のダメージを抑止し、下部電極膜のパターニング工程時に灰化処理を用いないことで下層に存する導電部材の酸化を防止する。これにより、信頼性の高い半導体装置を確実に実現する半導体装置の製造方法を提供することを目的とする。
半導体装置の製造方法の態様は、半導体基板上に第１導電層を形成する工程と、前記第１導電層上に磁性膜を形成する工程と、前記磁性膜上に第２導電層を形成する工程と、前記第２導電層上に第１マスク層を形成する工程と、前記第１マスク層をマスクとして前記第２導電層をパターニングする工程と、パターニングされた前記第２導電層をマスクとして前記磁性膜をパターニングする工程と、パターニングされた前記第２導電層及びパターニングされた前記磁性膜の側壁を覆うように、前記第１導電層上に第１絶縁膜を形成する工程と、パターニングされた前記第２導電層、パターニングされた前記磁性膜、及び前記第１絶縁膜を覆うように、前記第１絶縁膜上に第２マスク層を形成する工程と、前記第２マスク層をマスクとして、前記第１絶縁膜をパターニングする工程と、パターニングされた前記第１絶縁膜をマスクとして、パターニングされた第２導電層上を露出しつつ前記第１導電層をパターニングする工程と、パターニングされた前記第２導電層、パターニングされた前記磁性膜及びパターニングされた前記第１導電層を覆うように、前記半導体基板上に第２絶縁膜を形成する工程と、前記第２絶縁膜上に第３絶縁膜を形成する工程とを含む。
半導体装置の製造方法の態様は、半導体基板上に第１導電層を形成する工程と、前記第１導電層上に磁性膜を形成する工程と、前記磁性膜上に第２導電層を形成する工程と、前記第２導電層上に第１マスク層を形成する工程と、前記第１マスク層をマスクとして前記第２導電層をパターニングする工程と、パターニングされた前記第２導電層をマスクとして前記磁性膜をパターニングする工程と、パターニングされた前記第２導電層及びパターニングされた前記磁性膜の側壁を覆うように、前記第１導電層上に第１絶縁膜を形成する工程と、パターニングされた前記第２導電層、パターニングされた前記磁性膜、及び前記第１絶縁膜を覆うように、前記第１絶縁膜上に第２マスク層を形成する工程と、前記第２マスク層をマスクとして、前記第１絶縁膜をパターニングする工程と、パターニングされた前記第１絶縁膜をマスクとして、前記第１導電層をパターニングする工程と、パターニングされた前記第２導電層、パターニングされた前記磁性膜及びパターニングされた前記第１導電層を覆うように、前記半導体基板上に第２絶縁膜を形成する工程と、前記第２絶縁膜上に第３絶縁膜を形成する工程と、前記第３絶縁膜上にレジスト層である第３マスク層を形成する工程と、前記第３マスク層をマスクとして前記第３絶縁膜をパターニングし、前記第１導電層上を覆う前記第２絶縁膜を露出させる溝を形成する工程と、パターニングされた前記第１導電層が前記第２絶縁膜で覆われた状態で、前記第３マスク層を灰化処理により除去する工程と、パターニングされた前記第３絶縁膜をマスクとして前記第２絶縁膜をパターニングして、前記溝の底部に前記第１導電層を露出させる工程とを含む。
半導体装置の製造方法の態様は、半導体基板上に第１導電層を形成する工程と、前記第１導電層上に磁性膜を形成する工程と、前記磁性膜上に第２導電層を形成する工程と、前記第２導電層上に第１マスク層を形成する工程と、前記第１マスク層をマスクとして前記第２導電層をパターニングする工程と、パターニングされた前記第２導電層をマスクとして前記磁性膜をパターニングする工程と、パターニングされた前記第２導電層及びパターニングされた前記磁性膜の側壁を覆うように、前記第１導電層上に第１絶縁膜を形成する工程と、パターニングされた前記第２導電層、パターニングされた前記磁性膜、及び前記第１絶縁膜を覆うように、前記第１絶縁膜上に第２マスク層を形成する工程と、前記第２マスク層をマスクとして、前記第１絶縁膜をパターニングする工程と、パターニングされた前記第１絶縁膜をマスクとして、前記第１導電層をパターニングする工程と、パターニングされた前記第２導電層、パターニングされた前記磁性膜及びパターニングされた前記第１導電層を覆うように、前記半導体基板上に第２絶縁膜を形成する工程と、前記第２絶縁膜上に第３絶縁膜を形成する工程と、前記第３絶縁膜上にレジスト層である第３マスク層を形成する工程と、前記第３マスク層をマスクとして前記第３絶縁膜をパターニングし、前記第１導電層上を覆う前記第２絶縁膜を露出させる溝を形成する工程と、パターニングされた前記第１導電層が前記第２絶縁膜で覆われた状態で、前記第３マスク層を灰化処理により除去する工程と、パターニングされた前記第３絶縁膜をマスクとして前記第２絶縁膜をパターニングして、前記溝の底部に前記第１導電層を露出させる工程とを含む。
上記した半導体装置の製造方法の態様によれば、磁気素子を備えた半導体装置を製造するに際して、磁気素子のダメージを可及的に抑止する。更に、下部電極膜のパターニング工程時に灰化処理を用いないことで下層に存する導電部材の酸化を防止して、信頼性の高い半導体装置を確実に実現することができる。
以下、ＭＲＡＭの製造方法の具体的な諸実施形態について、図面を参照しながら詳細に説明する。なお、以下の諸実施形態では、スピン注入型のＭＲＡＭを例示するが、ＭＴＪ素子に磁場を発生させて磁化反転させるための磁場発生層を有する従来型のＭＲＡＭにも適用できる。
（第１の実施形態）
図１〜図９は、第１の実施形態によるＭＲＡＭの製造方法を工程順に示す概略断面図である。
先ず、図１（ａ）に示すように、シリコン半導体基板１０上にメモリセルの選択トランジスタとして機能するＭＯＳトランジスタ２０を形成する。
詳細には、シリコン半導体基板１０の表層に例えばＳＴＩ（Shallow Trench Isolation）法により素子分離構造１１を形成し、素子活性領域を確定する。
図１〜図９は、第１の実施形態によるＭＲＡＭの製造方法を工程順に示す概略断面図である。
先ず、図１（ａ）に示すように、シリコン半導体基板１０上にメモリセルの選択トランジスタとして機能するＭＯＳトランジスタ２０を形成する。
詳細には、シリコン半導体基板１０の表層に例えばＳＴＩ（Shallow Trench Isolation）法により素子分離構造１１を形成し、素子活性領域を確定する。
次に、素子活性領域に不純物、形成するＭＯＳトランジスタがＮ型であればＰ型不純物、Ｐ型であればＮ型不純物をイオン注入する。例えば前者の場合には、Ｐ型不純物として例えばホウ素（Ｂ）を例えばドーズ量３．０×１０13／ｃｍ2、加速エネルギー３００ｋｅＶの条件でイオン注入する。これにより、ウェル１２が形成される。
次に、素子活性領域に熱酸化等により例えば膜厚３．０ｎｍ程度の薄いゲート絶縁膜１３を形成し、ゲート絶縁膜１３上にＣＶＤ法により例えば膜厚１８０ｎｍ程度の多結晶シリコン膜及び例えば膜厚２９ｎｍ程度の例えばシリコン窒化膜を堆積する。そして、シリコン窒化膜、多結晶シリコン膜、及びゲート絶縁膜１３をリソグラフィー及びそれに続くドライエッチングにより電極形状にパターニングする。これにより、ゲート絶縁膜１３上にゲート電極１４がパターン形成される。このとき同時に、ゲート電極１４上にはシリコン窒化膜からなるキャップ膜１５がパターン形成される。
次に、キャップ膜１５をマスクとして素子活性領域に不純物、形成するＭＯＳトランジスタがＮ型であればＮ型不純物、Ｐ型であればＰ型不純物をイオン注入する。例えば前者の場合には、Ｐ型不純物として例えば砒素（Ａｓ）を例えばドーズ量５．０×１０14／ｃｍ2、加速エネルギー１０ｋｅＶの条件でイオン注入する。これにより、いわゆるエクステンション領域１６が形成される。
次に、全面に例えばシリコン酸化膜をＣＶＤ法により堆積し、このシリコン酸化膜をいわゆるエッチバックする。これにより、ゲート電極１４及びキャップ膜１５の側面のみにシリコン酸化膜が残存し、サイドウォール絶縁膜１７が形成される。
次に、キャップ膜１５及びサイドウォール絶縁膜１７をマスクとして素子活性領域に不純物、例えばＮ型不純物を、ここではＰをエクステンション領域１６よりも不純物濃度が高くなる条件でイオン注入する。これにより、エクステンション領域１６と一部重畳するソース／ドレイン領域１８が形成される。以上により、ＭＯＳトランジスタ２０が形成される。
続いて、図１（ｂ）に示すように、ＭＯＳトランジスタ２０の保護膜２１、及び層間絶縁膜２２を順次形成する。
詳細には、ＭＯＳトランジスタ２０を覆うように、保護膜２１、及び層間絶縁膜２２を順次形成する。ここで、保護膜２１としては、例えばシリコン窒化膜を材料とし、ＣＶＤ法により膜厚１３０ｎｍ程度に堆積する。層間絶縁膜２２としては、例えばプラズマＴＥＯＳ膜(膜厚１３００ｎｍ程度)を堆積する。層間絶縁膜２２の表面を、化学機械研磨（Chemical Mechanical Polishing：ＣＭＰ）により膜厚が７００ｎｍ程度となるまで研磨して平坦化する。
詳細には、ＭＯＳトランジスタ２０を覆うように、保護膜２１、及び層間絶縁膜２２を順次形成する。ここで、保護膜２１としては、例えばシリコン窒化膜を材料とし、ＣＶＤ法により膜厚１３０ｎｍ程度に堆積する。層間絶縁膜２２としては、例えばプラズマＴＥＯＳ膜(膜厚１３００ｎｍ程度)を堆積する。層間絶縁膜２２の表面を、化学機械研磨（Chemical Mechanical Polishing：ＣＭＰ）により膜厚が７００ｎｍ程度となるまで研磨して平坦化する。
続いて、図１（ｃ）に示すように、ＭＯＳトランジスタ２０のソース／ドレイン領域１８と接続される導電プラグ１９を形成する。
詳細には、先ず、リソグラフィー及びそれに続くドライエッチングにより、ソース／ドレイン領域１８をエッチングストッパとして、ソース／ドレイン領域１８の表面の一部が露出するまで層間絶縁膜２２、及び保護膜２１をパターニングする。これにより、例えば約０．３μｍ径程度のコンタクト孔１９ａが形成される。
詳細には、先ず、リソグラフィー及びそれに続くドライエッチングにより、ソース／ドレイン領域１８をエッチングストッパとして、ソース／ドレイン領域１８の表面の一部が露出するまで層間絶縁膜２２、及び保護膜２１をパターニングする。これにより、例えば約０．３μｍ径程度のコンタクト孔１９ａが形成される。
次に、コンタクト孔１９ａの壁面を覆うように、スパッタ法により例えばＴｉ膜及びＴｉＮ膜を例えば膜厚２０ｎｍ程度及び膜厚５０ｎｍ程度に順次堆積して、下地膜（グルー膜）１９ｂを形成する。そして、ＣＶＤ法によりグルー膜１９ｂを介してコンタクト孔１９ａを埋め込むように例えばＷ膜を堆積する。その後、ＣＭＰにより層間絶縁膜２２を研磨ストッパとしてＷ膜及びグルー膜１９ｂを研磨する。これにより、コンタクト孔１９ａ内をグルー膜１９ｂを介してＷで埋め込む導電プラグ１９が形成される。
続いて、ダマシン法、ここではシングルダマシン法により配線２５を形成する。
詳細には、先ず図２（ａ）に示すように、例えばＣＶＤ法により、層間絶縁膜２２上に絶縁膜、たとえば酸化シリコン膜を例えば膜厚１５０ｎｍ程度に堆積し、層間絶縁膜２３を形成する。
リソグラフィー及びこれに続くドライエッチングにより層間絶縁膜２３をパターニングし、配線接続を要する導電プラグ１９の表面が露出するように、層間絶縁膜２３に配線形状の配線溝２３ａを形成する。
詳細には、先ず図２（ａ）に示すように、例えばＣＶＤ法により、層間絶縁膜２２上に絶縁膜、たとえば酸化シリコン膜を例えば膜厚１５０ｎｍ程度に堆積し、層間絶縁膜２３を形成する。
リソグラフィー及びこれに続くドライエッチングにより層間絶縁膜２３をパターニングし、配線接続を要する導電プラグ１９の表面が露出するように、層間絶縁膜２３に配線形状の配線溝２３ａを形成する。
次に、図２（ｂ）に示すように、例えばスパッタ法により、配線溝２３ａの内壁面を覆うように、層間絶縁膜２３上に例えばＴａ膜を例えば膜厚５ｎｍ程度に堆積し、グルー膜２４を形成する。
グルー膜２４上にメッキシード層（不図示）を形成し、メッキ法により配線溝２３ａをグルー膜２４を介してＣｕ（又はＣｕ合金材料）で埋め込む。そして、層間絶縁膜２３の表面を研磨ストッパとしてＣＭＰにより層間絶縁膜２３上のＣｕ及びグルー膜２４を研磨して平坦化する。この平坦化により、配線溝２３ａ内をＣｕで充填して導電プラグ１９と接続されてなる配線２５が形成される。
グルー膜２４上にメッキシード層（不図示）を形成し、メッキ法により配線溝２３ａをグルー膜２４を介してＣｕ（又はＣｕ合金材料）で埋め込む。そして、層間絶縁膜２３の表面を研磨ストッパとしてＣＭＰにより層間絶縁膜２３上のＣｕ及びグルー膜２４を研磨して平坦化する。この平坦化により、配線溝２３ａ内をＣｕで充填して導電プラグ１９と接続されてなる配線２５が形成される。
続いて、ダマシン法、ここではデュアルダマシン法により配線構造３６を形成する。
なお、図２（ｃ）〜図３（ｃ）では、層間絶縁膜２３から上方の部分のみを図示する。
なお、図２（ｃ）〜図３（ｃ）では、層間絶縁膜２３から上方の部分のみを図示する。
詳細には、先ず図２（ｃ）に示すように、例えばＣＶＤ法により、層間絶縁膜２３上に絶縁膜、例えばＳｉＣ膜を例えば膜厚３０ｎｍ〜７０ｎｍ程度に堆積する。これにより、配線２５中のＣｕの拡散を防止する機能を有する拡散防止膜２６が形成される。
例えばＣＶＤ法により、拡散防止膜２６上に絶縁膜、例えばＳｉＯＣ膜を例えば膜厚４００ｎｍ〜７００ｎｍ程度に堆積し、層間絶縁膜２７を形成する。
例えばＣＶＤ法により、層間絶縁膜２７上に絶縁膜、例えばＳｉＣ膜を例えば膜厚３０ｎｍ〜７０ｎｍ程度に堆積し、エッチングストッパ膜２８を形成する。
次に、例えばＣＶＤ法により、エッチングストッパ膜２８上に絶縁膜、例えばＳｉＯＣ膜を例えば膜厚３００ｎｍ〜６００ｎｍ程度に堆積し、層間絶縁膜２９を形成する。
層間絶縁膜２９上に例えばＳｉＣ膜を例えば膜厚５０ｎｍ〜１００ｎｍ程度に堆積し、拡散防止膜３１を形成する。
例えばＣＶＤ法により、拡散防止膜２６上に絶縁膜、例えばＳｉＯＣ膜を例えば膜厚４００ｎｍ〜７００ｎｍ程度に堆積し、層間絶縁膜２７を形成する。
例えばＣＶＤ法により、層間絶縁膜２７上に絶縁膜、例えばＳｉＣ膜を例えば膜厚３０ｎｍ〜７０ｎｍ程度に堆積し、エッチングストッパ膜２８を形成する。
次に、例えばＣＶＤ法により、エッチングストッパ膜２８上に絶縁膜、例えばＳｉＯＣ膜を例えば膜厚３００ｎｍ〜６００ｎｍ程度に堆積し、層間絶縁膜２９を形成する。
層間絶縁膜２９上に例えばＳｉＣ膜を例えば膜厚５０ｎｍ〜１００ｎｍ程度に堆積し、拡散防止膜３１を形成する。
次に、図３（ａ）に示すように、リソグラフィー及びこれに続くドライエッチングにより、拡散防止膜３１、層間絶縁膜２９、エッチングストッパ膜２８、及び層間絶縁膜２７を貫通し、拡散防止膜２６の表面を露出させるビア孔３２を形成する。
ビア孔３２を埋め込むように、拡散防止膜３１上に樹脂材３３（埋め込み材）を形成する。
樹脂材３３の全面をドライエッチングし、所定の高さの樹脂材３３をビア孔３２内に残存させる。樹脂材３３の高さは、層間絶縁膜２７の厚みよりも低い。なお、樹脂材３３の全面エッチングを行う代わりに、樹脂材３３を現像することにより、所定の高さの樹脂材３３をビア孔３２内に残存させてもよい。
ビア孔３２を埋め込むように、拡散防止膜３１上に樹脂材３３（埋め込み材）を形成する。
樹脂材３３の全面をドライエッチングし、所定の高さの樹脂材３３をビア孔３２内に残存させる。樹脂材３３の高さは、層間絶縁膜２７の厚みよりも低い。なお、樹脂材３３の全面エッチングを行う代わりに、樹脂材３３を現像することにより、所定の高さの樹脂材３３をビア孔３２内に残存させてもよい。
次に、図３（ｂ）に示すように、リソグラフィー及びこれに続くドライエッチングにより、拡散防止膜３１及び層間絶縁膜２９をパターニングし、配線形状の配線溝３４を形成する。配線溝３４は、エッチングストッパ膜２８をストッパとして、エッチングストッパ膜２８及び層間絶縁膜２７に形成されたビア孔３２と連通するように形成される。
ビア孔３２内に残存する樹脂材３３を灰化処理（アッシング処理）により除去する。
ビア孔３２内に残存する樹脂材３３を灰化処理（アッシング処理）により除去する。
次に、図３（ｃ）に示すように、例えばスパッタ法により、一体とされたビア孔３２及び配線溝３４の内壁面を覆うように、拡散防止膜３１上に例えばＴａ膜を例えば膜厚５ｎｍ程度に堆積し、グルー膜３５を形成する。
グルー膜３５上にメッキシード層（不図示）を形成し、メッキ法によりビア孔３２及び配線溝３４をグルー膜３５を介してＣｕ（又はＣｕ合金材料）で埋め込む。そして、拡散防止膜３１の表面を研磨ストッパとしてＣＭＰにより拡散防止膜３１上のＣｕ及びグルー膜３５を研磨して平坦化する。この平坦化により、ビア孔３２及び配線溝３４内をグルー膜３５を介してＣｕで充填し、配線２５と導通する配線構造３６が形成される。ここで、拡散防止膜２６、層間絶縁膜２７、エッチングストッパ膜２８、層間絶縁膜２９、及び拡散防止膜３１からなる絶縁層と、当該絶縁層内に形成された配線構造３６とからなる構造を、配線層３７ａとする。
グルー膜３５上にメッキシード層（不図示）を形成し、メッキ法によりビア孔３２及び配線溝３４をグルー膜３５を介してＣｕ（又はＣｕ合金材料）で埋め込む。そして、拡散防止膜３１の表面を研磨ストッパとしてＣＭＰにより拡散防止膜３１上のＣｕ及びグルー膜３５を研磨して平坦化する。この平坦化により、ビア孔３２及び配線溝３４内をグルー膜３５を介してＣｕで充填し、配線２５と導通する配線構造３６が形成される。ここで、拡散防止膜２６、層間絶縁膜２７、エッチングストッパ膜２８、層間絶縁膜２９、及び拡散防止膜３１からなる絶縁層と、当該絶縁層内に形成された配線構造３６とからなる構造を、配線層３７ａとする。
続いて、図２（ｃ）〜図３（ｃ）のデュアルダマシンの工程を所定回数、例えば３回繰返して実行する。これにより、図３（ｄ）に示すように、図３（ｃ）の配線層３７ａ上に、その配線構造３６と接続されるように、配線層３７ａと同様の構造の３層の配線層３７ｂ，３７ｃ，３７ｄが積層された多重配線構造となる。
続いて、図４（ａ）に示すように、例えばスパッタ法により、下部電極膜４１、ＭＴＪ膜４２、及び上部電極膜４３を順次形成する。
なお、図４（ａ）〜図８（ｃ）では、配線層３７ｄから上方の部分のみを図示する。
なお、図４（ａ）〜図８（ｃ）では、配線層３７ｄから上方の部分のみを図示する。
詳細には、配線層３７ｄ上を覆うように、例えばＲｕ膜及びＴａ膜を膜厚２０ｎｍ程度及び４０ｎｍ程度に順次堆積する。これにより、下部電極膜４１が形成される。
下部電極膜４１上に、例えば、ＰｔＭｎ膜を膜厚１５ｎｍ程度、ＣｏＦｅ膜を膜厚３ｎｍ程度、ＣｏＦｅＢ膜を膜厚２ｎｍ程度、ＭｇＯ膜を膜厚１ｎｍ程度、ＣｏＦｅＢ膜を膜厚２ｎｍ程度に順次堆積する。ＰｔＭｎ膜が反強磁性体層、ＣｏＦｅ膜及びＣｏＦｅＢ膜が固定磁性膜、ＭｇＯ膜がトンネル酸化膜、ＣｏＦｅＢ膜が自由磁性膜となる。これにより、磁性膜（ＭＴＪ膜）４２が形成される。
ＭＴＪ膜４２上に、例えばＲｕ膜及びＴａ膜を膜厚１０ｎｍ程度及び５０ｎｍ程度に順次堆積する。これにより、上部電極膜４３が形成される。
下部電極膜４１、ＭＴＪ膜４２、及び上部電極膜４３を形成するためのスパッタ条件としては、各々のターゲットを用いて、例えばスパッタガスをＡｒとし、圧力を０．５Ｐａ、投入パワーを５００Ｗとする。
下部電極膜４１上に、例えば、ＰｔＭｎ膜を膜厚１５ｎｍ程度、ＣｏＦｅ膜を膜厚３ｎｍ程度、ＣｏＦｅＢ膜を膜厚２ｎｍ程度、ＭｇＯ膜を膜厚１ｎｍ程度、ＣｏＦｅＢ膜を膜厚２ｎｍ程度に順次堆積する。ＰｔＭｎ膜が反強磁性体層、ＣｏＦｅ膜及びＣｏＦｅＢ膜が固定磁性膜、ＭｇＯ膜がトンネル酸化膜、ＣｏＦｅＢ膜が自由磁性膜となる。これにより、磁性膜（ＭＴＪ膜）４２が形成される。
ＭＴＪ膜４２上に、例えばＲｕ膜及びＴａ膜を膜厚１０ｎｍ程度及び５０ｎｍ程度に順次堆積する。これにより、上部電極膜４３が形成される。
下部電極膜４１、ＭＴＪ膜４２、及び上部電極膜４３を形成するためのスパッタ条件としては、各々のターゲットを用いて、例えばスパッタガスをＡｒとし、圧力を０．５Ｐａ、投入パワーを５００Ｗとする。
続いて、図４（ｂ）に示すように、上部電極膜４３上にレジストパターン４４を形成する。
詳細には、上部電極膜４３上に例えばＡｒＦ露光用のレジストを膜厚２００ｎｍ程度に塗布し、フォトリソグラフィーによりレジストをパターニングし、上部電極の形状及びサイズのレジストパターン４４を形成する。レジストパターン４４は、矩形パターンであり、例えば１００ｎｍ程度×１５０ｎｍ程度のサイズに形成される。
詳細には、上部電極膜４３上に例えばＡｒＦ露光用のレジストを膜厚２００ｎｍ程度に塗布し、フォトリソグラフィーによりレジストをパターニングし、上部電極の形状及びサイズのレジストパターン４４を形成する。レジストパターン４４は、矩形パターンであり、例えば１００ｎｍ程度×１５０ｎｍ程度のサイズに形成される。
続いて、図４（ｃ）に示すように、上部電極膜４３をエッチング加工する。
詳細には、レジストパターン４４をマスクとして、上部電極膜４３をドライエッチングする。ドライエッチングは、上部電極膜４３を構成するＴａ膜のみをエッチングし、Ｒｕ膜上で停止する条件で行う。具体的には、エッチングガスをＣｌ2（流量２０ｓｃｃｍ）及びＢＣｌ3（流量６０ｓｃｃｍ）の混合ガスとし、圧力を２Ｐａ、ＲＦ投入パワーを５００Ｗとする。
詳細には、レジストパターン４４をマスクとして、上部電極膜４３をドライエッチングする。ドライエッチングは、上部電極膜４３を構成するＴａ膜のみをエッチングし、Ｒｕ膜上で停止する条件で行う。具体的には、エッチングガスをＣｌ2（流量２０ｓｃｃｍ）及びＢＣｌ3（流量６０ｓｃｃｍ）の混合ガスとし、圧力を２Ｐａ、ＲＦ投入パワーを５００Ｗとする。
続いて、図４（ｄ）に示すように、レジストパターン４４を除去する。
詳細には、酸素プラズマを用いた灰化処理（アッシング処理）により、レジストパターン４４を灰化して除去する。アッシング条件としては、Ｏ2の流量を１００ｓｃｍとし、圧力を１０Ｐａ、ＲＦ投入パワーを３００Ｗとする。このアッシング処理により、上部電極膜４３の形成領域外で残存して露出するＲｕ膜が５ｎｍ程度エッチングされる。当該アッシング処理は、ＭＴＪ膜４２が上部電極膜４３を構成するＲｕ膜で覆われた状態で行われる。そのため、ＭＴＪ膜４２のアッシング処理による酸化が防止される。
詳細には、酸素プラズマを用いた灰化処理（アッシング処理）により、レジストパターン４４を灰化して除去する。アッシング条件としては、Ｏ2の流量を１００ｓｃｍとし、圧力を１０Ｐａ、ＲＦ投入パワーを３００Ｗとする。このアッシング処理により、上部電極膜４３の形成領域外で残存して露出するＲｕ膜が５ｎｍ程度エッチングされる。当該アッシング処理は、ＭＴＪ膜４２が上部電極膜４３を構成するＲｕ膜で覆われた状態で行われる。そのため、ＭＴＪ膜４２のアッシング処理による酸化が防止される。
続いて、図５（ａ）に示すように、上部電極膜４３の形成領域外で残存して露出するＲｕ膜及びＭＴＪ膜４２をエッチング加工する。
詳細には、パターニングされた上部電極膜４３をマスクとして、露出するＲｕ膜及びＭＴＪ膜４２をドライエッチングする。ドライエッチングは、当該Ｒｕ膜及びＭＴＪ膜４２をエッチングし、下部電極膜４１上で停止する条件で行う。具体的には、エッチングガスをＣｌ3ＯＨ（流量１００ｓｃｃｍ）とし、圧力を２Ｐａ、ＲＦ投入パワーを８００Ｗとする。このとき、上部電極膜４３がエッチング加工されてなる上部電極４３ａと、ＭＴＪ膜４２がエッチング加工されてなるＭＴＪ４２ａが形成される。当該Ｒｕ膜及びＭＴＪ膜４２のエッチングは、レジストのマスクを用いずに行われるため、エッチング終了後のレジストのアッシング処理が不要である。そのため、ＭＴＪ４２ａの側面のアッシング処理による酸化の懸念はない。
詳細には、パターニングされた上部電極膜４３をマスクとして、露出するＲｕ膜及びＭＴＪ膜４２をドライエッチングする。ドライエッチングは、当該Ｒｕ膜及びＭＴＪ膜４２をエッチングし、下部電極膜４１上で停止する条件で行う。具体的には、エッチングガスをＣｌ3ＯＨ（流量１００ｓｃｃｍ）とし、圧力を２Ｐａ、ＲＦ投入パワーを８００Ｗとする。このとき、上部電極膜４３がエッチング加工されてなる上部電極４３ａと、ＭＴＪ膜４２がエッチング加工されてなるＭＴＪ４２ａが形成される。当該Ｒｕ膜及びＭＴＪ膜４２のエッチングは、レジストのマスクを用いずに行われるため、エッチング終了後のレジストのアッシング処理が不要である。そのため、ＭＴＪ４２ａの側面のアッシング処理による酸化の懸念はない。
続いて、図５（ｂ）に示すように、保護膜４５ａを形成する。
詳細には、例えばＣＶＤ法により、ＭＴＪ４２ａ及び上部電極４３ａを覆うように下部電極膜４１上の全面に絶縁膜として例えばＳｉＣ膜を膜厚２０ｎｍ〜６０ｎｍ程度、ここでは３０ｎｍ程度に堆積する。これにより、保護膜４５ａが形成される。保護膜４５ａの材料としては、ＳｉＣの代わりに、ＳｉＮ、ＳｉＣＮ、カーボン等を用いても良い。
詳細には、例えばＣＶＤ法により、ＭＴＪ４２ａ及び上部電極４３ａを覆うように下部電極膜４１上の全面に絶縁膜として例えばＳｉＣ膜を膜厚２０ｎｍ〜６０ｎｍ程度、ここでは３０ｎｍ程度に堆積する。これにより、保護膜４５ａが形成される。保護膜４５ａの材料としては、ＳｉＣの代わりに、ＳｉＮ、ＳｉＣＮ、カーボン等を用いても良い。
続いて、図５（ｃ）に示すように、レジストパターン４６を形成する。
詳細には、保護膜４５ａ上に例えばトリレベル構造であるＡｒＦ露光用のレジストを膜厚２００ｎｍ程度、或いはＫｒＦ露光用のレジストを膜厚５００ｎｍ程度に塗布し、フォトリソグラフィーによりレジストをパターニングする。これにより、ＭＴＪ４２ａ及び上部電極４３ａを保護膜４５ａを介して覆う下部電極の形状及びサイズのレジストパターン４６が形成される。レジストパターン４６は、矩形パターンであり、例えば２００ｎｍ程度×４００ｎｍ程度のサイズに形成される。
詳細には、保護膜４５ａ上に例えばトリレベル構造であるＡｒＦ露光用のレジストを膜厚２００ｎｍ程度、或いはＫｒＦ露光用のレジストを膜厚５００ｎｍ程度に塗布し、フォトリソグラフィーによりレジストをパターニングする。これにより、ＭＴＪ４２ａ及び上部電極４３ａを保護膜４５ａを介して覆う下部電極の形状及びサイズのレジストパターン４６が形成される。レジストパターン４６は、矩形パターンであり、例えば２００ｎｍ程度×４００ｎｍ程度のサイズに形成される。
続いて、図５（ｄ）に示すように、保護膜４５ａをエッチング加工する。
詳細には、レジストパターン４６をマスクとして、保護膜４５ａをドライエッチングする。ドライエッチングは、保護膜４５ａのみをエッチングし、下部電極膜４１上で停止する条件で行う。具体的には、エッチングガスをＣＦ4（流量１００ｓｃｃｍ）とし、圧力を５Ｐａ、ＲＦ投入パワーを４００Ｗとする。
詳細には、レジストパターン４６をマスクとして、保護膜４５ａをドライエッチングする。ドライエッチングは、保護膜４５ａのみをエッチングし、下部電極膜４１上で停止する条件で行う。具体的には、エッチングガスをＣＦ4（流量１００ｓｃｃｍ）とし、圧力を５Ｐａ、ＲＦ投入パワーを４００Ｗとする。
続いて、図６（ａ）に示すように、レジストパターン４６を除去する。
詳細には、酸素プラズマを用いたアッシング処理により、レジストパターン４６を灰化して除去する。アッシング条件としては、Ｏ2の流量を１００ｓｃｍとし、圧力を１０Ｐａ、ＲＦ投入パワーを２００Ｗとする。このアッシング処理は、ＭＴＪ４２ａの側面が保護膜４５ａで覆われた状態で行われる。そのため、ＭＴＪ膜４２の側面のアッシング処理による酸化が防止される。しかもこのアッシング処理は、配線層３７ｄの配線構造３６の表面が下部電極膜４３で覆われた状態で行われる。そのため、配線層３７ｄの配線構造３６の表面のアッシング処理による酸化が防止される。
詳細には、酸素プラズマを用いたアッシング処理により、レジストパターン４６を灰化して除去する。アッシング条件としては、Ｏ2の流量を１００ｓｃｍとし、圧力を１０Ｐａ、ＲＦ投入パワーを２００Ｗとする。このアッシング処理は、ＭＴＪ４２ａの側面が保護膜４５ａで覆われた状態で行われる。そのため、ＭＴＪ膜４２の側面のアッシング処理による酸化が防止される。しかもこのアッシング処理は、配線層３７ｄの配線構造３６の表面が下部電極膜４３で覆われた状態で行われる。そのため、配線層３７ｄの配線構造３６の表面のアッシング処理による酸化が防止される。
続いて、図６（ｂ）に示すように、下部電極膜４１をエッチング加工する。
詳細には、パターニングされた保護膜４５ａをマスクとして、下部電極膜４１をドライエッチングする。ドライエッチングは、下部電極膜４１のみをエッチングし、配線層３７ｄ上（拡散防止膜３１上）で停止する条件で行う。具体的には、エッチングガスをＣｌ2（流量２０ｓｃｃｍ）及びＢＣｌ3（流量６０ｓｃｃｍ）の混合ガスとし、圧力を２Ｐａ、ＲＦ投入パワーを５００Ｗとする。このエッチングにより、下部電極膜４１がエッチング加工されてなる下部電極４１ａが形成され、下部電極４１ａ、ＭＴＪ４２ａ及び上部電極４３ａからなるＭＴＪ素子４０が形成される。それと共に、保護膜４５ａの全面がエッチング（エッチバック）されて、ＭＴＪ４２ａ及び上部電極３４ａの側面のみを覆う側壁膜として保護膜４５が残存する。下部電極膜４１のエッチングは、レジストのマスクを用いずに行われるため、エッチング終了後のレジストのアッシング処理が不要である。そのため、配線層３７ｄの配線構造３６の表面のアッシング処理による酸化の懸念はない。
詳細には、パターニングされた保護膜４５ａをマスクとして、下部電極膜４１をドライエッチングする。ドライエッチングは、下部電極膜４１のみをエッチングし、配線層３７ｄ上（拡散防止膜３１上）で停止する条件で行う。具体的には、エッチングガスをＣｌ2（流量２０ｓｃｃｍ）及びＢＣｌ3（流量６０ｓｃｃｍ）の混合ガスとし、圧力を２Ｐａ、ＲＦ投入パワーを５００Ｗとする。このエッチングにより、下部電極膜４１がエッチング加工されてなる下部電極４１ａが形成され、下部電極４１ａ、ＭＴＪ４２ａ及び上部電極４３ａからなるＭＴＪ素子４０が形成される。それと共に、保護膜４５ａの全面がエッチング（エッチバック）されて、ＭＴＪ４２ａ及び上部電極３４ａの側面のみを覆う側壁膜として保護膜４５が残存する。下部電極膜４１のエッチングは、レジストのマスクを用いずに行われるため、エッチング終了後のレジストのアッシング処理が不要である。そのため、配線層３７ｄの配線構造３６の表面のアッシング処理による酸化の懸念はない。
続いて、図６（ｃ）に示すように、保護膜４５ｂを形成する。
詳細には、例えばＣＶＤ法により、ＭＴＪ４２ａ、上部電極４３ａ及び保護膜４５を覆うように配線層３７ｄ上の全面に絶縁膜として例えばＳｉＣ膜を膜厚１５ｎｍ〜５０ｎｍ程度、ここでは３０ｎｍ程度に堆積する。これにより、保護膜４５ｂが形成される。保護膜４５ｂの材料としては、ＳｉＣの代わりに、ＳｉＮ、ＳｉＣＮ、カーボン等を用いても良い。保護膜４５ａ，４５ｂは、ＳｉＣ、ＳｉＮ、ＳｉＣＮ、カーボン等のうちで、同一の材料としても、また相異なる材料としても良い。
詳細には、例えばＣＶＤ法により、ＭＴＪ４２ａ、上部電極４３ａ及び保護膜４５を覆うように配線層３７ｄ上の全面に絶縁膜として例えばＳｉＣ膜を膜厚１５ｎｍ〜５０ｎｍ程度、ここでは３０ｎｍ程度に堆積する。これにより、保護膜４５ｂが形成される。保護膜４５ｂの材料としては、ＳｉＣの代わりに、ＳｉＮ、ＳｉＣＮ、カーボン等を用いても良い。保護膜４５ａ，４５ｂは、ＳｉＣ、ＳｉＮ、ＳｉＣＮ、カーボン等のうちで、同一の材料としても、また相異なる材料としても良い。
本実施形態では、ＭＴＪ４２ａ及び上部電極４３ａの側面は、側壁膜である保護膜４５ａに保護膜４５ｂが積層されて合計の膜厚が６０ｎｍ程度の厚い状態に保護膜４５ａ，４５ｂで覆われている。一方、当該側面以外は保護膜４５ｂのみで覆われている。ＭＴＪ４２ａの側面は保護膜４５ａ，４５ｂで厚く覆われており、ＭＴＪ４２ａへのプロセスダメージが確実に防止される。これに対して、当該側面以外、例えば上部電極４３ａの上面は、後の工程により上部電極４３ａの導通を確実に確保するために当該上面を覆う保護膜はできるだけ薄い方が好都合である。当該上面は薄い保護膜４５ｂのみで覆われており、後のエッチング工程で容易に当該上面を露出させることができる。また、保護膜４５ｂは、配線層３７ａの配線構造３６におけるＣｕの拡散を防止する機能も有する。
続いて、図６（ｄ）に示すように、層間絶縁膜４７を形成する。
詳細には、例えばＣＶＤ法又は塗布法により、保護膜４５ｂを覆うようにたとえばＳｉＯＣ膜を膜厚１００ｎｍ程度〜５００ｎｍ程度、ここでは２５０ｎｍ程度に形成する。これにより、層間絶縁膜４７が形成される。層間絶縁膜４７の材料としては、ＳｉＯＣの代わりに、低誘電率膜（Low-k膜）、ＳｉＯ2等を用いても良い。
詳細には、例えばＣＶＤ法又は塗布法により、保護膜４５ｂを覆うようにたとえばＳｉＯＣ膜を膜厚１００ｎｍ程度〜５００ｎｍ程度、ここでは２５０ｎｍ程度に形成する。これにより、層間絶縁膜４７が形成される。層間絶縁膜４７の材料としては、ＳｉＯＣの代わりに、低誘電率膜（Low-k膜）、ＳｉＯ2等を用いても良い。
続いて、図７（ａ）に示すように、層間絶縁膜４７の表面平坦化の後、拡散防止膜４８を形成する。
詳細には、先ず、層間絶縁膜４７の表層をＣＭＰにより研磨して表面平坦化する。
表面平坦化された層間絶縁膜４７上に絶縁膜、例えばＳｉＣ膜を例えば膜厚３０ｎｍ〜７０ｎｍ程度、ここでは３０ｎｍ程度に堆積する。これにより、配線構造におけるＣｕの拡散を防止する機能を有する拡散防止膜４８が形成される。
詳細には、先ず、層間絶縁膜４７の表層をＣＭＰにより研磨して表面平坦化する。
表面平坦化された層間絶縁膜４７上に絶縁膜、例えばＳｉＣ膜を例えば膜厚３０ｎｍ〜７０ｎｍ程度、ここでは３０ｎｍ程度に堆積する。これにより、配線構造におけるＣｕの拡散を防止する機能を有する拡散防止膜４８が形成される。
続いて、ダマシン法、ここではデュアルダマシン法により配線構造及び配線を形成する。
詳細には、先ず図７（ｂ）に示すように、配線層３７ｄにおいて上部に下部電極４１ａが形成されていない配線構造３６について、リソグラフィー及びこれに続くドライエッチングにより、拡散防止膜４８及び層間絶縁膜４７をパターニングする。ドライエッチングでは、保護膜４５ｂをエッチングストッパとして、当該配線構造３６上の保護膜４５ｂの表面の一部が露出するまでエッチングする。これにより、拡散防止膜４８及び層間絶縁膜４７を貫通するビア孔４９が形成される。
ビア孔４９を埋め込むように、拡散防止膜４８上に樹脂材５１（埋め込み材）を形成する。樹脂材５１の全面をドライエッチングし、所定の高さの樹脂材５１をビア孔４９内に残存させる。
詳細には、先ず図７（ｂ）に示すように、配線層３７ｄにおいて上部に下部電極４１ａが形成されていない配線構造３６について、リソグラフィー及びこれに続くドライエッチングにより、拡散防止膜４８及び層間絶縁膜４７をパターニングする。ドライエッチングでは、保護膜４５ｂをエッチングストッパとして、当該配線構造３６上の保護膜４５ｂの表面の一部が露出するまでエッチングする。これにより、拡散防止膜４８及び層間絶縁膜４７を貫通するビア孔４９が形成される。
ビア孔４９を埋め込むように、拡散防止膜４８上に樹脂材５１（埋め込み材）を形成する。樹脂材５１の全面をドライエッチングし、所定の高さの樹脂材５１をビア孔４９内に残存させる。
次に、図７（ｃ）に示すように、拡散防止膜４８上にレジストを塗布し、このレジストをリソグラフィーによりパターニングして、レジストパターン５２を形成する。レジストパターン５２には、拡散防止膜４８上でビア孔４９が形成された部位には配線形状の開口５２ａが、上部電極４３ａの上方に相当する部位には配線形状の開口５２ｂがそれぞれ形成されている。
次に、図８（ａ）に示すように、レジストパターン５２をマスクとし、上部電極４３ａ上の保護膜４５ｂをエッチングストッパとして、当該保護膜４５ｂの表面の一部が露出するまで拡散防止膜４８及び層間絶縁膜４７をドライエッチングする。当該ドライエッチングのエッチングガスには、例えばＣＦ4が用いられる。これにより、ビア孔４９と連通する配線溝５３ａと、底面で上部電極４３ａ上の保護膜４５ｂの表面の一部が露出する配線溝５３ｂとが同時に形成される。
レジストパターン５２と、ビア孔４９内に残存する樹脂材５１とを、アッシング処理により除去する。当該アッシング処理は、上部電極４３ａの上面が保護膜４５ｂで覆われた状態で行われる。そのため、上部電極４３ａのアッシング処理による酸化が防止される。
レジストパターン５２と、ビア孔４９内に残存する樹脂材５１とを、アッシング処理により除去する。当該アッシング処理は、上部電極４３ａの上面が保護膜４５ｂで覆われた状態で行われる。そのため、上部電極４３ａのアッシング処理による酸化が防止される。
次に、図８（ｂ）に示すように、拡散防止膜４８をマスクとして、ビア孔４９の底面に露出する保護膜４５ｂ及び配線溝５３ｂの底面で露出する保護膜４５ｂをドライエッチングする。当該ドライエッチングのエッチングガスには、例えばＣＨ2Ｆ2，Ｏ2及びＮ2の混合ガスが用いられる。これにより、ビア孔４９の底面には配線層３７ｄの配線構造３６の表面の一部が露出し、配線溝５３ｂの底面には上部電極４３ａの表面の一部が露出する。保護膜４５ｂのエッチングは、レジストのマスクを用いずに行われるため、エッチング終了後のレジストのアッシング処理が不要である。そのため、上部電極４３ａのアッシング処理による酸化の懸念はない。また、上部電極４３ａ上の保護膜４５ｂは薄いため、拡散防止膜４８をマスクとして容易且つ確実なエッチングができる。
次に、図８（ｃ）に示すように、例えばスパッタ法により、一体とされたビア孔４９及び配線溝５３ａの内壁面と、配線溝５３ｂの内壁面とを覆うように、拡散防止膜４８上に例えばＴａ膜を例えば膜厚５ｎｍ程度に堆積し、グルー膜５４を形成する。
グルー膜５４上にメッキシード層（不図示）を形成し、メッキ法によりビア孔４９及び配線溝５３ａと、配線溝５３ｂとをグルー膜５４を介してＣｕ（又はＣｕ合金材料）で埋め込む。そして、拡散防止膜４８の表面を研磨ストッパとしてＣＭＰにより拡散防止膜４８上のＣｕ及びグルー膜５４を研磨して平坦化する。この平坦化により、ビア孔４９及び配線溝５３ａ内をグルー膜５４を介してＣｕで充填し、配線構造３６と導通する配線構造５５が形成される。それと同時に、配線溝５３ｂ内をグルー膜５４を介してＣｕで充填し、上部電極４３ａと導通する配線５６が形成される。
ここで、保護膜４５ａ，４５ｂ、層間絶縁膜４７及び拡散防止膜４８からなる絶縁層と、当該絶縁層内に形成されたＭＴＪ素子４０、配線構造５５及び配線５６とを有してなる構造を、配線層５７とする。
グルー膜５４上にメッキシード層（不図示）を形成し、メッキ法によりビア孔４９及び配線溝５３ａと、配線溝５３ｂとをグルー膜５４を介してＣｕ（又はＣｕ合金材料）で埋め込む。そして、拡散防止膜４８の表面を研磨ストッパとしてＣＭＰにより拡散防止膜４８上のＣｕ及びグルー膜５４を研磨して平坦化する。この平坦化により、ビア孔４９及び配線溝５３ａ内をグルー膜５４を介してＣｕで充填し、配線構造３６と導通する配線構造５５が形成される。それと同時に、配線溝５３ｂ内をグルー膜５４を介してＣｕで充填し、上部電極４３ａと導通する配線５６が形成される。
ここで、保護膜４５ａ，４５ｂ、層間絶縁膜４７及び拡散防止膜４８からなる絶縁層と、当該絶縁層内に形成されたＭＴＪ素子４０、配線構造５５及び配線５６とを有してなる構造を、配線層５７とする。
本実施形態では、配線層５７において、ＭＴＪ素子４０がビア部分を介することなく配線５６と直接的に接続される構成を採る。この場合、配線構造５５と配線５６とをできるだけ共通した工程により形成することができ、製造工程数の可及的な削減が実現する。
続いて、図９に示すように、図２（ｃ）〜図３（ｃ）と同様なデュアルダマシンの工程を実行する。これにより、配線層３７ａ〜３７ｄと同様の構造であり、配線層５７上で配線構造５５及び配線５６と導通する（図示の例では配線構造５５とのみ接続された様子を示す）配線構造３６を有する配線層３７ｅが形成される。
しかる後、更なる上部配線層の形成、保護膜及びパッド電極の形成等の諸工程を経て、ＭＲＡＭを形成する。
本実施形態では、上述のように、配線層５７において、ＭＴＪ素子４０はビア部分を介することなく配線５６と直接的に接続される。図１０に示すように、ＭＴＪ素子４０と配線構造５５のビア部分５５ａとが略同一の高さに形成され、配線５６と配線構造５５の配線溝部分５５ｂとが略同一の高さに形成される。ここで、ＭＴＪ素子４０の下部電極４１ａの膜厚をＡ、ＭＴＪ４２ａの膜厚をＢ、パターニング前である上部電極膜４３の膜厚をＣとする。また、下部電極膜４１のＲｕ膜及びＭＴＪ膜４２のエッチング時における選択比を考慮した上部電極４３ａの膜厚をＣ'とする。配線構造５５のビア部分５５ａの高さ（膜厚）をＤとすると、以下の関係式が成り立つ。
Ｄ＝Ａ＋Ｂ＋Ｃ'
ＭＴＪ４２ａの膜厚は２０ｎｍ程度〜３０ｎｍ程度の略決まった値であるため、上記の関係式を満たすように、成膜時における、下部電極４１ａの膜厚Ａと、上部電極膜４３の膜厚Ｃとが決定される。
Ｄ＝Ａ＋Ｂ＋Ｃ'
ＭＴＪ４２ａの膜厚は２０ｎｍ程度〜３０ｎｍ程度の略決まった値であるため、上記の関係式を満たすように、成膜時における、下部電極４１ａの膜厚Ａと、上部電極膜４３の膜厚Ｃとが決定される。
以上説明したように、本実施形態によれば、ＭＴＪ素子４０を備えたＭＲＡＭを製造するに際して、ＭＴＪ素子４０のダメージを可及的に抑止する。更に、下部電極膜４１のパターニング工程時に灰化処理を用いないことで下層に存する導電部材である配線構造３６の酸化を防止する。これにより、信頼性の高いＭＲＡＭを確実に実現することができる。
−変形例−
以下、第１の実施形態の諸変形例について説明する。なお、第１の実施形態で説明した構成部材等と同一のものについては、同符号を付して詳しい説明を省略する。
以下、第１の実施形態の諸変形例について説明する。なお、第１の実施形態で説明した構成部材等と同一のものについては、同符号を付して詳しい説明を省略する。
（変形例１）
第１の実施形態では、ＭＴＪ素子４０の上部電極４３ａと直接的に接続される配線５６を形成する場合を例示した。本例では、上部電極４３ａに対して配線溝５３ｂを形成する代わりに、ビア孔を形成する。
第１の実施形態では、ＭＴＪ素子４０の上部電極４３ａと直接的に接続される配線５６を形成する場合を例示した。本例では、上部電極４３ａに対して配線溝５３ｂを形成する代わりに、ビア孔を形成する。
図１１は、第１の実施形態の変形例１における主要工程を順に示す概略断面図である。
本例では先ず、第１の実施形態の図１（ａ）〜図７（ａ）の各工程を順次実行する。
続いて、図１１（ａ）に示すように、拡散防止膜４８上にレジストを塗布し、このレジストをリソグラフィーによりパターニングして、レジストパターン６１を形成する。レジストパターン６１には、配線層３７ｄにおいて上部に下部電極４１ａが形成されていない配線構造３６上には開口６１ａが、上部電極４３ａの上方に相当する部位には配線形状の開口６１ｂがそれぞれ形成されている。
本例では先ず、第１の実施形態の図１（ａ）〜図７（ａ）の各工程を順次実行する。
続いて、図１１（ａ）に示すように、拡散防止膜４８上にレジストを塗布し、このレジストをリソグラフィーによりパターニングして、レジストパターン６１を形成する。レジストパターン６１には、配線層３７ｄにおいて上部に下部電極４１ａが形成されていない配線構造３６上には開口６１ａが、上部電極４３ａの上方に相当する部位には配線形状の開口６１ｂがそれぞれ形成されている。
続いて、図１１（ｂ）に示すように、レジストパターン６１をマスクとし、保護膜４５ｂをエッチングストッパとして、当該保護膜４５ｂの表面の一部が露出するまで拡散防止膜４８及び層間絶縁膜４７をドライエッチングする。当該ドライエッチングのエッチングガスには、例えばＣＦ4が用いられる。これにより、配線構造３６上の保護膜４５ｂの表面を露出させるビア孔６２ａと、上部電極４３ａ上の保護膜４５ｂの表面を露出させるビア孔６２ｂとが形成される。
レジストパターン６１をアッシング処理により除去する。当該アッシング処理は、上部電極４３ａの上面が保護膜４５ｂで覆われた状態で行われる。そのため、上部電極４３ａのアッシング処理による酸化が防止される。
レジストパターン６１をアッシング処理により除去する。当該アッシング処理は、上部電極４３ａの上面が保護膜４５ｂで覆われた状態で行われる。そのため、上部電極４３ａのアッシング処理による酸化が防止される。
次に、図１１（ｃ）に示すように、拡散防止膜４８をマスクとして、ビア孔６２ａ，６２ｂの底面に露出する保護膜４５ｂをドライエッチングする。これにより、ビア孔６２ａの底面には配線構造３６の表面の一部が露出し、ビア孔６２ｂの底面には上部電極４３ａの表面の一部が露出する。保護膜４５ｂのエッチングは、レジストのマスクを用いずに行われるため、エッチング終了後のレジストのアッシング処理が不要である。そのため、上部電極４３ａのアッシング処理による酸化の懸念はない。また、上部電極４３ａ上の保護膜４５ｂは薄いため、拡散防止膜４８をマスクとして容易且つ確実なエッチングができる。
しかる後、一例として、ビア孔６２ａ，６２ｂをグルー膜を介してＷ等で充填する導電プラグを形成し、例えばシングルダマシン法で各導電プラグと接続される配線を形成する。そして、更なる上部配線層の形成、保護膜及びパッド電極の形成等の諸工程を経て、ＭＲＡＭを形成する。
以上説明したように、本例によれば、ＭＴＪ素子４０を備えたＭＲＡＭを製造するに際して、ＭＴＪ素子４０のダメージを可及的に抑止する。更に、下部電極膜４１ａのパターニング工程時に灰化処理を用いないことで下層に存する導電部材である配線構造３６の酸化を防止する。これにより、信頼性の高いＭＲＡＭを確実に実現することができる。
（変形例２）
図１２は、第１の実施形態の変形例２におけるＭＲＡＭの主要構成を示す概略図である。
第１の実施形態では、下部電極４１ａの下面及び上面と接続される、配線層３７ｄの配線構造３６と、ＭＴＪ素子４０のＭＴＪ４２ａ及び上部電極４３ａとを、平面視で重畳するように形成する場合を例示した。
本例では、図１２（ａ）の断面図に示すように、下部電極４１ａの下面及び上面と接続される、配線層３７ｄの配線構造３６と、ＭＴＪ素子４０のＭＴＪ４２ａ及び上部電極４３ａとを、平面視で非重畳状態となるように形成する。下部電極４１ａ上で配線構造３６の直上に相当する位置では、その平坦性が悪くなる場合がある。この状態で下部電極４１ａの当該位置にＭＴＪ４２ａ及び上部電極４３ａを形成すれば、ＭＴＪ素子４０の素子性能が劣化するおそれがある。これに対して、下部電極４１ａ上で配線構造３６の直上に相当する位置を避けて、下部電極４１ａ上において配線構造３６と平面視で非重畳となる平坦性に優れた位置にＭＴＪ４２ａ及び上部電極４３ａを形成すれば、ＭＴＪ素子４０は高性能に保たれる。
図１２は、第１の実施形態の変形例２におけるＭＲＡＭの主要構成を示す概略図である。
第１の実施形態では、下部電極４１ａの下面及び上面と接続される、配線層３７ｄの配線構造３６と、ＭＴＪ素子４０のＭＴＪ４２ａ及び上部電極４３ａとを、平面視で重畳するように形成する場合を例示した。
本例では、図１２（ａ）の断面図に示すように、下部電極４１ａの下面及び上面と接続される、配線層３７ｄの配線構造３６と、ＭＴＪ素子４０のＭＴＪ４２ａ及び上部電極４３ａとを、平面視で非重畳状態となるように形成する。下部電極４１ａ上で配線構造３６の直上に相当する位置では、その平坦性が悪くなる場合がある。この状態で下部電極４１ａの当該位置にＭＴＪ４２ａ及び上部電極４３ａを形成すれば、ＭＴＪ素子４０の素子性能が劣化するおそれがある。これに対して、下部電極４１ａ上で配線構造３６の直上に相当する位置を避けて、下部電極４１ａ上において配線構造３６と平面視で非重畳となる平坦性に優れた位置にＭＴＪ４２ａ及び上部電極４３ａを形成すれば、ＭＴＪ素子４０は高性能に保たれる。
本例では、更に、図１２（ｂ）の平面図に示すように、下部電極４１ａの下面及び上面と接続される、配線構造３６と、ＭＴＪ４２ａ及び上部電極４３ａとが、共に長手方向に平行となるように形成される。この構成を採ることにより、ＭＴＪ４２ａ及び上部電極４３ａを配線構造３６と平面視で非重畳として、ＭＴＪ４２ａ及び上部電極４３ａを下部電極４１ａの平坦面部分上に形成可能とするも、下部電極４１ａの占有面積を小さく抑えることができる。
以上説明したように、本例によれば、ＭＴＪ素子４０を備えたＭＲＡＭを製造するに際して、ＭＴＪ素子４０のダメージを可及的に抑止する。更に、下部電極膜４１ａのパターニング工程時に灰化処理を用いないことで下層に存する導電部材である配線構造３６の酸化を防止する。これにより、信頼性の高いＭＲＡＭを確実に実現することができる。
（第２の実施形態）
以下、第２の実施形態について説明する。なお、第１の実施形態で説明した構成部材等と同一のものについては、同符号を付して詳しい説明を省略する。本実施形態では、ＭＴＪ素子４０の形成位置が異なる点で、第１の実施形態と相違する。
以下、第２の実施形態について説明する。なお、第１の実施形態で説明した構成部材等と同一のものについては、同符号を付して詳しい説明を省略する。本実施形態では、ＭＴＪ素子４０の形成位置が異なる点で、第１の実施形態と相違する。
図１３〜図１９は、第２の実施形態によるＭＲＡＭの製造方法の主要工程を順に示す概略断面図である。
本実施形態では先ず、第１の実施形態の図１（ａ）〜図１（ｃ）の各工程を順次実行する。
続いて、図１３（ａ）に示すように、第１の実施形態の図４（ａ）と同様に、下部電極膜４１、ＭＴＪ膜４２、及び上部電極膜４３を順次形成する。
本実施形態では先ず、第１の実施形態の図１（ａ）〜図１（ｃ）の各工程を順次実行する。
続いて、図１３（ａ）に示すように、第１の実施形態の図４（ａ）と同様に、下部電極膜４１、ＭＴＪ膜４２、及び上部電極膜４３を順次形成する。
続いて、図１３（ｂ）に示すように、第１の実施形態の図４（ｂ）と同様に、上部電極膜４３上にレジストパターン４４を形成する。
続いて、図１３（ｃ）に示すように、第１の実施形態の図４（ｃ）と同様に、上部電極膜４３をエッチング加工する。
続いて、図１３（ｃ）に示すように、第１の実施形態の図４（ｃ）と同様に、上部電極膜４３をエッチング加工する。
続いて、図１４（ａ）に示すように、第１の実施形態の図４（ｄ）と同様に、レジストパターン４４を除去する。ここで行うアッシング処理は、ＭＴＪ膜４２が上部電極膜４３を構成するＲｕ膜で覆われた状態で実行される。そのため、ＭＴＪ膜４２のアッシング処理による酸化が防止される。
続いて、図１４（ｂ）に示すように、第１の実施形態の図５（ａ）と同様に、上部電極膜４３の形成領域外で残存して露出するＲｕ膜及びＭＴＪ膜４２をエッチング加工する。当該Ｒｕ膜及びＭＴＪ膜４２のエッチングは、レジストのマスクを用いずに行われるため、エッチング終了後のレジストのアッシング処理が不要である。そのため、ＭＴＪ４２ａの側面のアッシング処理による酸化の懸念はない。
続いて、図１４（ｃ）に示すように、第１の実施形態の図５（ｂ）と同様に、保護膜４５ａを形成する。
続いて、図１５（ａ）に示すように、第１の実施形態の図５（ｃ）と同様に、レジストパターン４６を形成する。
続いて、図１５（ｂ）に示すように、第１の実施形態の図５（ｄ）と同様に、保護膜４５ａをエッチング加工する。
続いて、図１５（ａ）に示すように、第１の実施形態の図５（ｃ）と同様に、レジストパターン４６を形成する。
続いて、図１５（ｂ）に示すように、第１の実施形態の図５（ｄ）と同様に、保護膜４５ａをエッチング加工する。
続いて、図１５（ｃ）に示すように、第１の実施形態の図６（ａ）と同様に、レジストパターン４６を除去する。ここで行うアッシング処理は、ＭＴＪ４２ａの側面が保護膜４５ａで覆われた状態で実行される。そのため、ＭＴＪ膜４２の側面のアッシング処理による酸化が防止される。しかもこのアッシング処理は、層間絶縁膜２２に形成された導電プラグ１９の表面が下部電極膜４３で覆われた状態で行われる。そのため、導電プラグ１９の表面のアッシング処理による酸化が防止される。
続いて、図１６（ａ）に示すように、第１の実施形態の図６（ｂ）と同様に、下部電極膜４１をエッチング加工する。下部電極膜４１のエッチングは、レジストのマスクを用いずに行われるため、エッチング終了後のレジストのアッシング処理が不要である。そのため、層間絶縁膜２２に形成された導電プラグ１９の表面のアッシング処理による酸化の懸念はない。
続いて、図１６（ｂ）に示すように、第１の実施形態の図６（ｃ）と同様に、保護膜４５ｂを形成する。
本実施形態では、ＭＴＪ４２ａ及び上部電極４３ａの側面は、側壁膜である保護膜４５ａに保護膜４５ｂが積層されて合計の膜厚が６０ｎｍ程度の厚い状態に保護膜４５ａ，４５ｂで覆われている。一方、当該側面以外は保護膜４５ｂのみで覆われている。ＭＴＪ４２ａの側面は保護膜４５ａ，４５ｂで厚く覆われており、ＭＴＪ４２ａへのプロセスダメージが確実に防止される。これに対して、当該側面以外、例えば上部電極４３ａの上面は、後の工程により上部電極４３ａの導通を確実に確保するために当該上面を覆う保護膜はできるだけ薄い方が好都合である。当該上面は薄い保護膜４５ｂのみで覆われており、後のエッチング工程で容易に当該上面を露出させることができる。
本実施形態では、ＭＴＪ４２ａ及び上部電極４３ａの側面は、側壁膜である保護膜４５ａに保護膜４５ｂが積層されて合計の膜厚が６０ｎｍ程度の厚い状態に保護膜４５ａ，４５ｂで覆われている。一方、当該側面以外は保護膜４５ｂのみで覆われている。ＭＴＪ４２ａの側面は保護膜４５ａ，４５ｂで厚く覆われており、ＭＴＪ４２ａへのプロセスダメージが確実に防止される。これに対して、当該側面以外、例えば上部電極４３ａの上面は、後の工程により上部電極４３ａの導通を確実に確保するために当該上面を覆う保護膜はできるだけ薄い方が好都合である。当該上面は薄い保護膜４５ｂのみで覆われており、後のエッチング工程で容易に当該上面を露出させることができる。
続いて、図１６（ｃ）に示すように、第１の実施形態の図６（ｄ）と同様に、層間絶縁膜４７を形成する。
続いて、図１７（ａ）に示すように、第１の実施形態の図７（ａ）と同様に、層間絶縁膜４７の表面平坦化の後、拡散防止膜４８を形成する。
続いて、図１７（ａ）に示すように、第１の実施形態の図７（ａ）と同様に、層間絶縁膜４７の表面平坦化の後、拡散防止膜４８を形成する。
続いて、図１７（ｂ）に示すように、第１の実施形態の図７（ｂ）と同様に、上部に下部電極４１ａが形成されていない導電プラグ１９について、リソグラフィー及びこれに続くドライエッチングにより、拡散防止膜４８及び層間絶縁膜４７をパターニングする。これにより、ビア孔４９が形成される。ビア孔４９を埋め込むように、拡散防止膜４８上に樹脂材５１を形成する。樹脂材５１の全面をドライエッチングし、所定の高さの樹脂材５１をビア孔４９内に残存させる。
続いて、図１７（ｃ）に示すように、第１の実施形態の図７（ｃ）と同様に、拡散防止膜４８上にレジストパターン５２を形成する。
続いて、図１８（ａ）に示すように、第１の実施形態の図８（ａ）と同様に、レジストパターン５２をマスクとし、拡散防止膜４８及び層間絶縁膜４７をドライエッチングする。このドライエッチングは、上部電極４３ａ上の保護膜４５ｂをエッチングストッパとして、当該保護膜４５ｂの表面の一部が露出するまで行う。これにより、ビア孔４９と連通する配線溝５３ａと、底面で上部電極４３ａ上の保護膜４５ｂの表面の一部が露出する配線溝５３ｂとが同時に形成される。
レジストパターン５２と、ビア孔４９内に残存する樹脂材５１とを、アッシング処理により除去する。当該アッシング処理は、上部電極４３ａの上面が保護膜４５ｂで覆われた状態で行われる。そのため、上部電極４３ａのアッシング処理による酸化が防止される。
続いて、図１８（ａ）に示すように、第１の実施形態の図８（ａ）と同様に、レジストパターン５２をマスクとし、拡散防止膜４８及び層間絶縁膜４７をドライエッチングする。このドライエッチングは、上部電極４３ａ上の保護膜４５ｂをエッチングストッパとして、当該保護膜４５ｂの表面の一部が露出するまで行う。これにより、ビア孔４９と連通する配線溝５３ａと、底面で上部電極４３ａ上の保護膜４５ｂの表面の一部が露出する配線溝５３ｂとが同時に形成される。
レジストパターン５２と、ビア孔４９内に残存する樹脂材５１とを、アッシング処理により除去する。当該アッシング処理は、上部電極４３ａの上面が保護膜４５ｂで覆われた状態で行われる。そのため、上部電極４３ａのアッシング処理による酸化が防止される。
続いて、図１８（ｂ）に示すように、第１の実施形態の図８（ｂ）と同様に、拡散防止膜４８をマスクとして、ビア孔４９の底面に露出する保護膜４５ｂ及び配線溝５３ｂの底面で露出する保護膜４５ｂをドライエッチングする。これにより、ビア孔４９の底面には導電プラグ１９の表面の一部が露出し、配線溝５３ｂの底面には上部電極４３ａの表面の一部が露出する。保護膜４５ｂのエッチングは、レジストのマスクを用いずに行われるため、エッチング終了後のレジストのアッシング処理が不要である。そのため、上部電極４３ａのアッシング処理による酸化の懸念はない。また、上部電極４３ａ上の保護膜４５ｂは薄いため、拡散防止膜４８をマスクとして容易且つ確実なエッチングができる。
続いて、図１８（ｃ）に示すように、第１の実施形態の図８（ｃ）と同様に、一体とされたビア孔４９及び配線溝５３ａの内壁面と、配線溝５３ｂの内壁面とを覆うようにルー膜５４を形成する。
グルー膜５４上にメッキシード層（不図示）を形成し、メッキ法によりビア孔４９及び配線溝５３ａと、配線溝５３ｂとをグルー膜５４を介してＣｕ（又はＣｕ合金材料）で埋め込む。そして、拡散防止膜４８の表面を研磨ストッパとしてＣＭＰにより拡散防止膜４８上のＣｕ及びグルー膜５４を研磨して平坦化する。この平坦化により、ビア孔４９及び配線溝５３ａ内をグルー膜５４を介してＣｕで充填し、導電プラグ１９と導通する配線構造５５が形成される。それと同時に、配線溝５３ｂ内をグルー膜５４を介してＣｕで充填し、上部電極４３ａと導通する配線５６が形成される。
ここで、保護膜４５ａ，４５ｂ、層間絶縁膜４７及び拡散防止膜４８からなる絶縁層と、当該絶縁層内に形成されたＭＴＪ素子４０、配線構造５５及び配線５６とを有してなる構造を、配線層５７とする。
グルー膜５４上にメッキシード層（不図示）を形成し、メッキ法によりビア孔４９及び配線溝５３ａと、配線溝５３ｂとをグルー膜５４を介してＣｕ（又はＣｕ合金材料）で埋め込む。そして、拡散防止膜４８の表面を研磨ストッパとしてＣＭＰにより拡散防止膜４８上のＣｕ及びグルー膜５４を研磨して平坦化する。この平坦化により、ビア孔４９及び配線溝５３ａ内をグルー膜５４を介してＣｕで充填し、導電プラグ１９と導通する配線構造５５が形成される。それと同時に、配線溝５３ｂ内をグルー膜５４を介してＣｕで充填し、上部電極４３ａと導通する配線５６が形成される。
ここで、保護膜４５ａ，４５ｂ、層間絶縁膜４７及び拡散防止膜４８からなる絶縁層と、当該絶縁層内に形成されたＭＴＪ素子４０、配線構造５５及び配線５６とを有してなる構造を、配線層５７とする。
続いて、図１９に示すように、図２（ｃ）〜図３（ｃ）と同様なデュアルダマシンの工程を、例えば４回繰返して実行する。これにより、配線層５７上で配線構造５５及び配線５６と電気的に接続されてなる、配線層３７ａと同様な構造の配線層６３ａ〜６３ｄを順次形成する。
しかる後、更なる上部配線層の形成、保護膜及びパッド電極の形成等の諸工程を経て、ＭＲＡＭを形成する。
以上説明したように、本実施形態によれば、ＭＴＪ素子４０を備えたＭＲＡＭを製造するに際して、ＭＴＪ素子４０のダメージを可及的に抑止する。更に、下部電極膜４１のパターニング工程時に灰化処理を用いないことで下層に存する導電部材（ここではＷ）からなる導電プラグ１９の酸化を防止する。これにより、信頼性の高いＭＲＡＭを確実に実現することができる。
以下、半導体装置の製造方法の諸態様を付記としてまとめて記載する。
（付記１）半導体基板上に第１導電層を形成する工程と、
前記第１導電層上に磁性膜を形成する工程と、
前記磁性膜上に第２導電層を形成する工程と、
前記第２導電層上に第１マスク層を形成する工程と、
前記第１マスク層をマスクとして前記第２導電層をパターニングする工程と、
パターニングされた前記第２導電層をマスクとして前記磁性膜をパターニングする工程と、
パターニングされた前記第２導電層及びパターニングされた前記磁性膜の側壁を覆うように、前記第１導電層上に第１絶縁膜を形成する工程と、
パターニングされた前記第２導電層、パターニングされた前記磁性膜、及び前記第１絶縁膜を覆うように、前記第１絶縁膜上に第２マスク層を形成する工程と、
前記第２マスク層をマスクとして、前記第１絶縁膜をパターニングする工程と、
パターニングされた前記第１絶縁膜をマスクとして、前記第１導電層をパターニングする工程と、
パターニングされた前記第２導電層、パターニングされた前記磁性膜及びパターニングされた前記第１導電層を覆うように、前記半導体基板上に第２絶縁膜を形成する工程と、
前記第２絶縁膜上に第３絶縁膜を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
前記第１導電層上に磁性膜を形成する工程と、
前記磁性膜上に第２導電層を形成する工程と、
前記第２導電層上に第１マスク層を形成する工程と、
前記第１マスク層をマスクとして前記第２導電層をパターニングする工程と、
パターニングされた前記第２導電層をマスクとして前記磁性膜をパターニングする工程と、
パターニングされた前記第２導電層及びパターニングされた前記磁性膜の側壁を覆うように、前記第１導電層上に第１絶縁膜を形成する工程と、
パターニングされた前記第２導電層、パターニングされた前記磁性膜、及び前記第１絶縁膜を覆うように、前記第１絶縁膜上に第２マスク層を形成する工程と、
前記第２マスク層をマスクとして、前記第１絶縁膜をパターニングする工程と、
パターニングされた前記第１絶縁膜をマスクとして、前記第１導電層をパターニングする工程と、
パターニングされた前記第２導電層、パターニングされた前記磁性膜及びパターニングされた前記第１導電層を覆うように、前記半導体基板上に第２絶縁膜を形成する工程と、
前記第２絶縁膜上に第３絶縁膜を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
（付記２）前記第１絶縁膜をパターニングした後であって、前記第１導電層をパターニングする前に、前記第２マスク層を除去する工程を更に含むことを特徴とする付記１に記載の半導体装置の製造方法。
（付記３）前記第２導電層をパターニングした後であって、前記磁性膜をパターニングする前に、前記第１マスク層を除去する工程を更に含むことを特徴とする付記１又は２に記載の半導体装置の製造方法。
（付記４）前記第１絶縁膜は、ＳｉＣ，ＳｉＮ，ＳｉＣＮ及びカーボンのうちから選ばれた１種を材料として形成されることを特徴とする付記１〜３のいずれか１項に記載の半導体装置の製造方法。
（付記５）前記第２絶縁膜は、ＳｉＣ，ＳｉＮ，ＳｉＣＮ及びカーボンのうちから選ばれた１種を材料として形成されることを特徴とする付記１〜４のいずれか１項に記載の半導体装置の製造方法。
（付記６）前記第１導電層をパターニングした後で、前記第２絶縁膜を形成する前の状態において、前記第１絶縁膜は、パターニングされた前記第２導電層及び前記磁性膜の側壁に残存することを特徴とする付記１〜５のいずれか１項に記載の半導体装置の製造方法。
（付記７）前記半導体基板上には複数の配線が形成されており、
前記第１導電層を形成する工程において、前記第１導電層は前記各配線を覆うように形成され、
前記第１導電層をパターニングする工程により、パターニングされた前記第１導電層下の前記配線以外の前記配線が露出され、
前記第２絶縁膜を形成する工程において、前記第２絶縁膜がパターニングされた前記第１導電層下の前記配線以外の前記配線を覆うように形成されることを特徴とする付記１〜６のいずれか１項に記載の半導体装置の製造方法。
前記第１導電層を形成する工程において、前記第１導電層は前記各配線を覆うように形成され、
前記第１導電層をパターニングする工程により、パターニングされた前記第１導電層下の前記配線以外の前記配線が露出され、
前記第２絶縁膜を形成する工程において、前記第２絶縁膜がパターニングされた前記第１導電層下の前記配線以外の前記配線を覆うように形成されることを特徴とする付記１〜６のいずれか１項に記載の半導体装置の製造方法。
（付記８）パターニングされた前記第２導電層と、パターニングされた前記第１導電層下の前記配線とが、平面視で非重畳状態とされることを特徴とする付記７に記載の半導体装置の製造方法。
（付記９）パターニングされた前記第２導電層と、パターニングされた前記第１導電層下の前記配線とが、共に長手方向に平行となるように並列して配置されることを特徴とする付記８に記載の半導体装置の製造方法。
（付記１０）前記第３絶縁膜上にレジスト層である第３マスク層を形成する工程と、
前記第３マスク層をマスクとして前記第３絶縁膜をパターニングし、前記第１導電層上を覆う前記第２絶縁膜を露出させる、配線形状の溝を形成する工程と、
パターニングされた前記第１導電層が前記第２絶縁膜で覆われた状態で、前記第３マスク層を灰化処理により除去する工程と、
パターニングされた前記第３絶縁膜をマスクとして前記第２絶縁膜をパターニングして、前記溝の底部に前記第１導電層を露出させる工程と
を更に含むことを特徴とする付記１〜９のいずれか１項に記載の半導体装置の製造方法。
前記第３マスク層をマスクとして前記第３絶縁膜をパターニングし、前記第１導電層上を覆う前記第２絶縁膜を露出させる、配線形状の溝を形成する工程と、
パターニングされた前記第１導電層が前記第２絶縁膜で覆われた状態で、前記第３マスク層を灰化処理により除去する工程と、
パターニングされた前記第３絶縁膜をマスクとして前記第２絶縁膜をパターニングして、前記溝の底部に前記第１導電層を露出させる工程と
を更に含むことを特徴とする付記１〜９のいずれか１項に記載の半導体装置の製造方法。
（付記１１）前記第３マスク層を形成する前に、パターニングされた前記第１導電層と並ぶように、前記第３絶縁層を貫通する開口を形成する工程を更に含み、
前記溝を形成する工程において、前記溝の形成と同時に、前記開口と連通するように前記第３絶縁層に他の溝を形成することを特徴とする付記１０に記載の半導体装置の製造方法。
前記溝を形成する工程において、前記溝の形成と同時に、前記開口と連通するように前記第３絶縁層に他の溝を形成することを特徴とする付記１０に記載の半導体装置の製造方法。
（付記１２）前記第３絶縁膜上にレジスト層である第３マスク層を形成する工程と、
前記第３マスク層をマスクとして、前記第３絶縁膜を貫通して前記第２絶縁膜を露出させる開口を形成する工程と、
パターニングされた前記第１導電層が前記第２絶縁膜で覆われた状態で、前記第３マスク層を灰化処理により除去する工程と、
パターニングされた前記第３絶縁膜をマスクとして前記第２絶縁膜をパターニングして、前記開口の底部に前記第１導電層を露出させる工程と
を含むことを特徴とする付記１〜９のいずれか１項に記載の半導体装置の製造方法。
前記第３マスク層をマスクとして、前記第３絶縁膜を貫通して前記第２絶縁膜を露出させる開口を形成する工程と、
パターニングされた前記第１導電層が前記第２絶縁膜で覆われた状態で、前記第３マスク層を灰化処理により除去する工程と、
パターニングされた前記第３絶縁膜をマスクとして前記第２絶縁膜をパターニングして、前記開口の底部に前記第１導電層を露出させる工程と
を含むことを特徴とする付記１〜９のいずれか１項に記載の半導体装置の製造方法。
１０ シリコン半導体基板
１１ 素子分離構造
１２ ウェル
１３ ゲート絶縁膜
１４ ゲート電極
１５ キャップ膜
１６ エクステンション領域
１７ サイドウォール絶縁膜
１８ ソース／ドレイン領域
１９ 導電プラグ
１９ａ コンタクト孔
１９ｂ,２４，３５，５４ グルー膜
２０ ＭＯＳトランジスタ
２１，４５ａ，４５ｂ 保護膜
２２，２３，２７，２９，４７ 層間絶縁膜
２３ａ，３４，５３ａ，５３ｂ 配線溝
２５，５６ 配線
２６，３１，４８ 拡散防止膜
２８ エッチングストッパ膜
３２，４９ ビア孔
３３，５１ 樹脂材
３６，５５ 配線構造
３７ａ〜３７ｅ，５７，６３ａ〜６３ｄ 配線層
４０ ＭＴＪ素子
４１ 下部電極膜
４１ａ 下部電極
４２ ＭＴＪ膜
４２ａ ＭＴＪ
４３ 上部電極膜
４３ａ 上部電極
４４，４６，５２，６１ レジストパターン
５２ａ，５２ｂ，６１ａ，６１ｂ 開口
５５ａ，６２ａ，６２ｂ ビア部分
５５ｂ 配線溝部分
１１ 素子分離構造
１２ ウェル
１３ ゲート絶縁膜
１４ ゲート電極
１５ キャップ膜
１６ エクステンション領域
１７ サイドウォール絶縁膜
１８ ソース／ドレイン領域
１９ 導電プラグ
１９ａ コンタクト孔
１９ｂ,２４，３５，５４ グルー膜
２０ ＭＯＳトランジスタ
２１，４５ａ，４５ｂ 保護膜
２２，２３，２７，２９，４７ 層間絶縁膜
２３ａ，３４，５３ａ，５３ｂ 配線溝
２５，５６ 配線
２６，３１，４８ 拡散防止膜
２８ エッチングストッパ膜
３２，４９ ビア孔
３３，５１ 樹脂材
３６，５５ 配線構造
３７ａ〜３７ｅ，５７，６３ａ〜６３ｄ 配線層
４０ ＭＴＪ素子
４１ 下部電極膜
４１ａ 下部電極
４２ ＭＴＪ膜
４２ａ ＭＴＪ
４３ 上部電極膜
４３ａ 上部電極
４４，４６，５２，６１ レジストパターン
５２ａ，５２ｂ，６１ａ，６１ｂ 開口
５５ａ，６２ａ，６２ｂ ビア部分
５５ｂ 配線溝部分
Claims (10)
- 半導体基板上に第１導電層を形成する工程と、
前記第１導電層上に磁性膜を形成する工程と、
前記磁性膜上に第２導電層を形成する工程と、
前記第２導電層上に第１マスク層を形成する工程と、
前記第１マスク層をマスクとして前記第２導電層をパターニングする工程と、
パターニングされた前記第２導電層をマスクとして前記磁性膜をパターニングする工程と、
パターニングされた前記第２導電層及びパターニングされた前記磁性膜の側壁を覆うように、前記第１導電層上に第１絶縁膜を形成する工程と、
パターニングされた前記第２導電層、パターニングされた前記磁性膜、及び前記第１絶縁膜を覆うように、前記第１絶縁膜上に第２マスク層を形成する工程と、
前記第２マスク層をマスクとして、前記第１絶縁膜をパターニングする工程と、
パターニングされた前記第１絶縁膜をマスクとして、パターニングされた第２導電層上を露出しつつ前記第１導電層をパターニングする工程と、
パターニングされた前記第２導電層、パターニングされた前記磁性膜及びパターニングされた前記第１導電層を覆うように、前記半導体基板上に第２絶縁膜を形成する工程と、
前記第２絶縁膜上に第３絶縁膜を形成する工程と
を含むことを特徴とする半導体装置の製造方法。 - 半導体基板上に第１導電層を形成する工程と、
前記第１導電層上に磁性膜を形成する工程と、
前記磁性膜上に第２導電層を形成する工程と、
前記第２導電層上に第１マスク層を形成する工程と、
前記第１マスク層をマスクとして前記第２導電層をパターニングする工程と、
パターニングされた前記第２導電層をマスクとして前記磁性膜をパターニングする工程と、
パターニングされた前記第２導電層及びパターニングされた前記磁性膜の側壁を覆うように、前記第１導電層上に第１絶縁膜を形成する工程と、
パターニングされた前記第２導電層、パターニングされた前記磁性膜、及び前記第１絶縁膜を覆うように、前記第１絶縁膜上に第２マスク層を形成する工程と、
前記第２マスク層をマスクとして、前記第１絶縁膜をパターニングする工程と、
パターニングされた前記第１絶縁膜をマスクとして、前記第１導電層をパターニングする工程と、
パターニングされた前記第２導電層、パターニングされた前記磁性膜及びパターニングされた前記第１導電層を覆うように、前記半導体基板上に第２絶縁膜を形成する工程と、
前記第２絶縁膜上に第３絶縁膜を形成する工程と、
前記第３絶縁膜上にレジスト層である第３マスク層を形成する工程と、
前記第３マスク層をマスクとして前記第３絶縁膜をパターニングし、前記第１導電層上を覆う前記第２絶縁膜を露出させる溝を形成する工程と、
パターニングされた前記第１導電層が前記第２絶縁膜で覆われた状態で、前記第３マスク層を灰化処理により除去する工程と、
パターニングされた前記第３絶縁膜をマスクとして前記第２絶縁膜をパターニングして、前記溝の底部に前記第１導電層を露出させる工程と
を含むことを特徴とする半導体装置の製造方法。 - 前記第１絶縁膜をパターニングした後であって、前記第１導電層をパターニングする前に、前記第２マスク層を除去する工程を更に含むことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
- 前記第２導電層をパターニングした後であって、前記磁性膜をパターニングする前に、前記第１マスク層を除去する工程を更に含むことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
- 前記第１導電層をパターニングした後で、前記第２絶縁膜を形成する前の状態において、前記第１絶縁膜は、パターニングされた前記第２導電層及び前記磁性膜の側壁に残存することを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
- 前記第１導電層を形成する工程の前に、前記半導体基板上に第１の配線及び第２の配線を形成する工程を有し、
前記第１導電層を形成する工程において、前記第１導電層は前記第１の配線及び前記第２の配線を覆うように形成され、
前記第１導電層をパターニングする工程により、前記第１の配線上にパターニングされた前記第１導電層を形成しつつ、前記第２の配線を露出し、
前記第２絶縁膜を形成する工程において、前記第２絶縁膜が前記第２の配線を覆うように形成されることを特徴とする請求項３〜５のいずれか１項に記載の半導体装置の製造方法。 - パターニングされた前記第２導電層と、前記第１の配線とが、平面視で非重畳状態とされることを特徴とする請求項５に記載の半導体装置の製造方法。
- パターニングされた前記第２導電層と、前記第１の配線とが、共に第１の方向に延在して平行となるように並列して配置されることを特徴とする請求項６に記載の半導体装置の製造方法。
- 前記第３マスク層を形成する前に、パターニングされた前記第１導電層と並ぶように、前記第３絶縁層を貫通する開口を形成する工程を更に含み、
前記溝を形成する工程において、前記溝の形成と同時に、前記開口と連通するように前記第３絶縁層に他の溝を形成することを特徴とする請求項２に記載の半導体装置の製造方法。 - 前記第３絶縁膜上にレジスト層である第３マスク層を形成する工程と、
前記第３マスク層をマスクとして、前記第３絶縁膜を貫通して前記第２絶縁膜を露出させる開口を形成する工程と、
パターニングされた前記第１導電層が前記第２絶縁膜で覆われた状態で、前記第３マスク層を灰化処理により除去する工程と、
パターニングされた前記第３絶縁膜をマスクとして前記第２絶縁膜をパターニングして、前記開口の底部に前記第１導電層を露出させる工程と
を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009296224A JP5521544B2 (ja) | 2009-12-25 | 2009-12-25 | 半導体装置の製造方法 |
| US12/971,079 US8026112B2 (en) | 2009-12-25 | 2010-12-17 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009296224A JP5521544B2 (ja) | 2009-12-25 | 2009-12-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2011138822A JP2011138822A (ja) | 2011-07-14 |
| JP5521544B2 true JP5521544B2 (ja) | 2014-06-18 |
Family
ID=44188033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009296224A Active JP5521544B2 (ja) | 2009-12-25 | 2009-12-25 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8026112B2 (ja) |
| JP (1) | JP5521544B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101168346B1 (ko) * | 2010-07-21 | 2012-07-25 | 에스케이하이닉스 주식회사 | 반도체 메모리 및 그 제조방법 |
| JP2012069671A (ja) * | 2010-09-22 | 2012-04-05 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| KR102240769B1 (ko) * | 2014-08-14 | 2021-04-16 | 삼성전자주식회사 | 자기 메모리 장치 및 그의 형성방법 |
| JP5824192B1 (ja) * | 2014-08-21 | 2015-11-25 | キヤノンアネルバ株式会社 | 磁気抵抗効果素子の製造方法および製造システム |
| KR101602869B1 (ko) * | 2014-08-21 | 2016-03-11 | 캐논 아네르바 가부시키가이샤 | 자기 저항 효과 소자의 제조 방법 및 제조 시스템 |
| US9865798B2 (en) | 2015-02-24 | 2018-01-09 | Qualcomm Incorporated | Electrode structure for resistive memory device |
| JP6524718B2 (ja) * | 2015-03-04 | 2019-06-05 | ブラザー工業株式会社 | 現像装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003124445A (ja) * | 2001-10-17 | 2003-04-25 | Nec Corp | 磁性記憶装置とその製造方法 |
| US7001783B2 (en) * | 2004-06-15 | 2006-02-21 | Infineon Technologies Ag | Mask schemes for patterning magnetic tunnel junctions |
| JP2006005152A (ja) | 2004-06-17 | 2006-01-05 | Seiko Epson Corp | 強誘電体キャパシタ、強誘電体キャパシタの製造方法および強誘電体メモリの製造方法 |
| JP4812310B2 (ja) | 2005-03-09 | 2011-11-09 | 富士通株式会社 | 磁気メモリ装置及びその製造方法 |
| JP2006261592A (ja) * | 2005-03-18 | 2006-09-28 | Fujitsu Ltd | 磁気抵抗効果素子及びその製造方法 |
| JP5242044B2 (ja) | 2006-11-29 | 2013-07-24 | セイコーエプソン株式会社 | 強誘電体メモリ装置とその製造方法 |
| JP2009016417A (ja) | 2007-07-02 | 2009-01-22 | Dainippon Printing Co Ltd | 透明性を有する電磁波シールド用シート部材の製造方法 |
| JP5243746B2 (ja) * | 2007-08-07 | 2013-07-24 | ルネサスエレクトロニクス株式会社 | 磁気記憶装置の製造方法および磁気記憶装置 |
-
2009
- 2009-12-25 JP JP2009296224A patent/JP5521544B2/ja active Active
-
2010
- 2010-12-17 US US12/971,079 patent/US8026112B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20110159609A1 (en) | 2011-06-30 |
| US8026112B2 (en) | 2011-09-27 |
| JP2011138822A (ja) | 2011-07-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI725437B (zh) | 針對磁阻式隨機存取記憶體磁性穿隧接面中頂部電極與金屬層之間包含間隔件的介面的技術 | |
| TWI723502B (zh) | 用於磁阻式隨機存取記憶體磁穿隧接面頂部電極與通路之間介面的技術 | |
| TWI628817B (zh) | 積體電路、磁阻式隨機存取記憶體單元及磁阻式隨機存取記憶體單元之形成方法 | |
| KR102369523B1 (ko) | 자기 저항 메모리 장치 및 그 제조 방법 | |
| JP5521544B2 (ja) | 半導体装置の製造方法 | |
| KR101159240B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| WO2004114373A2 (en) | Stud formation for mram manufacturing | |
| CN112542542A (zh) | 集成芯片及其形成方法 | |
| US20190157544A1 (en) | Semiconductor structure and method for manufacturing the same | |
| US20220093684A1 (en) | Techniques for mram mtj top electrode to via interface | |
| CN111009606A (zh) | 半导体元件及其制作方法 | |
| KR20230135551A (ko) | 보호 외부 층을 갖는 자기 터널 접합 구조체 | |
| TW202123501A (zh) | 半導體元件及其製作方法 | |
| TW202335322A (zh) | 一種製作半導體元件的方法 | |
| TW202343683A (zh) | 半導體元件及其製作方法 | |
| TW202339314A (zh) | 半導體元件及其製作方法 | |
| CN116156995A (zh) | 半导体结构及其制作方法 | |
| CN115811925A (zh) | 半导体元件及其制作方法 | |
| CN115915904A (zh) | 半导体元件及其制作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120911 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20131203 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140203 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140311 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140324 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5521544 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |