KR20230135551A - 보호 외부 층을 갖는 자기 터널 접합 구조체 - Google Patents
보호 외부 층을 갖는 자기 터널 접합 구조체 Download PDFInfo
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- 230000005291 magnetic effect Effects 0.000 title claims abstract description 113
- 238000000034 method Methods 0.000 claims abstract description 57
- 239000011241 protective layer Substances 0.000 claims abstract description 41
- 238000005530 etching Methods 0.000 claims abstract description 15
- 239000010410 layer Substances 0.000 claims description 395
- 238000001465 metallisation Methods 0.000 claims description 42
- 239000003989 dielectric material Substances 0.000 claims description 27
- 125000006850 spacer group Chemical group 0.000 claims description 20
- 230000004888 barrier function Effects 0.000 claims description 19
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 9
- 238000004140 cleaning Methods 0.000 claims description 9
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 239000010703 silicon Substances 0.000 claims description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 8
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 7
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 6
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- 235000012239 silicon dioxide Nutrition 0.000 claims description 3
- 239000000377 silicon dioxide Substances 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- 230000008569 process Effects 0.000 description 43
- 210000004027 cell Anatomy 0.000 description 29
- 239000000463 material Substances 0.000 description 22
- 235000012431 wafers Nutrition 0.000 description 20
- 239000002131 composite material Substances 0.000 description 15
- 230000005290 antiferromagnetic effect Effects 0.000 description 11
- 239000004065 semiconductor Substances 0.000 description 11
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 10
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 8
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 8
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 8
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 8
- 230000005415 magnetization Effects 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 239000004020 conductor Substances 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 229910001385 heavy metal Inorganic materials 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 230000010287 polarization Effects 0.000 description 5
- 230000006870 function Effects 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 239000011247 coating layer Substances 0.000 description 3
- 229910017052 cobalt Inorganic materials 0.000 description 3
- 239000010941 cobalt Substances 0.000 description 3
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 230000003993 interaction Effects 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 230000001154 acute effect Effects 0.000 description 2
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- SHMWNGFNWYELHA-UHFFFAOYSA-N iridium manganese Chemical compound [Mn].[Ir] SHMWNGFNWYELHA-UHFFFAOYSA-N 0.000 description 2
- 239000000395 magnesium oxide Substances 0.000 description 2
- CPLXHLVBOLITMK-UHFFFAOYSA-N magnesium oxide Inorganic materials [Mg]=O CPLXHLVBOLITMK-UHFFFAOYSA-N 0.000 description 2
- AXZKOIWUVFPNLO-UHFFFAOYSA-N magnesium;oxygen(2-) Chemical compound [O-2].[Mg+2] AXZKOIWUVFPNLO-UHFFFAOYSA-N 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 241000234282 Allium Species 0.000 description 1
- 229910015136 FeMn Inorganic materials 0.000 description 1
- 230000005355 Hall effect Effects 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- LKJPSUCKSLORMF-UHFFFAOYSA-N Monolinuron Chemical compound CON(C)C(=O)NC1=CC=C(Cl)C=C1 LKJPSUCKSLORMF-UHFFFAOYSA-N 0.000 description 1
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- KRSZDIGCQWBYNU-UHFFFAOYSA-N [Mn].[Ru] Chemical compound [Mn].[Ru] KRSZDIGCQWBYNU-UHFFFAOYSA-N 0.000 description 1
- 239000003929 acidic solution Substances 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 239000006117 anti-reflective coating Substances 0.000 description 1
- 230000003667 anti-reflective effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000001808 coupling effect Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000008367 deionised water Substances 0.000 description 1
- 229910021641 deionized water Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- DALUDRGQOYMVLD-UHFFFAOYSA-N iron manganese Chemical compound [Mn].[Fe] DALUDRGQOYMVLD-UHFFFAOYSA-N 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910052748 manganese Inorganic materials 0.000 description 1
- 239000011572 manganese Substances 0.000 description 1
- ZAUUZASCMSWKGX-UHFFFAOYSA-N manganese nickel Chemical compound [Mn].[Ni] ZAUUZASCMSWKGX-UHFFFAOYSA-N 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- JRTYPQGPARWINR-UHFFFAOYSA-N palladium platinum Chemical compound [Pd].[Pt] JRTYPQGPARWINR-UHFFFAOYSA-N 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 210000000352 storage cell Anatomy 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/80—Constructional details
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
- H10B61/10—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having two electrodes, e.g. diodes or MIM elements
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
- H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
- H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/01—Manufacture or treatment
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- H10N50/10—Magnetoresistive devices
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N59/00—Integrated devices, or assemblies of multiple devices, comprising at least one galvanomagnetic or Hall-effect element covered by groups H10N50/00 - H10N52/00
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Abstract
본 개시는 연장된 상부 전극을 갖는 자기 저항 랜덤 액세스 메모리(MRAM) 셀 및 그 형성 방법에 관한 것이다. 몇몇 실시형태에서, MRAM 셀은 전도성 하부 전극 위에 배열되는 자기 터널 접합(MTJ)을 갖는다. 두 개의 보호 층이 MTJ의 측벽을 순차적으로 둘러싼다. 두 개의 보호 층은 서로에 대해 에칭 선택비를 갖는다.
Description
자기 저항성 랜덤 액세스 메모리(magnetoresistive random-access memory; MRAM)는 유망한 불휘발성 데이터 스토리지 기술이다. MRAM 스토리지 셀(또는 "비트")의 코어는, 자기 고정 층(magnetic fixed layer)(기준 층)과 그 자화 방위가 변경될 수 있는 자기 자유 층(magnetic free layer)(자유 층) 사이에서 유전체 층이 끼이는 자기 터널 접합(magnetic tunnel junction; MTJ)이다. 터널 자기 저항 효과(tunnel magnetoresistance effect)에 기인하여, 기준 층과 자유 층 사이의 저항 값은 자유 층에서의 자화 방위 전환에 따라 변경된다. 병렬 자화(P 상태)는 더 낮은 전기 저항으로 이어지고, 반면 반평행 자화(AP 상태)는 더 높은 전기 저항으로 이어진다. 저항 값의 두 가지 상태는 MRAM 셀에 저장되는 두 가지 로직 상태 "1" 또는 "0"으로 간주된다.
스핀 전달 토크 MRAM(spin transfer torque MRAMㅓ; STT-MRAM) 셀에서, 기록 전류는 전체 MTJ, 즉 기준 층, 유전체 층, 및 자유 층을 통과하여 인가되는데, 이것은 스핀 전달 토크 효과를 통해 자유 층의 자화 방위를 설정한다. 즉, 기록 전류는 MRAM의 읽기 경로와 동일한 경로를 통과한다. 스핀-궤도 토크 MRAM(spin-orbit torque MRAM; SOT-MRAM) 셀에서, MTJ 구조체는 큰 스핀-궤도 상호 작용을 갖는 중금속 층 상에 배치된다. 자유 층은 중금속 층과 직접 접촉한다. 스핀 토크는, 일반적으로 Rashba(라쉬바) 효과 또는 스핀 홀 효과(spin Hall effect)(SHE 효과) 중 하나 이상을 포함하는 스핀-궤도 커플링 효과 하에서 중금속 층을 통해 주입되는 면내 전류(in-plane current)에 의해 유도된다. 기록 전류는 수직 MTJ를 통과하지 않는다. 대신, 기록 전류는 중금속 층을 통과한다. 자유 층의 자화 방위는 스핀-궤도 토크 효과를 통해 설정된다. 더 구체적으로, 전류가 중금속 층에서 면 내에서 주입되는 경우, 스핀-궤도 커플링은, 스핀 토크를 생성하고 자유 층에서 자화 반전을 유도하는 직교 스핀 전류로 이어진다.
본 개시의 양태는, 첨부의 도면과 함께 판독될 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 도면에서 동일한 참조 번호는 문맥 상 달리 지시하지 않는 한 유사한 엘리먼트 또는 액트(act)를 식별한다. 도면에서 엘리먼트의 사이즈 및 상대적 위치는 반드시 일정한 비율로 묘화되는 것은 아니다. 실제, 다양한 피쳐의 치수는 논의의 명확화를 위해 임의적으로 증가 또는 감소될 수도 있다.
도 1은 본 개시의 예시적인 실시형태에 따른 예시적인 MRAM 구조체이다.
도 2는 본 개시의 예시적인 실시형태에 따른 예시적인 MRAM 셀이다.
도 3a 내지 도 3d는 본 개시의 예시적인 실시형태에 따른 제1 제조 프로세스의 다양한 스테이지에서의 웨이퍼를 도시한다.
도 4a 내지 도 4k는 본 개시의 예시적인 실시형태에 따른 제2 제조 프로세스의 다양한 스테이지에서의 웨이퍼를 도시한다.
도 5a 내지 도 5d는 본 개시의 예시적인 실시형태에 따른 제3 제조 프로세스의 다양한 스테이지에서의 웨이퍼를 도시한다.
도 1은 본 개시의 예시적인 실시형태에 따른 예시적인 MRAM 구조체이다.
도 2는 본 개시의 예시적인 실시형태에 따른 예시적인 MRAM 셀이다.
도 3a 내지 도 3d는 본 개시의 예시적인 실시형태에 따른 제1 제조 프로세스의 다양한 스테이지에서의 웨이퍼를 도시한다.
도 4a 내지 도 4k는 본 개시의 예시적인 실시형태에 따른 제2 제조 프로세스의 다양한 스테이지에서의 웨이퍼를 도시한다.
도 5a 내지 도 5d는 본 개시의 예시적인 실시형태에 따른 제3 제조 프로세스의 다양한 스테이지에서의 웨이퍼를 도시한다.
하기의 개시는, 설명되는 주제의 상이한 피쳐를 구현하기 위한 많은 상이한 실시형태, 또는 예를 제공한다. 본 설명을 단순화하기 위해, 컴포넌트 및 배열(arrangement)의 특정한 예가 하기에서 설명된다. 이들은, 물론, 예에 불과하며 제한하도록 의도되는 것은 아니다. 예를 들면, 후속하는 설명에서 제2 피쳐 위에 또는 상에 제1 피쳐를 형성하는 것은, 제1 및 제2 피쳐가 직접 접촉하여 형성되는 실시형태를 포함할 수도 있고, 또한 제1 및 제2 피쳐가 직접 접촉하지 않을 수도 있도록 제1 피쳐와 제2 피쳐 사이에 추가적인 피쳐가 형성될 수도 있는 실시형태를 포함할 수도 있다. 게다가, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수도 있다. 이 반복은 간략화 및 명확화를 위한 것이며, 그 자체로는, 논의되는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하는 것은 아니다.
게다가, 도면에서 예시되는 바와 같은 다른 엘리먼트(들) 또는 피쳐(들)에 대한 하나의 엘리먼트 또는 피쳐의 관계를 설명하는 설명의 용이성을 위해, "밑에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)", "상부의(upper)" 및 등등과 같은 공간적으로 상대적인 용어가 본원에서 사용될 수도 있다. 공간적으로 상대적인 용어는, 도면에서 묘사되는 방위 외에, 사용 또는 동작에서 디바이스의 상이한 방위를 포괄하도록 의도된다. 장치는 다르게 배향될 수도 있고(90 도 회전될 수도 있거나 또는 다른 방위에 있을 수도 있고), 본원에서 사용되는 공간적으로 상대적인 서술어(descriptor)는 마찬가지로 그에 따라 해석될 수도 있다.
다음의 설명에서, 본 개시의 다양한 실시형태의 완전한 이해를 제공하기 위해 소정의 특정한 세부 사항이 기술된다. 그러나, 기술 분야의 숙련된 자는 본 개시가 이들 특정한 세부 사항 없이 실시될 수도 있다는 것을 이해할 것이다. 다른 예에서, 전자 컴포넌트 및 제조 기술과 관련되는 널리 공지된 구조체는 본 개시의 실시형태의 설명을 불필요하게 모호하게 하는 것을 방지하기 위해 상세하게 설명하지 않는다.
문맥 상 달리 요구하지 않는 한, 명세서 및 후속하는 청구범위 전체에 걸쳐, 단어 "포함한다(comprise)" 및 그 변형어, 예컨대 "포함한다(comprises)" 및 "포함하는(comprising)"은 개방적이고 포괄적인 의미, 즉, "~를 포함하는, 그러나 ~로 제한되지는 않는"으로 해석되어야 한다.
제1, 제2 및 제3 와 같은 서수의 사용은, 반드시 순위가 매겨진 의미의 순서를 암시하는 것이 아니라, 오히려, 행위 또는 구조체의 다수의 인스턴스 사이를 구별하기만 할 수도 있다.
본 명세서 전체에 걸친 "하나의 실시형태"또는 "한 실시형태"에 대한 언급은, 실시형태와 관련하여 설명되는 특정한 피쳐, 구조체 또는 특징이 적어도 하나의 실시형태에서 포함된다는 것을 의미한다. 따라서, 본 명세서 전반에 걸쳐 다양한 곳에서의 어구 "하나의 실시형태에서" 또는 "한 실시형태에서"의 출현은 반드시 모두 동일한 실시형태를 지칭하는 것은 아니다. 더구나, 특정한 피쳐, 구조체, 또는 특징은 하나 이상의 실시형태에서 임의의 적절한 방식으로 결합될 수도 있다.
본 명세서 및 첨부된 특허 청구범위에서 사용될 때, 단수 형태 "a(한)", "an(한)" 및 "the(그)"는, 내용이 명확하게 달리 지시하지 않는 한 복수의 지시 대상을 포함한다. 또한, 용어 "또는"은 일반적으로, 내용이 명확하게 달리 지시하지 않는 한, 그 의미에서 "및/또는"을 포함하여 활용된다는 것을 유의해야 한다.
본 출원은 통합 프로세스에서 자기 터널 접합(MTJ) 구조체 및 로직 디바이스의 연결 피쳐에 대한 인터커넥트 구조체(interconnect structure)를 형성하는 방법에 관한 것이다. MTJ 구조체는 연결 피쳐가 속하는 금속화 레벨(metallization level) 위에 형성된다. 따라서, MTJ 구조체에 대한 제1 인터커넥트 구조체는 로직 디바이스의 연결 피쳐에 대한 제2 상호 작용 구조체보다 더 짧고, 일반적으로 로직 디바이스의 연결 피쳐에 대한 제2 상호 작용 구조체보다 더 넓다. 통합 홀 에칭 프로세스(integrated hole etching process)에서, 예를 들면, MTJ 구조체에 대한 홀 및 연결 피쳐에 대한 홀은 함께 에칭되고, MTJ 구조체는 더 많은 양의 에천트에 노출된다.
MTJ 구조체 위에 유전체 재료의 두 개의 층이 형성된다. 유전체 재료의 두 개의 층은 많은 양의 에천트가 MTJ 구조체를 손상시키는 것을 방지한다. 몇몇 실시형태에서, 유전체 재료의 두 개 층의 외부/상부(upper) 층은, 레벨간 유전체 층 사이에서, 예를 들면, 로직 디바이스의 연결 피쳐 위에 배치되는 에칭 정지 층과 동일한 유전체 재료를 포함한다. 그러한 만큼, 동일한 에칭 프로세스는 MTJ에 대한 홀에서 유전체 재료의 외부 층을 제거할 것이고 연결 피쳐에 대한 홀에서 에칭 정지 층을 제거할 것이다. 유전체 재료의 두 개의 층의 내부/하부(lower) 층은 외부/상부 층에 대해 높은 에칭 선택비(etching selectivity)를 갖는다. 따라서, 에칭 프로세스는 적어도 유전체 재료의 내부 층을 완전히 제거하지는 않는다. 즉, MTJ 구조체에 대한 그리고 로직 디바이스의 연결 피쳐에 대한 홀을 각각 형성하는 에칭 프로세스 이후, MTJ 구조체는 여전히 내부 층에 의해 피복된다. 유전체 재료의 내부 층은 연결 피쳐에 대한 홀과 MTJ 구조체에 대한 홀의 습식 세정(wet cleaning)을 위해 사용되는 산성 용액에 민감하다. 따라서, 습식 세정 프로세스는 MTJ 구조체에 대한 홀에서 노출되는 유전체 재료의 내부/하부 층을 제거하고 MTJ 구조체를 각각의 홀에서 노출시킨다.
습식 세정 이후, 동일한 금속 퇴적 프로세스에서 MTJ 구조체에 대한 홀에서 그리고 연결 피쳐에 대한 홀에서 전도성 재료가 형성된다.
집적 회로(IC)에서, MTJ 구조체가 라인 백엔드 프로세스(back-end-of-line process)의 일부로서 형성된다. MTJ 구조체는 자유 자기 층, 고정된 자기 층(fixed magnetic layer) 및 자유 자기 층과 고정된 자기 층 사이의 배리어 층을 구비하는 수직 MTJ 스택을 포함한다. 예를 들면, SiN의 스페이서는 MTJ 스택을 횡측으로(laterally) 둘러싸고 있다. 상단(top) 전극 및 저부(bottom) 전극은, 각각, MTJ 스택의 상단 표면 또는 저부 표면으로부터 MTJ 스택과 접촉한다. 유전체 재료의 두 개의 보호 층이 스페이서 외부에 배치된다. 저부 전극 비아(bottom electrode via; BEVA)가 저부 전극 아래에서부터 저부 전극과 접촉한다. 상단 전극 비아(top electrode via; TEVA)가 상단 전극 위에서부터 상단 전극과 접촉한다.
몇몇 실시형태에서, 두 개의 보호 층은 또한 저부 전극 및 상단 전극의 측벽을 적어도 부분적으로 횡측으로 둘러싸고 있다.
MTJ 스택은, ILDX 층 아래의 ILDX-1 층의 금속화 레벨 상에서 수직으로 배치되는 레벨간 유전체(inter-level dielectric; ILD) 층(ILDX)에서 배치된다. 몇몇 실시형태에서, ILDX 층은, 예를 들면, SiC의 에칭 정지 층 및 산소가 풍부한 실리콘 산화물 층(oxygen rich silicon oxide layer)(SRO)에 의해 ILDX-1 층으로부터 분리된다. IC의 로직 영역에서, 로직 디바이스의 연결 피쳐는 ILDX-1 층에서 배치된다. 연결 피쳐는 배선 및/또는 상호 접속 피쳐(interconnection feature), 예를 들면, 연결 아일랜드 및/또는 점퍼 구조체를 포함할 수도 있다.
몇몇 실시형태에서, 두 개의 보호 층 중 외부의 보호 층인 외부 보호 층은 에칭 정지 층과 동일한 유전체 재료, 예를 들면, SiC를 포함한다. 두 개의 보호 층 중 내부의 보호 층인 내부 보호 층은 외부 보호 층에 대해 높은 선택비를 가지며, 구리, 텅스텐, 코발트 중 하나 이상을 포함할 수도 있는 연결 피쳐의 재료에 대해 에칭 선택비를 갖는 유전체 재료를 포함한다. 내부 및 외부 보호 층은 로직 영역에서 존재하지 않는다.
도 1은 기판(102) 위의 예시적인 집적 회로(integrated circuit; IC)(100)의 일부를 도시한다. IC(100)는 예시를 위해 도시되는 복수의 MRAM 셀인 MRAM 셀(112, 114)을 구비하는 제1 부분(110)을 포함한다. IC(100)는 또한 MRAM 셀과는 다른 회로 엘리먼트(도 1에서 도시되지 않음), 예를 들면, 로직 회로 엘리먼트를 구비하는 제2 부분(120)을 포함한다. 도 1은 IC 회로(100)의 BEOL 층 및 구조체를 도시한다. MRAM 셀(112, 114)은 하나 이상의 ILD 층(122) 위에서 BEOL 프로세스에서 형성되는데, 하나의 ILD 층(122)이 예시를 위해 도시된다. 몇몇 실시형태에서, 금속 상호 접속 구조체(metal inter-connection structure) 또는 금속 와이어 구조체와 같은 금속화 피쳐(116, 118)는 하나 이상의 ILD 층(122) 내에 또는 그들 사이에서 형성된다. 예를 들면, 금속화 피쳐(116)는 제1 부분(110) 내에 그리고 MRAM 셀(112, 114) 아래에 있고, 금속화 피쳐(118)는 제2 부분(120) 내에 있다. 예시의 목적을 위해, 금속화 피쳐(116) 및 금속화 피쳐(118)는 동일한 ILD 층(122)에 있다.
MRAM 셀(112, 114) 각각은 MTJ 구조체(124, 126)를 각각 포함한다. MTJ 구조체(124, 126) 각각은 하부 전극(BE)(128, 130) 및 상단 전극(top electrode; TE)(132, 134)에 각각 수직으로 인접한다. 인터커넥트 구조체, 예를 들면, 연결 비아(BEVA)(136, 138)는 BE(128, 130)를 아래의 각각의 금속화 피쳐(116)에 각각 연결한다. 몇몇 실시형태에서, MTJ 구조체(124, 126) 및 각각의 하부 전극(BE)(128, 130) 및 상단 전극(TE)(132, 134)은, MTJ 구조체(124, 126) 아래의 ILD 층(122)과 동일한 유전체 재료를 갖는 ILD 층(123)에서 형성된다. ILD 층(122, 123)은 실리콘 산화물 또는 저유전율(low-K) 유전체 재료 또는 다른 적절한 유전체 재료이다. 복합 에칭 정지 층(125)이 ILD 층(122)과 ILD 층(123) 사이에서 배치한다. 몇몇 실시형태에서, 복합 에칭 정지 층(125)은, 서로에 대해 에칭 선택비를 갖는 두 개의 유전체 층(127, 129)의 라미네이트를 포함한다. 몇몇 실시형태에서, 두 개의 층(127, 129) 중 하부의 층(129)은 ILD 층(123)에 대해 에칭 선택비를 가지며 에칭 정지 층으로서 기능한다. 몇몇 실시형태에서, 복합 에칭 정지 층(125)은 SiC의 에칭 정지 층(129) 및 SiC 층(129) 위에 실리콘이 풍부한 산화물(silicon rich oxide; SRO) 층(127)을 포함한다. 층(127)은 또한 TEOS 재료를 포함할 수도 있다.
몇몇 실시형태에서, BE(128, 130)는 복합 에칭 정지 층(125) 위에 형성되고 BEVA(136, 138)는 복합 에칭 정지 층(125)에서 형성된다. 몇몇 실시형태도 또한 가능하다. 예를 들면, BE(128, 130)는 복합 에칭 정지 층(125)에서 형성될 수도 있다.
두 개의 보호 층(142, 144)의 라미네이트(140)는 MTJ 구조체(124, 126)의 측벽(143, 145)을 캡슐화한다(encapsulate). 두 개의 보호 층(142, 144)은 서로에 대해 에칭 선택비를 갖는 재료를 포함한다. 몇몇 실시형태에서, 두 개의 보호 층(142, 144) 중 외부의 층(142)은 에칭 정지 층(129)과 동일한 재료 또는 에칭 선택비 특성에서 에칭 정지 층(129)과 유사한 재료를 포함한다. 예를 들면, 에칭 정지 층(129)이 SiC인 경우, 외부 보호 층(142)은 SiC, SiOC, 플라즈마 강화 원자 층 퇴적(plasma-enhanced atomic layer deposition; "PEALD") 프로세스를 사용하여 형성되는 다른 유전체 재료 또는 에천트와 관련하여 SiC와 유사한 에칭 특성을 갖는 다른 적절한 재료이다. 몇몇 실시형태에서, 내부 보호 층(144)은 알루미늄 산화물(aluminum oxide)(AlOx) 또는 외부 층(142)에 대해 에칭 선택비를 갖는 다른 적절한 재료이다.
몇몇 실시형태에서, 외부 보호 층(142)은 약 50 Å에서부터 약 500 Å 사이의 범위에 이르는 두께를 갖는다. 내부 보호 층(144)은 약 2 Å에서부터 약 50 Å 사이의 범위에 이르는 두께를 갖는다. 외부 보호 층(142) 및 내부 보호 층(144)의 상이한 두께 값은, 상단 전극(132, 134)을 노출시키기 위해 외부 보호 층(142) 및 내부 보호 층(144)에서 어퍼쳐(aperture)를 형성하는 것을 용이하게 하도록 구성된다. 본원에서 상세하게 설명될 바와 같이, 상단 전극(132, 134)을 노출시키기 위해 습식 에칭을 사용하여 내부 보호 층(144)에서 어퍼쳐가 형성될 것이다. 습식 에칭에서 알루미늄 질화물(aluminum nitride)의 알루미늄 산화물을 에칭하는 것은 일반적으로 어렵다. 그러한 만큼, 알루미늄 산화물 또는 알루미늄 질화물의 내부 보호 층(144)의 두께 값은 상대적으로 작아지도록 구성된다. 몇몇 실시형태에서, 외부 보호 층(142)은, 층(129)과 동일하게, SiC 또는 SiOC이다. 본원에서 설명되는 바와 같이, 동일한 에칭 프로세스가 외부 보호 층(142)에서 그리고 층(129)에서 어퍼쳐를 개구한다. SiC 에칭 프로세스에서, 외부 보호 층(142)이 에천트 소스에 근접하기 때문에, 외부 보호 층(142)은 층(129)보다 에천트의 더 많은 부하를 받게 된다. 그러한 만큼, 외부 보호 층(142)의 두께 값은 상대적으로 크게 구성된다.
몇몇 실시형태에서, 스페이서 층(146, 148)은 MTJ 구조체(124, 126)의 측벽(143, 145)을 각각 둘러싼다. 스페이서 층(146, 148)은 측벽(143, 145)과 라미네이트(140) 사이에 횡측으로 배치된다. 몇몇 실시형태에서, 스페이서 층(146, 148)은 BE(128, 130) 위에 각각 배치된다. 스페이서 층(146, 148)은 SiN 또는 다른 적절한 유전체 재료이다.
몇몇 실시형태에서, 라미네이트(140)는 또한 상단 전극(132, 134)의 측벽(133, 135)을 적어도 부분적으로 캡슐화한다. 예를 들면, 상단 전극(132, 134)의 상부 표면(137, 139) 및, 몇몇 실시형태에서, 측벽(133, 135)의 상부 부분을 포함하는 상단 전극(132, 134)의 상부 부분이 라미네이트(140)로부터 노출된다. 금속 상호 접속 구조체(152, 154)가 상단 전극(132, 134) 위에 형성되고 라미네이트(140)로부터 노출되는 상단 전극(132, 134)의 상부 부분과 접촉한다. 몇몇 실시형태에서, 라미네이트(140)는, 라미네이트(140)로부터 노출되는 상단 전극(132, 134)의 상부 부분을 제외하면, 제1 영역(110)의 전체 표면에 걸쳐 연장된다. 라미네이트는 제2 영역(120) 위로 연장되지 않는다.
몇몇 실시형태에서, 금속 상호 접속 구조체(156)가 제2 영역(120)에서 형성되고, 금속화 피쳐(118)와 접촉한다. 구체적으로, 금속 상호 접속 구조체(156)는 ILD(123) 및 복합 에칭 정지 층(125)을 통해 연장되고, 금속화 피쳐(118)와 접촉한다. 금속 상호 접속 구조체(152, 154, 156)는 동일한 프로세스에서 형성되고 모두 ILD(123)의 상부 표면(158)으로부터 하방으로 연장된다. 금속 상호 접속 구조체(152, 154, 156)는 ILD(123)의 상부 표면(158)과 관련하여 서로 동일 평면 상에 있다.
한 실시형태에서, BE(128, 130)는, 각각의 MTJ 구조체(124, 126)의 동작에 적절한 자기 특성을 갖는 전도성 질화물을 포함한다. 예를 들면, BE(128, 130)의 전도성 질화물 재료는 MTJ 구조체(124, 126)의 고정 층의 자기 분극(magnetic polarization)의 고정(pinning)에 영향을 주지 않는다. 한 실시형태에서, BE(128, 130)는 TaN 또는 TiN 중 하나 이상이다. BEVA(136)는 BE(128, 130)의 전기적 및 자기적 특성과 매치하는 재료를 포함한다. 한 실시형태에서, BEVA(136)는 TiN이다. 몇몇 실시형태에서, BEVA(136)는 또한, TiN 재료가 주변 SiC 층(129) 및 SRO/TEOS 층(127)으로 침투하는 것을 방지하는 Ta 또는 TaN의 하나 이상의 것의 배리어 또는 라이너 층(간략화를 위해 도시되지 않음)을 포함한다.
도 2는 예시적인 MRAM 셀(112)을 도시한다. 도 2를 참조하면, MRAM 셀(112)은 BE(128)를 포함한다. 반강자성 층(anti-ferromagnetic layer; 204)이 전도성 하부 전극(128) 위에 배열되고, 고정된 자기 층(pinned magnetic layer; 206)이 반강자성 층(204) 위에 배열된다. 반강자성 층(204)은 강한 교환 커플링(exchange coupling)을 갖는 재료를 포함하는데, 반강자성 층(204)은 이웃하는 스핀이 반대 방향을 가리키는 규칙적인 패턴으로 정렬되는 자기 모멘트를 갖는 원자를 구비한다. 강한 교환 커플링은 반강자성 층(204)이 고정된 자기 층(206)의 자기 분극을 고정(pin)(즉, 고정(fix))하는 것을 허용하고, 그에 의해, 예를 들면, MRAM 셀(112)의 기록 동작 동안, 고정된 자기 층(206)의 자기 분극이 전환되는 것을 방지한다. 이러한 만큼, 고정된 자기 층(206)은 MTJ 구조체(124)의 고정 층(206)으로 또한 지칭된다. 몇몇 실시형태에서, 합성 반강자성(synthetic anti-ferromagnetic; SAF) 층(간략화를 위해 도시되지 않음)이 반강자성 층(204)과 고정된 자기 층(206) 사이에서 배치될 수도 있다.
MTJ 구조체(124)에서, 고정된 자기 층(206)은 유전체 배리어 층(208)에 의해 자유 자기 층(210)으로부터 수직으로 분리된다. 자유 자기 층(210) 또는 자유 층(210)은, 고정된 자기 층(206)의 구성과 관련하여 평행 구성과 반평행 구성 사이에서 전환할 수 있는 자기 분극을 포함한다. 상부/상단 전극(132)은 자유 자기 층(210) 위에 배치된다. 옵션 사항으로(optionally), 예를 들면, 실리콘 질화물(SiN)의 유전체 캡 또는 스페이서 층(146)이 MTJ 구조체(124) 주위에서 배열된다. 스페이서 층(146)은 또한 탄화물(carbide)(SiC), 실리콘 이산화물(silicon dioxide)(SiO2), 실리콘 산질화물(silicon oxy-nitride)(SiON), 실리콘 산탄화물(silicon oxy-carbide)(SiOC), 및/또는 저유전율 유전체 재료일 수도 있다.
고정된 자기 층(206), 유전체 배리어 층(208), 및 자유 자기 층(210)은 자기 터널 접합(MTJ)(124)을 형성한다. MTJ(124) 내에서, 전자는, 전도성 하부 전극(128)과 전도성 상부 전극(132) 사이에서의 차동 전압의 인가시 유전체 배리어 층(208)을 통해 터널링할 수도 있다. 전자가 유전체 배리어 층(208)을 통해 터널링함에 따라, 자유 자기 층(210)의 자기 분극은 변경될 수도 있고, 그에 의해, MTJ(124)의 저항 값을 변경할 수도 있다. 예를 들면, 자유 자기 층(210)의 극성이 고정된 자기 층(206)의 극성과 정렬되면, MTJ(124)는 제1 데이터 상태에 대응하는 제1 저항 값, 예를 들면, 논리 "0"을 갖는다. 자유 자기 층(210)의 극성이 고정된 자기 층(206)의 극성과 오정렬되면, MTJ(124)는 제2 데이터 상태에 대응하는 제2 저항 값, 예를 들면, 논리 "1"을 갖는다.
몇몇 실시형태에서, 전도성 하부 또는 저부 전극(BE)(128)은 티타늄 질화물(titanium nitride)(TiN), 탄탈룸 질화물(tantalum nitride)(TaN), 티타늄(Ti), 및/또는 탄탈룸(Ta)을 포함할 수도 있다. 몇몇 실시형태에서, BE(128)는 대략 10 nm와 대략 100 nm 사이의 범위 내의 두께를 가질 수도 있다. 몇몇 실시형태에서, 반강자성 층(204)은 이리듐 망간(iridium manganese)(IrMn), 철 망간(iron manganese)(FeMn), 루테늄 망간(ruthenium manganese)(RuMn), 니켈 망간(nickel manganese)(NiMn) 및/또는 팔라듐 백금 망간(palladium platinum manganese)(PdPtMn)을 포함할 수도 있다. 몇몇 실시형태에서, 고정된 자기 층(206)은 코발트(Co), 철(Fe), 붕소(B), 및/또는 루테늄(Ru)을 포함할 수도 있다. 몇몇 실시형태에서, 고정된 자기 층(206)은 대략 5 nm와 대략 10 nm 사이의 범위 내의 두께를 가질 수도 있다.
몇몇 실시형태에서, 유전체 배리어 층(208)은 마그네슘 산화물(magnesium oxide)(MgO) 및/또는 알루미늄 산화물(Al2O3)을 포함할 수도 있고 대략 0.5 nm와 대략 2 nm 사이의 범위 내의 두께를 가질 수도 있다. 몇몇 실시형태에서, 자유 자기 층(210)은 코발트(Co), 철(Fe), 및 붕소(B) 중 하나 이상을 포함할 수도 있고 대략 1 nm와 대략 3 nm 사이의 범위 내의 두께를 가질 수도 있다.
몇몇 실시형태에서, 전도성 상부 전극(132)은 티타늄 질화물(TiN), 탄탈룸 질화물(TaN), 티타늄(Ti), 텅스텐(W), 및/또는 탄탈룸(Ta)을 포함할 수도 있다.
몇몇 실시형태에서, 전도성 상부 전극(132), 자유 자기 층(210), 유전체 배리어 층(208), 고정된 자기 층(206), 반강자성 층(204), 및 전도성 상부 전극(132)의 단면은, 개별적으로 또는 그룹으로서 함께, 실질적으로 예각 사다리꼴(acute trapezoid)이다. 전도성 하부 전극(128), 자유 자기 층(210), 유전체 배리어 층(208), 고정된 자기 층(206), 및 반강자성 층(204)의 폭은 z 축에서 하방 방향을 따라 계속 증가한다. 몇몇 실시형태에서, 이 예각 사다리꼴 단면 형상은, MTJ 구조체(124)의 측벽(143) 및 상부 전극(132)의 측벽(133)을 형성하기 위해 사용되는 이온 빔 에칭(ion beam etching; IBE) 프로세스에 의해 형성된다. 다시 말하면, 자유 자기 층(210), 유전체 배리어 층(208), 고정된 자기 층(206), 반강자성 층(204) 및 상단 전극(132)은 실질적으로 정렬되고 경사진 측벽을 갖는다.
도 3a 내지 도 3d는 IC(100), MRAM 셀(112), 또는 다른 반도체 구조체를 형성하는 다양한 제조 스테이지에서의 웨이퍼(300)를 예시한다. 도 3a를 참조하면, 웨이퍼(300)가 수용된다. 웨이퍼(300)는 반도체 본체(302)를 포함한다. 반도체 본체(302)는 결정성 구조체(crystalline structure)의 실리콘 기판 및/또는 게르마늄과 같은 다른 원소 반도체일 수도 있다. 대안적으로 또는 추가적으로, 반도체 본체(302)는 실리콘 탄화물(silicon carbide), 갈륨 비화물(allium arsenide), 인듐 비화물(indium arsenide), 및/또는 인듐 인화물(indium phosphide)과 같은 화합물 반도체를 포함할 수도 있다. 게다가, 반도체 본체(302)는 또한 실리콘 온 인슐레이터(silicon-on-insulator; SOI) 구조체를 포함할 수도 있다. 반도체 본체(302)는 에피택셜 층을 포함할 수도 있고 및/또는 성능 향상을 위해 변형될 수도 있다. 반도체 본체(302)는 또한, p 타입 기판 및/또는 n 타입 기판 및 p 웰 및/또는 n 웰과 같은 다양한 도핑 영역과 같은 기술 분야에서 공지되어 있는 설계 요건에 따라 다양한 도핑 구성을 포함할 수도 있다. 하나 이상의 선택 트랜지스터(304)가 반도체 본체(302) 내에 또는 위에 배열된다. 몇몇 실시형태에서, 하나 이상의 선택 트랜지스터(304)는 분리 영역(305)(예를 들면, STI 영역) 사이에서 배치된다.
몇몇 실시형태에서, 하나 이상의 선택 트랜지스터(304)는 MOSFET(metal-oxide-silicon field effect transistor; 금속 산화물 실리콘 전계 효과 트랜지스터) 디바이스를 포함할 수도 있다. 트랜지스터(304)는 평면형 트랜지스터, finFET 트랜지스터, 게이트 올 어라운드(gate-all-around) 트랜지스터, 수직 트랜지스터 또는 다른 타입의 트랜지스터와 같은 다양한 타입일 수도 있는데, 이들 중 어느 것도 본 개시의 범위를 제한하지는 않는다. 그러한 실시형태에서, 하나 이상의 선택 트랜지스터(304)는 채널 영역(307)에 의해 분리되는 소스 영역(306) 및 드레인 영역(308)을 각각 포함한다. 소스 영역(306)은 제1 도핑 타입(예를 들면, n 타입 도펀트)을 포함하고, 채널 영역(307)은 제1 도핑 타입과는 상이한 제2 도핑 타입을 포함하고, 드레인 영역(308)은 제1 도핑 타입을 포함한다. 몇몇 실시형태에서, 제1 도핑 타입은 n 타입 도핑을 포함하고, 한편, 다른 실시형태에서 제1 도핑 타입은 p 타입 도핑을 포함한다. 게이트 산화물 층(309)에 의해 채널 영역(307)으로부터 분리되는 게이트 전극(311)을 포함하는 게이트 구조체(310)는 소스 영역(306)과 드레인 영역(308) 사이의 전하 캐리어의 흐름을 제어하도록 구성된다. 다양한 실시형태에서, 게이트 구조체(310)는 도핑된 폴리실리콘 재료 또는 금속 재료(예를 들면, TiN, Al, 등등)를 포함할 수도 있다. 몇몇 실시형태에서, 측벽 스페이서(312)(예를 들면, SiN 스페이서)는 게이트 전극(311)의 대향하는 측면 상에 배치될 수도 있다.
라인 백엔드(back-end-of-the-line; BEOL) 금속 피쳐(318, 320), 또는 금속화 피쳐가 반도체 본체(302) 위에 배치되는데, 일부는 콘택 비아(314)(도시되는 314a, 314b, 314c)를 통해 트랜지스터(304)의 단말과 접촉한다. 금속화 피쳐(318, 320)는 수직으로 적층되는데, 그 중 일부는 궁극적으로 제1 영역(110)의 금속화 피쳐(116) 및 제2 영역(120)의 금속화 피쳐(118)로 이어진다. 금속화 피쳐는 금속화 피쳐(116 및 118)가 형성되는 ILD 층(122)을 포함하는 ILD 층(322)에서 형성된다. 몇몇 실시형태에서, 레벨간 유전체(ILD) 층(322, 122)은, 예를 들면, SiC 또는 SiN의 에칭 정지 층(329)에 의해 서로 분리된다.
도 3b에서, SRO 또는 TEOS의 층(127) 및 SiC의 층(129)을 포함하는 복합 에칭 정지 층(125)이 ILD 층(122) 위에 형성된다. 종래의 실리콘 기반의 SiC 에칭 정지 층 위에 놓이는 테트라에톡시실란(tetraethoxysilane; TEOS) 산화물 층으로 제조되는 복합 에칭 정지 층은 복합 에칭 정지 층(125)에 대한 전체 두께 및 유전 상수를 더 감소시킬 수 있다.
도 3c에서, BEVA 구조체(136)는, ILD 층(122)의 금속화 피쳐(116)와 접촉하면서, 제1 영역(110)의 복합 에칭 정지 층(125)에서 형성된다. BEVA 비아 구조체(136)는 금속화 피쳐(116)의 재료와는 상이한 재료를 포함한다. 몇몇 실시형태에서, BEVA 비아 구조체(136)는 TiN이고, 금속화 피쳐(116)는 구리이다. 층(127)은, 예를 들면, TiN의 BEVA 비아 구조체(136)의 퇴적에 적절한 재료이다. 몇몇 실시형태에서, 층(127)은 SRO 또는 TEOS 또는 다른 적절한 유전체 재료 중 하나 이상이다. 몇몇 실시형태에서, 배리어 또는 라이너 층(328)이 BEVA 비아 구조체(136)와 주변 복합 에칭 정지 층(125) 사이에서 형성된다. 배리어 층(328)은 Ta 또는 TaN 중 하나 이상이다. 배리어 층(328)은 TiN 엘리먼트가 주변 복합 에칭 정지 층(125)으로 침투하는 것을 방지한다. 몇몇 실시형태에서, BEVA 비아 구조체(136)는 층(127)에서만 형성되고 SiC의 층(129)에서는 형성되지 않는다. 즉, BEVA 비아 구조체(136)와 금속화 피쳐 사이의 층(129)에서는 다른 상호 접속 구조체가 형성된다.
도 3d에서, MRAM 셀(112)은 제1 영역(110)에서 BEVA 비아 구조체(136)와 복합 에칭 정지 층(125) 위에 형성된다. MRAM 셀은 MTJ 구조체(124), 상단 전극(132), 및 저부 전극(128)을 포함한다. 몇몇 실시형태에서, 스페이서 층(146)은 MRAM 셀(112)의 적어도 MTJ 구조체(124)를 둘러싼다.
도 4a 내지 도 4m은 MRAM 셀(112)의 추가적인 형성 및 MRAM 셀(112) 위의 금속화 피쳐를 예시한다.
도 4a에서, 예시적인 웨이퍼(400)가 수용된다. 예시적인 웨이퍼(400)는 도 3a 내지 도 3d의 프로세스 이후의 웨이퍼(300)와 동일한 웨이퍼일 수도 있다. 예시적인 웨이퍼(400)는 MRAM 셀을 위한 제1 영역(110) 및 다른 회로부 엘리먼트, 예를 들면, 로직 엘리먼트를 위한 제2 영역(120)을 갖는 것으로 도시된다.
도 4b에서, 두 개의 층(402, 404)의 라미네이트가 웨이퍼(400) 위에 전역적으로(globally) 형성된다. 두 개의 층(402, 404)은 서로에 대해 높은 에칭 선택비를 갖는다. 몇몇 실시형태에서, 층(402)은 에칭 정지 층(129)과 동일한 재료이거나 또는 에칭 정지 층(129)과 유사한 에칭 특징을 갖는 재료이다. 에칭 정지 층(129)이 SiC인 경우, 층(402)은 PEALD를 사용하여 형성되는 SiC, SiOC 또는 다른 유전체 재료이다. 층(404)은 알루미늄 산화물(AlOx) 또는 알루미늄 질화물(AiN) 또는 유사한 에칭 특징을 갖는 재료이다. 층(404)은 약 50 Å에서부터 약 500 Å까지의 범위에 이르는 두께를 가지고 퇴적된다. 층(402)은 약 2 Å에서부터 약 50 Å까지의 범위에 이르는 두께를 가지고 퇴적된다.
도 4c에서, 층(402 및 404)은 에칭에 의해 제2 영역(120)으로부터 선택적으로 제거되는데, 예를 들면, 제1 영역(110)은 마스크 층(간략화를 위해 도시되지 않음)에 의해 피복된다. SRO 또는 TEOS의 층(127)의 일부는, 제2 영역(120)에서의 층(127)의 두께가 제1 영역(110)의 층(127)의 두께보다 더 작도록 에칭에 의해 또한 제거될 수도 있다. 알루미늄 산화물(AlOx) 또는 알루미늄 질화물(AiN)의 층(404)과 SiC의 에칭 정지 층(129) 사이의 에칭 선택비에 기인하여, 에칭 정지 층(129)은 층(402 및 404)이 제2 영역(120)으로부터 제거된 이후 남아 있다.
도 4d에서, ILD 층(123)은 웨이퍼(400) 위에 전역적으로 또는 완전히 덮도록(blanketly) 형성된다. 구체적으로, ILD 층(123)은 제1 영역(110) 및 제2 영역(120) 둘 모두 위에 형성된다. 몇몇 실시형태에서, ILD 층(123)은 SiCOH, 다공성(porous) SiCOH, NanoGlass(나노글래스) 또는 유전 상수 k ≤3을 갖는 다른 유전체 재료와 같은 초저유전율(extremely low-k; ELK) 재료이다. ILD 층(123)의 표면(410)을 평탄화하기 위해 버핑(buffing) CMP 프로세스가 수행된다.
도 5a 내지 도 5d는 ILD(123)의 표면(410)을 평탄화하는 예시적인 프로세스를 도시한다. 도 5a에서, ILD 층(123)은 제1 영역(110) 및 제2 영역(120) 위에 전역적으로 형성된다. MTJ 구조체(124) 때문에, ILD 층(123)은 MTJ 구조체(124) 위의 범프 또는 단차 높이(510)를 포함한다. 도 5b에서, 저유전율 유전체 재료의 코팅 층(520)이 ILD 층(123) 위에 코팅된다. 코팅 층(520)은 범프(510)를 피복하고 상대적으로 평평한 표면(522)을 갖는다. 도 5c에서, 코팅 층(520) 및 범프(510)를 제거하기 위해 에칭백 프로세스가 수행된다. 몇몇 실시형태에서, 에칭백 프로세스 이후 범프(510)의 잔류 부분(524)이 남아 있다. 도 5d에서, 잔류 부분(524)을 제거하기 위해 그리고 ILD 층(123)의 표면(410)을 평탄화하기 위해 버핑 CMP 프로세스가 수행된다.
도 4e에서, 반사 방지 층(412) 및 하드 마스크 층(414)이 ILD 층(123) 위에 연속적으로 형성된다. 몇몇 실시형태에서, 반사 방지 층(412)은 질소가 없는 반사 방지 코팅(nitrogen-free anti-reflective coating; NFARC)의 층이고, 하드 마스크 층(414)은 TiN/TaN 층이다. 층(412 및 414) 둘 모두는 희생 층으로서 기능한다. 하드 마스크 층(414)은 제1 영역(110)에서 어퍼쳐(420)를 그리고 제2 영역(120)에서 어퍼쳐(422)를 가지도록 패턴화된다. 어퍼쳐(420, 422)는 ILD 층(123)에서 형성될 금속화 피쳐를 형성하기 위한 위치를 제1 영역(110) 및 제2 영역(120)에서 정의한다. 몇몇 실시형태에서, 제1 영역(110) 및 제2 영역(120)의 어퍼쳐(420, 422)는, 각각, 동일한 치수, 예를 들면, 동일한 표면적을 가질 수도 있다. 몇몇 실시형태에서, 희생 유전체 하드 마스크 층(416)이 ILD 층(123)과 NFARC 층(412) 사이에서 형성된다. 층(416)은 저유전율 유전체 층(123)의 표면에서 꼬임(kink) 결함을 방지하도록 기능한다. 예를 들면, 희생 유전체 하드 마스크 층(416)은 플라즈마 강화 화학적 기상 증착(PECVD), 고밀도 플라즈마 화학적 기상 증착(high density plasma chemical vapor deposition; HDP-CVD) 및 대기압 화학적 기상 증착(atmospheric pressure chemical vapor deposition; APCVD)과 같은 방법을 활용하여 실리콘 질화물과 같은 유전체 재료를 포함하는 실리콘으로 형성된다.
도 4f에서, 어퍼쳐(420, 422)를 통해 부분적인 비아 홀 또는 트렌치(424, 426)를 형성하기 위해 부분 비아 에칭 프로세스(partial via etch process)가 구현된다. 구체적으로, 부분 비아 에칭은 NFARC 층(412)을 개구하여 제1 영역(110)의 MRAM 셀(112)로 또는 제2 영역(120)의 금속화 피쳐(118)로 이어지는 비아 홀 또는 트렌치를 형성하도록 지정되는 곳 상에 위치되는 ILD 층(123)의 재료를 부분적으로 제거한다. 어퍼쳐(420, 422)는 통합 에칭 프로세스에서 함께 형성된다. 즉, 제1 영역(110) 또는 제2 영역(120) 중 나머지 하나에 대해 부분 비아 에칭 프로세스가 수행될 때, 제1 영역(110) 또는 제2 영역(120) 중 어느 것도 피복되지 않는다. 몇몇 실시형태에서, 부분적인 비아 홀 또는 트렌치(424, 426)는, 예를 들면, 깊이 및 형상에서 실질적으로 동일한 치수를 갖는다.
도 4g에서, MRAM 셀(112)로 이어지는 비아 홀(430) 및 금속화 피쳐(118)로 이어지는 비아 홀(432)을 형성하기 위해 메인 에칭 프로세스가 어퍼쳐(420, 422)를 통해 구현된다. 에칭 프로세스는 또한 제2 영역(120)에서 복합 에칭 정지 층(125)의 SRO 또는 TEOS 층(127)을 제거한다. 그러한 만큼, 플라즈마 강화 ALD(PEALD)를 사용하여 형성되는 SiC, SiOC, 또는 다른 유전체 층의 층(404) 및 SiC의 층(129)은 메인 에칭 프로세스를 위한 에칭 정지 층으로서 기능한다. 몇몇 실시형태에서, 메인 에칭 프로세스는 건식 플라즈마 에칭 프로세스(dry plasma etch process)를 사용한다.
부분적인 비아 홀(424, 426)에 기인하여, 비아 홀(430, 432) 각각은 스태거 형상(stagger shape)을 가지며 각각 더 넓은 부분(434, 436) 및 더 좁은 부분(438, 440)을 포함한다. 넓은 부분(434, 436)은 ILD(123)의 표면(410)에 근접한다. 더 좁은 부분(438, 440)은 더 넓은 부분(434, 436)보다 더 낮고, 각각, MRAM 셀(112) 또는 금속화 피쳐(118)에 근접한다. 몇몇 실시형태에서, 더 넓은 부분(434, 436)은, 예를 들면, 표면적에서, 형상에서 그리고 깊이/길이에서 동일한 치수를 갖는다. 제1 영역(110)에서의 더 좁은 부분(438)은 제2 영역(120)에서의 더 좁은 부분(440)의 치수(441)보다 더 얕은/더 짧은 치수(439)를 갖는다. 그러한 만큼, MRAM 셀(112) 위의 SiC 층(404)은 제2 영역(120)에서의 SiC 층(129)보다 더 많은 에천트에 노출된다. 비아 홀(432)에서 노출되는 SiC 층(129)보다 비아 홀(430)에 노출되는 SiC 층(404)으로부터 더 많은 SiC 재료가 제거된다. 그러나, AlOx 층(402)이 SiC에 대해 높은 에칭 선택비를 가지기 때문에, AlOx 층(402)은, 상단 전극(132), MTJ 구조체(124), 및 저부 전극(128)을 포함하는 MRAM 셀(112)을 피복하고 있는 채로 남아 있다. 다른 한편으로는, SiC 층(404)이 AlOx 층(402)을 캡슐화하고 AlOx 층(402) 이전에 메인 에칭 프로세스의 에천트에 노출되기 때문에, AlOx 층(402)은 상대적으로 큰 두께를 유지할 필요가 없다. 대신, AlOx 층(402)은 약 2 Å 내지 약 50 Å의 상대적으로 작은 두께를 갖는다.
몇몇 실시형태에서, 더 넓은 부분(434, 436) 및 더 좁은 부분(438, 440) 모두는, 내부에 금속 라인을 충전하는 트렌치로서 거동하는 점점 가늘어지는 형상(tapered shape)을 갖는다.
도 4h에서, 비아 홀(432)로부터 하방으로 SiC의 에칭 정지 층(129)의 선택 부분을 제거하고 비아 홀(430)로부터 하방으로 SiC 층(404)의 선택 부분을 제거하기 위해, 라이너 제거 방법(liner remove method; LRM) 에칭 프로세스가 적용된다. SiC 층(127, 404)을 제거함에 있어서 다른 에칭 기술이 사용되는 것도 또한 가능하다. 몇몇 실시형태에서, 에칭은 고도로 이방성인데(anisotropic), 이 경우 횡측 에칭은 거의 적용되지 않는다. 이것은 예를 들면, 40 mTorr보다 더 작은 더 낮은 압력, 및 예를 들면, 100 W보다 더 큰 더 높은 바이어스 전력에 의해 실현될 수 있다. AlOx 층(402)이 SiC에 대해 높은 에칭 선택비를 가지기 때문에, AlOx 층(402)은 MRAM 셀(112)을 피복하는 채로 남아 있고 비아 홀(430)에서 노출된다. 제2 영역(120)에서, 비아 홀(432) 아래의 SiC 층(129)의 제거는 비아 홀(432)의 금속화 피쳐(118)를 노출시킨다.
도 4i에서, 습식 세정 프로세스가 제1 영역(110) 및 제2 영역(120)에 함께 적용된다. 예를 들면, 탈이온수(deionized water)를 사용하는 습식 세정은 비아 홀(430)에서 노출되는 AlOx 층(402)을 제거하고 비아 홀(432)의 잔해물 및 잔류물을 제거한다. 습식 세정은 비아 홀(432)에 노출되는, 예를 들면, 구리의 금속화 피쳐(118)를 손상시지 않을 것이거나 또는 영향을 주지 않을 것이고, 예를 들면, 예를 들면, 텅스텐의 상단 전극(132)을 손상시키지 않을 것이거나 또는 영향을 끼치지 않을 것이다. AlOx 층(402)의 약 2 Å 내지 약 50 Å의 상대적으로 작은 두께 때문에, 습식 세정을 통해 AlOx 층(402)의 일부를 제거하는 것이 상대적으로 더 쉽거나 또는 더 빠르다. 그러한 만큼, AlOx 층(402)의 제거는, 비아 홀(432)의 잔해물 및 잔류물을 세정하기 위해 습식 세정이 또한 구현되기 때문에, 제조 프로세스에서 추가적인 시간 비용을 초래하지 않을 것이다. 비아 홀(430)에서 노출되는 AlOx 층(402)의 일부가 제거된 이후, 나머지 층(402, 404)은 도 1의 보호 층(142, 144)이 된다.
도 4j에서, 전도성 재료(439), 예를 들면, 구리가 비아 홀(430, 432) 안으로 함께 퇴적되는데, 이것은, 상단 전극(132)까지 그리고 금속화 피쳐(118)까지 각각 하방으로 연장된다. MTJ 구조체(124) 및 상단 전극(132)의 측벽이 나머지 층(402, 404)에 의해 피복되기 때문에, 비아 홀(430)이 오정렬되고 전도성 재료(439)가 상단 전극(132) 및 MTJ 구조체(124)의 측벽 위에 퇴적되더라도, MTJ 구조체(124)의 측벽은 손상되지 않을 것이거나 또는 영향을 받지 않을 것이다. 그러한 만큼, 비아 홀(430)은 표면 치수에서 더 많은 허용 오차 및 유연성을 가질 수 있다. 비아 홀(430, 432)이 함께 형성된다는 점을 고려하면, 그러한 허용 오차 및 유연성은 비아 홀(432)의 프로세스 설계에도 또한 이익이 된다.
도 4k에서, 과도한 전도성 재료(440), 하드 마스크 층(414), NFARC 층(412) 및 ESLK 층(416)을 포함하는 ILD 층(123)의 상단 표면(410) 위의 층을 제거하기 위해 화학적 기계적 연마가 적용된다. 비아 홀(430) 내의 전도성 재료는 MRAM 셀(112)의 상단 전극(132)에 대한 상호 접속 구조체(442)가 된다. 비아 홀(432) 내의 전도성 재료는 제2 영역(120) 내의 금속화 피쳐(118)에 대한 상호 접속 구조체(444)가 된다.
본원에서 도시되는 바와 같이, 층(402, 404)이 MRAM 셀(112)을 캡슐화하는 것을 통해, 제1 영역(110) 내의 MRAM 셀(112)에 대한 상호 접속 구조체(442)를 형성하는 프로세스 및 제2 영역(120) 내의 금속화 피쳐(118)에 대한 상호 접속 구조체(444)를 형성하는 프로세스는 동일한 프로세스에서 통합된다. 제1 영역(110) 또는 제2 영역(120) 중 어느 것도 다른 영역에서 상호 접속 구조체를 형성하는 프로세스에서 피복되지 않는다. 그러한 통합 프로세스는 BEOL 프로세스에서 비용 및 시간을 절약한다. 게다가, 층(402, 404)은 인터커넥트 구조체(442)를 형성하는 프로세스에서 MRAM 셀(112)이 손상되는 것을 보호한다.
본 개시는 하기의 실시형태의 설명으로 추가로 이해될 수도 있다:
몇몇 실시형태에서, 집적 회로는, 제1 자기 층, 제2 자기 층 및 제1 자기 층과 제2 자기 층 사이의 배리어 층을 구비하는 수직 자기 터널 접합 스택; 수직 자기 터널 접합 스택 아래의 제1 전극; 수직 자기 터널 접합 스택 위의 제2 전극; 수직 자기 터널 접합 스택을 횡측으로 둘러싸는 제1 유전체 층; 및 제1 유전체 층을 횡측으로 둘러싸는 제2 유전체 층을 포함한다.
몇몇 실시형태에서, 방법은, 웨이퍼의 제1 영역 - 제1 영역은 에칭 정지 층 위에서 수직 자기 터널 접합 구조체를 포함하고, 에칭 정지 층은 횡측으로 제1 영역 옆에 있는 웨이퍼의 제2 영역을 통해 연장됨 - 위에 선택적으로 제1 유전체 층을 형성하는 것; 제1 유전체 층을 캡슐화하는 제2 유전체 층을 웨이퍼의 제1 영역 위에서 선택적으로 형성하는 것; 웨이퍼의 제1 영역 및 제2 영역 위에 제3 유전체 층을 형성하고 제2 유전체 층을 캡슐화하는 것; 제1 에칭 동작에서, 제2 영역에서 에칭 정지 층의 제2 부분을 노출시키는 제2 홀과 함께 수직 자기 터널 접합 구조체 위의 제2 유전체 층의 제1 부분을 노출시키는 제1 홀을 제3 유전체 층에서 형성하는 것; 제2 에칭 동작에서, 제2 홀로부터 노출되는 에칭 정지 층의 제2 부분을 제거하는 것과 함께 제1 홀로부터 노출되는 제2 유전체 층의 제1 부분을 제거하고 제1 홀을 통해 제1 유전체 층의 제3 부분을 노출시키는 것; 습식 세정을 통해 제1 유전체 층의 제3 부분을 제거하는 것; 및 에칭 정지 층을 통해 연장되는 제2 홀의 제2 인터커넥트 구조체와 함께 수직 자기 터널 접합 구조체와 접촉하는 제1 인터커넥트 구조체를 제1 홀에서 형성하는 것을 포함한다.
몇몇 실시형태에서, 집적 회로는, 기판; 기판 위의 제1 레벨간 유전체 층; 제1 레벨간 유전체 층의 제1 금속화 피쳐 및 제2 금속화 피쳐; 제1 레벨간 유전체 층 위의 에칭 정지 층; 에칭 정지 층 위의 제2 레벨간 유전체 층; 제2 레벨간 유전체 층의 수직 자기 터널 접합 스택 - 수직 자기 터널 접합 스택은 제1 자기 층, 제2 자기 층, 및 제1 자기 층과 제2 자기 층 사이의 배리어 층을 수직으로 구비함 - ; 수직 자기 터널 접합 스택의 측벽을 둘러싸는 제1 보호 층; 제1 보호 층을 둘러싸는 제2 보호 층; 에칭 정지 층을 통해 연장되고 제1 금속화 피쳐와 접촉하는, 수직 자기 터널 접합 스택 아래의 제1 전극; 수직 자기 터널 접합 스택 위의 제2 전극; 제2 레벨간 유전체 층의 표면으로부터 제2 전극으로 연장되는 제1 상호 접속 구조체; 및 제2 레벨간 유전체 층의 표면으로부터 제2 금속화 피쳐로 연장되는 제2 상호 접속 구조체를 포함한다.
전술한 내용은 기술 분야의 숙련된 자가 본 개시의 양태를 더 잘 이해할 수도 있도록 여러 가지 실시형태 또는 예의 피쳐를 개략적으로 나타낸다(outline). 기술 분야의 숙련된 자는, 그들이 동일한 목적을 실행하기 위해 및/또는 본원에서 소개되는 실시형태 또는 예의 동일한 이점을 달성하기 위해 다른 프로세스 및 구조체를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수도 있다는 것을 인식해야 한다. 기술 분야의 숙련된 자는 또한, 그러한 등가적 구성이 본 개시의 취지와 범위를 벗어나지 않는다는 것, 및 그들이 본 개시의 취지와 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 수정을 가할 수도 있다는 것을 인식해야 한다.
실시예들
실시예 1. 집적 회로로서,
제1 자기 층, 제2 자기 층 및 상기 제1 자기 층과 상기 제2 자기 층 사이의 배리어 층을 구비하는 수직 자기 터널 접합 스택;
상기 수직 자기 터널 접합 스택 아래의 제1 전극;
상기 수직 자기 터널 접합 스택 위의 제2 전극;
상기 수직 자기 터널 접합 스택을 횡측으로(laterally) 둘러싸는 제1 유전체 층; 및
상기 제1 유전체 층을 횡측으로 둘러싸는 제2 유전체 층
을 포함하는, 집적 회로.
실시예 2. 실시예 1에 있어서,
상기 제1 유전체 층과 상기 수직 자기 터널 접합 스택 사이에 횡측으로 있는 스페이서 층
을 더 포함하는, 집적 회로.
실시예 3. 실시예 2에 있어서,
상기 스페이서 층은 상기 제1 전극 상에 배치된 것인, 집적 회로.
실시예 4. 실시예 3에 있어서,
상기 스페이서 층은 상기 제2 전극을 적어도 부분적으로 횡측으로 둘러싼 것인, 집적 회로.
실시예 5. 실시예 3에 있어서,
상기 제1 유전체 층은 상기 제1 전극을, 그리고 적어도 부분적으로 상기 제2 전극을 횡측으로 둘러싼 것인, 집적 회로.
실시예 6. 실시예 1에 있어서,
상기 수직 자기 터널 접합 스택은 제1 레벨간 유전체 층 내에 그리고 상기 제1 레벨간 유전체 층 아래의 에칭 정지 층 위에 배치되며, 상기 제2 유전체 층은 상기 에칭 정지 층과 동일한 에천트를 사용하여 에칭될 수 있는 유전체 재료를 포함한 것인, 집적 회로.
실시예 7. 실시예 1에 있어서,
상기 제2 유전체 층은 실리콘 탄화물(silicon carbide) 및 산소가 풍부한 실리콘 탄화물(oxide rich silicon carbide) 중 하나 이상을 포함한 것인, 집적 회로.
실시예 8. 실시예 6에 있어서,
상기 제1 유전체 층 및 상기 제2 유전체 층 내의 제1 홀을 통해 상기 제2 전극과 접촉하고, 상기 제2 유전체 층과 수직으로 접촉하는 제1 인터커넥트(interconnect) 구조체
를 더 포함하는, 집적 회로.
실시예 9. 실시예 8에 있어서,
상기 제1 레벨간 유전체 층 및 상기 에칭 정지 층을 관통하여 그리고 상기 수직 자기 터널 접합 스택 옆에서 연장되는 제2 인터커넥트 구조체
를 더 포함하는, 집적 회로.
실시예 10. 실시예 9에 있어서,
상기 제1 인터커넥트 구조체는 상기 제1 유전체 층과 수직으로 접촉해 있는 것인, 집적 회로.
실시예 11. 실시예 1에 있어서,
상기 제1 유전체 층과 상기 수직 자기 터널 접합 스택 사이에 횡측으로 있는 스페이서 층
을 더 포함하는, 집적 회로.
실시예 12. 방법으로서,
웨이퍼의 제1 영역 - 상기 제1 영역은 에칭 정지 층 위의 수직 자기 터널 접합 구조체를 포함하고, 상기 에칭 정지 층은 횡측으로 상기 제1 영역 옆에 있는 상기 웨이퍼의 제2 영역을 통해 연장됨 - 위에 제1 유전체 층을 형성하는 단계;
상기 웨이퍼의 상기 제1 영역 위에 제2 유전체 층을 형성하고 상기 제1 유전체 층을 캡슐화하는 단계;
상기 웨이퍼의 상기 제1 영역 및 상기 제2 영역 위에 제3 유전체 층을 형성하고 상기 제2 유전체 층을 캡슐화하는 단계;
제1 에칭 동작에서, 상기 제2 영역에서 상기 에칭 정지 층의 제2 부분을 노출시키는 제2 개구와 함께 상기 수직 자기 터널 접합 구조체 위의 상기 제2 유전체 층의 제1 부분을 노출시키는 제1 개구를 상기 제3 유전체 층에서 형성하는 단계;
제2 에칭 동작에서, 상기 제2 개구로부터 노출되는 상기 에칭 정지 층의 상기 제2 부분을 제거하는 것과 함께 상기 제1 개구로부터 노출되는 상기 제2 유전체 층의 상기 제1 부분을 제거하고 상기 제1 개구를 통해 상기 제1 유전체 층의 제3 부분을 노출시키는 단계;
습식 세정(wet cleaning)을 통해 상기 제1 유전체 층의 상기 제3 부분을 제거하는 단계; 및
상기 에칭 정지 층을 통해 연장되는 상기 제2 개구 내의 제2 인터커넥트 구조체와 함께 상기 수직 자기 터널 접합 구조체와 접촉하는 제1 인터커넥트 구조체를 상기 제1 개구에서 형성하는 단계
를 포함하는, 방법.
실시예 13. 실시예 12에 있어서,
상기 제2 유전체 층은 상기 에칭 정지 층과 동일한 에천트에 의해 에칭될 수 있는 유전체 재료를 포함한 것인, 방법.
실시예 14. 실시예 12에 있어서,
상기 제1 유전체 층은 알루미늄 산화물 또는 알루미늄 질화물 중 하나 이상을 포함한 것인, 방법.
실시예 15. 실시예 12에 있어서,
상기 제1 에칭 동작은,
상기 수직 자기 터널 접합 구조체에 도달하기 이전에 상기 제1 영역의 상기 제3 유전체 층에서 제1 부분 개구를 형성하고 상기 제2 영역에서 제2 부분 개구를 형성하는 부분 비아 에칭 프로세스; 및
상기 제1 부분 개구를 통해 상기 제1 개구를 형성하고 상기 제2 부분 개구로부터 상기 제2 개구를 형성하는 메인 비아 에칭 프로세스
를 포함한 것인, 방법.
실시예 16. 실시예 15에 있어서,
상기 제1 개구는 제1 부분 및 상기 제1 부분에 수직으로 커플링되는 제2 부분을 포함하되, 상기 제1 부분은 상기 제2 부분보다 더 넓으며;
상기 제2 개구는 제3 부분 및 상기 제3 부분에 수직으로 커플링되는 제4 부분을 포함하되, 상기 제3 부분은 상기 제4 부분보다 더 넓은 것인, 방법.
실시예 17. 실시예 16에 있어서,
상기 제1 부분 및 상기 제3 부분은 표면적, 형상, 및 길이 중 하나 이상에서 실질적으로 동일한 치수를 갖는 것인, 방법.
실시예 18. 집적 회로로서,
기판;
상기 기판 위의 제1 레벨간 유전체 층;
상기 제1 레벨간 유전체 층 내의 제1 금속화 피쳐 및 제2 금속화 피쳐;
상기 제1 레벨간 유전체 층 위의 에칭 정지 층;
상기 에칭 정지 층 위의 제2 레벨간 유전체 층;
상기 제2 레벨간 유전체 층 내의 수직 자기 터널 접합 스택 - 상기 수직 자기 터널 접합 스택은 제1 자기 층, 제2 자기 층, 및 상기 제1 자기 층과 상기 제2 자기 층 사이의 배리어 층을 수직으로 구비함 - ;
상기 수직 자기 터널 접합 스택의 측벽을 둘러싸는 제1 보호 층;
상기 제1 보호 층을 둘러싸는 제2 보호 층;
상기 에칭 정지 층을 통해 연장되고 상기 제1 금속화 피쳐와 접촉하는, 상기 수직 자기 터널 접합 스택 아래의 제1 전극;
상기 수직 자기 터널 접합 스택 위의 제2 전극;
상기 제2 레벨간 유전체 층의 표면으로부터 상기 제2 전극으로 연장되는 제1 상호 접속(interconnection) 구조체; 및
상기 제2 레벨간 유전체 층의 표면으로부터 상기 제2 금속화 피쳐로 연장되는 제2 상호 접속 구조체
를 포함하는, 집적 회로.
실시예 19. 실시예 18에 있어서,
상기 에칭 정지 층은 SiC 또는 SiOC 중 하나 이상이고, 상기 제2 보호 층은 SiC 또는 SiOC 중 하나 이상과 동일한 에칭 프로세스에서 에칭될 수 있는 유전체 재료, SiC, 또는 SiOC 중 하나 이상인 것인, 집적 회로.
실시예 20. 실시예 19에 있어서,
상기 제1 보호 층은 알루미늄 산화물 또는 알루미늄 질화물 중 하나 이상인 것인, 집적 회로.
Claims (10)
- 집적 회로로서,
제1 자기 층, 제2 자기 층 및 상기 제1 자기 층과 상기 제2 자기 층 사이의 배리어 층을 구비하는 수직 자기 터널 접합 스택;
상기 수직 자기 터널 접합 스택 아래의 제1 전극;
상기 수직 자기 터널 접합 스택 위의 제2 전극;
상기 수직 자기 터널 접합 스택을 횡측으로(laterally) 둘러싸는 제1 유전체 층;
상기 제1 유전체 층을 횡측으로 둘러싸는 제2 유전체 층; 및
상기 제1 유전체 층과 상기 수직 자기 터널 접합 스택 사이에 횡측으로 있는 스페이서 층을 포함하고,
상기 스페이서 층의 바닥면은 상기 제1 전극과 접촉하는 것인, 집적 회로. - 제1항에 있어서,
상기 스페이서 층은 실리콘 질화물(silicon nitride), 실리콘 탄화물(silicon carbide), 실리콘 이산화물(silicon dioxide), 실리콘 산질화물(silicon oxy-nitride) 또는 실리콘 산탄화물(silicon oxy-carbide)을 포함하는 것인, 집적 회로. - 제1항에 있어서,
상기 제1 유전체 층은 상기 제2 유전체 층에 대해 에칭 선택비(etching selectivity)를 갖는 것인, 집적 회로. - 제1항에 있어서,
상기 스페이서 층은 상기 제2 전극을 적어도 부분적으로 횡측으로 둘러싼 것인, 집적 회로. - 제1항에 있어서,
상기 제1 유전체 층은 상기 제1 전극을, 그리고 적어도 부분적으로 상기 제2 전극을 횡측으로 둘러싼 것인, 집적 회로. - 제1항에 있어서,
상기 수직 자기 터널 접합 스택은 제1 레벨간 유전체 층 내에 그리고 상기 제1 레벨간 유전체 층 아래의 에칭 정지 층 위에 배치되며, 상기 제2 유전체 층은 상기 에칭 정지 층과 동일한 에천트를 사용하여 에칭될 수 있는 유전체 재료를 포함한 것인, 집적 회로. - 제1항에 있어서,
상기 제2 유전체 층은 실리콘 탄화물(silicon carbide) 및 산소가 풍부한 실리콘 탄화물(oxide rich silicon carbide) 중 하나 이상을 포함한 것인, 집적 회로. - 제6항에 있어서,
상기 제1 유전체 층 및 상기 제2 유전체 층 내의 제1 홀을 통해 상기 제2 전극과 접촉하고, 상기 제2 유전체 층과 수직으로 접촉하는 제1 인터커넥트(interconnect) 구조체를 더 포함하는, 집적 회로. - 방법으로서,
웨이퍼의 제1 영역 - 상기 제1 영역은 에칭 정지 층 위의 수직 자기 터널 접합 구조체를 포함하고, 상기 에칭 정지 층은 횡측으로 상기 제1 영역 옆에 있는 상기 웨이퍼의 제2 영역을 통해 연장됨 - 위에 제1 유전체 층을 형성하는 단계;
상기 웨이퍼의 상기 제1 영역 위에 제2 유전체 층을 형성하고 상기 제1 유전체 층을 캡슐화하는 단계;
상기 웨이퍼의 상기 제1 영역 및 상기 제2 영역 위에 제3 유전체 층을 형성하고 상기 제2 유전체 층을 캡슐화하는 단계;
제1 에칭 동작에서, 상기 제2 영역에서 상기 에칭 정지 층의 제2 부분을 노출시키는 제2 개구와 함께 상기 수직 자기 터널 접합 구조체 위의 상기 제2 유전체 층의 제1 부분을 노출시키는 제1 개구를 상기 제3 유전체 층에서 형성하는 단계;
제2 에칭 동작에서, 상기 제2 개구로부터 노출되는 상기 에칭 정지 층의 상기 제2 부분을 제거하는 것과 함께 상기 제1 개구로부터 노출되는 상기 제2 유전체 층의 상기 제1 부분을 제거하고 상기 제1 개구를 통해 상기 제1 유전체 층의 제3 부분을 노출시키는 단계;
습식 세정(wet cleaning)을 통해 상기 제1 유전체 층의 상기 제3 부분을 제거하는 단계; 및
상기 에칭 정지 층을 통해 연장되는 상기 제2 개구 내의 제2 인터커넥트 구조체와 함께 상기 수직 자기 터널 접합 구조체와 접촉하는 제1 인터커넥트 구조체를 상기 제1 개구에서 형성하는 단계
를 포함하는, 방법. - 집적 회로로서,
기판;
상기 기판 위의 제1 레벨간 유전체 층;
상기 제1 레벨간 유전체 층 내의 제1 금속화 피쳐 및 제2 금속화 피쳐;
상기 제1 레벨간 유전체 층 위의 에칭 정지 층;
상기 에칭 정지 층 위의 제2 레벨간 유전체 층;
상기 제2 레벨간 유전체 층 내의 수직 자기 터널 접합 스택 - 상기 수직 자기 터널 접합 스택은 제1 자기 층, 제2 자기 층, 및 상기 제1 자기 층과 상기 제2 자기 층 사이의 배리어 층을 수직으로 구비함 - ;
상기 수직 자기 터널 접합 스택의 측벽을 둘러싸는 제1 보호 층;
상기 제1 보호 층을 둘러싸는 제2 보호 층;
상기 에칭 정지 층을 통해 연장되고 상기 제1 금속화 피쳐와 접촉하는, 상기 수직 자기 터널 접합 스택 아래의 제1 전극;
상기 수직 자기 터널 접합 스택 위의 제2 전극;
상기 제2 레벨간 유전체 층의 표면으로부터 상기 제2 전극으로 연장되는 제1 상호 접속(interconnection) 구조체;
상기 제2 레벨간 유전체 층의 표면으로부터 상기 제2 금속화 피쳐로 연장되는 제2 상호 접속 구조체; 및
상기 제1 보호 층과 상기 수직 자기 터널 접합 스택 사이에 횡측으로 있는 스페이서 층을 포함하고,
상기 스페이서 층의 바닥면은 상기 제1 전극과 접촉하는 것인, 집적 회로.
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US202062982551P | 2020-02-27 | 2020-02-27 | |
| US62/982,551 | 2020-02-27 | ||
| US17/119,958 US20210273156A1 (en) | 2020-02-27 | 2020-12-11 | Magnetic tunnel junction structures with protection outer layers |
| US17/119,958 | 2020-12-11 | ||
| KR1020210018348A KR20210110189A (ko) | 2020-02-27 | 2021-02-09 | 보호 외부 층을 갖는 자기 터널 접합 구조체 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020210018348A Division KR20210110189A (ko) | 2020-02-27 | 2021-02-09 | 보호 외부 층을 갖는 자기 터널 접합 구조체 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20230135551A true KR20230135551A (ko) | 2023-09-25 |
Family
ID=77464020
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020210018348A KR20210110189A (ko) | 2020-02-27 | 2021-02-09 | 보호 외부 층을 갖는 자기 터널 접합 구조체 |
| KR1020230120451A KR20230135551A (ko) | 2020-02-27 | 2023-09-11 | 보호 외부 층을 갖는 자기 터널 접합 구조체 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020210018348A KR20210110189A (ko) | 2020-02-27 | 2021-02-09 | 보호 외부 층을 갖는 자기 터널 접합 구조체 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US20210273156A1 (ko) |
| KR (2) | KR20210110189A (ko) |
| CN (1) | CN113314562A (ko) |
| DE (1) | DE102020134663A1 (ko) |
| TW (1) | TWI760119B (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20220115645A (ko) * | 2021-02-08 | 2022-08-18 | 삼성전자주식회사 | 반도체 소자 및 그 제조방법 |
| TWI843618B (zh) * | 2023-05-26 | 2024-05-21 | 瑞儀光電股份有限公司 | 生物晶片及導流接頭模組 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10008662B2 (en) * | 2015-03-12 | 2018-06-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | Perpendicular magnetic tunneling junction (MTJ) for improved magnetoresistive random-access memory (MRAM) process |
| US9847473B2 (en) * | 2015-04-16 | 2017-12-19 | Taiwan Semiconductor Manufacturing Co., Ltd. | MRAM structure for process damage minimization |
| US9818935B2 (en) * | 2015-06-25 | 2017-11-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Techniques for MRAM MTJ top electrode connection |
| US9666790B2 (en) * | 2015-07-17 | 2017-05-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Manufacturing techniques and corresponding devices for magnetic tunnel junction devices |
| US10270025B2 (en) * | 2015-12-31 | 2019-04-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor structure having magnetic tunneling junction (MTJ) layer |
| US10461246B2 (en) * | 2017-09-16 | 2019-10-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Memory device and method for manufacturing the same |
| US10163651B1 (en) * | 2017-09-28 | 2018-12-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Structure and method to expose memory cells with different sizes |
| US10490248B2 (en) * | 2017-11-30 | 2019-11-26 | Taiwan Semiconductor Manufacturing Company Ltd. | Magnetic random access memory structure and manufacturing method of the same |
| US10522740B2 (en) * | 2018-05-29 | 2019-12-31 | Taiwan Semiconductor Manufacturing Co., Ltd. | Techniques for MRAM MTJ top electrode to metal layer interface including spacer |
| US10529913B1 (en) * | 2018-06-28 | 2020-01-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Techniques for MRAM MTJ top electrode connection |
| US10497858B1 (en) * | 2018-12-21 | 2019-12-03 | Applied Materials, Inc. | Methods for forming structures for MRAM applications |
-
2020
- 2020-12-11 US US17/119,958 patent/US20210273156A1/en active Pending
- 2020-12-22 DE DE102020134663.8A patent/DE102020134663A1/de active Granted
-
2021
- 2021-02-09 KR KR1020210018348A patent/KR20210110189A/ko not_active Application Discontinuation
- 2021-02-25 TW TW110106735A patent/TWI760119B/zh active
- 2021-02-26 CN CN202110216409.7A patent/CN113314562A/zh active Pending
-
2023
- 2023-08-08 US US18/446,398 patent/US20230389446A1/en active Pending
- 2023-09-11 KR KR1020230120451A patent/KR20230135551A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| TWI760119B (zh) | 2022-04-01 |
| US20230389446A1 (en) | 2023-11-30 |
| US20210273156A1 (en) | 2021-09-02 |
| CN113314562A (zh) | 2021-08-27 |
| TW202133329A (zh) | 2021-09-01 |
| KR20210110189A (ko) | 2021-09-07 |
| DE102020134663A1 (de) | 2021-09-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A107 | Divisional application of patent | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |