KR102297452B1 - Ｍｒａｍ ｍｔｊ 상부 전극 대 비아 계면을 위한 기술 - Google Patents

Ｍｒａｍ ｍｔｊ 상부 전극 대 비아 계면을 위한 기술 Download PDF

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Abstract

일부 실시 예들은 자기 저항 랜덤 액세스 메모리(MRAM) 셀을 포함하는 집적 회로에 관한 것이다. 집적 회로는 반도체 기판 및 반도체 기판 상에 배치된 상호연결 구조물을 포함한다. 상호연결 구조물은 서로 적층되는 금속층과 금속층 사이에 배치되는 유전체 층을 포함한다. 금속층은 하부 금속층 및 하부 금속층 상에 배치된 상부 금속층을 포함한다. 하부 전극은 하부 금속층 상에 전기적으로 컨택하게 배치된다. 자기 터널 접합(MTJ)은 하부 전극의 상부 표면 상에 배치된다. 상부 전극은 MTJ의 상부 표면 상에 배치된다. 측벽 스페이서는 상부 전극의 외주를 둘러싸고 있다. 상부 전극 표면의 일부는 상부 금속층에 연결된 금속 비아와 직접 전기적 컨택한다.

Description

ＭＲＡＭ ＭＴＪ 상부 전극 대 비아 계면을 위한 기술{TECHNIQUES FOR MRAM MTJ TOP ELECTRODE TO VIA INTERFACE}
본 출원은 2018년 8월 29일자로 출원된 미국 특허 가출원 제62/724,217호의 우선권 이익을 주장하면서, 상기 가출원의 내용은 전체로 참조하여 본 출원에 통합된다.
오늘날 다수의 전자 장치는 전자 메모리를 포함한다. 전자 메모리는 휘발성 메모리 또는 비휘발성 메모리일 수 있다. 비휘발성 메모리는 전력이 없는 경우 저장된 데이터를 유지할 수 있는데 반해, 휘발성 메모리는 전력이 손실되는 경우 저장된 데이터를 잃어버릴 수 있다. 자기 저항 랜덤 액세스 메모리(MRAM: Magnetoresistive Random-Access Memory)은 현재의 전자 메모리보다 우수한 장점으로 인해 차세대 비휘발성 전자 메모리로 하나의 유망한 후보이다. 플래시 랜덤 액세스 메모리와 같은 현재의 비휘발성 메모리와 비교하여, MRAM은 통상적으로 더 빠르며 내구성이 더 우수하다. 동적 랜덤 액세스 메모리(DRAM: Dynamic Random-Access Memory) 및 정적 랜덤 액세스 메모리(SRAM: Static Random-Access Memory)와 같은 현재의 휘발성 메모리와 비교하여, MRAM은 일반적으로 유사한 성능 및 밀도를 갖지만 낮은 전력을 소비한다.
일부 실시 예들은 자기 저항 랜덤 액세스 메모리(MRAM) 셀을 포함하는 집적 회로에 관한 것이다. 집적 회로는 반도체 기판 및 반도체 기판 상에 배치된 상호연결 구조물을 포함한다. 상호연결 구조물은 서로 적층되는 금속층과 금속층 사이에 배치되는 유전체 층을 포함한다. 금속층은 하부 금속층 및 하부 금속층 상에 배치된 상부 금속층을 포함한다. 하부 전극은 하부 금속층 상에 전기적으로 컨택하게 배치된다. 자기 터널 접합(MTJ)은 하부 전극의 상부 표면 상에 배치된다. 상부 전극은 MTJ의 상부 표면 상에 배치된다. 측벽 스페이서는 상부 전극의 외주를 둘러싸고 있다. 상부 전극 표면의 일부는 상부 금속층에 연결된 금속 비아와 직접 전기적 컨택한다.
본 발명의 양태들은 첨부 도면들과 함께 하기의 상세한 설명을 읽을때 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 피쳐는 일정한 비율로 도시되지 않는다는 것에 유의한다. 실제, 다양한 피쳐의 치수들은 논의의 명료함을 위해 임의적으로 증가 또는 감소될 수도 있다.
도 1a는 자기 터널 접합(MTJ: Magnetic Tunnel Junction)을 포함하는 MRAM 셀의 일부 실시 예들을 포함하는 전자 메모리 소자의 일부분의 단면도를 도시한다.
도 1b는 MRAM 셀의 비아와 상부 전극 사이의 오정렬을 도시한 MRAM 셀의 단면도를 도시한다.
도 2는 MRAM 셀을 포함하는 집적 회로의 일부 실시 예들의 단면도를 도시한다.
도 3은 도 2의 MRAM 셀을 포함하는 집적 회로의 일부 실시 예들의 평면도를 도시한다.
도 4는 도 2의 집적 회로의 MRAM 셀의 확대 단면도를 도시한다.
도 5a 내지 도 12는 일련의 단면도로서 일련의 점진적인 제조 단계를 도시한다.
도 13은 본 개념의 일부 실시 예들을 도시하는 흐름도 포맷으로 방법을 도시한다.
본 개시는 본 개시의 상이한 피쳐를 구현하기 위한 다수의 상이한 실시 예, 또는 예를 제공한다. 본 개시를 단순화하기 위해, 컴포넌트 및 장치의 특정한 예가 하기에서 설명된다. 이들은, 물론, 예에 불과하며 한정하려는 의도는 아니다. 예를 들어, 다음의 설명에서 제2 피쳐 위에 또는 상에 제1 피쳐를 형성하는 것은, 제1 및 제2 피쳐가 직접 컨택하여 형성되는 실시 예를 포함할 수도 있고, 또한 부가적인 피처들이 제1 및 제2 피처들 사이에 형성되어 제1 및 제2 피처들이 직접 컨택하지 않는 실시 예들을 포함할 수도 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수도 있다. 이러한 반복은 단순함 및 명료함을 위한 것이며, 그 자체로 논의되는 다양한 실시 예 및/또는 구성 사이의 관계를 나타내지 않는다.
또한, “밑에(beneath)", "아래에(below)", "하부의(lower)", "상에(above)", "상부의(upper)"등과 같이 공간적으로 상대적인 용어들이, 도면들에 도시된 하나의 요소 또는 피처와 다른 요소(들) 또는 피처(들) 간의 관계를 설명하는데 있어서, 설명의 편의를 위해 사용될 수도 있다. 이 공간적으로 상대적인 용어들은, 도면에 나타난 방향 외에도, 사용 또는 동작 중인 디바이스의 다른 방향들을 망라하도록 의도된다. 장치는 다른 방향으로(90도 회전되거나 다른 방향으로 회전) 배치될 수 있고, 본 명세서에서 사용된 공간적으로 상대적인 서술어는 따라서 마찬가지로 해석될 수 있다.
자기 저항 랜덤 액세스 메모리(MRAM) 셀은 상부 및 하부 전극과 상부 및 하부 전극 사이에 배치된 자기 터널 접합(MTJ)을 포함한다. 종래의 MRAM 셀에서, 상부 전극은 컨택 층을 경유하여 상부 전극에 결합되는 비아(via)에 의해 상위 금속층(예를 들어, 금속(1), 금속(2), 금속(3) 등)에 결합된다. 컨택 층은 티타늄 또는 티타늄 질화물로 제조될 수 있는데 반해, 상부 전극은 탄탈륨으로 제조된다. 이러한 설명을 위해, "비아(via)"는 MRAM 셀과 상위 금속 라인 사이의 상대적으로 협소한 금속 연결이다. 비아는 일반적으로 금속 선보다 더 좁다. 비아의 하부 표면은 상부 전극의 상부 표면과 거의 같은 폭이다. 이러한 상부 전극 배열이 효과적이지만, 이러한 배열을 생성하기 위하여 다수의 공정 단계가 사용된다. 본 발명은 개재 컨택 층 없이 보다 협소한 비아에 상부 전극을 직접적으로 결합시키기 위한 기술을 제공하며, 사용되는 공정 단계의 수를 제한하는 방식으로 달성된다.
도 1을 참조하면, 도 1은 메모리 어레이 영역 및 주변 영역을 포함하는 메모리 소자(100)의 일부의 단면도이다. 메모리 영역은 일부 실시 예들에 따라, 복수의 MRAM 셀(101) 및 금속 라인(118)에 대한 금속층-금속층 연결 배열(103)을 포함한다. 편의상, 동일한 참조 번호가 MRAM 셀(101)을 설명하기 위해 사용되었지만, 2개의 MRAM 셀(101)(셀 1 및 셀 2)이 도시되어 있다. MRAM 셀(101)은 자기 터널 접합(MTJ)(106)에 의해 서로 분리된 하부 전극(102) 및 상부 전극(104)을 포함한다. 상부 전극(104), MTJ(106) 및 하부 전극(102)의 일부는 측벽 스페이서(126)로 둘러싸여있다. 하부 및 상부 전극(102, 104)은 하부 금속층(114)과 비아(116) 사이에 배치된다. 측벽 스페이서(126)는 예를 들어, 실리콘 질화물, 실리콘 탄화물, Si3N4, SiON, 또는 이 중 하나 이상의 조합으로 제조될 수 있다. 유전체 보호층(124)은 스페이서(126)를 둘러싸고, 층간 유전체(ILD: interlayer dielectric) 또는 금속 간 유전체(IMD: intermetal dielectric) 층(127)은 유전체 보호 층(124) 상에 배치된다. 실리콘 이산화물 라이너(silicon dioxide liner) 또는 실리콘 질화물 라이너(silicon nitride liner)와 같은 유전체 라이너(138)는 유전체 보호층(140) 상에 컨포멀(conformal)하게 놓일 수 있다.
MTJ(106)는 터널링 배리어 층(112)에 의해 서로 분리된 하부 강자성 전극(108) 및 상부 강자성 전극(110)을 포함한다. 일부 실시 예들에서, 하부 강자성 전극(108)은 고정형 또는 "핀형(pinned)" 자기 배향을 가질 수 있는 반면에, 상부 강자성 전극(110)은 가변 또는 "프리(free)" 자기 배향을 가져, 상이한 2진 상태와 같이 상이한 데이터 상태를 각각 나타내는 2 이상의 구별되는 자기 극성 사이에서 스위칭될 수 있다. 그러나, 다른 구현예에서, 하부 강자성 전극(108)이 "프리" 자기 배향을 갖는 반면에, 상부 강자성 전극(110)은 "핀형" 자기 배향을 갖도록, MTJ(106)가 수직으로 "플립(flipped)"될 수 있다.
일부 실시 예들에서, 측벽 스페이서(126)는 상부 전극(104)의 상부 전극 표면(104a)과 거의 동일한 높이에 있는 상부 스페이서 표면을 포함한다. 에치 스탑 레이어(142a)의 일부는 스페이서(126)의 상부 및 비아(116)의 외주 둘레에 배치된 상태로 유지된다. 에치 스탑 레이어(142a)의 폭은 에치 스탑 레이어(142a)가 성막될 시에, 에치 스탑 레이어(142a)를 지지하는 스페이서(126)의 폭에 의해 부분적으로 제어된다. 에치 스탑 레이어(142b)의 하부 부분은 측벽 스페이서(126)의 하부에서 외측으로 연장하는 것을 볼 수 있다. 에치 스탑 레이어(142a, 142b)는 일부 실시 예들에서 실리콘 탄화물(SiC)로 제조될 수 있다. 에치 스탑 레이어(142a)가 에칭되어 비아(116)를 위한 개구를 형성할 때, 개구는 에치 스탑 레이어(142a)를 넘어서 연장되지 않으며, 그로 인해 MRAM 셀(101) 위의 영역에 비아(116)를 한정한다. 에치 스탑 레이어(142a)의 상부 부분은 상부 전극(104)의 바로 위에 있는(및 일부 경우에는 직접 컨택하는) 중앙 영역, 및 스페이서(126)에 대해 하향으로 테이퍼 또는 경사지는 주변 영역을 포함할 수 있다.
상부 전극(104)의 상부에 에치 스탑 레이어(142a)를 성막하는 이점은, 에치 스탑 레이어(142a)가, 일부 공정에서 산화를 방지하기 위하여 상부 전극(104)의 상단에 성막되고 비아와 상부 전극 사이에 배치된 컨택으로 잔류하는 티타늄/티타늄 질화물 층을 대체할 수 있다는 것이다. 이 티타늄/티타늄 질화물 층은 후속 포토/에칭 단계에 의해 제거된다. 따라서, 에치 스탑 레이어(142a)의 사용 및 비아(116)와 상부 전극(104) 사이의 직접 컨택을 제공하는 것은 티타늄/티타늄 질화물 컨택에 대한 필요성을 없애서 공정 단계 및 비용을 절약한다. 일부 실시 예들에서, 상부 전극(104)은 상부 전극과 비아(116) 사이의 직접적인 연결을 용이하게 하도록 텅스텐 또는 티타늄 질화물로 제조된다.
비아(116)의 하부 표면은 상부 전극(104)의 폭(d2)보다 상당히 협소한 폭(d1)을 갖는다. 비아(116)는 제2 비아(119)에 연결되며, 제2 비아(119)는 이어서 상부 금속 라인(118)에 연결된다. 상부 금속 라인(118)이 단면도의 평면으로(예를 들어, 도 1의 지면 내로) 연장될 수 있어 메모리 어레이 및/또는 주변의 다른 디바이스에 연결 경로를 제공하는 반면에, 비아(116)는 주상(pillar-like)(예를 들어, 정사각형 또는 원형)이고 상부 전극(104) 및 제2 비아(119)만을 결합시킨다. 도 1b는 일부 실시 예들에서 비아(116x)의 위치의 변화가 어떻게 상부 전극(104)에 대해 오정렬을 일으킬 수 있는지를 개략적으로 도시한다.
도 1을 참조하면, MRAM 셀(101)은 상부 금속층(118)과 관련되는 협소한 비아(116) 및 비아(119)를 경유하여 상부 금속층(118)에 연결된다. 이 협소한 비아(116)는 더 넓은 비아 또는 점퍼를 사용하는 것에 비해 연결에 사용되는 금속의 양을 줄인다. 일부 실시 예들에서, 비아(116)의 하부 표면은 상부 전극의 상부 표면 전체보다 더 작은 평면 계면에서 만난다. 상부 전극(104)과 직접 연결되는 협소한 비아(116)의 사용으로 인해, BEOL(back-end-of-line) 공정 흐름과 보다 쉽게 호환되는 MRAM 셀(101)의 전체 높이가 될 수 있다는 것을 도 1a에서 알 수 있다.
도 2는 집적 회로(200)의 상호연결 구조물(204) 내에 배치된 MRAM 셀(202a, 202b)을 포함하는 집적 회로(200)의 일부 실시 예들의 단면도를 도시한다. 집적 회로(200)는 기판(206)을 포함한다. 기판(206)은 예를 들어, 벌크 기판(예를 들어, 벌크 실리콘 기판) 또는 실리콘 온 인슐레이터(SOI, silicon-on-insulator) 기판일 수 있다. 도시된 실시 예는 기판(206) 내에 유전체 충진 트렌치를 포함할 수 있는 하나 이상의 얕은 트렌치 격리(STI, shallow trench isolation) 영역(208)을 도시한다.
2개의 워드 라인 트랜지스터(210, 212)는 STI 영역(208) 사이에 배치된다. 워드 라인 트랜지스터(210, 212)는, 각각 워드 라인 게이트 전극(214, 216); 각각 워드 라인 게이트 유전체(218, 220); 워드 라인 측벽 스페이서(222); 및 소스/드레인 영역(224)을 포함한다. 소스/드레인 영역(224)은 워드 라인 게이트 전극(214, 216)과 STI 영역(208) 사이의 기판(206) 내에 배치되고, 각각 게이트 유전체(218, 220) 하의 채널 영역의 제2 도전형과 반대인 제1 도전형을 갖게 도핑된다. 워드 라인 게이트 전극(214, 216)은 예를 들어, 도핑된 폴리 실리콘 또는 알루미늄, 구리 또는 이들의 조합과 같은 금속일 수 있다. 워드 라인 게이트 유전체(218, 220)는 예를 들어, 실리콘 이산화물과 같은 산화물 또는 고-k 유전체 물질일 수 있다. 워드 라인 측벽 스페이서(222)는 예를 들어, 실리콘 질화물(예를 들어, Si3N4)로 제조될 수 있다.
상호연결 구조물(204)은 기판(206) 상에 배열되고 디바이스(예를 들어, 트랜지스터(210, 212))를 서로 결합시킨다. 상호연결 구조물(204)은 복수의 IMD 층(226, 228, 230), 및 교번 방식으로 서로 적층되어 있는 복수의 금속화 층(232, 234, 236)을 포함한다. IMD 층(226, 228, 230)은 예를 들어, 도핑되지 않은 규산염 유리와 같은 저-k 유전체 또는 실리콘 이산화물과 같은 산화물, 또는 극 저-k 유전체 층으로 제조될 수 있다. 금속화 층(232, 234, 236)은, 트렌치 내에 형성되고 구리 또는 알루미늄과 같은 금속으로 제조될 수 있는 금속 라인(238, 240, 241)을 포함한다. 콘택트(244)는 하부 금속화 층(232)에서 소스/드레인 영역(224) 및/또는 게이트 전극(214, 216)까지 연장되고, 비아(246)는 금속화 층(232, 234, 236) 사이에서 연장한다. 콘택트(244) 및 비아(246)는 (유전체 재료로 제조될 수 있고 제조 중에 에치 스탑 레이어로서 작용할 수 있는) 유전체 보호 층(250, 252)을 경유하여 연장한다. 유전체 보호 층(250, 252)은 예를 들어, SiC와 같은 극 저-k 유전체 물질로 제조될 수 있다. 콘택트(244) 및 비아(246, 248)는 예를 들어, 구리 또는 텅스텐과 같은 금속으로 제조될 수 있다.
각각의 데이터 상태를 저장하게 구성되는 MRAM 셀(202a, 202b)은 이웃하는 금속층 사이의 상호연결 구조물(204) 내에 배열된다. MRAM 셀(202a)은 도전성 재료로 제조된 하부 전극(254) 및 상부 전극(256)을 포함한다. 상부 및 하부 전극(256, 254) 사이에서, MRAM 셀(202a)은 MTJ(258)를 포함한다. MRAM 셀(202a)은 또한 측벽 스페이서(260)를 포함한다. 비아(242)는, 상부 전극(256)의 상부 표면과 동일 평면 상에 있고 상부 전극(256)의 상부 표면과 직접 전기 컨택(예를 들어, 오믹 결합)되는 최하부 표면을 갖는다. 비아(242)는 상부 전극(256)을 상부 금속층(도시되지 않음, 도 1 참조)에 전기적으로 연결한다.
도 3은 도 2 및 도 3에 도시된 절단 선으로 표시된 바와 같은 도 2의 집적 회로(200)의 평면도의 일부 실시 예들을 도시한다. 도시된 바와 같이, MRAM 셀(202a, 202b)은 일부 실시 예들에서 위쪽에서 볼 때 정사각형, 직사각형 또는 원형을 가질 수 있다. 그러나, 다른 실시 예에선, 예를 들어, 다수의 에칭 공정의 현실성으로 인해, 도시된 정사각형 형상의 모서리는 둥글게 될 수 있어, MRAM 셀(202a, 202b)이 둥글어진 모서리를 갖는 정사각형 또는 직사각형 형상을 갖거나 또는 원형 또는 타원형을 갖게 된다. MRAM 셀(202a, 202b)은 금속 라인(240, 241) 상에 각각 배열되고 상기 금속 라인(240, 241) 사이에 비아 또는 컨택 없이 금속 라인(242)과 각각 직접 전기 연결되는 상부 전극(256)을 갖는다.
이제 도 4를 참조하면, 도 2의 MRAM 셀(202a)의 확대 단면도가 제공된다. 도시된 바와 같이, MRAM 셀(202a)은 하부 전극(254) 및 상부 전극(256)과, 하부 전극(254)과 상부 전극(256) 사이에 배치된 MTJ(258)를 포함한다. 하부 전극(254)은 유전체 보호 층(252)의 개구를 경유하여 하향 연장되어, 하위 금속 라인(240)(도시되지 않음)과 전기 컨택하게 한다.
도시된 실시 예에서, MTJ(258)는 (핀형 자기 배향을 가질 수 있는) 하부 강자성 전극(266) 및 (프리 자기 배향을 가질 수 있는) 상부 강자성 전극(268)을 포함한다. 터널링 배리어 층(270)은 하부 및 상부 강자성 전극(266, 268) 사이에 배치되고; 캡핑층(272)은 상부 강자성 전극(268) 상에 배치된다. 하부 강자성 전극(266)은, 상부 핀형 강자성 층(274), 하부 핀형 강자성 층(276) 및 상부 및 하부 핀형 강자성 층(274, 276) 사이에 개재된 금속층(278)을 포함하는 합성 반강자성(SAF, synthetic anti-ferromagnetic) 구조일 수 있다.
일부 실시 예들에서, 상부 강자성 전극(268)은 Fe, Co, Ni, FeCo, CoNi, CoFeB, FeB, FePt, FePd 등을 포함한다. 일부 실시 예들에서, 캡핑층(272)은 WO2, NiO, MgO, Al2O3, Ta2O5, MoO2, TiO2, GdO, Al, Mg, Ta, Ru 등을 포함한다. 일부 실시 예들에서, 터널링 배리어 층(270)은 상부 강자성 전극(268)과 하부 강자성 전극(266) 사이에 전기적 절연을 제공하면서 전자가 적절한 조건 하에서 터널링 배리어 층(270)을 경유하여 터널링하게 한다. 터널링 장벽 층(270)은 예를 들어, 마그네슘 산화물(MgO), 알루미늄 산화물(예를 들어, Al2O3), NiO, GdO, Ta2O5, MoO2, TiO2, WO2 등을 포함할 수 있다.
동작시, 상부(예를 들어, 프리) 강자성 전극(268)의 가변 자기 극성은 일반적으로 MTJ(258)의 저항을 측정하여 판독된다. 자기 터널 효과로 인해, MTJ(258)의 저항은 가변 자기 극성에 따라 변한다. 또한, 동작시, 가변 자기 극성은 통상적으로 스핀 전달 토크(STT, spin-transfer torque) 효과를 사용하여 변경되거나 토글된다. STT 효과에 따르면, 전류는 MTJ(258)를 가로 질러 전달되어 하부(예를 들어, 핀형) 강자성 전극(266)에서 상부(예를 들어, 프리) 강자성 전극(268)으로 전자의 흐름을 유도한다. 전자가 하부 강자성 전극(266)을 통과할 때, 전자의 스핀은 편극화된다. 스핀 편극화된 전자가 상부 강자성 전극(268)에 도달할 때, 스핀 편극화된 전자는 가변 자기 극성에 토크를 가하고 프리 강자성 전극(예를 들어, 상부 전극(268))의 상태를 토글한다. 가변 자기 극성을 판독하거나 변경하는 대안적인 접근방식이 또한 가능하다. 예를 들어, 일부 대안적인 접근방식에서, 핀형 및/또는 프리 강자성 전극(266/268)의 자화 극성은 터널링 장벽 층(270)과 핀형 및/또는 프리 강자성 전극(266/268) 사이의 계면에 수직하여, MTJ(258a)를 수직 MTJ로 만든다.
유리하게는, 상부 전극(256) 자체가 개재하는 컨택 없이 비아(242)와 직접 전기적으로 컨택하기 때문에, MRAM 셀(202a, 202b)의 전체 높이는 이전의 접근방식에 비해 감소될 수 있다. 이전의 접근방식에 비해, 이러한 감소된 높이는 MRAM 셀(202a, 202b)이 BEOL 공정 흐름과 더 쉽게 호환되도록 한다. 따라서, MRAM 셀(202a, 202b)의 형성은 상부 전극(256)과 비아(242) 사이의 컨택을 형성하는 것과 관련되는 공정을 제거하여 제조 비용을 감소시키면서 보다 우수한 MRAM 동작을 제공한다. 또한, 비아(242)의 하부 표면이 상부 전극의 상부 표면만큼 넓지 않기 때문에, 금속의 양이 감소될 수 있다.
도 5 내지 도 12를 참조하면, 다양한 제조 단계에서 MRAM 셀을 갖는 반도체 구조물의 일부 실시 예들의 단면도가 제공된다. 도 5 내지 도 12는 일련의 동작으로 설명되었지만, 이들 동작은 다른 실시 예에서 동작의 순서가 변경될 수 있다는 것을 제한하지 않으며, 기술된 방법은 다른 구조에도 적용 가능하다는 것이 이해될 것이다. 다른 실시 예에서, 도시되고 설명된 일부 동작은 전체적으로 또는 부분적으로 생략될 수도 있다.
도 5a는 (도 5에는 도시되지 않았지만 도 2에 이미 도시된) 기판 상에 배치된 상호연결 구조물(204)의 일부분을 예시하는 일부 실시 예들의 단면도를 도시한다. 상호연결 구조물(204)은 IMD 층(228) 및 IMD 층(228)을 경유하여 수평으로 연장되는 금속 라인(240)을 포함한다. IMD 층(228)은 실리콘 이산화물과 같은 산화물, 저-k 유전체 물질 또는 극 저-k 유전체 물질일 수 있다. 금속 라인(240)은 알루미늄, 구리 또는 이들의 조합과 같은 금속으로 제조될 수 있다. 일부 실시 예들에서, 기판은 벌크 실리콘 기판 또는 세미컨턱터-온-인슐레이터(SOI) 기판(예를 들어, 절연체상의 실리콘 기판)일 수 있다. 기판은 또한 예를 들어, 2진 반도체 기판(예를 들어, GaAs), 3차 반도체 기판(예를 들어, AlGaAs), 또는 고차 반도체 기판일 수 있다. 다수의 경우에, 기판은 반도체 웨이퍼로서 명시되며, 예를 들어, 1 인치(25 mm), 2 인치(51 mm); 3 인치(76 mm); 4 인치(100 mm); 5 인치(130 mm) 또는 125 mm(4.9 인치); 150 mm(5.9 인치, 통상 "6 인치"이라고 함); 200 mm(7.9 인치, 통상 "8 인치"이라고함); 300 mm(11.8 인치, 통상 "12 인치"이라고함); 450 mm(17.7 인치, 통상 "18 인치"이라고함)의 직경을 가질 수 있다. 공정이 완료된 이후, 예를 들어, MRAM 셀이 형성된 이후, 이러한 웨이퍼는 선택적으로 다른 웨이퍼 또는 다이와 적층될 수 있고, 개별 IC에 상응하는 개별 다이들로 싱귤레이트(singulated)된다.
제1 유전체 보호 층(252)이 IMD 층(228) 상에 그리고 금속 라인(240) 상에 형성된다. 일부 실시 예들에서, 제1 유전체 보호 층(252)은 약 200 옹스트롬의 두께를 갖는 SiC(실리콘 탄화물)을 포함한다. 제2 유전체 보호 층(253)이 제1 유전체 보호 층(252) 상에 형성된다. 일부 실시 예들에서, 제2 유전체 보호 층은 제1 유전체 보호 층(252)과 상이한 화학 조성을 가지며, 예를 들어, 약 200 옹스트롬의 두께를 갖는 SrO(스트론튬 산화물)을 포함할 수 있다. 하부 전극 층(254)이 유전체 보호층(252, 253) 상에 형성되고 유전체 보호층(252, 253)의 개구를 통하여 아래쪽으로 연장되어, 금속 라인(240)의 상부 부분과 전기적으로 컨택한다. 하부 전극 층(254)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물, 티타늄, 탄탈륨 또는 이 중 하나 이상의 조합과 같은 전도성 물질일 수 있다. 또한, 하부 전극 층(254)은, 예를 들어, 일부 실시 예들에서 약 10-100 나노미터 두께일 수 있다.
자기 터널 접합(MTJ) 스택(258)이 하부 전극층(254)의 상부 표면 상에 형성되고, 상부 전극층(256)은 MTJ 스택(258) 상에 형성된다. 상부 전극층(256)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물, 티타늄, 탄탈륨, 텅스텐 또는 이 중 하나 이상의 조합과 같은 전도성 물질일 수 있다. 또한, 상부 전극층(256)은 예를 들어, 약 10-100 나노미터 두께일 수 있다. MTJ(258) 및/또는 상부 전극(256)의 측벽은 하부 전극(254)의 상부 표면을 통과하는 법선에 대해 측정될 때 90° 이외의 각으로 경사질 수 있다.
측벽 스페이서(260)가 하부 전극(254)의 측부, MTJ(258)의 측벽, 상부 전극(256)의 측벽 및 상부 표면 상에 형성된다. 일부 실시 예들에서, 측벽 스페이서는 예를 들어, 실리콘 질화물, 실리콘 탄화물, Si3N4, SiON, 또는 이 중 하나 이상의 조합으로 형성될 수 있다. 에치 스탑 레이어가 성막되어, 전극 상부 표면 및 스페이서의 상부 표면을 덮는 에치 스탑 레이어(142a)의 제1 부분을 생성한다. 제1 부분(142a)에 대하여 불연속일 수 있는 에치 스탑 레이어의 추가부(142b)는 하부 전극(254)의 주변에 인접한다.
그 다음, 실리콘 산화질화물(SiON) 층 또는 극 저-k 유전체 층과 같은 보호층(230)이 예를 들어, 화학 기상 증착(CVD), 플라즈마 기상 증착(PVD), 스핀 온(spin on) 기술, 또는 열 산화(thermal oxidation)에 의해 에치 스탑 레이어(142) 상에 형성된다. 일부 실시 예들에서, 보호 층(230)의 상부 표면은 제2 유전체 보호층(253)의 표면 위쪽으로 대략 1080 옹스트롬이다. 일부 실시 예들에서, 그 다음, 화학적 기계적 평탄화(CMP, chemical mechanical planarization)가 보호 층(230)에 대해 수행되어 보호 층(230)의 상부 표면을 평탄화한다.
CMP 스탑 레이어(502)가 보호 층(230)의 상면 상에 배치된다. 일부 실시 예들에서, CMP 스탑 레이어(502)는 실리콘 질화물 및/또는 실리콘 산화질화물로 제조된다. 일부 실시 예들에서, CMP 스탑 레이어(502)는 약 200 옹스트롬 두께이다. 희생 산화물 층(503)이 CMP 스탑 레이어(502) 상에 성막된다. 일부 실시 예들에서, 희생 산화물 층(503)은 테트라에틸오쏘실리케이트(TEOS, tetra-ethyl-ortho-silicate)로 제조된다. 일부 실시 예들에서, 희생 산화물 층(503)은 약 150 옹스트롬의 두께이다. 하부 반사 방지 코팅(BARC, bottom anti-reflective coating) 층(504)이 희생 산화물 층(503) 상에 성막된다.
도 5b에서, CMP 공정이 수행된다. CMP 공정은 잔류하는 CMP 스탑 레이어(502) 상에서 멈추어져, CMP 스탑 레이어(502)가 상부 전극(256) 상의 영역을 제외하고 잔류하게 한다.
도 6에서, 마스크(도시되지 않음)가 메모리 어레이 상에 형성되고 에칭이 수행되어 주변 영역 위로부터 보호 층(230)을 제거함으로써, 주변 영역에서의 제2 유전체 보호층(253)을 노출시킨다. 그 후, 산화물 또는 극 저-k 유전체와 같은 유전체 재료로 제조된 IMD 또는 ILD 층(602)이 메모리 어레이 영역의 보호 층(230)의 상부 및 주변 영역의 제2 유전체 보호층(253)의 상부에 도포된다. 일부 실시 예들에서, IMD 또는 ILD 층(602)은 메모리 어레이 영역에서 약 500 옹스트롬의 두께를 가지며 주변 영역에서 대략 1700 옹스트롬의 두께를 갖는다. 에치 스탑 레이어(603)가 IMD 또는 ILD 층(602) 상에 성막된다. 일부 실시 예들에서, 에치 스탑 레이어(603)는 테트라에틸오쏘실리케이트(TEOS)를 포함한다. 무질소 반사 방지층(NFARL, nitrogen free anti-reflection layer)(605)이 에치 스탑 레이어(603)의 상부에 도포된다. 일부 실시 예들에서, NFARL(605)은 대략 200 옹스트롬 두께이다. 하드 마스크 또는 포토레지스트 마스크와 같은 마스크 층(607)이 NFARL(605) 상에 도포된다. 일부 실시 예들에서, 마스크 층(607)은 티타늄 질화물(TiN)을 포함하고 대략 350 옹스트롬 두께이다.
도 7에서, 상부 전극(256)과 컨택할 상부 금속층 비아를 수용할 비아 개구(708)로 메모리 어레이 영역의 마스크 층(607)을 패턴하도록 포토리소그래피가 사용된다. 주변 영역에서, 마스크 층(607)은 또한, 금속 라인(240)과 컨택할 상부 금속층 라인을 수용할 트렌치 또는 개구를 형성하는 데 사용될 트렌치 개구(710)로 패턴화된다. 일부 실시 예들에서, 트렌치 개구(710)는 비아 개구(708)보다 넓다. 일부 실시 예들에서, 이들 개구는 이중 다마신(dual-damascene) 개구일 수 있다. 비아 개구(708)와 트렌치 개구(710)가 동일한 패턴화 작업으로 형성되기 때문에, (예를 들어, 동일한 패턴화된 마스크를 사용하여) 비아 개구(708)와 트렌치 개구(710) 사이의 정렬이 면밀히 제어될 수 있다. 비아 개구(708)와 트렌치 개구(710) 사이의 개선된 정렬은 비아 개구(708)를 채울 상부 금속층 비아와 상부 전극(256) 사이의 오정렬을 감소시키는 데 도움을 줄 수 있다. 이러한 오정렬이 도 1b에 도시되었다.
도 8a에서, 예를 들어, 실리콘 질화물 층 또는 실리콘 산화질화물 층과 같은 컨포멀 패턴화 층(812)이 패턴된 마스크 층(607)의 상부에 성막된다. 도 8b에서, 컨포멀 패턴화 층(812)의 균일한 수직 두께가 에칭되어, 비아 개구(708)를 채우고 트렌치 개구(710)의 주변부에 스페이서(710a)를 형성하는 잔류 컨포멀 패턴화 층(812')이 남는다. 제1 에칭이 수행되어 트렌치 개구(710)의 중앙 영역에 개구(815)를 형성한다. 비아 개구(708)에서의 잔류 컨포멀 패턴화 층(812')이 비아 개구의 에칭을 방지하고, 스페이서(710a)가 트렌치 개구(710)의 주변부 상의 에칭을 방지한다.
도 9에서, 잔류 컨포멀 패턴화 층(812')이 선택적 에칭을 사용하여 에치백되어, 개구(708)에서 컨포멀 패턴화 층(812')을 제거하고 스페이서(710a)를 제거한다. 스페이서(710a)가 제거되고 컨포멀 패턴화 층(812')이 개구(708)에서 제거된 후에, 고도 이방성 에칭(예를 들어, 건식 에칭과 같은 수직 에칭)과 같은 추가 에칭이 수행되어, 메모리 어레이 영역에 비아 개구 전구체(901')를 형성하고 주변 영역에 트렌치 개구 전구체를 형성한다.
도 10에서, 개구(901)가 전극(256)의 상부 표면의 일부를 노출시키도록, 에칭 공정이 비아 개구(901)의 하부에서 에치 스탑 레이어(142a)를 제거하게 수행된다. 에칭 공정은 또한, 개구(903)가 금속 라인(240)의 상부를 노출시키도록 개구(903)의 하부에서 보호층(252)을 제거한다.
도 11에서, 알루미늄 또는 구리와 같은 금속이 트렌치들 및 개구들을 채우는데 사용된다. 따라서, 메모리 어레이 영역에서, 비아 개구(901)는, 상부 전극(256)의 상부 표면과 직접 컨택하는 하부 표면을 갖는 금속 비아(242)로 채워지며, 그에 의해 오믹 연결을 제공한다. 일부 실시 예들에서, 금속 비아(242)의 하부 표면은 상부 전극(256)의 상부 표면의 전체의 일부와 컨택한다. CMOS 로직 디바이스가 형성되는 주변 영역과 같은 집적 회로의 또 다른 영역에서, 금속 라인 또는 점퍼(243)가 비아(245)를 통하여 하위 금속 라인(240)에 결합된다.
도 12에서, 금속 라인 피쳐들(242, 243)의 상부 표면 및 유전체 보호 층(602)의 상부 표면을 평탄화하도록 CMP 작업이 수행되며, 그 결과 도 1a 및/또는 도 4 뿐만 아니라 도 12의 구조물이 된다.
도 13은 일부 실시 예들에 따른 자기 저항 랜덤 액세스 메모리(MRAM) 셀을 포함하는 메모리 어레이 영역 및 주변 영역을 포함하는 메모리 소자를 제조하는 방안(1300)을 도시한다. 본 명세서에서 예시 및/또는 설명된 이 방법 및 다른 방법이 일련의 동작 또는 이벤트로서 도시되었지만, 본 발명이 도시된 순서 또는 동작에 한정되지 않음을 이해할 것이다. 따라서, 일부 실시 예들에서, 동작은 도시된 것과 다른 순서로 수행될 수 있거나 동시에 수행될 수 있다. 또한, 일부 실시 예들에서, 도시된 동작 또는 이벤트는 별도의 시간에 수행되거나 또는 다른 동작 또는 서브 동작과 동시에 수행될 수 있는 다중 동작 또는 이벤트로 세분될 수 있다. 일부 실시 예들에서, 일부 도시된 동작 또는 이벤트는 생략될 수 있고, 다른 예시되지 않은 동작 또는 이벤트가 포함될 수도 있다.
단계(1302 내지 1310)는 예를 들어, 일부 실시 예들에서 도 5a 및 도 5b에서 전술된 구조물에 대응할 수 있다. 단계 1302에서, 에치 스탑 레이어가 유전체 층의 상부 표면 상에 형성된다. 에치 스탑 레이어는 하위 금속 라인의 상부 표면의 적어도 일부를 노출되게 남겨두는 개구를 나타낸다. 단계 1304에서, 하부 전극 층이 에치 스탑 레이어 상에 형성된다. 하부 전극층은 개구를 통하여 아래로 연장되어, 하위 금속층과 물리적 및 전기적 컨택을 한다. 단계 1306에서, 자기 터널 접합(MTJ) 층이 하부 전극층 상에 형성된다. 단계 1308에서, 상부 전극 층이 자기 터널 접합(MTJ) 층 상에 형성된다. 단계 1310에서, 적어도 MTJ 층 및 상부 전극을 둘러싸는 스페이서 층이 형성된다. 전술된 도 6 내지 도 10에 대한 예에 상응할 수 있는 단계 1312에서, 동일한 패턴된 마스크가 스페이서 층을 에칭하는데 사용되어, 상부 전극의 상부 표면의 전체보다 작게 노출시키는 비아 개구 및 주변 영역에서 제2 하위 금속 라인의 상부 표면을 노출시키는 트렌치 개구를 형성시킨다. 전술된 도 11의 예에 상응할 수 있는 단계 1314에서, 금속 비아가 형성되어 상부 전극의 상부 표면과 직접 물리적 컨택 및 전기적 컨택하고 금속 라인이 주변 영역에서의 트렌치 개구에 형성된다.
일부 실시 예들은 자기 저항 랜덤 액세스 메모리(MRAM) 셀을 포함하는 집적 회로에 관한 것이다. 집적 회로는 반도체 기판 및 반도체 기판 상에 배치된 상호연결 구조물을 포함한다. 상호연결 구조물은 교대 방식으로 서로 적층되어 있는 복수의 유전체 층 및 복수의 금속층을 포함한다. 복수의 금속층은 하부 금속층 및 하부 금속층 상에 배치된 상부 금속층을 포함한다. 하부 전극은 하부 금속층 상에 배치되어 하부 금속층과 전기적으로 컨택되게 한다. 자기 터널 접합(MTJ)은 하부 전극의 상부 표면 상에 배치된다. 상부 전극이 MTJ의 상부 표면 상에 배치되고 전극 상부 표면을 갖는다. 측벽 스페이서는 상부 전극의 외주를 둘러싸고 있다. 상부 전극 표면의 전체보다 적은 부분이, 상부 금속층의 하부 표면과 전기적으로 컨택하는 금속 비아와 직접 전기적 컨택한다.
다른 실시 예는 반도체 기판 상에 배치된 자기 저항 랜덤 액세스 메모리(MRAM) 셀에 관한 것이다. MRAM 셀은 반도체 기판 상에 배치된 하부 전극을 포함하고, 자기 터널 접합(MTJ)이 하부 전극상에 배치된다. 상부 전극은 MTJ의 상부 표면 상에 배치되며, 상부 전극은 전극 상부 표면을 갖는다. 금속 비아는 상부 전극의 전체보다 적은 부분과 직접 전기적으로 컨택한다. 금속 비아는 상부 금속층의 하부 표면과 전기적으로 컨택한다.
자기 저항 랜덤 액세스 메모리(MRAM) 셀을 포함하는 메모리 어레이 영역 및 주변 영역을 포함하는 메모리 소자를 제조하는 방법. 이 방법에서, 에치 스탑 레이어는 유전체 층의 상부 표면 상에 형성되며, 메모리 어레이 영역에서 에치 스탑 레이어는 제1 하위 금속 라인의 상부 표면의 적어도 일부를 노출되게 남기는 개구를 나타낸다. 하부 전극 층은 에치 스탑 레이어 상에 형성된다. 상기 하부 전극층은 개구를 통하여 아래로 연장되어 제1 하위 금속 라인에 물리적 및 전기적으로 연결된다. 자기 터널 접합(MTJ) 층이 하부 전극층 상에 형성된다. 상부 전극이 자기 터널 접합(MTJ) 층 상에 형성된다. 스페이서 층은 적어도 MTJ 층 및 상부 전극을 둘러싸도록 형성된다. 동일한 패턴화된 마스크가 스페이서 층을 에칭하는데 사용되어, 상부 전극의 상부 표면의 전체보다 적은 부분을 노출시키는 비아 개구 및 주변 영역에서 제2 하위 금속 라인의 상부 표면을 노출시키는 트렌치 개구를 형성시킨다. 금속 비아가 상부 전극의 상부 표면과 직접 물리적 컨택 및 전기적 컨택하게 비아 개구에 형성되고 금속 라인이 주변 영역에서 트렌치 개구에 형성된다.
하기의 청구 범위에서와 같이, 이 서술된 설명에서, "제1", "제2", "제3"등의 용어는 피쳐 또는 일련의 피쳐의 상이한 요소 사이에서 구별하기 위해 각각의 설명을 위해 사용된 일반적인 식별자일 뿐이다. 이들 용어에 내재되어 있는 것과 이들 용어 자체는 상기 요소에 대한 어떠한 시간적 순서 또는 구조적 근접성을 의미하지 않으며, 설명된 다른 실시 예 및/또는 설명되지 않은 실시 예에서 대응하는 요소를 설명하기 위한 것은 아니다. 예를 들어, 제1 피쳐와 관련하여 설명된 "제1 유전체 층"이 반드시 다른 피쳐와 관련하여 설명된 "제1 유전체 층"에 대응할 필요가 없으며, 설명되지 않은 실시 예에서 "제1 유전체 층"에 대응할 필요도 없다.
상기의 내용은, 기술 분야의 숙련된 자가 본 발명의 양상을 더 잘 이해할 수도 있도록 하는 여러가지 실시 예의 피쳐를 개설한다. 기술 분야의 숙련된 자는, 그들이 동일한 목적을 수행하기 위해 및/또는 본원에서 소개되는 실시 예의 동일한 이점을 달성하기 위해 다른 공정 및 구조를 설계 또는 수정하기 위한 기초로서 본 발명을 쉽게 사용할 수도 있다는 것을 인식해야 한다. 또한, 기술 분야의 숙련된 자는 또한, 그러한 등가적 구성이 본 발명의 취지와 범위를 벗어나지 않는다는 것, 및 그들이 본 발명의 취지와 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 수정을 가할 수도 있다는 것을, 깨달아야 한다.
실시예
실시예1. 집적 회로에 있어서,
반도체 기판;
상기 반도체 기판 위에 배치된 상호연결 구조물(interconnect structure)로서, 교대 방식으로 서로 적층된 복수의 유전체 층 및 복수의 금속 층을 포함하고, 상기 복수의 금속 층은 하부 금속 층 및 상기 하부 금속 층 위에 배치된 상부 금속 층을 포함하는 것인, 상기 상호연결 구조물;
상기 하부 금속 층 위에 배치되며, 상기 하부 금속 층과 전기적 컨택하는 하부 전극;
상기 하부 전극의 상부 표면 위에 배치된 자기 터널링 접합(MTJ; magnetic tunneling junction);
상기 MTJ의 상부 표면 위에 배치되며, 전극 상부 표면을 갖는 상부 전극; 및
상기 상부 전극의 전체보다 적은 부분과 직접 전기적 컨택하는 금속 비아를 포함하고,
상기 금속 비아는 상기 상부 금속 층의 하부 표면과 전기적 컨택하는 것인 집적 회로.
실시예 2. 실시예 1에 있어서,
상기 상부 전극은 텅스텐을 포함하는 것인 집적 회로.
실시예 3. 실시예 1에 있어서,
상기 상부 전극은 티타늄 질화물을 포함하는 것인 집적 회로.
실시예 4. 실시예 1에 있어서,
상기 MTJ는 상기 하부 전극의 상부 표면을 관통하는 법선에 대하여 측정시 90° 이외의 각도로 기울어진 측벽을 갖는 것인 집적 회로.
실시예 5. 실시예 1에 있어서,
상기 전극 상부 표면 상에 배치되어 상기 금속 비아의 외주를 둘러싸는 에치 스탑 레이어(Etch Stop Layer)를 더 포함하는 집적 회로.
실시예 6. 실시예 5에 있어서,
상기 하부 전극의 외주에 배치된 상기 에치 스탑 레이어의 추가부를 더 포함하는 집적 회로.
실시예 7. 반도체 기판 상에 배치된 자기 저항 랜덤 액세스 메모리(MRAM; magnetoresistive random-access memory) 셀에 있어서,
상기 반도체 기판 위에 배치된 하부 전극;
상기 하부 전극 위에 배치된 자기 터널링 접합(MTJ);
상기 MTJ의 상부 표면 위에 배치되며, 전극 상부 표면을 갖는 상부 전극; 및
상기 상부 전극의 전체보다 적은 부분과 직접 전기적 컨택하는 금속 비아를 포함하고,
상기 금속 비아는 상부 금속 층의 하부 표면과 전기적 컨택하는 것인 MRAM 셀.
실시예 8. 실시예 7에 있어서,
상기 상부 전극은 텅스텐을 포함하는 것인 MRAM 셀.
실시예 9. 실시예 7에 있어서,
상기 상부 전극은 티타늄 질화물을 포함하는 것인 MRAM 셀.
실시예 10. 실시예 7에 있어서,
상기 MTJ는 상기 하부 전극(254)의 상부 표면을 관통하는 법선에 대하여 측정시 90 ° 이외의 각도로 기울어진 측벽을 갖는 것인 MRAM 셀.
실시예 11. 실시예 7에 있어서,
상기 전극 상부 표면 상에 배치되어 상기 금속 비아의 외주를 둘러싸는 에치 스탑 레이어를 더 포함하는 MRAM 셀.
실시예 12. 실시예 11에 있어서,
상기 하부 전극의 외주에 배치된 상기 에치 스탑 레이어의 추가부를 더 포함하는 MRAM 셀.
실시예 13. 자기 저항 랜덤 액세스 메모리(MRAM) 셀을 포함하는 메모리 어레이 영역 및 주변 영역을 포함하는 메모리 소자를 제조하는 방법에 있어서,
유전체 층의 상부 표면 위에 배치된 에치 스탑 레이어를 형성하는 단계로서, 상기 메모리 어레이 영역에서 상기 에치 스탑 레이어는 제1 하위 금속 라인의 상부 표면의 적어도 일부를 노출되게 남기는 개구를 나타내는 것인, 상기 에치 스탑 레이어를 형성하는 단계;
상기 에치 스탑 레이어 위에 하부 전극 층을 형성하는 단계로서, 상기 하부 전극 층은 상기 제1 하위 금속 라인에 물리적 및 전기적으로 컨택하도록 상기 개구를 통해 아래쪽으로 연장되는 것인, 상기 하부 전극 층을 형성하는 단계;
상기 하부 전극 층 위에 자기 터널 접합(MTJ) 층을 형성하는 단계;
상기 자기 터널 접합 층 위에 상부 전극을 형성하는 단계;
적어도 상기 MTJ 층 및 상기 상부 전극을 둘러싸는 스페이서 층을 형성하는 단계;
상기 상부 전극의 상부 표면 전체보다 적은 부분을 노출시키는 비아 개구 및 상기 주변 영역에서의 제 2 하위 금속 라인의 상부 표면을 노출시키는 트렌치 개구를 형성하도록, 동일 패턴화된 마스크를 사용하여 상기 스페이서 층을 에칭하는 단계; 및
상기 상부 전극의 상부 표면과 직접 전기적 및 물리적 컨택하는 상기 비아 개구 내의 금속 비아 및 상기 주변 영역에서의 상기 트렌치 개구 내의 금속 라인을 형성하는 단계를 포함하는 메모리 소자 제조 방법.
실시예 14. 실시예 13에 있어서,
상기 트렌치 개구는 상기 비아 개구보다 더 넓은 것인 메모리 소자 제조 방법.
실시예 15. 실시예 13에 있어서,
상기 패턴화된 마스크 위에 컨포멀 패턴화 층을 성막하는 단계를 더 포함하는 메모리 소자 제조 방법.
실시예 16. 실시예 15에 있어서,
상기 에칭은, 상기 트렌치 개구 내의 중앙 영역 및 상기 트렌치 개구의 주변 둘레의 잔류 컨포멀 패턴화 층으로 형성된 스페이서를 노출시키도록 상기 컨포멀 패턴화 층의 균일한 수직 두께를 제거하기 위한 제1 에칭을 수행하는 단계를 더 포함하는 메모리 소자 제조 방법.
실시예 17. 실시예 16에 있어서,
상기 스페이서에 의해 정의된 중앙 영역에 트렌치 개구 전구체를 생성하기 위한 제2 에칭을 수행하는 단계를 더 포함하는 메모리 소자 제조 방법.
실시예 18. 실시예 17에 있어서,
상기 비아 개구로부터 상기 스페이서 및 상기 잔류 컨포멀 패턴화 층을 제거하기 위한 제3 에칭을 수행하는 단계를 더 포함하는 메모리 소자 제조 방법.
실시예 19. 실시예 18에 있어서,
상기 비아 개구 및 상기 트렌치 개구를 생성하기 위한 제4 에칭을 수행하는 단계를 더 포함하는 메모리 소자 제조 방법.
실시예 20. 실시예 15에 있어서,
상기 컨포멀 패턴화 층은 실리콘 질화물 또는 실리콘 산화질화물을 포함하는 것인 메모리 소자 제조 방법.

Claims (10)

  1. 집적 회로에 있어서,
    반도체 기판;
    상기 반도체 기판 위에 배치된 상호연결 구조물(interconnect structure)로서, 교대 방식으로 서로 적층된 복수의 유전체 층 및 복수의 금속 층을 포함하고, 상기 복수의 금속 층은 하부 금속 층 및 상기 하부 금속 층 위에 배치된 상부 금속 층을 포함하는 것인, 상기 상호연결 구조물;
    상기 하부 금속 층 위에 배치되며, 상기 하부 금속 층과 전기적 컨택하는 하부 전극;
    상기 하부 전극의 상부 표면 위에 배치된 자기 터널링 접합(MTJ; magnetic tunneling junction);
    상기 MTJ의 상부 표면 위에 배치되며, 전극 상부 표면을 갖는 상부 전극;
    상기 상부 전극의 전체보다 적은 부분과 직접 전기적 컨택하는 금속 비아; 및
    상기 상부 전극 및 상기 MTJ를 둘러싸고, 상기 금속 비아의 양 측벽들과 직접 접촉하는 유전체 보호 층을 포함하고,
    상기 유전체 보호 층은 경사진 외부 측벽을 포함하고,
    상기 금속 비아는 상기 상부 금속 층의 하부 표면과 전기적 컨택하는 것인 집적 회로.
  2. 제1항에 있어서,
    상기 상부 전극은 텅스텐을 포함하는 것인 집적 회로.
  3. 제1항에 있어서,
    상기 상부 전극은 티타늄 질화물을 포함하는 것인 집적 회로.
  4. 제1항에 있어서,
    상기 MTJ는 상기 하부 전극의 상부 표면을 관통하는 법선에 대하여 측정시 90° 이외의 각도로 기울어진 측벽을 갖는 것인 집적 회로.
  5. 제1항에 있어서,
    상기 전극 상부 표면 상에 배치되어 상기 금속 비아의 외주를 둘러싸는 에치 스탑 레이어(Etch Stop Layer)를 더 포함하는 집적 회로.
  6. 제5항에 있어서,
    상기 하부 전극의 외주에 배치된 상기 에치 스탑 레이어의 추가부를 더 포함하는 집적 회로.
  7. 반도체 기판 상에 배치된 자기 저항 랜덤 액세스 메모리(MRAM; magnetoresistive random-access memory) 셀에 있어서,
    상기 반도체 기판 위에 배치된 하부 전극;
    상기 하부 전극 위에 배치된 자기 터널링 접합(MTJ);
    상기 MTJ의 상부 표면 위에 배치되며, 전극 상부 표면을 갖는 상부 전극; 및
    상기 상부 전극의 전체보다 적은 부분과 직접 전기적 컨택하는 금속 비아를 포함하고,
    상기 하부 전극은 내측으로 경사진 외부 측벽들을 갖는 상부 부분 및 외측으로 경사진 외부 측벽들을 갖는 하부 부분을 포함하고,
    상기 금속 비아는 상부 금속 층의 하부 표면과 전기적 컨택하는 것인 MRAM 셀.
  8. 자기 저항 랜덤 액세스 메모리(MRAM) 셀을 포함하는 메모리 어레이 영역 및 주변 영역을 포함하는 메모리 소자를 제조하는 방법에 있어서,
    유전체 층의 상부 표면 위에 배치된 에치 스탑 레이어를 형성하는 단계로서, 상기 메모리 어레이 영역에서 상기 에치 스탑 레이어는 제1 하위 금속 라인의 상부 표면의 적어도 일부를 노출되게 남기는 개구를 나타내는 것인, 상기 에치 스탑 레이어를 형성하는 단계;
    상기 에치 스탑 레이어 위에 하부 전극 층을 형성하는 단계로서, 상기 하부 전극 층은 상기 제1 하위 금속 라인에 물리적 및 전기적으로 연결하도록 상기 개구를 통해 아래쪽으로 연장되고, 상기 하부 전극 층은 내측으로 경사진 외부 측벽들을 갖는 상부 부분 및 외측으로 경사진 외부 측벽들을 갖는 하부 부분을 포함하는 것인, 상기 하부 전극 층을 형성하는 단계;
    상기 하부 전극 층 위에 자기 터널 접합(MTJ) 층을 형성하는 단계;
    상기 자기 터널 접합 층 위에 상부 전극을 형성하는 단계;
    적어도 상기 MTJ 층 및 상기 상부 전극을 둘러싸는 스페이서 층을 형성하는 단계;
    상기 상부 전극의 상부 표면 전체보다 적은 부분을 노출시키는 비아 개구 및 상기 주변 영역에서의 제 2 하위 금속 라인의 상부 표면을 노출시키는 트렌치 개구를 형성하도록, 동일 패턴화된 마스크를 사용하여 상기 스페이서 층을 에칭하는 단계; 및
    상기 상부 전극의 상부 표면과 직접 전기적 및 물리적 컨택하는 상기 비아 개구 내의 금속 비아 및 상기 주변 영역에서의 상기 트렌치 개구 내의 금속 라인을 형성하는 단계를 포함하는 메모리 소자 제조 방법.
  9. 제8항에 있어서,
    상기 트렌치 개구는 상기 비아 개구보다 더 넓은 것인 메모리 소자 제조 방법.
  10. 제8항에 있어서,
    상기 패턴화된 마스크 위에 컨포멀 패턴화 층을 성막하는 단계를 더 포함하는 메모리 소자 제조 방법.
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