JP7046135B2 - 磁気トンネル接合装置の製造技術と対応装置 - Google Patents

磁気トンネル接合装置の製造技術と対応装置 Download PDF

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Description

本発明は、集積回路に関するものであって、特に、磁気トンネル接合装置の製造技術と対応装置に関するものである。
現代の多くの電子装置は、電子メモリを有する。電子メモリは、揮発性メモリ、または、不揮発性メモリである。不揮発性メモリは、電源中断の状況下で、その保存データを保留することができるが、揮発性メモリは、電源損失時、そのデータメモリコンテンツを損失する。磁気抵抗メモリ（ＭＲＡＭ）は、現在の電子メモリより優れているので、次世代の不揮発性の電子メモリの有望な候補のひとつである。現在の不揮発性メモリ、たとえば、フラッシュランダムアクセスメモリと比較して、ＭＲＡＭは、通常、より速く、且つ、よい耐久性を有する。現在の揮発性メモリ、たとえば、ダイナミックＲＡＭ（ＤＲＡＭ）、および、スタティックＲＡＭ（ＳＲＡＭ）と比較して、ＭＲＡＭは、通常、類似性能と密度を有する以外に、さらに、低電力消耗である。
本発明は、磁気トンネル接合装置の製造技術と対応装置を提供することを目的とする。
いくつかの態様は、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）セルを含む集積回路に関する。集積回路は、半導体基板と、半導体基板上に設けられた金属線と、金属線の上面を部分的に被覆するエッチング停止層と、エッチング停止層に積層された周辺部分と、エッチング停止層の開口を通して金属線の上面に結合するまで下方に延伸している中央部分とを含む、エッチング停止層上の底部電極と、金属線と位置が合わされた、底部電極の中央部分上の磁気トンネル接合と、磁気トンネル接合上の上部電極と、底部電極の周辺部分の上面から上部電極の上面まで単調に増加する高さまたは実質的に平坦な面を有しており、磁気トンネル接合の側壁に直接結合され、磁気トンネル接合の側壁と上部電極の側壁に沿って、底部電極の周辺部分の上面に延伸して直接結合した側壁スペーサを備える。その他の装置と方法も開示される。
本発明により、製造工程の合理化を助け、製造コストを減少させ、各種欠陥を制限し、歩留まりを向上させる。
本発明の態様は、添付図と合わせて読むと、以下の詳細な記述からよく理解することができる。注意すべきことは、この産業の標準的技法において、各種特徴は実際の尺寸で描かれないことである。実際、各種特徴の尺寸は、討論をはっきりとさせるため、任意に増加、または、減少する。
本発明による磁気トンネル接合（ＭＴＪ）を含むＭＲＡＭセルのいくつかの実施形態の断面図である。 ＭＲＡＭセルを含む集積回路のいくつかの実施形態による断面図である。 ＭＲＡＭセルを含む図２の集積回路のいくつかの実施形態による上視図である。 図２の集積回路のＭＲＡＭセルの拡大断面図である。 本発明によるＭＲＡＭセルを製造する方法のいくつかの実施形態によるフローチャートである。 図５の方法による製造ステップを示す断面図である。 図５の方法による製造ステップを示す断面図である。 図５の方法による製造ステップを示す断面図である。 図５の方法による製造ステップを示す断面図である。 図５の方法による製造ステップを示す断面図である。 図５の方法による製造ステップを示す断面図である。 図５の方法による製造ステップを示す断面図である。 図５の方法による製造ステップを示す断面図である。 図５の方法による製造ステップを示す断面図である。 図５の方法による製造ステップを示す断面図である。 図５の方法による製造ステップを示す断面図である。
本発明は、多くの異なる実施形態、または、例を提供して、この発明の異なる特徴を実施する。素子、および、配置の特定の例を以下で記述して、本発明を簡潔にする。これらは、もちろん、単なる例に過ぎず、本発明の範囲を限定するものではない。たとえば、第一特徴を第二特徴の上方または上に形成するという描写は、第一と第二特徴が直接接触で形成される実施形態、そして、追加特徴が第一と第二特徴間に形成される実施態様も含み、第一と第二特徴は、直接接触しなくてもよい。このほか、本発明は、各種例中で、参照番号、および／または、表示が重複する。これらの重複は、本発明を簡単、且つ、簡潔にするものであり、論じられる各種実施形態、および／または、構成間の関係を本質的に指示するものではない。
さらに、空間的関連用語、たとえば、“下”、“下方”、“低い”、“上”、“上方”等は、図中において、一素子や特徴と別の素子や特徴の関係の記述を便利にするためのものである。空間的関連用語は、使用中や操作中の装置の異なる、および、図中で描かれる方位を含む。装置は、反対に方向付けられ（９０度またはその他の方位に回転）、空間に関連する記述も同様に、それに応じて解釈される。
磁気抵抗メモリ（ＭＲＡＭ）セルは、上下電極、および、上下電極間に設置される磁気トンネル接合（ＭＴＪ）を含む。従来のＭＲＡＭセルにおいて、下部電極は、コンタクト、または、ビアにより、下地金属層（たとえば、金属１、金属２、金属３等）に結合される。この結合コンタクト、または、ビアの使用は広く採用されているが、この下地のコンタクト、または、ビアに加え、その上方のＭＲＡＭセルの総高さは、隣接する金属層間の一般の垂直距離（たとえば、金属２層と金属３層の間）に比べて大きい。この高さをさらに、隣接金属層間の垂直距離に符合させるため、本発明は、コンタクト、または、ビアを使用せずに、ＭＲＡＭセルの下部電極を、下地金属層に直接結合する。有利なことは、それらの間のコンタクト、または、ビアがなく（たとえば、従来のコンタクト、または、ビアを“絞り出す（ｓｑｕｅｅｚｉｎｇ ｏｕｔ）”ことにより）、ＭＲＡＭセルの下部電極を、直接、下地金属層に電気的に接触して形成することにより、改善されたＭＲＡＭセルはさらに短いプロファイルを有し、且つ、現存のバックエンド（ｂａｃｋ ｅｎｄ ｏｆ ｌｉｎｅ、ＢＥＯＬ）金属配線技術とさらに互換性がある。さらに、従来のＭＲＡＭ装置は、底部電極の上面を平坦化するために化学機械平坦化（ＣＭＰ）操作の使用を必要としたが、本発明の態様は、このＣＭＰ操作の使用を回避することができる。このＣＭＰ操作の回避は、製造工程の合理化を助け、製造コストを減少させ、各種欠陥を制限し、歩留まりを向上させる。
図１は、いくつかの実施形態によるＭＲＡＭセル１００の断面図である。ＭＲＡＭセル１００は、磁気トンネル接合（ＭＴＪ）１０６により互いに分離される底部電極１０２と上部電極１０４を有する。ＭＴＪ１０６は、トンネルバリア層１１２により互いに分離される下強磁性電極１０８と上強磁性電極１１０を含む。いくつかの実施形態において、下強磁性電極１０８は、固定、または、“ピン（ｐｉｎｎｅｄ）”帯磁配向を有し、上強磁性電極１１０は、可変、または、“自由な”帯磁配向を有し、二種以上の異なる磁性極性間で切り換えることができ、各磁性極性は、異なるデータ状態、たとえば、異なる二進状態を示す。しかし、他の実施において、ＭＴＪ１０６は、垂直に“反転”し、よって、下強磁性電極は“自由な”帯磁配向を有し、上強磁性電極１１０は“ピン”帯磁配向を有する。
特に、コンタクト、または、ビアが、底部電極１０２を、下地金属層１１６に結合するのではなく（下地金属層１１６が、金属間誘電体（ＩＭＤ）層１１８中に設置される）、底部電極１０２自身は、下地金属層１１６と直接、電気的に接触する。この結合を達成するため、底部電極１０２は、ＩＭＤ保護層１２２を通して下方に延伸して、下地金属層１１６と接触する中央底部電極部分１２０を有する。階段領域１２４は、中央底部電極部分１２０から上方に延伸して、ＩＭＤ保護層１２２の側壁に沿って、中央底部電極部分１２０を、周辺底部電極部分１２６に結合して、中央底部電極部分１２０の上面１２０ａを、周辺底部電極部分１２６の上面１２６ａに対し窪ませる。中央底部電極部分１２０、階段領域１２４、および、周辺底部電極部分１２６は、連続したシームレス材料本体である。中央底部電極部分１２０の上面１２０ａは、階段領域１２４間で、実質的に連続した平面で、且つ、ＭＴＪ１０６の下面は、中央底部電極部分１２０の上面１２０ａ上に設置される。側壁スペーサ１２８は、周辺底部電極部分１２６、階段領域１２４、および、選択的な中央底部電極部分１２０の外側部分の上面の上方に連続して延伸し、および、ＭＴＪ１０６側壁と上部電極１０４に沿って上方に延伸する。
底部電極１０２と下地金属層１１６間に、ビア、または、コンタクトがない、且つ、中央底部電極部分１２０の上面１２０ａが窪んでいるので、先のアプローチと比べて、ＭＲＡＭセルの総高さｈｃｅｌｌ（下地金属層１１６の最上面１１６ａから、上部電極１０４の上面１０４ａまで測量したときの）が減少する。先のアプローチと比較して、この減少した高さｈｃｅｌｌは、ＭＲＡＭセル１００の、ＢＥＯＬ工程の流れとの互換性をさらに容易にする。
図２は、集積回路２００のいくつかの実施形態による断面図で、集積回路２００の相互接続構造２０４に設置されるＭＲＡＭセル２０２ａ、２０２ｂを含む。集積回路２００は基板２０６を含む。基板２０６は、たとえば、バルク基板（たとえば、バルクシリコン基板）、または、シリコン・オン・インシュレーター（ＳＯＩ）基板である。説明される実施形態は、基板２０６中に誘電体充填トレンチを含む一つ以上のシャロートレンチアイソレーション（ＳＴＩ）領域２０８を描写する。
二個のワードライントランジスタ２１０、２１２を、ＳＴＩ領域２０８間に設置する。ワードライントランジスタ２１０、２１２は、それぞれ、ワードラインゲート電極２１４、２１６、ワードラインゲート誘電体２１８、２２０、ワードライン側壁スペーサ２２２、および、ソース／ドレイン領域２２４を含む。ソース／ドレイン領域２２４は、ワードラインゲート電極２１４、２１６とＳＴＩ領域２０８間の基板２０６中に設置され、且つ、それぞれ、ゲート誘電体２１８、２２０下方のチャネル領域の第二導電性タイプと反対の第一導電性タイプを有するようにドープされる。ワードラインゲート電極２１４、２１６は、たとえば、ドープポリシリコン、または、金属、たとえば、アルミニウム、銅、あるいは、それらの組み合わせである。ワードラインゲート誘電体２１８、２２０は、たとえば、二酸化ケイ素等の酸化物、または、高誘電体（ｈｉｇｈ－κ）材料である。ワードライン側壁スペーサ２２２は、たとえば、ＳｉＮでなる。
相互接続構造２０４は、基板２０６上方に設置されて、装置（例えば、トランジスタ２１０、２１２）を互いに結合する。相互接続構造２０４は、複数のＩＭＤ層２２６、２２８、２３０、および、交互に互いの上方に積層される複数の金属配線層２３２、２３４、２３６を有する。ＩＭＤ層２２６、２２８、２３０は、たとえば、非ドープのケイ酸塩ガラス等の低誘電率（ｌｏｗ－κ）誘電体、または、二酸化ケイ素等の酸化物、または、極限低誘電率層で構成される。金属配線層２３２、２３４、２３６は、トレンチ中に形成される金属線２３８、２４０、２４１、２４２を含み、これらは、銅やアルミニウム等の金属でなる。コンタクト２４４は、底部金属配線層２３２から、ソース／ドレイン領域２２４、および／または、ゲート電極２１４、２１６に延伸する。ビア２４６、２４８は、金属配線層２３２、２３４、２３６間で延伸する。コンタクト２４４、および、ビア２４６、２４８は、誘電体保護層２５０、２５２（誘電体材料でなり、且つ、製造中、エッチング停止層として機能する）を通して延伸する。誘電体保護層２５０、２５２は、たとえば、ＳｉＣ等の極限低誘電率層でなる。コンタクト２４４、および、ビア２４６、２４８は、たとえば、銅、または、タングステン等の金属でなる。
各自データ状態を保存するように構成されるＭＲＡＭセル２０２ａ、２０２ｂは、隣接する金属層間の相互接続構造２０４中に設置される。ＭＲＡＭセル２０２ａは、導電材料でなる底部電極２５４、および、上部電極２５６を含む。底部電極２５４と上部電極２５６との間に、ＭＲＡＭセル２０２ａは、ＭＴＪ２５８を含む。ＭＲＡＭセル２０２ａは、さらに、ＭＲＡＭ側壁スペーサ２６０を含む。いくつかの実施形態において、ハードマスク２６３は、上部電極２５６を被覆し、ビア２４８は、下方に、ハードマスク２６３を通して延伸し、上部電極２５６とオーミック接触する。しかし、さらに一般的には、ハードマスク２６３、および／または、ビア２４８は存在せず、たとえば、金属線２４２は、上部電極２５６の頂面と共平面であるとともに、上部電極２５６の頂面と直接、電気的に接触（例えば、オーミック結合）する（後の図１６を参照）。
図２、図３に示される切断線にて示されるように、図３は、図２の集積回路２００の上視図のいくつかの実施形態を示す。図に示されるように、いくつかの実施形態において、ＭＲＡＭセル２０２ａ、２０２ｂは、正方形か長方形である。しかしながら、他の実施形態において、たとえば、多くのエッチングプロセスの実用性のため、正方形の角は丸められてもよく、ＭＲＡＭセル２０２ａ、２０２ｂが、丸められた角を有する正方形や長方形、または、円形や楕円形であってもよい。ＭＲＡＭセル２０２ａ、２０２ｂは、それぞれ、金属線２４０、２４１の上方に設置され、且つ、それぞれ、金属線２４０、２４１と直接電気的に接続する底部電極２５４を有し、それらの間に、ビア、または、コンタクトがない。
図４は、図２のＭＲＡＭセル２０２ａの拡大断面図である。図に示されるように、ＭＲＡＭセル２０２ａは、底部電極２５４、上部電極２５６、および、底部電極２５４と上部電極２５６間に設置されるＭＴＪ２５８を有する。底部電極の中央部分２６１は、下方に、誘電体保護層２５２の開口中を通して延伸して、下地金属線２４０と電気的に接触する。底部電極の中央部分２６１は、ビアの幅に等しい底部電極幅を有する。階段領域２６２は、底部電極の中央部分２６１から上向けに延伸し、周辺領域２６４は、階段領域２６２から外向けに延伸する。中央部分２６１は、周辺領域２６４の上面２６４ａに対して窪んでいる上面２６１ａを有し、ＭＴＪ２５８は、この上面２６１ａ上に設置される。側壁スペーサ２６０は、底部電極２５４の周辺領域２６４の上方に設置される。
説明される実施形態において、ＭＴＪ２５８は、下強磁性電極２６６（ピン帯磁配向を有する）、および、上強磁性電極２６８（自由な帯磁配向を有する）を有する。トンネルバリア層２７０は、下強磁性電極２６６と上強磁性電極２６８との間に設置される。キャッピング層２７２は、上強磁性電極２６８の上方に設置される。下強磁性電極２６６は、上部ピン強磁性層２７４、底部ピン強磁性層２７６、および、上部ピン強磁性層２７４と底部ピン強磁性層２７６との間に挟まれる金属層２７８を有する合成反強磁性（Ｓｙｎｔｈｅｔｉｃ Ａｎｔｉ－Ｆｅｒｒｏｍａｇｎｅｔｉｃ、ＳＡＦ）構造である。
いくつかの実施形態において、上強磁性電極２６８は、Ｆｅ，Ｃｏ，Ｎｉ，ＦｅＣｏ，ＣｏＮｉ，ＣｏＦｅＢ，ＦｅＢ，ＦｅＰｔ，ＦｅＰｄ等を含み、且つ、約８オングストロームから約１３オングストローム間の厚さを有する。いくつかの実施形態において、キャッピング層２７２は、ＷＯ２，ＮｉＯ，ＭｇＯ，Ａｌ２Ｏ３，Ｔａ２Ｏ５，ＭｏＯ２，ＴｉＯ２，ＧｄＯ，Ａｌ，Ｍｇ，Ｔａ，Ｒｕ，等を含む。いくつかの実施形態において、トンネルバリア層２７０は、上強磁性電極２６８と下強磁性電極２６６間の電気的絶縁を提供するが、条件によっては、電子が、トンネルバリア層２７０を通過できるようにすることもある。トンネルバリア層２７０は、たとえば、酸化マグネシウム（ＭｇＯ）、酸化アルミニウム（Ａｌ２Ｏ３）、ＮｉＯ，ＧｄＯ，Ｔａ２Ｏ５，ＭｏＯ２，ＴｉＯ２，ＷＯ２等を含む。さらに、トンネルバリア層２７０の厚さは、たとえば、約０．５～２ナノメータである。
操作において、上（たとえば、自由な）強磁性電極２６８の可変磁気極性は、通常、ＭＴＪ２５８の抵抗を測定することにより読み取られる。磁気トンネル効果のため、ＭＴＪ２５８の抵抗は、可変磁気極性によって変化する。さらに、操作において、可変磁気極性は、一般に、スピントランスファートルク（ＳＴＴ）効果を用いて、変化、または、切り替えられる。ＳＴＴ効果にしたがって、電流は、ＭＴＪ２５８を通過して、下（たとえば、ピン）強磁性電極２６６から上（たとえば、自由な）強磁性電極２６８の電子の流れを誘導する。電子が下強磁性電極２６６を通過するとき、電子のスピンが偏極する。スピン偏極した電子が、上強磁性電極２６８に到達するとき、スピン偏極した電子は、トルクを可変磁気極性に適用するとともに、上強磁性電極２６８の状態を切り替える。可変磁気極性を読み取る、または、変化させる代替アプローチも適用できる。たとえば、いくつかの代替アプローチにおいて、ピン、および／または、自由な強磁性電極２６６、２６８の磁化極性は、トンネルバリア層２７０とピン、および／または、自由な強磁性電極２６６、２６８間の界面に垂直で、ＭＴＪ２５８を、垂直のＭＴＪにする。
有利なことは、底部電極２５４自身が、下地金属線２４０に直接、電気的に接触するので、ＭＲＡＭセル２０２ａ、２０２ｂの総高さは、先のアプローチに比べて減少することである。先のアプローチと比較して、この減少した高さは、ＭＲＡＭセル２０２ａ、２０２ｂの、ＢＥＯＬプロセスの流れとの互換性をさらに容易にする。よって、ＭＲＡＭセル２０２ａ、２０２ｂの形成は、さらによいＭＲＡＭ操作を提供し、製造コストを減少させる。
図５は、本発明のいくつかの実施形態によるＭＲＡＭセルを有する半導体構造の製造方法のフローチャート５００である。理解できることは、説明される方法は、制限された意義で解釈されるべきではなく、且つ、ＭＲＡＭセルを形成する代替方法も、本発明の範囲内であるとみなされる。
工程５０２において、その上に相互接続構造が設置された半導体基板を提供する。相互接続構造は、誘電体層、および、誘電体層を通して水平に延伸する金属線を有する。
工程５０４において、誘電体材料で構成されるとともに、エッチング停止として作用する誘電体保護層を、誘電体層の上面に形成する。誘電体保護層は開口を呈し、この開口は、金属線上面の少なくとも一部を露出しておく。
工程５０６において、共形の底部電極層を、誘電体保護層の上方に形成する。共形の底部電極層は、下方に、開口中に延伸して、金属線と、直接、電気的に接触する。
工程５０８において、磁気トンネル接合（ＭＴＪ）スタックを、共形の底部電極層の上方に形成する。ＭＴＪスタックは、トンネルバリア層により隔てられる上、および、下強磁性層を有する。下、および、上強磁性層の一方は、固定のフェロ磁気極性を有するピン層で、それらの他方は、可変フェロ磁気極性の自由層である。
工程５１０において、上部電極層を、磁気トンネル接合スタックの上方に形成する。
工程５１２において、マスク層を、上部電極層の上方に形成、および、パターン化する。パターン化されたマスクは、底部電極の中央部分の上方に設置される外側壁を有する。
工程５１４において、パターン化マスクにより、適切にエッチングを実行して、底部電極層の周辺部分の上面を露出し、パターン化された上部電極、および、ＭＴＪスタックを、底部電極の中央部分の上方に残す。
工程５１６において、側壁スペーサを、周辺部分の露出した上面の上方に形成する。
工程５１８において、金属間誘電体（ＩＭＤ）層を、側壁スペーサの上方に形成する。
工程５２０において、ＩＭＤ層がエッチバックされるとともに、上金属層を、上部電極の上方に形成する。形成される上金属層は、上部電極と電気的に接触する。
有利なことは、底部電極上で、ＣＭＰ操作を使用する必要がなく、方法５００の処理ステップの数量が減少することである。上述の方法は、さらに、ＭＲＡＭセル全体の厚さの減少にも貢献し、構造が、簡単で、コスト効果が高い。
開示された方法（たとえば、フローチャート５００で示される方法、図６～図１６で示される方法、および、示されていない方法）が、一連の動作、または、事象として説明、および／または、描写されているが、理解できることは、このような動作、または、事象の説明順序は、制限された意義で解釈されるべきではない。たとえば、いくつかの動作は、異なる順序で発生、および／または、これらの説明、および／または、記述されるその他の動作、または、事象と同時に発生する。さらに、すべての描写される動作が、一つ以上の態様、または、実施形態で実行される必要がなく、且つ、一つ以上のここで描写される動作は、一つ以上の別々の動作、および／または、段階で実行することができる。
図６から図１６は、いくつかの実施形態によるＭＲＡＭセルを有する半導体構造の各種製造段階の断面図で、図５の方法と一致する例を説明する。図６から図１６の描写は、図５の方法に関連しているが、理解できることは、図６から図１６で開示される構造は、この方法に限定されず、単独で、本方法から独立した構造とすることができる。同様に、図５の方法は、図６から図１６に関して記述されているが、理解できることは、図５の方法は、図６から図１６で開示される構造に限定されず、図６から図１６で開示される構造から独立した構造とすることができる、および／または、別の構造を用いることができる。
図６は、図５の工程５０２に対応するいくつかの実施形態の断面図６００である。
図６において、その上方に相互接続構造２０４が設置される基板２０６を提供する。相互接続構造２０４は、ＩＭＤ層２２８、および、ＩＭＤ層２２８を通して水平に延伸する金属線２４０を有する。ＩＭＤ層２２８は、二酸化ケイ素等の酸化物、低誘電率誘電体材料、または、極限低誘電率誘電体材料である。金属線２４０は、アルミニウム、銅、あるいは、それらの組み合わせ等の金属でなる。いくつかの実施形態において、基板２０６は、バルクシリコン基板、または、セミコンダクタオンインシュレーター（ＳＯＩ）基板（たとえば、シリコン・オン・インシュレーター 基板）である。基板２０６は、二元半導体基板（たとえば、ＧａＡｓ）、三元半導体基板（たとえば、ＡｌＧａＡｓ）、または、さらに高元の半導体基板である。多くの場合、基板２０６は、方法５００の間、半導体ウェハとして明らかにされ、例えば、１インチ（２５ｍｍ）；２インチ（５１ｍｍ）；３インチ（７６ｍｍ）；４インチ（１００ｍｍ）；５インチ（１３０ｍｍ）または１２５ｍｍ（４．９インチ）；１５０ｍｍ（５．９インチ、通常は“６インチ”）；２００ｍｍ（７．９インチ、通常は、“８インチ”）；３００ｍｍ（１１．８インチ、通常は“１２インチ”）；４５０ｍｍ（１７．７インチ、通常は、“１８インチ”）の直径を有する。処理完成後、たとえば、ＭＲＡＭセル形成後、このようなウェハは、選択的に、その他のウェハやダイとスタックされ、その後、個別のＩＣに対応する個別のダイに分割される。
図７は、図５の工程５０４に対応するいくつかの実施形態の断面図７００である。
図７において、誘電体保護層を、ＩＭＤ層２２８の上方と金属線２４０の上方に形成する。誘電体保護層形成後、フォトレジストマスク等の第一マスク７０２を、誘電体保護層の上方に形成する。その後、第一マスク７０２を利用して、第一エッチング７０４を適切に実行して、パターン化された誘電体保護層２５２を形成する。誘電体保護層２５２は、酸化物、または、ＥＬＫ誘電体などの誘電体材料でなり、エッチング停止層として機能する。いくつかの実施形態において、誘電体保護層２５２は、厚さが約２００オングストロームのＳｉＣを含む。第一マスク７０２を利用して、ウェットエッチャント、または、プラズマエッチャントが誘電体保護層２５２に適切に施されるとき、第一エッチングが実行されるとともに、開口７０６を形成する。開口７０６は、相互接続構造２０４のビア（たとえば、図２のビア２４６）の幅に対応する幅ｗを有する。エッチング後、第一マスク７０２を除去することができる。
図８は、図５の工程５０６に対応するいくつかの実施形態の断面図８００である。
図８において、底部電極層２５４’を誘電体保護層２５２の上方に形成するとともに、下方に、開口７０６中に延伸して、金属線２４０と直接、電気的に接触する。底部電極層２５４’は、連続した導電体である共形層である。底部電極層２５４’は、たとえば、窒化チタン、窒化タンタル、チタン、タンタル、または、それら一つ以上の組み合わせなどの導電材料である。さらに、いくつかの実施形態において、底部電極層２５４’の厚さは、たとえば、約１０～１００ナノメートルである。
図９は、図５の工程５０８、５１０、および、５１２に対応するいくつかの実施形態の断面図９００である。
図９において、磁気トンネル接合（ＭＴＪ）スタック２５８’を底部電極層２５４’の上面の上方に形成し、キャッピング層２７２’を、ＭＴＪスタック２５８’上方に形成し、上部電極層２５６’をキャッピング層２７２’の上方に形成する。ＭＴＪスタック２５８’は、下強磁性層２６６’、トンネルバリア層２７０’、および、上強磁性層２６８’を含む。いくつかの実施形態において、下強磁性層２６６’は、固定の磁気極性を有し、且つ、それぞれ、下、および、上強磁性電極層２７６’、２７４’、および、両者の間に設置される金属層２７８’を含む。これらの実施形態において、上強磁性層２６８’が設置されて、少なくとも二つの磁性極性間を切り替える。いくつかの実施形態において、下強磁性層２６６’は、約８オングストロームから約１３オングストロームにわたる厚さのＦｅＰｔ、または、ＣｏＦｅＢを有し、上強磁性層２６８’は、Ｃｏ，Ｎｉ、または、Ｒｕの単層、または、複合層を有する。上部電極層２５６’は、たとえば、窒化チタン、窒化タンタル、チタン、または、それらの一つ以上の組み合わせの導電材料である。さらに、上部電極層２５６’の厚さは、たとえば、約１０～１００ナノメートルである。マスク９０２を上部電極層２５６’の上面の上方に形成する。いくつかの実施形態において、マスク９０２は、フォトレジストマスクであるが、窒化物マスクなどのハードマスクでもよい。
図１０と図１１は、図５の工程５１４に対応するいくつかの実施形態の断面図１０００、１１００である。
図１０に示されるように、適切にマスク９０２を利用して、第二エッチング１００２を実行する。第二エッチング１００２は、マスク９０２により被覆されない上部電極層２５６’、キャッピング層２７２’、および、ＭＴＪスタック２５８’の領域を通して進行する。いくつかの実施形態において、第二エッチング１００２は、ウェットエッチャント、または、プラズマエッチャントを、所定時間周期施して、図１１の構造を得る。よって、第二エッチング１００２は、マスク９０２により被覆されないＭＴＪスタックの一部を除去し、底部電極層２５４’上で停止する。
図１２と図１３は、図５の工程５１６に対応するいくつかの実施形態の断面図１２００、１３００である。
図１２に示されるように、側壁スペーサ層２６０’を構造の上方に形成し、キャッピング層２７２、上部電極２５６、および、ＭＴＪ２５８の上面と側壁を覆う。いくつかの実施形態において、側壁スペーサ層２６０’を任意の適当な蒸着技術により形成し、且つ、一般に、共形に形成する。さらに、側壁スペーサ層２６０’は、たとえば、窒化ケイ素、炭化ケイ素、または、それらの一つ以上の組み合わせで形成される。さらに、側壁スペーサ層２６０’を、たとえば、約５００オングストロームの厚さで形成する。
図１３において、第３エッチング１３０２を、側壁スペーサ層２６０’中に実行して、側壁スペーサ層２６０’をエッチバックし、側壁スペーサ層２６０’の横方向の伸長を除去し、これにより、側壁スペーサ２６０を形成する。第３エッチング１３０２も、底部電極層２５４’の横方向の伸長を除去して、底部電極２５４を形成する。いくつかの実施形態において、第３エッチング１３０２の実行プロセスは、側壁スペーサ層２６０’と底部電極層２５４’の厚さを通してエッチングするのに十分な所定時間の間、側壁スペーサ層２６０’をエッチャントにさらす工程を有する。誘電体保護層２５２と比べて、エッチャントは、一般に、側壁スペーサ層２６０’、および、底部電極層２５４’に優先的である。いくつかの実施形態において、図１３の説明と比較して、側壁スペーサ２６０の上側の外角は、いくぶん四角にされるか、丸くされる。
図１４と図１５は、図５の工程５１８に対応するいくつかの実施形態の断面図１４００、１５００である。
図１４に示されるように、ＩＭＤ層２３０’を構造の上方に形成する。いくつかの実施形態において、ＩＭＤ層２３０’を任意の適当な蒸着技術により形成し、且つ、一般に、共形で形成する。さらに、ＩＭＤ層２３０’は、たとえば、低誘電率誘電層、または、ＥＬＫ誘電層により、約２６５０オングストロームの厚さに形成する。ＥＬＫ誘電層を使用する場合、硬化プロセスは、通常、ＥＬＫ誘電層の蒸着後に実行されて、その多孔性を増加し、そのｋ値を低下させ、機械強度を改善する。
図１５において、ＩＭＤ層２３０がエッチバックされて、実質的にＩＭＤ層２３０の上面を平坦化する。いくつかの実施形態において、このエッチバックは、化学機械研磨（ＣＭＰ）ではなく、ウェット、または、ドライエッチングにより達成される。さらに、いくつかの実施形態において、このエッチバックは、ＭＲＡＭ領域上方のＩＭＤを平坦化するのに用いられる一方エッチングと、ウェハ、または、ＩＣ上のロジック領域上方のＩＭＤを平坦化するのに用いられる他方エッチングに分けられる。
図１６は、図５の工程５２０に対応するいくつかの実施形態の断面図１６００である。
図１６において、上金属配線層２３６を、上部電極２５６の平坦な上面の上方に形成する。上金属配線層２３６は、金属線、または、ビアであり、上部電極２５６の表面領域全体に隣接し、これにより、電気接続（たとえば、オーミック接続）をＭＲＡＭセル２０２ａに提供する。いくつかの実施形態において、上金属配線層２３６は、銅、アルミニウム、タングステン、あるいは、それらの組み合わせを含む。
理解できることは、示される明細書、および、請求項において、用語“第一”、“第二”、“第三”等は、単に、描写を簡潔にするための共通識別子で、一図面、または、一連の図の異なる素子を識別する。これらの用語は、これらの素子の任意の時間的順序、または、構造近似性を意味するのではなく、対応する素子の、異なる説明される実施形態、および／または、説明されない実施形態の記述を意味するものではない。たとえば、図１に示される“第一誘電層”は、別の図に示される“第一誘電層”に対応する必要がなく、且つ、説明されない実施形態の“第一誘電層”に対応する必要がない。
よって、上述のように、いくつかの実施形態は、磁気抵抗メモリ（ＭＲＡＭ）セルに関する。セルは、周辺底部電極部分により囲まれる中央底部電極部分を有する底部電極を含む。導電底部電極の階段領域は、中央、および、周辺底部電極部分を互いに結合し、これにより、中央部分の上面が、周辺部分の上面に対して窪む。磁気トンネル接合（ＭＴＪ）は、中央底部電極部分の上方に設置され、且つ、階段領域間に配置されるＭＴＪ外側壁を有する。上部電極が、ＭＴＪの上面の上方に設置される。その他の装置と方法も開示される。
他の実施形態は、磁気抵抗メモリ（ＭＲＡＭ）セルの製造方法に関する。本方法は、誘電層を半導体基板の上方に形成する工程と、開口を誘電層中に形成するとともに、金属層により開口を充填する工程と、誘電層の上面の上方に設置されるエッチング停止層を形成し、エッチング停止層が、金属線、または、ビアの少なくとも一部の上面を露出させておく開口を呈する工程と、共形の底部電極層を、エッチング停止層と金属層の上方に形成し、導電底部電極層が、エッチング停止層を覆う周辺部分、および、下向けに、開口を通して金属線、または、ビアの上面に延伸する中央部分を有する工程、および、磁気トンネル接合を、共形の導電底部電極層の中央部分の上方に形成する工程、を含む。
さらに他の実施形態は集積回路に関する。集積回路は、半導体基板、および、半導体基板上に設置される相互接続構造を含む。相互接続構造は、互いの上方に交互にスタックされた複数の誘電層、および、複数の金属層を含む。金属層は、少なくとも実質的に、金属線に隣接する誘電層の上面と共平面である上面を有する金属線を含む。誘電体保護層は、誘電層の上面の上方に設置されるとともに、金属線の上面の少なくとも一部の上方に開口を呈する。導電底部電極は、下方に、誘電体保護層の開口を通して延伸して、金属線と直接電気的に接触する。
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
１００ ＭＲＡＭセル、１０２ 底部電極、１０４ 上部電極、１０４ａ 上部電極の上面、１０６ 磁気トンネル接合（ＭＴＪ）、１０８ 下強磁性電極、１１０ 上強磁性電極、１１２ トンネルバリア層、１１６ 下地金属層、１１８ 金属間誘電体（ＩＭＤ）層、１２０ 中央底部電極部分、１２０ａ 中央部分の上面、１２２ ＩＭＤ－保護層、１２４ 階段領域、１２６ 周辺底部電極部分、１２６ａ 周辺部分の上面、１２８ 側壁スペーサ、２００ 集積回路、２０２ａ ＭＲＡＭセル、２０２ｂ ＭＲＡＭセル、２０４ 相互接続構造、２０６ 基板、２０８ シャロートレンチアイソレーション（ＳＴＩ）領域、２１０ ワードライントランジスタ、２１２ ワードライントランジスタ、２１４ ワードラインゲート電極、２１６ ワードラインゲート電極、２１８ ワードラインゲート電極、２２０ ワードラインゲート電極、２２２ ワードライン側壁スペーサ、２２４ ソース／ドレイン領域、２２６ ＩＭＤ層、２２８ ＩＭＤ層、２３０ ＩＭＤ層、２３０’ ＩＭＤ層、２３２ 金属配線層、２３４ 金属配線層、２３６ 金属配線層、２３８ 金属線、２４０ 金属線、２４１ 金属線、２４２ 金属線、２４４ コンタクト、２４６ ビア、２４８ ビア、２５０ 誘電体保護層、２５２ 誘電体保護層、２５４ 底部電極、２５４’ 底部電極層、２５６ 上部電極、２５６’ 上部電極層、２５８ 磁気トンネル接合（ＭＴＪ）、２５８’ 磁気トンネル接合（ＭＴＪ）堆疊、２６０ 側壁スペーサ、２６０’ 側壁スペーサ層、２６１ 底部電極の中央部分、２６１ａ 中央部分の上面、２６２ 階段領域、２６４ 周辺領域
２６４ａ 周辺領域の上面、２６６ 下強磁性電極、２６６’ 下強磁性層、２６８ 上強磁性電極、２６８’ 上強磁性層、２７０ トンネルバリア層、２７０’ トンネルバリア層、２７２ キャッピング層、２７２’ キャッピング層、２７４ 上部ピン強磁性層、２７４’ 上強磁性電極層、２７６ 底部ピン強磁性層、２７６’ 下強磁性電極層、２７８ 金属層、２７８’ 金属層、５００ 半導体構造の製造方法、５０２～５２０ 方法５００の工程、６００ 断面図、７００ 断面図、７０２ 第一マスク、７０４ 第一エッチング、７０６ 開口、８００ 断面図、９００ 断面図、９０２ マスク、１０００ 断面図、１００２ 第二エッチング、１１００ 断面図、１２００ 断面図、１３００ 断面図、１３０２ 第三エッチング、１４００ 断面図、１５００ 断面図、１６００ 断面図。

Claims (10)

  1. 磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）セルを含む集積回路であって、
    半導体基板と、
    前記半導体基板上に設けられた金属線と、
    前記金属線の上面を部分的に被覆するエッチング停止層と、
    前記エッチング停止層に積層された周辺部分と、前記エッチング停止層の開口を通して前記金属線の上面に結合するまで下方に延伸している中央部分とを含む、前記エッチング停止層上の底部電極と、
    前記金属線と位置が合わされた、前記底部電極の中央部分上の磁気トンネル接合と、
    前記磁気トンネル接合上の上部電極と、
    前記底部電極の周辺部分の上面から前記上部電極の上面まで単調に増加する高さまたは実質的に平坦な面を有しており、前記磁気トンネル接合の側壁に直接結合され、前記磁気トンネル接合の側壁と前記上部電極の側壁に沿って、前記底部電極の周辺部分の上面に延伸して直接結合した側壁スペーサと、を備えた
    ことを特徴とする集積回路。
  2. 半導体基板上の相互接続構造に設けられた磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）セルを含む集積回路であって、
    金属線の上面を部分的に被覆するエッチング停止層と、
    前記エッチング停止層に積層された周辺部分と、前記エッチング停止層の開口を通して前記金属線の上面に結合するまで延伸している中央部分とを含む底部電極と、
    前記金属線と位置が合わされ、前記底部電極の周辺部分の上面の高さよりも低い高さの下面を有した、前記底部電極の中央部分上の磁気トンネル接合と、
    前記磁気トンネル接合上の上部電極と、
    前記底部電極の周辺部分の上面から前記上部電極の上面まで単調に増加する高さまたは実質的に平坦な面を有しており、前記底部電極の周辺部分の上面に直接結合して設けられた側壁スペーサと、を備えた
    ことを特徴とする集積回路。
  3. 前記底部電極の中央部分の上面が周辺部分の上面に対して窪むように、前記底部電極の階段部分が中央部分と周辺部分とを互いに結合している
    ことを特徴とする請求項１または請求項２記載の集積回路。
  4. 前記底部電極の階段部分は、前記エッチング停止層の内側壁に沿って下方に延伸して、前記底部電極の中央部分と結合している
    ことを特徴とする請求項３記載の集積回路。
  5. 前記底部電極の中央部分は、最も内側の周囲長内が実質的に連続して平坦である
    ことを特徴とする請求項１から請求項４のいずれか１項記載の集積回路。
  6. 前記金属線は、前記底部電極と結合するビアまたはコンタクトなしに、前記底部電極と電気的に結合されている
    ことを特徴とする請求項１から請求項５のいずれか１項記載の集積回路。
  7. 半導体基板上で、ビア上に設けられた金属線を含む相互接続構造に設けられた磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）セルを含む集積回路であって、
    前記金属線の上面に設けられた誘電体保護層と、
    前記誘電体保護層に積層された周辺部分と、前記誘電体保護層の開口を通して前記金属線の上面に結合するまで下方に延伸している中央部分とを含み、前記開口が前記ビアの幅に一致する幅を有した底部電極と、
    前記金属線と位置が合わされた、前記底部電極の中央部分上の磁気トンネル接合と、
    前記磁気トンネル接合上の上部電極と、
    前記底部電極の周辺部分の上面から前記上部電極の上面まで単調に増加する高さまたは実質的に平坦な面を有しており、前記底部電極の周辺部分の上面に直接結合して設けられた側壁スペーサと、を備えた
    ことを特徴とする集積回路。
  8. 前記底部電極の中央部分の上面が周辺部分の上面に対して窪むように、前記底部電極の階段部分が中央部分と周辺部分とを互いに結合している
    ことを特徴とする請求項７記載の集積回路。
  9. 前記底部電極の階段部分は、前記誘電体保護層の内側壁に沿って下方に延伸して、前記底部電極の中央部分と結合している
    ことを特徴とする請求項８記載の集積回路。
  10. 前記底部電極の中央部分、階段部分および周辺部分は、連続したシームレス体である
    ことを特徴とする請求項１から請求項９のいずれか１項記載の集積回路。
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