KR102369523B1 - 자기 저항 메모리 장치 및 그 제조 방법 - Google Patents

자기 저항 메모리 장치 및 그 제조 방법 Download PDF

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Abstract

자기 저항 메모리 장치 제조 방법에서, 기판 상에 제1 층간 절연막 및 식각 저지 절연막을 순차적으로 형성한다. 상기 식각 저지 절연막 및 상기 제1 층간 절연막을 관통하는 하부 전극을 형성한다. 상기 하부 전극 및 상기 식각 저지 절연막 상에 자기터널접합(MTJ) 구조물 막 및 상부 전극을 순차적으로 형성한다. 상기 상부 전극을 식각 마스크로 사용하는 물리적 식각 공정을 수행하여 상기 MTJ 구조물 막을 패터닝함으로써, 상기 하부 전극에 적어도 부분적으로 접촉하는 MTJ 구조물을 형성하다. 상기 제1 층간 절연막은 상기 식각 저지 절연막에 의해 보호되어 상기 물리적 식각 공정에 의해 식각되지 않는다.

Description

자기 저항 메모리 장치 및 그 제조 방법{MAGNETORESISTIVE RANDOM ACCESS DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 자세하게는 자기 저항 메모리(Magnetoresistive Random Access Memory: MRAM) 장치 및 그 제조 방법에 관한 것이다.
엠램 장치를 제조할 때, 층간 절연막을 관통하는 하부 전극을 형성한 후, 상기 하부 전극 및 상기 층간 절연막 상에 MTJ 구조물 막을 형성한다. 상기 MTJ 구조물 막은 귀금속을 포함하므로 물리적 식각 공정을 통해 패터닝되어 MTJ 구조물이 형성될 수 있다. 상기 물리적 식각 공정을 수행함에 따라, 상기 MTJ 구조물 막 하부의 상기 층간 절연막 및 상기 하부 전극이 함께 식각될 수 있으며, 이에 따라 상기 MTJ 구조물 측벽에 상기 하부 전극 성분이 재 증착되어 전기적 쇼트가 발생할 수 있다.
본 발명의 일 과제는 우수한 특성을 갖는 자기 저항 메모리 장치를 용이하게 제조하는 방법을 제공하는 것이다.
본 발명의 다른 과제는 우수한 특성을 갖는 자기 저항 메모리 장치를 제공하는 것이다.
상기한 일 과제를 달성하기 위한 예시적인 실시예들에 따른 자기 저항 메모리 장치 제조 방법에서, 기판 상에 제1 층간 절연막 및 식각 저지 절연막을 순차적으로 형성한다. 상기 식각 저지 절연막 및 상기 제1 층간 절연막을 관통하는 하부 전극을 형성한다. 상기 하부 전극 및 상기 식각 저지 절연막 상에 자기터널접합(MTJ) 구조물 막 및 상부 전극을 순차적으로 형성한다. 상기 상부 전극을 식각 마스크로 사용하는 물리적 식각 공정을 수행하여 상기 MTJ 구조물 막을 패터닝함으로써, 상기 하부 전극에 적어도 부분적으로 접촉하는 MTJ 구조물을 형성하다. 상기 제1 층간 절연막은 상기 식각 저지 절연막에 의해 보호되어 상기 물리적 식각 공정에 의해 식각되지 않는다.
예시적인 실시예들에 있어서, 상기 식각 저지 절연막은 금속 산화물, 질화물 혹은 세라믹 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 금속 산화물은 알루미늄 산화물(AlOx), 마그네슘 산화물(MgOx), 이트륨 산화물(YOx), 또는 에르븀 산화물(ErOx)을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 질화물은 붕질화물(BN)을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 세라믹 물질은 이트륨 실리콘 산화물(YSixOy), 지르코늄 티타늄 산화물(ZrTixOy) 혹은 바륨 티타늄 산화물(BaTixOy)을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 물리적 식각 공정은 이온 빔 식각(IBE) 공정을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 물리적 식각 공정 수행 후, 상기 식각 저지 절연막은 상기 제1 층간 절연막 상에 잔류할 수 있다.
예시적인 실시예들에 있어서, 상기 MTJ 구조물은 상기 하부 전극 상면 전체를 커버하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 MTJ 구조물은 상기 하부 전극 상면 일부를 커버하도록 형성될 수 있으며, 상기 물리적 식각 공정에 의해 상기 하부 전극의 상부가 부분적으로 식각되어 형성되는 리세스의 저면은 상기 식각 저지 절연막의 저면보다 낮지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 하부 전극을 형성할 때, 상기 식각 저지 절연막 및 상기 제1 층간 절연막을 관통하며 상기 하부 전극과 이격되는 랜딩 패드(landing pad)를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 하부 전극 및 상기 랜딩 패드를 형성할 때, 상기 식각 저지 절연막 및 상기 제1 층간 절연막을 관통하는 제1 및 제2 개구들을 형성하고, 상기 제1 및 제2 개구들을 채우는 도전막을 상기 식각 저지 절연막 상에 형성하고, 상기 식각 저지 절연막의 상면이 노출될 때까지 상기 도전막 상부를 평탄화할 수 있다.
예시적인 실시예들에 있어서, 상기 하부 전극 및 상기 랜딩 패드의 각 상면은 상기 식각 저지 절연막의 상면과 실질적으로 동일한 높이에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 하부 전극 및 상기 랜딩 패드의 각 상면은 상기 식각 저지 절연막의 상면과 다른 높이에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 하부 전극, 상기 랜딩 패드 및 상기 식각 저지 절연막 상에 평탄화 막을 형성할 수 있으며, 상기 물리적 식각 공정에 의해 상기 평탄화 막도 함께 식각되어 상기 MTJ 구조물 하부에 평탄화 패턴이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 평탄화 막은 금속 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 물리적 식각 공정을 수행할 때, 상기 랜딩 패드의 상부는 거의 식각되지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 랜딩 패드 상면에 접촉하는 비아(via), 및 상기 비아와 일체적으로 형성되며 상기 상부 전극에 전기적으로 연결되는 제1 배선을 포함하는 배선 구조물을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 배선 구조물을 형성할 때, 상기 상부 전극, 상기 MTJ 구조물, 상기 랜딩 패드 및 상기 식각 저지 절연막 상에 제2 층간 절연막을 형성하고, 상기 제2 층간 절연막을 부분적으로 제거하여 상기 랜딩 패드 상면을 노출시키는 비아 홀(via hole)을 형성할 수 있다. 상기 비아는 상기 비아 홀을 완전히 채우도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 하부 전극은 메모리 셀 영역에 형성되고, 상기 랜딩 패드는 주변 회로 영역에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 하부 전극 및 상기 랜딩 패드는 모두 메모리 셀 영역에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 기판 상에 상기 제1 층간 절연막 및 상기 식각 저지 절연막을 순차적으로 형성하기 이전에, 상기 기판 상에 제2 배선을 형성할 수 있으며, 상기 하부 전극은 상기 제2 배선 상면에 접촉하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 기판 상에 상기 제2 배선을 형성할 때, 상기 기판 상에 제3 층간 절연막을 형성하고, 상기 제3 층간 절연막을 관통하는 상기 제2 배선 및 제3 배선을 형성할 수 있다. 상기 하부 전극을 형성하는 것은 상기 식각 저지 절연막 및 상기 제1 층간 절연막을 관통하여 상기 하부 전극과 이격되며 상기 제3 배선 상면에 접촉하는 랜딩 패드를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 기판 상에 상기 제1 층간 절연막 및 상기 식각 저지 절연막을 순차적으로 형성하기 이전에, 상기 기판 상에 제2 및 제3 배선들을 형성할 수 있고, 상기 하부 전극은 상기 제2 배선의 상면에 접촉하도록 형성될 수 있다. 상기 MTJ 구조물을 형성한 이후에, 상기 제3 배선에 접촉하는 비아, 및 상기 비아와 일체적으로 형성되며 상기 상부 전극에 전기적으로 연결되는 제1 배선을 포함하는 배선 구조물을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 MTJ 구조물 막은 귀금속(noble metal)을 포함할 수 있다.
상기한 일 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 자기 저항 메모리 장치 제조 방법에서, 식각 저지 절연막을 포함하는 층간 절연막 구조물을 기판 상에 형성한다. 상기 층간 절연막 구조물을 관통하는 하부 전극을 형성한다. 상기 하부 전극 및 상기 층간 절연막 구조물 상에 MTJ 구조물 막 및 상부 전극을 순차적으로 형성한다. 상기 상부 전극을 식각 마스크로 사용하는 물리적 식각 공정을 수행하여 상기 MTJ 구조물 막을 패터닝함으로써, 상기 하부 전극에 적어도 부분적으로 접촉하는 MTJ 구조물을 형성한다. 상기 층간 절연막 구조물 중에서 상기 식각 저지 절연막 하부에 형성된 부분은 상기 식각 저지 절연막에 의해 보호되어 상기 물리적 식각 공정에 의해 식각되지 않는다.
예시적인 실시예들에 있어서, 상기 층간 절연막 구조물은 상기 기판 상에 순차적으로 적층된 제1 층간 절연막, 상기 식각 저지 절연막 및 제2 층간 절연막을 포함할 수 있으며, 상기 하부 전극은 상기 제1 층간 절연막, 상기 식각 저지 절연막, 및 상기 제2 층간 절연막을 관통하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 물리적 식각 공정 수행 후, 상기 식각 저지 절연막은 상기 제1 층간 절연막 상에 잔류할 수 있다.
예시적인 실시예들에 있어서, 상기 식각 저지 절연막은 금속 산화물, 질화물 혹은 세라믹 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 하부 전극을 형성할 때, 상기 층간 절연막 구조물을 관통하며 상기 하부 전극과 이격되는 랜딩 패드를 형성할 수 있으며, 상기 물리적 식각 공정에 의해 상기 랜딩 패드의 상부가 부분적으로 식각되되, 그 상면은 상기 식각 저지 절연막의 저면보다 낮지 않도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 랜딩 패드 상면에 접촉하는 비아, 및 상기 비아와 일체적으로 형성되며 상기 상부 전극에 전기적으로 연결되는 배선을 포함하는 배선 구조물을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 층간 절연막 구조물은 상기 기판 상에 순차적으로 적층된 상기 식각 저지 절연막 및 제1 층간 절연막을 포함할 수 있으며, 상기 하부 전극은 상기 제1 층간 절연막 및 상기 식각 저지 절연막을 관통하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 층간 절연막 구조물은 상기 기판 상에 순차적으로 적층된 제1 층간 절연막 및 상기 식각 저지 절연막을 포함할 수 있으며, 상기 하부 전극은 상기 식각 저지 절연막 및 상기 제1 층간 절연막을 관통하도록 형성될 수 있다.
상기한 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 자기 저항 메모리 장치는 기판 상에 순차적으로 적층된 제1 층간 절연막 및 식각 저지 절연막을 포함하는 층간 절연막 구조물, 상기 층간 절연막 구조물을 각각 관통하며 서로 이격된 하부 전극 및 랜딩 패드, 상기 하부 전극 상에 형성된 MTJ 구조물, 상기 MTJ 구조물 상에 형성된 상부 전극, 및 상기 랜딩 패드 상면에 접촉하는 비아, 및 상기 비아와 일체적으로 형성되며 상기 상부 전극에 전기적으로 연결된 제1 배선을 포함하는 배선 구조물을 구비한다. 상기 랜딩 패드의 상면은 상기 식각 저지 절연막의 저면보다 낮지 않다.
예시적인 실시예들에 있어서, 상기 식각 저지 절연막은 금속 산화물, 질화물 혹은 세라믹 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 랜딩 패드의 상면은 상기 하부 전극의 상면보다 낮지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 하부 전극의 상면은 상기 식각 저지 절연막 상면보다 높지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 하부 전극은 상기 층간 절연막 구조물 상부로 돌출될 수 있다.
예시적인 실시예들에 있어서, 상기 자기 저항 메모리 장치는 상기 하부 전극의 상부 측벽을 감싸는 절연 패턴을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 랜딩 패드의 상면은 상기 하부 전극의 상면보다 낮을 수 있다.
예시적인 실시예들에 있어서, 상기 자기 저항 메모리 장치는 상기 기판과 상기 층간 절연막 구조물 사이에 형성되어 상기 하부 전극 및 상기 랜딩 패드의 저면에 각각 접촉하는 제2 및 제3 배선들을 더 포함할 수 있다.
상기한 다른 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 자기 저항 메모리 장치는 기판 상에 순차적으로 적층된 제1 및 제2 식각 저지 절연막들을 포함하는 식각 저지 절연막 구조물, 상기 식각 저지 절연막 구조물을 관통하며 상기 식각 저지 절연막 구조물 상부로 돌출된 하부 전극, 상기 하부 전극의 상부 측벽을 커버하는 절연 패턴, 상기 제1 식각 저지 절연막을 관통하는 랜딩 패드, 상기 하부 전극 상에 형성된 MTJ 구조물;
상기 MTJ 구조물 상에 형성된 상부 전극, 및 상기 랜딩 패드 상면에 접촉하는 비아, 및 상기 비아와 일체적으로 형성되며 상기 상부 전극에 전기적으로 연결된 배선을 포함하는 배선 구조물을 구비한다.
예시적인 실시예들에 있어서, 상기 제1 식각 저지 절연막은 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물, 또는 실리콘 탄산질화물을 포함하고, 상기 제2 식각 저지 절연막은 금속 산화물, 질화물 혹은 세라믹 물질을 포함할 수 있다.
상기한 다른 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 자기 저항 메모리 장치는 기판 상에 형성되어 제1 및 제2 배선들을 수용하는 층간 절연막, 상기 제1 및 제2 배선들, 및 상기 층간 절연막 상에 형성되며, 상기 제2 배선 상면을 적어도 부분적으로 노출시키는 식각 저지 절연막, 상기 제1 배선 상면에 접촉하고, 상기 식각 저지 절연막을 관통하여 상기 식각 저지 절연막 상부로 돌출된 하부 전극, 상기 하부 전극의 상부 측벽을 커버하는 절연 패턴, 상기 하부 전극 상에 형성된 MTJ 구조물, 상기 MTJ 구조물 상에 형성된 상부 전극, 및 상기 노출된 제2 배선 상면에 접촉하는 비아, 및 상기 비아와 일체적으로 형성되며 상기 상부 전극에 전기적으로 연결된 제3 배선을 포함하는 배선 구조물을 구비한다.
예시적인 실시예들에 있어서, 상기 제1 내지 제3 배선들, 및 상기 하부 전극은 금속을 포함하고, 상기 식각 저지 절연막은 금속 산화물, 질화물 혹은 세라믹 물질을 포함할 수 있다.
상기한 다른 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 자기 저항 메모리 장치는 기판 상에 형성되어 제1 및 제2 배선들을 수용하는 제1 층간 절연막, 상기 제1 및 제2 배선들, 및 상기 제1 층간 절연막 상에 형성되며, 순차적으로 적층된 제2 층간 절연막 및 식각 저지 절연막을 포함하는 층간 절연막 구조물, 상기 층간 절연막 구조물을 관통하여 상기 제1 배선 상면에 접촉하는 하부 전극, 상기 하부 전극 상에 형성된 MTJ 구조물, 상기 MTJ 구조물 상에 형성된 상부 전극, 및 상기 층간 절연막 구조물을 관통하여 상기 제2 배선 상면에 접촉하는 비아, 및 상기 비아와 일체적으로 형성되며 상기 상부 전극에 전기적으로 연결된 제3 배선을 포함하는 배선 구조물을 구비한다.
예시적인 실시예들에 있어서, 상기 하부 전극의 상면은 상기 층간 절연막 구조물의 상면보다 높지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 하부 전극의 상면은 상기 층간 절연막 구조물의 상면보다 높을 수 있다.
예시적인 실시예들에 있어서, 상기 자기 저항 메모리 장치는 상기 하부 전극의 상부 측벽을 커버하는 절연 패턴을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 식각 저지 절연막은 금속 산화물, 질화물 혹은 세라믹 물질을 포함할 수 있다.
예시적인 실시예들에 따른 자기 저항 메모리 장치의 제조 방법에서, 식각 저지 절연막이 층간 절연막 상에 형성됨으로써, MTJ 구조물을 형성하기 위한 이온 빔 식각 공정에서 하부의 상기 층간 절연막이 식각되지 않고 보호될 수 있다. 이에 따라, 상기 층간 절연막에 의해 둘러싸인 하부 전극 역시 식각되지 않을 수 있으므로, 상기 하부 전극 성분이 식각되어 상기 MTJ 구조물 측벽에 재 증착되는 것이 방지될 수 있다. 또한, 상기 층간 절연막에 의해 둘러싸인 랜딩 패드도 식각되지 않을 수 있으므로, 상기 랜딩 패드는 상기 하부 전극과 유사한 높이를 유지할 수 있다. 따라서 상기 랜딩 패드 상면을 노출시키는 비아 홀이 깊지 않도록 형성될 수 있으므로, 내부에 보이드나 심 없이 상기 비아 홀을 완전히 채우도록 비아가 형성될 수 있다.
도 1 내지 도 9는 예시적인 실시예들에 따른 자기 저항 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 10 내지 도 14는 예시적인 실시예들에 따른 자기 저항 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 15 내지 도 18은 예시적인 실시예들에 따른 자기 저항 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 19 내지 도 20은 예시적인 실시예들에 따른 자기 저항 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 21 내지 도 23은 예시적인 실시예들에 따른 자기 저항 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 24 내지 도 25는 예시적인 실시예들에 따른 자기 저항 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 26 내지 도 28은 예시적인 실시예들에 따른 자기 저항 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1 내지 도 9는 예시적인 실시예들에 따른 자기 저항 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 1을 참조하면, 기판(100) 상에 제1 층간 절연막(110)을 형성하고, 제1 층간 절연막(110)을 관통하는 제1 및 제2 배선 구조물들을 형성한다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등과 같은 반도체 물질, 혹은 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판일 수 있다.
기판(100)은 제1 및 제2 영역들(I, II)을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 영역(I)은 메모리 셀들이 형성되는 셀 영역일 수 있으며, 제2 영역(II)은 주변 회로들이 형성되는 주변 회로 영역, 혹은 로직 소자가 형성되는 로직 영역일 수 있다.
도시되지는 않았으나, 기판(100) 상에는 각종 소자, 예를 들어, 워드 라인(word line), 트랜지스터, 다이오드, 소스/드레인 층, 콘택 플러그, 각종 배선 등과, 이를 커버하는 층간 절연막이 더 형성될 수 있다. 예를 들어, 상기 각 제1 및 제2 배선 구조물들은 하부의 상기 콘택 플러그에 접촉하도록 형성될 수 있으며, 이에 따라 기판(100) 상부에 형성되어 상기 콘택 플러그에 접촉하는 상기 소스/드레인 층에 전기적으로 연결될 수 있다.
제1 층간 절연막(110)은 예를 들어, 실리콘 산화물(SiO2), 혹은 실리콘 산화물(SiO2)의 유전 상수보다 낮은 유전 상수 즉, 대략 3.9 이하의 유전 상수를 갖는 저유전 물질을 포함하도록 형성될 수 있다. 이에 따라, 제1 층간 절연막(110)은, 예를 들어 실리콘 산화물, 불소 혹은 탄소가 도핑된 실리콘 산화물, 다공성 실리콘 산화물, 스핀 온 유기 폴리머, HSSQ(Hydrogen Silsesquioxane), MSSQ(Methyl Silsesquioxane) 등과 같은 무기 폴리머 등을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 배선 구조물들은 듀얼 다마신(dual damascene) 공정 혹은 싱글 다마신(single damascene) 공정을 통해 형성될 수 있다.
예를 들어, 상기 제1 및 제2 배선 구조물들이 듀얼 다마신 공정에 의해 형성되는 경우를 간단히 설명하면 다음과 같다.
먼저, 제1 층간 절연막(110) 상면에 제1 및 제2 마스크들(도시되지 않음)을 순차적으로 형성하고, 상기 제1 및 제2 마스크들을 식각 마스크로 사용하여 제1 층간 절연막(110) 상부를 부분적으로 제거한다. 이때, 상기 제1 마스크는 예를 들어, 금속 질화물을 포함하도록 형성될 수 있고, 상기 제2 마스크는 예를 들어, 실리콘 온 하드 마스크(Silicon On Hardmask: SOH)를 포함하도록 형성될 수 있다.
상기 제2 마스크를 제거한 후, 상기 제1 마스크가 잔류한 상태에서 제1 층간 절연막(110)을 전면적으로 식각한다. 이에 따라, 제1 층간 절연막(110)의 하부를 관통하여 기판(100)의 제1 영역(I)을 노출시키는 제1 비아 홀(via hole)(도시되지 않음), 및 제1 층간 절연막(110)의 상부를 관통하여 상기 제1 비아 홀에 연통되는 제1 트렌치(도시되지 않음)가 형성될 수 있으며, 또한 제1 층간 절연막(110)의 하부를 관통하여 기판(100)의 제2 영역(II)을 노출시키는 제2 비아 홀(도시되지 않음), 및 제1 층간 절연막(110)의 상부를 관통하여 상기 제2 비아 홀에 연통되는 제2 트렌치(도시되지 않음)가 형성될 수 있다.
이후, 상기 노출된 기판(100) 상면, 상기 제1 및 제2 비아 홀들 및 상기 제1 및 제2 트렌치들의 저면 및 측벽, 및 제1 층간 절연막(110) 상에 제1 배리어 막을 형성하고, 상기 제1 및 제2 비아 홀들 및 상기 제1 및 제2 트렌치들의 나머지 부분을 채우는 제1 도전막을 상기 제1 배리어 막 상에 형성한 후, 제1 층간 절연막(110) 상면이 노출될 때까지 상기 제1 도전막 및 상기 제1 배리어 막 상부를 평탄화함으로써, 기판(100)의 제1 및 제2 영역들(I, II) 상에 상기 제1 및 제2 배선 구조물들을 각각 형성할 수 있다.
상기 제1 도전막은 상기 제1 배리어막 상에 시드막(도시되지 않음)을 형성한 후, 전기 도금법을 수행하여 형성될 수 있다.
상기 제1 배리어 막은 예를 들어, 탄탈륨 질화물, 티타늄 질화물 등과 같은 금속 질화물 및/또는 탄탈륨, 티타늄 등과 같은 금속을 포함하도록 형성될 수 있으며, 상기 제1 도전막은 예를 들어, 텅스텐, 구리, 알루미늄 등과 같은 금속을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백(etch back) 공정을 통해 수행될 수 있다. 한편, 상기 평탄화 공정에 의해 형성되는 상기 제1 및 제2 배선 구조물들의 각 상면들은 제1 층간 절연막(110) 상면과 실질적으로 동일한 높이에 형성될 수 있다. 다만 경우에 따라서, 상기 제1 및 제2 배선 구조물들 중 일부의 상면이 제1 층간 절연막(110) 상면과 다소 다른 높이에 형성될 수도 있으며, 이 때에는 상기 제1 및 제2 배선 구조물들 및 제1 층간 절연막(110)의 상면에 평탄화 막(도시되지 않음)을 더 형성할 수도 있다.
상기 제1 배선 구조물은 하부의 제1 비아(141), 및 제1 비아(141)와 일체적으로 형성된 상부의 제1 배선(142)을 포함할 수 있고, 상기 제2 배선 구조물은 하부의 제2 비아(143), 및 제2 비아(143)와 일체적으로 형성된 상부의 제2 배선(144)을 포함할 수 있다.
한편, 제1 비아(141)는 제1 도전 패턴(131), 및 제1 도전 패턴(131)의 저면 및 측벽을 커버하는 제1 배리어 패턴(121)을 포함할 수 있고, 제2 비아(143)는 제2 도전 패턴(133), 및 제2 도전 패턴(133)의 저면 및 측벽을 커버하는 제2 배리어 패턴(123)을 포함할 수 있다. 또한, 제1 배선(142)은 제3 도전 패턴(132), 및 제3 도전 패턴(132)의 일부 저면 및 측벽을 커버하는 제3 배리어 패턴(122)을 포함할 수 있고, 제2 배선(144)은 제4 도전 패턴(134), 및 제4 도전 패턴(134)의 일부 저면 및 측벽을 커버하는 제4 배리어 패턴(124)을 포함할 수 있다.
도 2를 참조하면, 상기 제1 및 제2 배선 구조물들 및 제1 층간 절연막(110) 상에 제1 식각 저지 절연막(150), 제2 층간 절연막(160) 및 제2 식각 저지 절연막(170)을 순차적으로 형성한다. 이때, 순차적으로 적층된 제1 식각 저지 절연막(150), 제2 층간 절연막(160) 및 제2 식각 저지 절연막(170)은 하나의 층간 절연막 구조물로 지칭될 수도 있다.
제1 식각 저지 절연막(150)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 등과 같은 질화물을 포함하도록 형성될 수 있고, 제2 층간 절연막(160)은 예를 들어, 실리콘 산화물 혹은 저유전 물질을 포함하도록 형성될 수 있으며, 제2 식각 저지 절연막(170)은 반응성 이온 식각(Reactive Ion Etching: RIE) 공정과 같은 화학적 식각 공정에는 잘 식각되지만, 이온 빔 식각(Ion Beam Etching: IBE) 공정과 같은 물리적 식각 공정에는 잘 식각되지 않고 견딜 수 있는 물질을 포함하도록 형성될 수 있다.
구체적으로, 제2 식각 저지 절연막(170)은 금속 산화물, 질화물 혹은 세라믹 물질을 포함하도록 형성될 수 있다. 예를 들어, 제2 식각 저지 절연막(170)은 알루미늄 산화물(AlOx), 마그네슘 산화물(MgOx), 이트륨 산화물(YOx), 에르븀 산화물(ErOx) 등과 같은 금속 산화물, 붕질화물(BN)과 같은 질화물, 혹은 이트륨 실리콘 산화물(YSixOy), 지르코늄 티타늄 산화물(ZrTixOy), 바륨 티타늄 산화물(BaTixOy) 등과 같은 세라믹 물질을 포함하도록 형성될 수 있다.
도 3을 참조하면, 상기 층간 절연막 구조물을 부분적으로 제거하여, 상기 제1 및 제2 배선 구조물들의 상면들 즉, 제1 및 제2 배선들(142, 144)의 상면들을 각각 노출시키는 제1 및 제2 개구들(182, 184)을 형성할 수 있다.
예시적인 실시예들에 있어서, 예를 들어 포토레지스트 패턴(도시되지 않음)을 제2 식각 저지 절연막(170) 상에 형성하고, 이를 식각 마스크로 사용하여 상기 층간 절연막 구조물을 건식 식각함으로써, 제1 및 제2 개구들(182, 184)을 형성할 수 있다. 이때, 상기 건식 식각 공정은 예를 들어, 반응성 이온 식각 공정과 같은 화학적 식각 공정을 수반할 수 있으며, 이에 따라 제2 식각 저지 절연막(170)을 포함하는 상기 층간 절연막 구조물도 용이하게 식각될 수 있다.
도 4를 참조하면, 제1 및 제2 개구들(182, 184)을 각각 채우는 하부 전극(212) 및 랜딩 패드(landing pad)(214)를 제1 및 제2 영역들(I, II)에 각각 형성할 수 있다.
예시적인 실시예들에 있어서, 하부 전극(212) 및 랜딩 패드(214)는 노출된 제1 및 제2 배선들(142, 144)의 상면들, 제1 및 제2 개구들(182, 184)의 측벽들, 및 제2 식각 저지 절연막(170) 상에 제2 배리어 막을 형성하고, 제1 및 제2 개구들(182, 184)의 나머지 부분을 채우는 제2 도전막을 상기 제2 배리어 막 상에 형성한 후, 제2 식각 저지 절연막(170) 상면이 노출될 때까지 상기 제2 도전막 및 상기 제2 배리어 막 상부를 평탄화함으로써 형성될 수 있다.
상기 제2 배리어 막은 예를 들어, 탄탈륨 질화물, 티타늄 질화물 등과 같은 금속 질화물 및/또는 탄탈륨, 티타늄 등과 같은 금속을 포함하도록 형성될 수 있으며, 상기 제2 도전막은 예를 들어, 텅스텐, 구리, 알루미늄 등과 같은 금속을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정을 통해 수행될 수 있다. 일 실시예에 있어서, 하부 전극(212) 및 랜딩 패드(214)의 상면들은 제2 식각 저지 절연막(170) 상면과 다소 다른 높이에 형성될 수 있으며, 도 4에는 하부 전극(212)의 상면은 제2 식각 저지 절연막(170)의 상면보다는 높고, 랜딩 패드(214)의 상면은 제2 식각 저지 절연막(170)의 상면보다는 낮은 것이 도시되어 있다. 하지만, 도 5a를 참조하면, 하부 전극(212) 및 랜딩 패드(214)의 상면은 제2 식각 저지 절연막(170) 상면과 실질적으로 동일한 높이에 형성될 수도 있다. 또한, 도 5b를 참조하면, 하부 전극(212)의 상면은 제2 식각 저지 절연막(170)의 상면보다는 낮고, 랜딩 패드(214)의 상면은 제2 식각 저지 절연막(170)의 상면보다는 높을 수도 있다.
즉, 상기 평탄화 공정은 제2 식각 저지 절연막(170)의 상면이 노출될 때까지 수행될 수 있으며, 이에 따라 형성되는 하부 전극(212) 및 랜딩 패드(214)의 상면들은 제2 식각 저지 절연막(170)의 상면과 실질적으로 동일한 높이에 형성될 수 있다. 하지만, 상기 평탄화 공정에 의해 제거되는 상기 제2 도전막 및/또는 상기 제2 배리어 막은 역시 상기 평탄화 공정에 의해 부분적으로 제거되는 제2 식각 저지 절연막(170)과 다른 성분을 가지므로, 실제 상기 평탄화 공정에서 이들이 완전히 동일한 높이의 상면을 갖도록 형성되지 못할 수도 있다. 특히, 하부 전극(212) 및 랜딩 패드(214)가 각각 복수 개로 형성되는 경우에, 이들 중 일부의 상면은 제2 식각 저지 절연막(170)의 상면과 실질적으로 동일한 높이에 형성되더라도, 이들 중 다른 일부의 상면은 제2 식각 저지 절연막(170)의 상면과 다소 다른 높이에 형성될 수도 있다.
다만, 하부 전극(212) 및 랜딩 패드(214)의 일부의 상면이 제2 식각 저지 절연막(170)의 상면과 다소 다른 높이에 형성되더라도, 이들 사이의 높이 차이는 크지 않을 수 있으며, 하부 전극(212), 랜딩 패드(214) 및 제2 식각 저지 절연막(170)의 각 상면들의 높이 차이는, 예를 들어 제2 식각 저지 절연막(170)의 두께보다 크지 않을 수 있다.
이하에서는 설명의 편의를 위해서, 도 4에 도시된 것에 대해서만 설명하기로 한다.
하부 전극(212)은 제5 도전 패턴(202), 및 제5 도전 패턴(202)의 저면 및 측벽을 커버하는 제5 배리어 패턴(192)을 포함할 수 있고, 랜딩 패드(214)는 제6 도전 패턴(204), 및 제6 도전 패턴(204)의 저면 및 측벽을 커버하는 제6 배리어 패턴(194)을 포함할 수 있다.
도 6을 참조하면, 하부 전극(212), 랜딩 패드(214) 및 제2 식각 저지 절연막(170) 상면에 평탄화 막(220)을 형성한 후, 평탄화 막(220) 상에 자기터널접합(Magnetic Tunnel Junction: MTJ) 구조물 막(260) 및 상부 전극막(270)을 순차적으로 형성한다.
평탄화 막(220)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등과 같은 도전성 금속 질화물을 포함하도록 형성될 수 있으며, 전술한 바와 같이 하부 전극(212) 및 랜딩 패드(214)의 상면들이 제2 식각 저지 절연막(170)의 상면과 실질적으로 동일한 높이로 형성된다면, 이를 형성하지 않고 생략할 수도 있다.
MTJ 구조물 막(260)은 순차적으로 적층된 고정막 구조물, 터널 배리어막 및 자유막을 포함할 수 있다.
일 실시예에 있어서, 상기 고정막 구조물은 고정막(pinning layer), 하부 강자성막, 반강자성 커플링 스페이서 막, 및 상부 강자성막을 포함할 수 있다.
이때, 상기 고정막은 예를 들어, 망간철(FeMn), 망간이리듐(IrMn), 망간백금(PtMn), 산화망간(MnO), 황화망간(MnS), 텔루르망간(MnTe), 불화망간(MnF2), 불화철(FeF2), 염화철(FeCl2), 산화철(FeO), 염화코발트(CoCl2), 산화코발트(CoO), 염화니켈(NiCl2), 산화니켈(NiO), 크롬(Cr) 등을 포함하도록 형성할 수 있다. 상기 상부 및 하부 강자성막들은 예를 들어, 철(Fe), 니켈(Ni) 및 코발트(Co) 중 적어도 하나를 포함하는 강자성체를 포함하도록 형성할 수 있다. 상기 반강자성 커플링 스페이서 막은 귀금속(nobel metal), 예를 들어, 루테늄(Ru), 이리듐(Ir), 팔라듐(Pd), 오스뮴(Os) 또는 로듐(Rh) 중 적어도 하나를 포함하도록 형성할 수 있다.
또한, 상기 터널 배리어막은 예를 들어, 알루미늄 산화물 또는 마그네슘 산화물을 포함하도록 형성할 수 있다.
상기 자유막은 예를 들어, 철(Fe), 니켈(Ni) 및 코발트(Co) 중 적어도 하나를 포함하는 강자성체를 포함하도록 형성할 수 있다.
상부 전극막(270)은 예를 들어, 티타늄, 탄탈륨, 텅스텐과 같은 금속, 및/또는 티타늄 질화물 또는 탄탈륨 질화물과 같은 금속 질화물을 포함하도록 형성할 수 있다.
도 7을 참조하면, 예를 들어 포토레지스트 패턴(도시되지 않음)을 상부 전극막(270) 상에 형성하고, 이를 식각 마스크로 사용하여 상부 전극막(270)을 식각함으로써, 하부 전극(212)에 적어도 부분적으로 오버랩되는 상부 전극(272)을 형성할 수 있다.
이후, 상부 전극(272)을 식각 마스크로 사용하여 MTJ 구조물 막(260) 및 평탄화 막(220)을 순차적으로 식각함으로써, 하부 전극(212) 상면에 적어도 부분적으로 오버랩되며 순차적으로 적층된 평탄화 패턴(222) 및 MTJ 구조물(262)을 형성할 수 있다. 이때, MTJ 구조물(262)은 순차적으로 적층된 고정 구조물(232), 터널 배리어 패턴(242) 및 자유 패턴(252)을 포함할 수 있다.
도 7에서는 평탄화 패턴(222)이 하부 전극(212) 상면 전부를 커버하면서 일부는 제2 식각 저지 절연막(170) 상에도 형성된 것이 도시되어 있으나, 본 발명은 반드시 이에 한정되지는 않는다. 즉, 평탄화 패턴(222), 혹은 평탄화 패턴(222)이 형성되지 않은 경우에는 MTJ 구조물(262)의 저면이 하부 전극(212) 상면에 적어도 부분적으로 접촉하는 경우라면 본 발명의 개념에 포함될 수 있으며, 평탄화 패턴(222)이 하부 전극(212) 상면 전부를 커버하지 않는 경우에 대해서는 후술하기로 한다.
예시적인 실시예들에 있어서, 상기 식각 공정은 예를 들어, 이온 빔 식각(IBE) 공정과 같은 물리적 식각 공정을 포함할 수 있다. 제2 식각 저지 절연막(170)은 이온 빔 식각(IBE) 공정에 의해 잘 식각되지 않는 물질을 포함하므로, 상기 식각 공정을 수행하더라도 제거되지 않고 잔류할 수 있다. 이에 따라, 제2 식각 저지 절연막(170) 하부에 형성된 제2 층간 절연막(160)은 제2 식각 저지 절연막(170)에 의해 보호되므로, 상기 식각 공정에서 제거되지 않을 수 있으며, 나아가 제2 층간 절연막(160)에 의해 둘러싸인 하부 전극(212) 역시 식각되지 않을 수 있다.
한편, 평탄화 막(220)이 제거되어 노출되는 랜딩 패드(214)는 이를 둘러싸는 제2 층간 절연막(160) 및 그 상부의 제2 식각 저지 절연막(170)이 잔류함에 따라 거의 식각되지 않을 수 있다. 이에 따라, 상기 식각 공정에서 노출된 랜딩 패드(214)의 상부가 부분적으로 식각된다 하더라도 그 양은 매우 작을 수 있으며, 잔류하는 랜딩 패드(214)의 상면은 제2 층간 절연막(160)의 상면보다 낮지 않을 수 있다. 즉, 랜딩 패드(214) 상면의 높이는 하부 전극(212) 상면의 높이와 같거나 혹은 작은 차이만큼만 서로 다를 수 있다.
도 8을 참조하면, 상부 전극(272), MTJ 구조물(262), 평탄화 패턴(222), 제2 식각 저지 절연막(170) 및 랜딩 패드(214) 상에 제3 층간 절연막(280)을 형성한 후, 이를 관통하여 랜딩 패드(214) 상면 및 상부 전극(272) 상면들에 공통적으로 접촉하는 제3 배선 구조물을 형성할 수 있다.
제3 층간 절연막(280)은 예를 들어, 실리콘 산화물 혹은 저유전 물질을 포함하도록 형성될 수 있으며, 상기 제3 배선 구조물은 듀얼 다마신 공정에 의해 형성될 수 있다.
즉, 제3 층간 절연막(280) 상면에 제3 및 제4 마스크들(도시되지 않음)을 순차적으로 형성하고, 상기 제3 및 제4 마스크들을 식각 마스크로 사용하여 제3 층간 절연막(280) 상부를 부분적으로 제거한다. 상기 제4 마스크를 제거한 후, 상기 제3 마스크가 잔류한 상태에서 제3 층간 절연막(280)을 전면적으로 식각한다. 이에 따라, 제3 층간 절연막(280)의 하부를 관통하여 랜딩 패드(214)의 상면을 노출시키는 제3 비아 홀(도시되지 않음), 및 제3 층간 절연막(280)의 상부를 관통하여 상기 제3 비아 홀에 연통되며 상부 전극(272) 상면을 노출시키는 제3 트렌치(도시되지 않음)가 형성될 수 있다.
이때, 상기 제2 배선 구조물 상에는 랜딩 패드(214)가 형성되어 있으며, 이전 식각 공정에서 거의 식각되지 않고 원래의 높이를 그대로 유지하고 있으므로, 상기 제3 비아 홀이 깊은 깊이를 갖지 않을 수 있다.
이후, 상기 노출된 랜딩 패드(214) 및 상부 전극(272)의 각 상면들, 상기 제3 비아 홀 및 상기 제3 트렌치의 저면 및 측벽, 및 제3 층간 절연막(280) 상에 제3 배리어 막을 형성하고, 상기 제3 비아 홀 및 상기 제3 트렌치의 나머지 부분을 채우는 제3 도전막을 상기 제3 배리어 막 상에 형성한 후, 제3 층간 절연막(280) 상면이 노출될 때까지 상기 제3 도전막 및 상기 제3 배리어 막 상부를 평탄화함으로써, 상기 제3 배선 구조물을 형성할 수 있다.
이때, 상기 제3 도전막은 상기 제3 배리어막 상에 시드막(도시되지 않음)을 형성한 후, 전기 도금법을 수행하여 형성될 수 있다. 전술한 바와 같이, 상기 제3 비아 홀의 깊이가 깊지 않으므로, 상기 제3 도전막은 상기 제3 비아 홀을 완전히 채우도록 형성될 수 있으며, 내부에 보이드(void)나 심(seam)이 생성되지 않을 수 있다.
상기 제3 배리어 막은 예를 들어, 탄탈륨 질화물, 티타늄 질화물 등과 같은 금속 질화물 및/또는 탄탈륨, 티타늄 등과 같은 금속을 포함하도록 형성될 수 있으며, 상기 제3 도전막은 예를 들어, 텅스텐, 구리, 알루미늄 등과 같은 금속을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백(etch back) 공정을 통해 수행될 수 있다.
상기 제3 배선 구조물은 하부의 제3 비아(314), 및 제3 비아(314)와 일체적으로 형성된 상부의 제3 배선(345)을 포함할 수 있다. 한편, 제3 비아(314)는 제7 도전 패턴(304), 및 제7 도전 패턴(304)의 저면 및 측벽을 커버하는 제7 배리어 패턴(294)을 포함할 수 있으며, 제3 배선(345)은 제8 도전 패턴(335), 및 제8 도전 패턴(335)의 일부 저면 및 측벽을 커버하는 제8 배리어 패턴(325)을 포함할 수 있다.
전술한 공정들을 통해 상기 반도체 장치가 완성될 수 있다.
전술한 바와 같이, 제2 식각 저지 절연막(170)이 제2 층간 절연막(160) 상에 형성됨으로써, MTJ 구조물(262)을 형성하기 위한 이온 빔 식각(IBE) 공정에서 하부의 제2 층간 절연막(160)이 식각되지 않고 보호될 수 있다. 이에 따라, 제2 층간 절연막(160)에 의해 둘러싸인 하부 전극(212) 역시 식각되지 않을 수 있으므로, 하부 전극(212) 성분이 식각되어 MTJ 구조물(262) 측벽에 재증착되는 것이 방지될 수 있다. 또한, 제2 층간 절연막(160)에 의해 둘러싸인 랜딩 패드(214)도 식각되지 않을 수 있으므로, 랜딩 패드(214)는 하부 전극(212)과 유사한 높이를 유지할 수 있다. 따라서 랜딩 패드(214) 상면을 노출시키는 상기 제3 비아 홀이 깊지 않도록 형성될 수 있으므로, 내부에 보이드나 심 없이 상기 제3 비아 홀을 완전히 채우도록 제3 비아(314)가 형성될 수 있다.
한편, 도 9는 하부 전극(212)뿐만 아니라 랜딩 패드(214)도 기판(100)의 제1 영역(I)에 함께 형성되는 것을 도시하고 있다. 즉, 본 발명의 개념은 랜딩 패드(214)가 주변 회로 영역이나 로직 영역에 형성되는 것에만 한정되지 않으며, 하부 전극(212)과 함께 셀 영역에 형성되는 것에도 적용될 수 있다.
도 10 내지 도 14는 예시적인 실시예들에 따른 자기 저항 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다. 상기 자기 저항 메모리 장치의 제조 방법은 도 1 내지 도 9를 참조로 설명한 자기 저항 메모리 장치의 제조 방법에 사용된 공정들과 실질적으로 동일하거나 유사한 공정들을 포함할 수 있다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이들에 대한 자세한 설명은 생략한다.
도 10을 참조하면, 도 1 및 도 2를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
다만, 제2 식각 저지 절연막(170) 상에 제4 층간 절연막(165)을 더 형성할 수 있으며, 순차적으로 적층된 제1 식각 저지 절연막(150), 제2 층간 절연막(160), 제2 식각 저지 절연막(170) 및 제4 층간 절연막(165)은 하나의 층간 절연막 구조물을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 층간 절연막 구조물은 도 2에 도시된 층간 절연막 구조물과 실질적으로 동일하거나 유사한 두께를 가질 수 있으며, 이에 따라, 도 10에 도시된 제2 층간 절연막(160)은 도 2에 도시된 제2 층간 절연막(160)에 비해 작은 두께를 갖도록 형성될 수 있다.
도 11을 참조하면, 도 3 내지 도 5를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이때, 하부 전극(212) 및 랜딩 패드(214)는 순차적으로 적층된 제1 식각 저지 절연막(150), 제2 층간 절연막(160), 제2 식각 저지 절연막(170) 및 제4 층간 절연막(165)을 관통하도록 형성될 수 있으며, 그 상면들은 제4 층간 절연막(165)의 상면과 실질적으로 동일한 높이로 형성되거나, 혹은 이와 작은 차이를 갖는 높이에 형성될 수 있다.
도 12를 참조하면, 도 6을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이에 따라, 하부 전극(212), 랜딩 패드(214) 및 제4 층간 절연막(165) 상면에 평탄화 막(220)을 형성한 후, 평탄화 막(220) 상에 MTJ 구조물 막(260) 및 상부 전극막(270)을 순차적으로 형성할 수 있다.
도 13을 참조하면, 도 7을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이에 따라, 상부 전극(272)을 식각 마스크로 사용하여 MTJ 구조물 막(260) 및 평탄화 막(220)을 순차적으로 식각함으로써, 하부 전극(212) 상면에 적어도 부분적으로 오버랩되며 순차적으로 적층된 평탄화 패턴(222) 및 MTJ 구조물(262)을 형성할 수 있다.
다만, 상기 식각 공정에서 제4 층간 절연막(165)도 함께 식각될 수 있으며, 이에 따라 평탄화 패턴(222) 하부에 형성된 부분을 제외하고는 모두 제거될 수 있다. 이에 따라, 도 13에 도시된 바와 같이, 평탄화 패턴(222)이 하부 전극(212) 상면 전부를 커버하는 경우에는, 제4 층간 절연막(165) 중에서 잔류하는 부분은 하부 전극(212)의 상부 측벽을 커버할 수 있다. 이때, 상기 잔류 부분은 절연 패턴(167)으로 지칭하기로 한다.
한편, 제2 층간 절연막(160) 상에는 제2 식각 저지 절연막(170)이 잔류하므로, 상기 식각 공정에서 제2 층간 절연막(160)은 제거되지 않을 수 있으며, 이에 따라 하부 전극(212)은 절연 패턴(167), 제2 식각 저지 절연막(170) 및 제2 층간 절연막(160)에 의해 둘러싸여 상기 식각 공정에서 식각되지 않을 수 있다.
또한, 랜딩 패드(214)는 상기 식각 공정에서 제4 층간 절연막(165)이 대부분 제거됨에 따라 이에 의해 감싸진 부분도 함께 제거될 수 있지만, 적어도 제2 층간 절연막(160)에 의해 감싸진 부분은 제거되지 않고 잔류할 수 있다. 즉, 랜딩 패드(214)의 상면은 제2 식각 저지 절연막(170)의 저면 혹은 제2 층간 절연막(160)의 상면보다는 낮지 않을 수 있으며, 당초 랜딩 패드(214)의 높이의 상당 부분을 유지할 수 있다. 이에 따라, 제2 층간 절연막(160), 제2 식각 저지 절연막(170) 및/또는 제4 층간 절연막(165)의 두께를 조절함으로써, 최종적으로 원하는 높이를 갖는 랜딩 패드(214)를 형성할 수 있다.
도 14를 참조하면, 도 8을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이에 따라, 상부 전극(272), MTJ 구조물(262), 평탄화 패턴(222), 절연 패턴(167), 제2 식각 저지 절연막(170) 및 랜딩 패드(214) 상에 제3 층간 절연막(280)을 형성한 후, 이를 관통하여 랜딩 패드(214) 상면 및 상부 전극(272) 상면들에 공통적으로 접촉하는 제3 배선 구조물을 형성할 수 있다.
이때, 상기 제2 배선 구조물 상에는 원하는 높이를 갖도록 조절된 랜딩 패드(214)가 형성되어 있으므로, 랜딩 패드(214) 상면에 접촉하도록 형성되는 제3 배선 구조물의 제3 비아(314)는 내부에 보이드나 심 없이 우수한 특성을 갖도록 형성될 수 있다.
도 15 내지 도 18은 예시적인 실시예들에 따른 자기 저항 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다. 상기 자기 저항 메모리 장치의 제조 방법은 도 1 내지 도 9를 참조로 설명한 자기 저항 메모리 장치의 제조 방법에 사용된 공정들과 실질적으로 동일하거나 유사한 공정들을 포함할 수 있다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이들에 대한 자세한 설명은 생략한다.
도 15를 참조하면, 도 1 및 도 2를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
다만, 제1 및 제2 배선 구조물들 및 제1 층간 절연막(110) 상에 제1 식각 저지 절연막(150), 제2 식각 저지 절연막(170) 및 제2 층간 절연막(160)을 순차적으로 형성한다. 이에 따라, 순차적으로 적층된 제1 및 제2 식각 저지 절연막들(150, 170)은 하나의 식각 저지 절연막 구조물을 형성할 수 있다.
도 16을 참조하면, 도 3 내지 도 6을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이에 따라, 하부 전극(212) 및 랜딩 패드(214)는 순차적으로 적층된 제1 식각 저지 절연막(150), 제2 식각 저지 절연막(170) 및 제2 층간 절연막(160)을 관통하도록 형성될 수 있으며, 그 상면들은 제2 층간 절연막(160)의 상면과 실질적으로 동일한 높이로 형성되거나, 혹은 이와 작은 차이를 갖는 높이에 형성될 수 있다.
또한, 하부 전극(212), 랜딩 패드(214) 및 제2 층간 절연막(160) 상면에 평탄화 막(220)을 형성한 후, 평탄화 막(220) 상에 MTJ 구조물 막(260) 및 상부 전극막(270)을 순차적으로 형성할 수 있다.
도 17a를 참조하면, 도 7을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이에 따라, 상부 전극(272)을 식각 마스크로 사용하여 MTJ 구조물 막(260) 및 평탄화 막(220)을 순차적으로 식각함으로써, 하부 전극(212) 상면에 적어도 부분적으로 오버랩되며 순차적으로 적층된 평탄화 패턴(222) 및 MTJ 구조물(262)을 형성할 수 있다.
다만, 상기 식각 공정에서 제2 층간 절연막(160)의 상부도 함께 식각될 수 있다. 즉, MTJ 구조물 막(260)은 이온 빔 식각(IBE) 공정을 통해 식각되어 패터닝될 수 있으며, 이때 평탄화 막(220) 하부의 제2 층간 절연막(160)은 상기 이온 빔 식각(IBE) 공정에 의해 쉽게 식각되므로, 그 상부가 함께 식각되어 제2 층간 절연막 패턴(163)으로 변환될 수 있다.
한편, 제2 층간 절연막(160)의 상부가 제거됨에 따라, 이에 의해 감싸진 랜딩 패드(214) 부분 역시 제거될 수 있으며, 잔류하는 랜딩 패드(214)의 상면의 높이는 원래 높이보다 상당히 줄어들 수 있다.
한편, 도 17b를 참조하면, 상기 이온 빔 식각(IBE) 공정이 상당히 오랜 시간 수행되는 경우, 평탄화 패턴(222) 하부를 제외하고는 제2 식각 저지 절연막(170) 상의 제2 층간 절연막(160) 부분 모두가 제거될 수도 있으며, 이에 따라 랜딩 패드(214)는 매우 작은 높이로만 잔류할 수 있다.
하지만 이 경우에도, 제2 식각 저지 절연막(170)이 잔류함에 따라서, 적어도 하부의 제1 식각 저지 절연막(150) 및 이에 의해 커버되는 상기 제1 및 제2 배선 구조물들이 노출되거나 식각되지는 않을 수 있다.
도 18a를 참조하면, 도 8을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 상기 반도체 장치를 완성할 수 있다.
이에 따라, 상부 전극(272), MTJ 구조물(262), 평탄화 패턴(222), 제2 층간 절연막 패턴(163), 및 랜딩 패드(214) 상에 제3 층간 절연막(280)을 형성한 후, 이를 관통하여 랜딩 패드(214) 상면 및 상부 전극(272) 상면들에 공통적으로 접촉하는 제3 배선 구조물을 형성할 수 있다.
도 18b에는 도 17b에 도시된 구조물에 도 8을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한 결과가 도시되어 있다.
한편, 도 18c는 도 15를 참조로 설명한 공정에서 제1 식각 저지 절연막(150)을 형성하지 않는 경우의 최종 구조물을 도시하고 있다.
즉, 제1 및 제2 배선 구조물들 및 제1 층간 절연막(110) 상에 제2 식각 저지 절연막(170) 및 제2 층간 절연막(160)을 순차적으로 형성한 경우로서, 상기 제1 및 제2 배선 구조물들은 제2 식각 저지 절연막(170)에 의해 여전히 보호되므로, 상기 이온 빔 식각(IBE) 공정에서 노출되거나 식각되지 않을 수 있다.
도 19 내지 도 20은 예시적인 실시예들에 따른 자기 저항 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다. 상기 자기 저항 메모리 장치의 제조 방법은 도 1 내지 도 9를 참조로 설명한 자기 저항 메모리 장치의 제조 방법에 사용된 공정들과 실질적으로 동일하거나 유사한 공정들을 포함할 수 있다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이들에 대한 자세한 설명은 생략한다.
도 19a를 참조하면, 도 1 내지 도 7을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
다만, 이온 빔 식각(IBE) 공정에 의해 형성되는 평탄화 패턴(222) 및 MTJ 구조물(262)은 하부 전극(212)의 상면 전체를 커버하지 않고 일부만을 커버하도록 형성될 수 있다. 이는 당초 MTJ 구조물(262)이 하부 전극(212)의 상면 전체에 오버랩되도록 설계되었으나, 상기 이온 빔 식각(IBE) 공정을 수행하는 과정에서 미스 얼라인이 발생하여 MTJ 구조물(262)이 하부 전극(212)의 일부에만 오버랩된 것일 수 있다. 이와는 달리, 당초 설계부터 복수 개로 형성되는 MTJ 구조물들(262)의 레이아웃에 따라, MTJ 구조물들(262)이 하부 전극(212) 상면에 부분적으로만 오버랩되도록 형성된 것일 수도 있다.
이에 따라, 상기 이온 빔 식각(IBE) 공정에서 노출된 하부 전극(212) 상부도 부분적으로 제거될 수 있다. 하지만, 여전히 제2 식각 저지 절연막(170)이 제2 층간 절연막(160) 상에 잔류하므로, 상기 제거되는 하부 전극(212) 부분은 매우 작을 수 있다. 따라서 상기 제거되는 하부 전극(212) 부분이 상부의 MTJ 구조물(262) 측벽에 재 증착되는 양은 매우 작을 수 있다.
한편, 도 19b는 예시적인 실시예들과는 달리, 비교예에 따라 제2 층간 절연막(160) 상에 제2 식각 저지 절연막(170)이 형성되지 않은 경우를 도시하고 있다.
즉, 제2 식각 저지 절연막(170)이 형성되지 않음에 따라, 상기 이온 빔 식각(IBE) 공정에서 제2 층간 절연막(160) 상부도 함께 제거될 수 있으며, 이에 따라 이에 의해 감싸진 하부 전극(212)의 상부도 함께 제거될 수 있다. 따라서 상기 제거된 하부 전극(212) 부분에 의해 상부의 MTJ 구조물(262) 측벽에 재 증착되는 양은 상당히 많을 수 있다.
상기 식각 공정을 수행한 결과, 하부 전극(212)은 하부 전극 패턴(213)으로 잔류하고, 제2 층간 절연막(160)은 제2 층간 절연막 패턴(163)으로 잔류할 수 있다.
또한, 제2 층간 절연막 패턴(163) 내에는 원래 높이보다 줄어든 높이의 상면을 갖는 랜딩 패드 패턴(215)이 잔류할 수 있으며, 랜딩 패드 패턴(215)은 제9 도전 패턴(205), 및 이의 저면 및 측벽을 커버하는 제9 배리어 패턴(195)을 포함할 수 있다.
한편, 도 19c는 역시 비교예에 따라 제2 층간 절연막(160) 상에 제2 식각 저지 절연막(170)이 형성되지 않은 경우를 도시하고 있으며, 이 경우에는 상기 이온 빔 식각(IBE) 공정을 수행함에 따라서, 평탄화 패턴(222) 하부에 형성된 부분을 제외한 제2 층간 절연막(160) 부분, 및 그 하부의 제1 식각 저지 절연막(150)까지 모두 제거된 것을 도시하고 있다.
이에 따라, 하부 전극(212)에서 제거된 부분이 상부의 MTJ 구조물(262) 측벽에 재 증착되는 양이 매우 많을 뿐만 아니라, 상기 제1 배선 구조물의 제1 배선(142) 상면이 노출되어 추가적인 전기적 쇼트의 원인이 될 수도 있다. 또한, 이 경우에는 랜딩 패드(214)가 잔류하지 않고 모두 제거되어, 이후 형성되는 제3 배선 구조물의 제3 비아가 내부에 보이드나 심 없이 형성되기가 어려울 수 있다.
도 20a를 참조하면, 도 8을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
이에 따라, 상부 전극(272), MTJ 구조물(262), 평탄화 패턴(222), 제2 식각 저지 절연막(170), 노출된 하부 전극(212), 및 랜딩 패드(214) 상에 제3 층간 절연막(280)을 형성한 후, 이를 관통하여 랜딩 패드(214) 상면 및 상부 전극(272) 상면들에 공통적으로 접촉하는 제3 배선 구조물을 형성할 수 있다.
도 20b는 제2 식각 저지 절연막(170) 상에 제4 층간 절연막(165)이 형성되어 최종적으로 하부 전극(212)의 상부 일부 측벽을 감싸는 절연막 패턴(167)이 잔류하는 것을 도시하고 있으며, 도 20c는 제1 식각 저지 절연막(150) 상에 제2 식각 저지 절연막(170) 및 제2 층간 절연막(160)이 순차적으로 적층된 경우, 하부 전극(212)의 일부 측벽을 감싸는 제2 층간 절연막 패턴(163)이 잔류하는 것을 도시하고 있다.
도 21 내지 도 23은 예시적인 실시예들에 따른 자기 저항 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다. 상기 자기 저항 메모리 장치의 제조 방법은 도 1 내지 도 9를 참조로 설명한 자기 저항 메모리 장치의 제조 방법에 사용된 공정들과 실질적으로 동일하거나 유사한 공정들을 포함할 수 있다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이들에 대한 자세한 설명은 생략한다.
도 21을 참조하면, 도 1 내지 도 3을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
다만, 제2 층간 절연막(160)은 도 2에 도시된 제2 층간 절연막(160)에 비해서 상당히 작은 두께로 형성될 수 있다. 일 실시예에 있어서, 도 21에 도시된 제2 층간 절연막(160)은 도 2에 도시된 제2 층간 절연막(160)보다 대략 반 정도의 두께로 형성될 수 있다.
또한, 제1 배선 구조물의 상면을 노출시키는 제1 개구(182)만이 형성될 수 있으며, 제2 배선 구조물의 상면을 노출시키는 제2 개구(184, 도 3 참조)는 형성되지 않을 수 있다.
도 22를 참조하면, 도 4 내지 도 7을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
다만, 층간 절연막 구조물을 관통하며 상기 제1 배선 구조물 상면에 접촉하는 하부 전극(212)은 형성되지만, 상기 층간 절연막 구조물을 관통하며 상기 제2 배선 구조물 상면에 접촉하는 랜딩 패드(214, 도 4 참조)는 형성되지 않을 수 있다.
도 23a를 참조하면, 도 8을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
다만, 제3 배선 구조물의 제3 비아(314)는 상기 제2 배선 구조물의 제2 배선(144)의 상면에 직접 접촉하도록 형성될 수 있다.
즉, 상기 제2 배선 구조물 상에는 랜딩 패드가 형성되지 않으며, 이에 따라 상기 제3 배선 구조물은 상기 제2 배선 구조물에 직접적으로 연결될 수 있다. 이는, 제2 층간 절연막(160)이 상당히 작은 두께로 형성되기 때문에, 반드시 중간에 랜딩 패드를 개재하지 않더라도, 제3 비아 홀이 매우 큰 깊이로 형성되지 않을 수 있으며, 이에 따라 제3 비아(314)가 상기 제3 비아 홀을 완전히 채울 수 있기 때문이다.
다만, 제2 층간 절연막(160)이 상당히 작은 두께로 형성되는 경우 제2 식각 저지 절연막(170)이 형성되지 않는다면, 도 19b 및 도 19c를 참조로 설명한 비교예에서와 같이, 이온 빔 식각(IBE) 공정에서 제2 층간 절연막(160) 전체가 제거되어 하부의 상기 제1 및 제2 배선 구조물들 상면이 노출될 수 있으며, 이는 추가적인 전기적 쇼트의 원인이 될 수 있다. 하지만, 예시적인 실시예들에 있어서, 제2 층간 절연막(160) 상에 제2 식각 저지 절연막(170)이 형성되어 있으므로, 제2 층간 절연막(160)이 작은 두께를 갖더라도 상기 이온 빔 식각(IBE) 공정에서 완전히 제거되지는 않으며, 이에 따라 상기 제1 및 제2 배선 구조물들 상면이 노출되지 않을 수 있다.
한편, 도 23b는 MTJ 구조물(262)이 하부 전극(212) 상면의 일부에만 오버랩되는 경우를 도시하고 있다.
도 24 내지 도 25는 예시적인 실시예들에 따른 자기 저항 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다. 상기 자기 저항 메모리 장치의 제조 방법은 도 21 내지 도 23을 참조로 설명한 자기 저항 메모리 장치의 제조 방법에 사용된 공정들과 실질적으로 동일하거나 유사한 공정들을 포함할 수 있다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이들에 대한 자세한 설명은 생략한다.
도 24를 참조하면, 도 21을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
다만, 제1 및 제 배선 구조물들 및 제1 층간 절연막(110) 상에는 제1 식각 저지 절연막(150), 제2 식각 저지 절연막(170) 및 제2 층간 절연막(160)이 순차적으로 적층될 수 있다.
도 25a를 참조하면, 도 22 및 도 23을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
다만, 하부 전극(212)은 제1 및 제2 식각 저지 절연막들(150, 170)을 관통하면서 상부로 돌출되며, 상기 돌출된 하부 전극(212)의 측벽을 커버하는 제2 층간 절연막 패턴(163)이 형성될 수 있다.
한편, 도 25b는 MTJ 구조물(262)이 하부 전극(212) 상면의 일부에만 오버랩되는 경우를 도시하고 있다.
도 26 내지 도 28은 예시적인 실시예들에 따른 자기 저항 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다. 상기 자기 저항 메모리 장치의 제조 방법은 도 1 내지 도 9를 참조로 설명한 자기 저항 메모리 장치의 제조 방법의 공정들과 실질적으로 동일하거나 유사한 공정들을 포함할 수 있으며, 이에 따라 이들에 대한 자세한 설명은 생략한다.
도 26을 참조하면, 소자 분리막(405)이 형성된 기판(400) 상에 제1 및 제2 게이트 구조물들(442, 444)을 형성하고, 제1 게이트 구조물(442)에 인접한 기판(400) 상부에 제1 및 제2 불순물 영역들(401, 403)을 형성하고, 제2 게이트 구조물(444)에 인접한 기판(400) 상부에 제3 불순물 영역(407)을 형성한다.
기판(400)은 제1 및 제2 영역들(I, II)을 포함할 수 있으며, 예시적인 실시예들에 있어서, 제1 영역(I)은 셀 영역일 수 있고, 제2 영역(II)은 주변 회로 영역 혹은 로직 영역일 수 있다. 소자 분리막(405)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다. 예시적인 실시예들에 있어서, 소자 분리막(405)은 얕은 트렌치 소자 분리(Shallow Trench Isolation: STI) 공정에 의해 형성될 수 있다.
제1 게이트 구조물(442)은 기판(400)의 제1 영역(I) 상에 순차적으로 적층된 제1 게이트 절연 패턴(412), 제1 게이트 전극(422) 및 제1 게이트 마스크(432)를 포함할 수 있으며, 제2 게이트 구조물(444)은 기판(400)의 제2 영역(II) 상에 순차적으로 적층된 제2 게이트 절연 패턴(414), 제2 게이트 전극(424) 및 제2 게이트 마스크(434)를 포함할 수 있다.
한편, 제1 및 제2 게이트 구조물들(442, 444)의 측벽들에는 각각 제1 및 제2 게이트 스페이서들(452, 454)이 더 형성될 수 있다.
제1 내지 제3 불순물 영역들(401, 403, 405)은 n형 불순물 혹은 p형 불순물이 도핑될 수 있다. 일 실시예에 있어서, 각 제1 내지 제3 불순물 영역들(401, 403, 405)은 기판(400) 상부에 불순물을 도핑함으로써 형성될 수 있다. 다른 실시예에 있어서, 각 제1 내지 제3 불순물 영역들(401, 403, 405)은 기판(400) 상부에 리세스를 형성하고, 상기 리세스를 채우도록 선택적 에피택시얼 성장(Selective Epitaxial Growth: SEG) 공정을 수행함으로써 형성될 수도 있다. 이때, 각 제1 내지 제3 불순물 영역들(401, 403, 405)은 단결정 실리콘, 단결정 실리콘 탄화물, 혹은 단결정 실리콘-게르마늄을 포함하도록 형성될 수 있다.
한편, 각 제1 및 제2 게이트 구조물들(442, 444)은 각 제1 내지 제3 불순물 영역들(401, 403, 405)과 함께 트랜지스터를 형성할 수 있다. 일 실시예에 있어서, 상기 트랜지스터는 평면 트랜지스터(planar transistor)일 수 있다. 다른 실시예에 있어서, 상기 트랜지스터는 핀펫(fin-type Field Effect Transistor: finFET)일 수 있다.
도 27을 참조하면, 제1 및 제2 게이트 구조물들(442, 444) 및 제1 및 제2 게이트 스페이서들(452, 454)을 커버하는 제1 층간 절연막(460)을 기판(400) 상에 형성한 후, 이들을 관통하여 제1 내지 제3 불순물 영역들(401, 403, 407) 상면에 각각 접촉하는 제1 내지 제3 콘택 플러그들(471, 472, 474)을 형성할 수 있다.
제1 내지 제3 콘택 플러그들(471, 472, 474)은 예를 들어, 도핑된 폴리실리콘, 금속, 금속 질화물 및/또는 금속 실리사이드를 포함하도록 형성될 수 있다.
이후, 제1 내지 제3 콘택 플러그들(471, 472, 474) 및 제1 층간 절연막(460) 상에 제2 층간 절연막(480)을 형성하고, 이를 관통하면서 제1 내지 제3 콘택 플러그들(471, 472, 474) 상면에 각각 접촉하는 제1 내지 제3 배선들(511, 512, 513)을 형성한다.
예시적인 실시예들에 있어서, 제1 내지 제3 배선들(511, 512, 513)은 싱글 다마신 공정을 통해 형성될 수 있다. 다른 실시예들에 있어서, 제1 내지 제3 배선들(511, 512, 513)은 듀얼 다마신 공정을 통해 형성될 수도 있다.
이에 따라, 제1 배선(511)은 제1 도전 패턴(501), 및 제1 도전 패턴(501)의 저면 및 측벽을 커버하는 제1 배리어 패턴(491)을 포함하도록 형성될 수 있고, 제2 배선(512)은 제2 도전 패턴(502), 및 제2 도전 패턴(502)의 저면 및 측벽을 커버하는 제2 배리어 패턴(492)을 포함하도록 형성될 수 있으며, 제3 배선(514)은 제3 도전 패턴(504), 및 제3 도전 패턴(504)의 저면 및 측벽을 커버하는 제3 배리어 패턴(494)을 포함하도록 형성될 수 있다.
이때, 각 제1 내지 제3 도전 패턴들(501, 502, 504)은 텅스텐, 구리, 알루미늄 등과 같은 금속을 포함하도록 형성될 수 있으며, 각 제1 내지 제3 배리어 패턴들(491, 492, 494)은 탄탈륨 질화물, 티타늄 질화물 등과 같은 금속 질화물 및/또는 탄탈륨, 티타늄 등과 같은 금속을 포함하도록 형성될 수 있다.
제1 배선(511)은 상기 자기 저항 메모리 장치의 소스 라인 역할을 수행할 수 있다.
도 28을 참조하면, 도 1 내지 도 9를 참조로 설명한 자기 저항 메모리 장치의 제조 방법의 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이에 따라, 제1 내지 제3 배선들(511, 512, 514) 및 제2 층간 절연막(480) 상에 제3 층간 절연막(610)을 형성하고, 제3 층간 절연막(610)을 관통하는 제4 및 제5 배선 구조물들을 형성한다.
상기 제4 배선 구조물은 하부의 제1 비아(641), 및 제1 비아(641)와 일체적으로 형성된 상부의 제4 배선(642)을 포함할 수 있고, 상기 제5 배선 구조물은 하부의 제2 비아(643), 및 제2 비아(643)와 일체적으로 형성된 상부의 제5 배선(644)을 포함할 수 있다.
한편, 제1 비아(641)는 제4 도전 패턴(631), 및 제4 도전 패턴(631)의 저면 및 측벽을 커버하는 제4 배리어 패턴(621)을 포함할 수 있고, 제2 비아(143)는 제5 도전 패턴(633), 및 제5 도전 패턴(633)의 저면 및 측벽을 커버하는 제5 배리어 패턴(623)을 포함할 수 있다. 또한, 제4 배선(642)은 제6 도전 패턴(632), 및 제6 도전 패턴(632)의 일부 저면 및 측벽을 커버하는 제6 배리어 패턴(622)을 포함할 수 있고, 제5 배선(644)은 제7 도전 패턴(634), 및 제7 도전 패턴(634)의 일부 저면 및 측벽을 커버하는 제7 배리어 패턴(624)을 포함할 수 있다.
한편, 상기 제4 및 제5 배선 구조물들 및 제3 층간 절연막(610) 상에는 제1 식각 저지 절연막(650), 제4 층간 절연막(660) 및 제2 식각 저지 절연막(670)을 포함하는 층간 절연막 구조물이 형성되며, 상기 층간 절연막 구조물을 관통하면서 하부의 상기 제4 및 제5 배선 구조물들 상면에 각각 접촉하는 하부 전극(712) 및 랜딩 패드(714)가 제1 및 제2 영역들(I, II)에 각각 형성될 수 있다.
하부 전극(712)은 제8 도전 패턴(702), 및 제8 도전 패턴(702)의 저면 및 측벽을 커버하는 제8 배리어 패턴(692)을 포함할 수 있고, 랜딩 패드(714)는 제9 도전 패턴(704), 및 제9 도전 패턴(704)의 저면 및 측벽을 커버하는 제9 배리어 패턴(694)을 포함할 수 있다.
하부 전극(712) 상면에는 이에 적어도 부분적으로 오버랩되며 순차적으로 적층된 평탄화 패턴(822), MTJ 구조물(862) 및 상부 전극(872)이 형성될 수 있다. 이때, MTJ 구조물(862)은 순차적으로 적층된 고정 구조물(832), 터널 배리어 패턴(842) 및 자유 패턴(852)을 포함할 수 있다.
제2 식각 저지 절연막(670) 및 랜딩 패드(714) 상에는 상부 전극(872), MTJ 구조물(862), 및 평탄화 패턴(822)을 커버하는 제5 층간 절연막(880)을 형성될 수 있으며, 이를 관통하여 랜딩 패드(714) 상면 및 상부 전극(872) 상면들에 공통적으로 접촉하는 제6 배선 구조물이 형성될 수 있다.
상기 제6 배선 구조물은 하부의 제3 비아(914), 및 제3 비아(914)와 일체적으로 형성된 상부의 제6 배선(945)을 포함할 수 있다. 예시적인 실시예들에 있어서, 제6 배선(945)은 상기 자기 저항 메모리 장치의 비트 라인 역할을 수행할 수 있다.
한편, 제3 비아(914)는 제10 도전 패턴(904), 및 제10 도전 패턴(904)의 저면 및 측벽을 커버하는 제10 배리어 패턴(894)을 포함할 수 있으며, 제6 배선(945)은 제11 도전 패턴(935), 및 제11 도전 패턴(935)의 일부 저면 및 측벽을 커버하는 제11 배리어 패턴(925)을 포함할 수 있다.
100, 400: 기판
110, 160, 280, 165: 제1 내지 제4 층간 절연막
121, 123, 122, 124, 192, 194, 294, 325, 195: 제1 내지 제9 배리어 패턴
131, 133, 132, 134, 202, 204, 304, 335, 205: 제1 내지 제9 도전 패턴
142, 144, 345: 제1 내지 제3 배선
150, 170: 제1, 제2 식각 저지 절연막
163: 제2 층간 절연막 패턴
182, 184: 제1, 제2 개구 212, 712: 하부 전극
214, 714: 랜딩 패드 220: 평탄화 막
222, 822: 평탄화 패턴 232, 832: 고정 구조물
242, 842: 터널 배리어 패턴 252, 852: 자유 패턴
260: MTJ 구조물 막 262, 862: MTJ 구조물
270: 상부 전극막 272, 872: 상부 전극
460, 480, 610, 660, 880: 제1 내지 제5 층간 절연막
491, 492, 494, 621, 623, 622, 624, 692, 694, 894, 925: 제1 내지 제11 배리어 패턴
501, 502, 504, 631, 633, 632, 634, 702, 704, 904, 935: 제1 내지 제11 도전 패턴
511, 512, 514, 642, 644, 945: 제1 내지 제6 배선
650, 670: 제1, 제2 식각 저지 절연막

Claims (20)

  1. 기판 상에 제1 층간 절연막 및 식각 저지 절연막을 순차적으로 형성하고;
    상기 식각 저지 절연막을 형성한 후, 상기 식각 저지 절연막 및 상기 제1 층간 절연막을 관통하는 하부 전극을 형성하며, 상기 하부 전극은 상기 식각 저지 절연막 및 상기 제1 층간 절연막 모두 내에 연장되고;
    상기 하부 전극 및 상기 식각 저지 절연막 상에 자기터널접합(MTJ) 구조물 막 및 상부 전극을 순차적으로 형성하고; 그리고
    상기 상부 전극을 식각 마스크로 사용하는 물리적 식각 공정을 수행하여 상기 MTJ 구조물 막을 패터닝함으로써, 상기 하부 전극에 적어도 부분적으로 접촉하는 MTJ 구조물을 형성하는 것을 포함하되,
    상기 제1 층간 절연막은 상기 식각 저지 절연막에 의해 보호되어 상기 물리적 식각 공정에 의해 식각되지 않는 자기 저항 메모리 장치 제조 방법.
  2. 제1항에 있어서, 상기 식각 저지 절연막은 금속 산화물, 질화물 혹은 세라믹 물질을 포함하는 자기 저항 메모리 장치 제조 방법.
  3. 제2항에 있어서, 상기 금속 산화물은 알루미늄 산화물(AlOx), 마그네슘 산화물(MgOx), 이트륨 산화물(YOx), 또는 에르븀 산화물(ErOx)을 포함하는 자기 저항 메모리 장치 제조 방법.
  4. 제2항에 있어서, 상기 질화물은 붕질화물(BN)을 포함하는 자기 저항 메모리 장치 제조 방법.
  5. 제2항에 있어서, 상기 세라믹 물질은 이트륨 실리콘 산화물(YSixOy), 지르코늄 티타늄 산화물(ZrTixOy) 혹은 바륨 티타늄 산화물(BaTixOy)을 포함하는 자기 저항 메모리 장치 제조 방법.
  6. 제1항에 있어서, 상기 물리적 식각 공정은 이온 빔 식각(IBE) 공정을 포함하는 자기 저항 메모리 장치 제조 방법.
  7. 제1항에 있어서, 상기 하부 전극을 형성하는 것은 상기 식각 저지 절연막 및 상기 제1 층간 절연막을 관통하며 상기 하부 전극과 이격되는 랜딩 패드(landing pad)를 형성하는 것을 포함하는 자기 저항 메모리 장치 제조 방법.
  8. 제7항에 있어서, 상기 하부 전극 및 상기 랜딩 패드를 형성하는 것은,
    상기 식각 저지 절연막 및 상기 제1 층간 절연막을 관통하는 제1 및 제2 개구들을 형성하고;
    상기 제1 및 제2 개구들을 채우는 도전막을 상기 식각 저지 절연막 상에 형성하고;
    상기 식각 저지 절연막의 상면이 노출될 때까지 상기 도전막 상부를 평탄화하는 것을 포함하는 자기 저항 메모리 장치 제조 방법.
  9. 제8항에 있어서, 상기 하부 전극 및 상기 랜딩 패드의 각 상면은 상기 식각 저지 절연막의 상면과 실질적으로 동일한 높이에 형성되는 자기 저항 메모리 장치 제조 방법.
  10. 제8항에 있어서, 상기 하부 전극 및 상기 랜딩 패드의 각 상면은 상기 식각 저지 절연막의 상면과 다른 높이에 형성되는 자기 저항 메모리 장치 제조 방법.
  11. 제7항에 있어서, 상기 물리적 식각 공정을 수행할 때, 상기 랜딩 패드의 상부는 거의 식각되지 않는 자기 저항 메모리 장치 제조 방법.
  12. 제7항에 있어서, 상기 랜딩 패드 상면에 접촉하는 비아(via), 및 상기 비아와 일체적으로 형성되며 상기 상부 전극에 전기적으로 연결되는 제1 배선을 포함하는 배선 구조물을 형성하는 것을 더 포함하는 자기 저항 메모리 장치 제조 방법.
  13. 제12항에 있어서, 상기 배선 구조물을 형성하는 것은,
    상기 상부 전극, 상기 MTJ 구조물, 상기 랜딩 패드 및 상기 식각 저지 절연막 상에 제2 층간 절연막을 형성하고; 그리고
    상기 제2 층간 절연막을 부분적으로 제거하여 상기 랜딩 패드 상면을 노출시키는 비아 홀(via hole)을 형성하는 것을 포함하며,
    상기 비아는 상기 비아 홀을 완전히 채우도록 형성되는 자기 저항 메모리 장치 제조 방법.
  14. 순차적으로 적층된 제1 층간 절연막, 식각 저지 절연막 및 제2 층간 절연막을 포함하는 층간 절연막 구조물을 기판 상에 형성하고;
    상기 층간 절연막 구조물을 형성한 이후, 상기 층간 절연막 구조물에 포함된 상기 제1 층간 절연막, 상기 식각 저지 절연막 및 상기 제2 층간 절연막을 모두 관통하는 하부 전극을 형성하고;
    상기 하부 전극 및 상기 층간 절연막 구조물 상에 MTJ 구조물 막 및 상부 전극을 순차적으로 형성하고; 그리고
    상기 상부 전극을 식각 마스크로 사용하는 물리적 식각 공정을 수행하여 상기 MTJ 구조물 막을 패터닝함으로써, 상기 하부 전극에 적어도 부분적으로 접촉하는 MTJ 구조물을 형성하는 것을 포함하되,
    상기 층간 절연막 구조물 중에서 상기 식각 저지 절연막 하부에 형성된 상기 제1 층간 절연막은 상기 식각 저지 절연막에 의해 보호되어 상기 물리적 식각 공정에 의해 식각되지 않는 자기 저항 메모리 장치 제조 방법.
  15. 삭제
  16. 삭제
  17. 기판 상에 순차적으로 적층된 제1 층간 절연막 및 식각 저지 절연막을 포함하는 층간 절연막 구조물;
    상기 층간 절연막 구조물을 각각 관통하며 서로 이격된 하부 전극 및 랜딩 패드;
    상기 하부 전극 상에 형성된 MTJ 구조물;
    상기 MTJ 구조물 상에 형성된 상부 전극; 및
    상기 랜딩 패드 상면에 접촉하는 비아, 및 상기 비아와 일체적으로 형성되며 상기 상부 전극에 전기적으로 연결된 제1 배선을 포함하는 배선 구조물을 구비하며,
    상기 랜딩 패드의 상면은 상기 식각 저지 절연막의 저면보다 낮지 않은 자기 저항 메모리 장치.
  18. 제17항에 있어서, 상기 식각 저지 절연막은 금속 산화물, 질화물 혹은 세라믹 물질을 포함하는 자기 저항 메모리 장치.
  19. 기판 상에 순차적으로 적층된 제1 및 제2 식각 저지 절연막들을 포함하는 식각 저지 절연막 구조물;
    상기 식각 저지 절연막 구조물을 관통하며 상기 식각 저지 절연막 구조물 상부로 돌출된 하부 전극;
    상기 하부 전극의 상부 측벽을 커버하는 절연 패턴;
    상기 제1 식각 저지 절연막을 관통하는 랜딩 패드;
    상기 하부 전극 상에 형성된 MTJ 구조물;
    상기 MTJ 구조물 상에 형성된 상부 전극; 및
    상기 랜딩 패드 상면에 접촉하는 비아, 및 상기 비아와 일체적으로 형성되며 상기 상부 전극에 전기적으로 연결된 배선을 포함하는 배선 구조물을 구비하는 자기 저항 메모리 장치.
  20. 기판 상에 형성되어 제1 및 제2 배선들을 수용하는 제1 층간 절연막;
    상기 제1 및 제2 배선들, 및 상기 제1 층간 절연막 상에 형성되며, 순차적으로 적층된 제2 층간 절연막 및 식각 저지 절연막을 포함하는 층간 절연막 구조물;
    상기 층간 절연막 구조물을 관통하여 상기 제1 배선 상면에 접촉하는 하부 전극;
    상기 하부 전극 상에 형성된 MTJ 구조물;
    상기 MTJ 구조물 상에 형성된 상부 전극; 및
    상기 층간 절연막 구조물을 관통하여 상기 제2 배선 상면에 접촉하는 비아, 및 상기 비아와 일체적으로 형성되며 상기 상부 전극에 전기적으로 연결된 제3 배선을 포함하는 배선 구조물을 구비하는 자기 저항 메모리 장치.
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