KR102420727B1 - 에칭 정지 유전체 층을 사용하는 메모리 디바이스 및 이를 형성하는 방법 - Google Patents

에칭 정지 유전체 층을 사용하는 메모리 디바이스 및 이를 형성하는 방법 Download PDF

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Abstract

어레이 내의 각각의 메모리 셀은 하부 전극, 메모리 소자 및 상부 전극을 포함하는 수직 스택을 포함한다. 메모리 셀들의 어레이 위에 에칭 정지 유전체 층이 형성된다. 에칭 정지 유전체 층 위에 제1 유전체 매트릭스 층이 형성된다. 제1 유전체 매트릭스 층의 상부 표면은 토포그래피(topography)로 인해 로직 영역에 비해 메모리 어레이 영역에서 높다(raised). 제1 유전체 매트릭스 층은 에칭 정지 유전체 층의 상부 부분을 사용하여 화학 기계적 평탄화 프로세스를 수행함으로써 평탄화된다. 제1 유전체 매트릭스 층 위에 제2 유전체 매트릭스 층이 형성된다. 수직 스택의 어레이를 측방향으로 둘러싸는 에칭 정지 유전체 층의 수직 돌출 부분 위에 상부 전극의 각자의 서브세트 상에 제2 유전체 매트릭스 층을 통해 금속성 셀 콘택 구조물이 형성된다.

Description

에칭 정지 유전체 층을 사용하는 메모리 디바이스 및 이를 형성하는 방법 {MEMORY DEVICE USING AN ETCH STOP DIELECTRIC LAYER AND METHODS FOR FORMING THE SAME}
본 개시는 반도체 디바이스에 관한 것으로, 구체적으로 콘택 비아 구조물을 위한 에칭 정지 하드 마스크 층을 사용하는 반도체 메모리 디바이스 및 이를 형성하는 방법에 관한 것이다.
반도체 메모리 디바이스는 현대 전자 디바이스에 널리 사용되고 있다. 일부 반도체 메모리 디바이스는, 하부 전극, 메모리 소자, 및 상부 전극의 각자의 수직 스택을 포함하는 메모리 셀들을 채용한다. 예를 들어, 자기 터널 접합 메모리 디바이스는, 메모리 소자가 자기 터널 접합을 포함하는 이러한 수직 스택을 채용할 수 있다. 상부 전극에의 전기적 콘택은 콘택 비아 구조물을 채용하여 제공될 수 있다.
어레이 내의 각각의 메모리 셀은 하부 전극, 메모리 소자 및 상부 전극을 포함하는 수직 스택을 포함한다. 메모리 셀들의 어레이 위에 에칭 정지 유전체 층이 형성된다. 에칭 정지 유전체 층 위에 제1 유전체 매트릭스 층이 형성된다. 제1 유전체 매트릭스 층의 상부 표면은 토포그래피(topography)로 인해 로직 영역에 비해 메모리 어레이 영역에서 높다(raised). 제1 유전체 매트릭스 층은 에칭 정지 유전체 층의 상부 부분을 사용하여 화학 기계적 평탄화 프로세스를 수행함으로써 평탄화된다. 제1 유전체 매트릭스 층 위에 제2 유전체 매트릭스 층이 형성된다. 수직 스택의 어레이를 측방향으로(laterally) 둘러싸는 에칭 정지 유전체 층의 수직 돌출 부분 위에 상부 전극의 각자의 서브세트 상에 제2 유전체 매트릭스 층을 통해 금속성 셀 콘택 구조물이 형성된다.
본 개시의 양상은 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않은 것을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1은 본 개시의 실시예에 따라 유전체 재료 층에 형성된 상보형 금속 산화물 반도체(CMOS; complementary metal-oxide-semiconductor) 트랜지스터 및 금속 상호접속 구조물의 형성 후의 예시적인 구조물의 수직 단면도이다.
도 2는 본 개시의 실시예에 따라 유전체 캡 층 및 비아 레벨 유전체 층의 형성 후의 예시적인 구조물의 수직 단면도이다.
도 3은 본 개시의 실시예에 따라 하부 전극 콘택 비아 캐비티의 형성 후의 예시적인 구조물의 수직 단면도이다.
도 4는 본 개시의 실시예에 따라 연속적인 금속성 배리어 층 및 금속성 비아 충전 재료 부분의 형성 후의 예시적인 구조물의 수직 단면도이다.
도 5는 본 개시의 실시예에 따라 연속적인 하부 전극 재료 층, 연속적인 비자기 금속성 버퍼 층, 연속적인 선택기 재료 층, 연속적인 합성 반강자성 층, 연속적인 비자기 터널 배리어 층, 연속적인 자유 자화 층, 적어도 하나의 연속적인 캡핑 층, 및 연속적인 상부 전극 재료 층의 형성 후의 예시적인 구조물의 수직 단면도이다.
도 6은 본 개시의 실시예에 따라 각각이 선택기 요소, 합성 반강자성 구조물, 비자기 터널 배리어 층, 자유 자화 층, 적어도 하나의 캡핑 층, 및 상부 전극을 포함하는, 이산 수직 스택의 어레이의 형성 후의 예시적인 구조물의 수직 단면도이다.
도 7은 본 개시의 실시예에 따라 유전체 스페이서의 어레이의 형성 후의 예시적인 구조물의 수직 단면도이다.
도 8은 본 개시의 실시예에 따라 비자기 금속성 버퍼 층, 하부 전극, 및 하부 전극 접속 비아 구조물의 형성 후의 예시적인 구조물의 수직 단면도이다.
도 9는 본 개시의 실시예에 따라 에칭 정지 유전체 층 및 실리콘 산화물 라이너 층의 형성 후의 예시적인 구조물의 수직 단면도이다.
도 10은 본 개시의 실시예에 따라 제1 유전체 매트릭스 층 및 희생 평탄화 정지 재료 층의 형성 후의 예시적인 구조물의 수직 단면도이다.
도 11은 본 개시의 실시예에 따라 메모리 어레이 영역에서의 에칭 정지 유전체 층의 부분 및 로직 영역에서의 희생 평탄화 정지 재료 층의 부분을 정지 구조물로서 사용하는 화학 기계적 평탄화 프로세스 후의 예시적인 구조물의 수직 단면도이다.
도 12는 본 개시의 실시예에 따라 메모리 어레이 영역에서의 에칭 정지 유전체 층의 부분 및 로직 영역에서의 희생 평탄화 정지 재료 층의 부분을 제거하는 터치업 평탄화 프로세스 후의 예시적인 구조물의 수직 단면도이다.
도 13은 본 개시의 실시예에 따라 제2 유전체 매트릭스 층의 형성 후의 예시적인 구조물의 수직 단면도이다.
도 14는 본 개시의 실시예에 따라 로직 영역에서의 비아 캐비티의 형성 후의 예시적인 구조물의 수직 단면도이다.
도 15는 본 개시의 실시예에 따라 로직 영역에서의 통합된 라인 및 비아 캐비티 및 메모리 어레이 영역에서의 셀 콘택 캐비티의 형성 후의 예시적인 구조물의 수직 단면도이다.
도 16은 본 개시의 실시예에 따라 로직 영역에서의 통합된 라인 및 비아 구조물 및 메모리 어레이 영역에서의 금속성 셀 콘택 구조물의 형성 후의 예시적인 구조물의 수직 단면도이다.
도 17은 본 개시의 실시예에 따라 추가적인 유전체 재료 층에 형성된 추가적인 금속 상호접속 구조물의 형성 후의 예시적인 구조물의 수직 단면도이다.
도 18은 본 개시의 방법의 일반적인 프로세싱 단계들을 예시하는 흐름도이다.
다음의 개시는 제공되는 주제의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, “밑에”, “아래에”, “하부”, “위에”, “상부” 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
일반적으로, 본 개시의 구조물 및 방법은, 기판 위에 있으며 메모리 어레이 영역 내에 위치된 메모리 셀들의 어레이, 및 메모리 어레이 영역 밖에 위치되며 메모리 셀이 없는 로직 영역을 포함하는 메모리 디바이스에 사용될 수 있다. 메모리 셀들의 각각은 하부 전극, 메모리 소자(memory element) 및 상부 전극을 포함하는 수직 스택을 포함할 수 있다. 수직 스택은, 후속 형성될 유전체 매트릭스 층에 대하여 토포그래피 평균 높이 차이를 제공하기에 충분한 높은 밀도로 일차원 어레이로서 또는 2차원 어레이로서 배열될 수 있다. 그러나, 메모리 셀들의 밀도를 증가시키는 것은 추가적인 제조상 문제를 가져온다. 메모리 셀들의 측방향 치수가 축소함에 따라, 콘택 비아 구조물의 형성을 위한 프로세스 윈도우가 축소한다. 유전체 매트릭스 층의 높이의 변동으로 인해 유전체 매트릭스 층의 오버에칭(overetching) 또는 언더에칭(underetching)을 초래할 수 있다. 예를 들어, 콘택 비아 구조물을 형성하기 위한 비아 캐비티(via cavity)의 형성 중의 오버에칭은 아래의 재료 층에의 전기적 단락(즉, 전기적 접속)을 일으킬 수 있다. 콘택 비아 구조물을 형성하기 위한 비아 캐비티의 형성 중의 언더에칭은 상부 전극과 콘택 비아 구조물 사이의 전기적 오픈을 일으킬 수 있다.
유전체 매트릭스 층의 형성 전에 에칭 정지 유전체 층이 메모리 셀들의 어레이와 함께 형성될 수 있다. 에칭 정지 유전체 층은 유전체 매트릭스 층의 평탄화 동안 평탄화 정지 재료 층으로서 사용될 수 있다. 그 후에, 에칭 정지 유전체 층은 또한, 상부 전극에의 콘택을 형성하기 위한 셀 콘택 캐비티를 형성하는 이방성 에칭 프로세스 동안 에칭 정지 층으로서 사용될 수 있다. 각각의 메모리 셀 내의 메모리 소자는 평면 층 구조를 갖는 임의의 유형의 메모리 셀일 수 있다. 본 개시는 각각의 메모리 소자가 자기저항을 제공하는 자기 터널 접합을 포함하는 실시예를 사용하여 기재되어 있지만, 자기 터널 접합이, 하부 전극과 상부 전극 간의 적어도 2가지 상이한 저항 상태를 제공할 수 있는 임의의 층 또는 임의의 층 스택으로 대체되는 실시예가 여기에서 명확하게 고려된다. 따라서, 본 개시의 청구항은, 각자의 자기 터널 접합을 포함하는 자기저항 메모리 디바이스에 달리 한정되지 않는 한, 모든 이러한 변형을 포괄하는 것으로 해석되어야 한다.
또한, 본 개시의 실시예에 따른 메모리 디바이스는 단일 이산(discrete) 메모리 셀, 메모리 셀들의 일차원 어레이, 또는 메모리 셀들의 이차원 어레이를 포함할수 있다는 것을 이해하여야 할 것이다. 또한, 본 개시의 메모리 셀들의 일차원 어레이는 메모리 셀들의 주기적인 일차원 어레이로서 구현될 수 있고, 본 개시의 메모리 셀들의 2차원 어레이는 메모리 셀들의 주기적인 이차원 어레이로서 구현될 수 있다는 것도 이해하여야 할 것이다. 또한, 본 개시는, 메모리 셀들의 이차원 어레이가, 일반적으로 제5 라인-및-비아(M5+V4) 레벨로 지칭되는 제5 금속 상호접속 레벨 내에 형성되는 실시예를 사용하여 기재되어 있지만, 메모리 셀들의 이차원 어레이가 상이한 금속 상호접속 레벨 내에 형성되는 실시예가 여기에서 명확하게 고려된다.
도 1을 참조하면, 본 개시의 실시예에 따른 예시적인 구조물이 예시되어 있다. 예시적인 구조물은, 상업적으로 입수가능한 실리콘 기판과 같은 반도체 기판일 수 있는 기판(9)을 포함한다. 실리콘 산화물과 같은 유전체 재료를 포함하는 쉘로우 트렌치 아이솔레이션 구조물(720)이 기판(9)의 상부 부분에 형성될 수 있다. 적합한 도핑된 반도체 웰, 예컨대 p-타입 웰 및 n-타입 웰이, 쉘로우 트렌치 아이솔레이션 구조물(720)의 연속 부분에 의해 측방향으로 둘러싸이는 각각의 영역 내에 형성될 수 있다. 전계 효과 트랜지스터가 기판(9)의 상부 표면 위에 형성될 수 있다. 예를 들어, 각각의 전계 효과 트랜지스터는, 소스 영역(732), 드레인 영역(738), 소스 영역(732)과 드레인 영역(738) 사이에 연장하는 기판(9)의 표면 부분을 포함하는 반도체 채널(735), 및 게이트 구조물(750)을 포함할 수 있다. 각각의 게이트 구조물(750)은 게이트 유전체(752), 게이트 전극(754), 게이트 캡 유전체(758), 및 유전체 게이트 스페이서(756)를 포함할 수 있다. 소스-측 금속 반도체 합금 영역(742)이 각각의 소스 영역(732) 상에 형성될 수 있고, 드레인-측 금속 반도체 합금 영역(748)이 각각의 드레인 영역(738) 상에 형성될 수 있다.
예시적인 구조물은, 메모리 소자들의 어레이가 후속 형성되는 메모리 어레이 영역(100), 및 메모리 소자들의 어레이의 동작을 지원하는 로직 디바이스가 형성되는 로직 영역(200)을 포함할 수 있다. 하나의 실시예에서, 메모리 어레이 영역(100) 내의 디바이스(예컨대, 전계 효과 트랜지스터)는, 후속 형성될 메모리 셀의 하부 전극에의 액세스를 제공하는 하부 전극 액세스 트랜지스터를 포함할 수 있다. 이 프로세싱 단계에서 후속 형성될 메모리 셀의 상부 전극에의 액세스를 제공하는 상부 전극 액세스 트랜지스터가 로직 영역(200)에 형성될 수 있다. 로직 영역(200)에서의 디바이스(예컨대, 전계 효과 트랜지스터)는 후속 형성될 메모리 셀들의 어레이를 동작시키는데 필요한 기능을 제공할 수 있다. 구체적으로, 로직 영역 내의 디바이스는, 메모리 셀들의 어레이의 프로그래밍 동작, 소거 동작, 및 감지(판독) 동작을 제어하도록 구성될 수 있다. 예를 들어, 로직 영역에서의 디바이스는 감지 회로 및/또는 상부 전극 바이어스 회로를 포함할 수 있다. 기판(9)의 상부 표면 상에 형성된 디바이스는 상보형 금속 산화물 반도체(CMOS; complementary metal-oxide-semiconductor) 트랜지스터 및 선택적으로 추가적인 반도체 디바이스(예컨대, 저항기, 다이오드, 커패시터 등)를 포함할 수 있으며, CMOS 회로부(700)로 총칭된다.
유전체 재료 층에 형성되는 다양한 금속 상호접속 구조물이 그 후에 기판(9) 및 디바이스(예컨대, 전계 효과 트랜지스터) 위에 형성될 수 있다. 유전체 재료 층은 예를 들어, 콘택 레벨 유전체 재료 층(601), 제1 금속 라인 레벨 유전체 재료 층(610), 제2 라인 및 비아 레벨 유전체 재료 층(620), 제3 라인 및 비아 레벨 유전체 재료 층(630), 및 제4 라인 및 비아 레벨 유전체 재료 층(640)을 포함할 수 있다. 금속 상호접속 구조물은, 콘택 레벨 유전체 재료 층(601)에 형성되며 CMOS 회로부(700)의 각자의 컴포넌트와 접촉하는 디바이스 콘택 비아 구조물(612), 제1 금속 라인 레벨 유전체 재료 층(610)에 형성된 제1 금속 라인 구조물(618), 제2 라인 및 비아 레벨 유전체 재료 층(620)의 하부 부분에 형성된 제1 금속 비아 구조물(622), 제2 라인 및 비아 레벨 유전체 재료 층(620)의 상부 부분에 형성된 제2 금속 라인 구조물(628), 제3 라인 및 비아 레벨 유전체 재료 층(630)의 하부 부분에 형성된 제2 금속 비아 구조물(632), 제3 라인 및 비아 레벨 유전체 재료 층(630)의 상부 부분에 형성된 제3 금속 라인 구조물(638), 제4 라인 및 비아 레벨 유전체 재료 층(640)의 하부 부분에 형성된 제3 금속 비아 구조물(642), 및 제4 라인 및 비아 레벨 유전체 재료 층(640)의 상부 부분에 형성된 제4 금속 라인 구조물(648)을 포함할 수 있다. 하나의 실시예에서, 제2 금속 라인 구조물(628)은, 메모리 소자들의 어레이에 대하여 소스-측 전력 공급장치에 접속되는 소스 라인을 포함할 수 있다. 소스 라인에 의해 제공되는 전압은 메모리 어레이 영역(100)에서 제공된 액세스 트랜지스터를 통해 하부 전극에 인가될 수 있다.
유전체 재료 층(601, 610, 620, 630, 640)의 각각은, 미도핑 실리케이트 유리, 도핑된 실리케이트 유리, 유기실리케이트 유리, 비정질 플루오르화 탄소, 이의 다공성 변이체, 또는 이들의 조합과 같은 유전체 재료를 포함할 수 있다. 금속 상호접속 구조물(612, 618, 622, 628, 632, 638, 642, 648)의 각각은 적어도 하나의 전도성 재료를 포함할 수 있으며, 이는 금속성 라이너 층(예컨대, 금속성 질화물 또는 금속성 탄화물) 및 금속성 충전 재료의 조합일 수 있다. 각각의 금속성 라이너 층은 TiN, TaN, WN, TiC, TaC, 및 WC를 포함할 수 있고, 각각의 금속성 충전 재료 부분은 W, Cu, Al, Co, Ru, Mo, Ta, Ti, 이들의 합금, 및/또는 이들의 조합을 포함할 수 있다. 본 개시의 고려되는 범위 내의 다른 적합한 재료도 또한 사용될 수 있다. 하나의 실시예에서, 제1 금속 비아 구조물(622) 및 제2 금속 라인 구조물(628)은 듀얼 다마신 프로세스에 의해 통합된(integrated) 라인 및 비아 구조물로서 형성될 수 있고, 제2 금속 비아 구조물(632) 및 제3 금속 라인 구조물(638)은 통합된 라인 및 비아 구조물로서 형성될 수 있고, 그리고/또는 제3 금속 비아 구조물(642) 및 제4 금속 라인 구조물(648)은 통합된 라인 및 비아 구조물로서 형성될 수 있다. 본 개시는 메모리 셀들의 어레이가 제4 라인 및 비아 레벨 유전체 재료 층(640) 위에 형성된 실시예를 사용하여 기재되어 있지만, 상이한 금속 상호접속 레벨에 메모리 셀들의 어레이가 형성될 수 있는 실시예가 여기에서 명확하게 고려된다.
도 2를 참조하면, 유전체 캡 층(108) 및 비아 레벨 유전체 층(110)이 금속 상호접속 구조물 및 유전체 재료 층 위에 순차적으로 형성될 수 있다. 예를 들어, 유전체 캡 층(108)은 제4 금속 라인 구조물(648)의 상부 표면 상에 그리고 제4 라인 및 비아 레벨 유전체 재료 층(640)의 상부 표면 상에 형성될 수 있다. 유전체 캡 층(108)은 제4 금속 라인 구조물(648)과 같은 아래의 금속 상호접속 구조물을 보호할 수 있는 유전체 캡핑 재료를 포함한다. 하나의 실시예에서, 유전체 캡 층(108)은 높은 에칭 저항을 제공할 수 있는 재료, 즉 유전체 재료를 포함할 수 있고, 또한 비아-레벨 유전체 층(110)을 에칭하는 후속 이방성 에칭 프로세스 동안 에칭 정지 재료로서 기능할 수 있다. 예를 들어, 유전체 캡 층(108)은 실리콘 탄화물 또는 실리콘 질화물을 포함할 수 있고, 5 nm 내지 30 nm 범위의 두께를 가질 수 있지만, 더 적거나 더 큰 두께도 또한 사용될 수 있다.
비아 레벨 유전체 층(110)은, 유전체 재료 층(601, 610, 620, 630, 640)에 사용될 수 있는 임의의 재료를 포함할 수 있다. 예를 들어, 비아 레벨 유전체 층(110)은 TEOS(tetraethylorthosilicate)의 분해에 의해 퇴적된 도핑된 실리케이트 유리 또는 미도핑 실리케이트 유리를 포함할 수 있다. 비아 레벨 유전체 층(110)의 두께는 50 nm 내지 200 nm 범위 내에 있을 수 있지만, 더 적거나 더 큰 두께도 또한 사용될 수 있다. 유전체 캡 층(108) 및 비아 레벨 유전체 층(110)은, 메모리 어레이 영역(100) 및 로직 영역(200) 전반에 걸쳐 연장하는 각자의 평면 상부 표면 및 각자의 평면 하부 표면을 갖는 평면 블랭킷(blanket)(패터닝되지 않은) 층으로서 형성될 수 있다.
도 3을 참조하면, 비아 캐비티가 비아 레벨 유전체 층(110) 및 유전체 캡 층(108)을 통해 형성될 수 있다. 예를 들어, 포토레지스트 층(도시되지 않음)이 비아 레벨 유전체 층(110) 위에 도포될 수 있고, 제4 금속 라인 구조물(648) 중의 각자의 것 위에 있는 메모리 어레이 영역(100)의 영역 내에 개구를 형성하도록 패터닝될 수 있다. 비아 레벨 유전체 층(110) 및 유전체 캡 층(108)을 통해 포토레지스트 층에서의 패턴을 전사하도록 이방성 에칭이 수행될 수 있다. 이방성 에칭 프로세스에 의해 형성되는 비아 캐비티는 여기에서 하부 전극 콘택 비아 캐비티(121)로 지칭되는데, 그 후에 하부 전극 접속 비아 구조물이 하부 전극 콘택 비아 캐비티(121)에 형성되기 때문이다. 하부 전극 콘택 비아 캐비티(121)는 1도 내지 10도 범위 내의 테이퍼(taper) 각도(수직 방향에 대하여)를 갖는 테이퍼 측벽을 가질 수 있다. 제4 금속 라인 구조물(648)의 상부 표면이 각각의 하부 전극 콘택 비아 캐비티(121)의 하부에서 물리적으로 노출될 수 있다. 그 후에 예를 들어 애싱에 의해 포토레지스트 층이 제거될 수 있다.
도 4를 참조하면, 연속적인 금속성 배리어 층(122L)이 연속적인 재료 층으로서 형성될 수 있다. 연속적인 금속성 배리어 층(122L)은, 관통하는 어떠한 홀 없이, 제4 금속 라인 구조물(648)의 물리적으로 노출된 상부 표면, 하부 전극 콘택 비아 캐비티(121)의 테이퍼 측벽, 및 비아 레벨 유전체 층(110)의 상부 표면을 커버할 수 있다. 연속적인 금속성 배리어 층(122L)은 TiN, TaN, 및/또는 WN과 같은 전도성 금속성 질화물을 포함할 수 있다. 본 개시의 고려되는 범위 내의 다른 적합한 재료도 또한 사용될 수 있다. 연속적인 금속성 배리어 층(122L)의 두께는 3 nm 내지 20 nm 범위 내에 있을 수 있지만, 더 적거나 더 큰 두께도 또한 사용될 수 있다.
하부 전극 콘택 비아 캐비티(121)의 남은 체적 내에 텅스텐 또는 구리와 같은 금속성 충전 재료가 퇴적될 수 있다. 연속적인 금속성 배리어 층(122L)의 최상부(topmost) 표면을 포함한 수평 평면 위에 있는 금속성 충전 재료의 부분은, 금속성 비아 충전 재료 부분(124)을 형성하도록 화학 기계적 평탄화와 같은 평탄화 프로세스에 의해 제거될 수 있다. 각각의 금속성 비아 충전 재료 부분(124)은, 연속적인 금속성 배리어 층(122L)의 최상부 표면과 공면을 이루는 상부 표면을 가질 수 있다.
도 5를 참조하면, 연속적인 하부 전극 재료 층(126L), 연속적인 비자기(nonmagnetic) 금속성 버퍼 층(128L), 연속적인 선택기 재료 층(130L), 연속적인 합성 반강자성(antiferromagnet) 층(140L), 연속적인 비자기 터널 배리어 층(146L), 연속적인 자유 자화 층(148L), 적어도 하나의 연속적인 캡핑 층(158L), 및 연속적인 상부 전극 재료 층(160L)을 포함하는 층 스택이, 연속적인 금속성 배리어 층(122L) 및 금속성 비아 충전 재료 부분(124) 위에 형성될 수 있다. 층 스택 내의 층들은 각자의 화학적 기상 증착 프로세스 또는 각자의 물리적 기상 증착 프로세스에 의해 퇴적될 수 있다. 층 스택 내의 각각의 층은 전반에 걸쳐 각자의 균일한 두께를 갖는 평면 블랭킷 재료 층으로서 퇴적될 수 있다.
연속적인 하부 전극 재료 층(126L)은 TiN, TaN, WN, W, Cu, Al, Ti, Ta, Ru, Co, Mo, Pt, 이들의 합금, 및/또는 이들의 조합과 같은 적어도 하나의 금속성 재료를 포함한다. 본 개시의 고려되는 범위 내의 다른 적합한 재료도 또한 사용될 수 있다. 예를 들어, 연속적인 하부 전극 재료 층(126L)은 텅스텐(W)을 포함할 수 있고 그리고/또는 본질적으로 텅스텐(W)으로 구성될 수 있다. 연속적인 하부 전극 재료 층(126L)의 두께는 10 nm 내지 100 nm 범위 내에 있을 수 있지만, 더 적거나 더 큰 두께도 또한 사용될 수 있다.
연속적인 비자기 금속성 버퍼 층(128L)은 시드 층으로서 기능할 수 있는 비자기 재료를 포함한다. 구체적으로, 연속적인 비자기 금속성 버퍼 층(128L)은, 연속적인 합성 반강자성 층(140L) 내의 기준 층의 자화를 최대화하는 방향을 따라 연속적인 합성 반강자성 층(140L)의 재료의 다결정질 입계를 정렬하는 템플릿 결정질 구조를 제공할 수 있다. 연속적인 비자기 금속성 버퍼 층(128L)은 Ti, CoFeB 합금, NiFe 합금, 루테늄, 또는 이들의 조합을 포함할 수 있다. 연속적인 비자기 금속성 버퍼 층(128L)의 두께는 3 nm 내지 30 nm 범위 내에 있을 수 있지만, 더 적거나 더 큰 두께도 또한 사용될 수 있다.
연속적인 선택기 재료 층(130L)은 선택기 재료, 즉 전압 의존적 스위치 특성을 나타내는 재료를 포함한다. 연속적인 선택기 재료 층(130L)은, 하프늄 산화물 또는 지르코늄 산화물과 같은 산소-베이컨시-변조 선택기 재료, 아연 텔루라이드와 같은 오보닉 임계 스위치 재료, 또는 수평 p-n 접합을 사이에 갖는 p-도핑 반도체 층과 n-도핑 반도체 층을 포함한 수직 다이오드 층을 포함할 수 있다. 대안으로서, 고전압 바이어스 하에 턴온하고 저전압 바이어스 하에 턴오프하는 다른 재료가 연속적인 선택기 재료 층(130L)에 사용될 수 있다.
연속적인 합성 반강자성(SAF; synthetic antiferromagnet) 층(140L)은, 강자성 하드(hard) 층(141), 반강자성 커플링 층(142), 및 기준 자화 층(143)의 층 스택을 포함할 수 있다. 강자성 하드 층(141) 및 기준 자화 층(143)의 각각은 각자의 고정된 자화 방향을 가질 수 있다. 반강자성 커플링 층(142)은 강자성 하드 층(141)의 자화와 기준 자화 층(143)의 자화 간의 반강자성 커플링을 제공하며, 그리하여 강자성 하드 층(141)의 자화 방향 및 기준 자화 층(143)의 자화 방향은 후속 형성될 메모리 셀의 동작 동안 고정된 채 유지된다. 강자성 하드 층(141)은, PtMn, IrMn, RhMn, FeMn, OsMn, 등과 같은 하드 강자성 재료를 포함할 수 있다. 기준 자화 층(143)은 Co, CoFe, CoFeB, CoFeTa, NiFe, CoPt, CoFeNi, 등과 같은 하드 강자성 재료를 포함할 수 있다. 본 개시의 고려되는 범위 내의 다른 적합한 재료도 또한 사용될 수 있다. 반강자성 커플링 층(142)은 루테늄 또는 이리듐을 포함할 수 있다. 반강자성 커플링 층(142)의 두께는, 반강자성 커플링 층(142)에 의해 유도되는 교환 상호작용이 강자성 하드 층(141) 및 기준 자화 층(143)의 상대 자화 방향을 반대 방향으로, 즉 역평행 정렬로 안정화시키도록, 선택될 수 있다. 하나의 실시예에서, 강자성 하드 층(141)의 자화 크기를 기준 자화 층(143)의 자화 크기와 매칭시킴으로써 연속적인 SAF 층(140L)의 순 자화. 연속적인 SAF 층(140L)의 두께는 5 nm 내지 30 nm 범위 내에 있을 수 있지만, 더 적거나 더 큰 두께도 또한 사용될 수 있다.
연속적인 비자기 터널 배리어 층(146L)은, 전자 터널링을 허용하는 두께를 갖는 전기 절연 재료일 수 있는 터널링 배리어 재료를 포함할 수 있다. 예를 들어, 연속적인 비자기 터널 배리어 층(146L)은 마그네슘 산화물(MgO), 알루미늄 산화물(Al2O3), 알루미늄 질화물(AlN), 알루미늄 산질화물(AlON), 하프늄 산화물(HfO2) 또는 지르코늄 산화물(ZrO2)을 포함할 수 있다. 본 개시의 고려되는 범위 내의 다른 적합한 재료도 또한 사용될 수 있다. 연속적인 비자기 터널 배리어 층(146L)의 두께는 0.7 nm 내지 1.3 nm일 수 있지만, 더 적거나 더 큰 두께도 또한 사용될 수 있다.
연속적인 자유 자화 층(148L)은, 기준 자화 층(143)의 자화 방향과 평행하거나 역평행인 2개의 안정적인 자화 방향을 갖는 강자성 재료를 포함한다. 연속적인 자유 자화 층(148L)은 Co, CoFe, CoFeB, CoFeTa, NiFe, CoPt, CoFeNi 등과 같은 하드 강자성 재료를 포함한다. 본 개시의 고려되는 범위 내의 다른 적합한 재료도 또한 사용될 수 있다. 연속적인 자유 자화 층(148L)의 두께는 1 nm 내지 6 nm 범위 내에 있을 수 있지만, 더 적거나 더 큰 두께도 또한 사용될 수 있다.
적어도 하나의 연속적인 캡핑 층(158L)은 적어도 하나의 캡핑 재료를 포함한다. 적어도 하나의 연속적인 캡핑 층(158L)에 사용될 수 있는 예시적인 캡핑 재료는, Be, Mg, Al, Ti, Ta, W, Ge, Pt, Ru, Cu, 이들의 합금, 및 이들의 층 스택과 같은 금속성 재료를 포함하지만, 이에 한정되는 것은 아니다. 본 개시의 고려되는 범위 내의 다른 적합한 재료도 또한 사용될 수 있다. 추가적으로 또는 대안으로서, 적어도 하나의 연속적인 캡핑 층(158L)은 전도성 금속 질화물 및/또는 전도성 금속 질화물을 포함할 수 있다. 적어도 하나의 연속적인 캡핑 층(158L)의 총 두께는 0.5 nm 내지 5 nm 범위 내에 있을 수 있지만, 더 적거나 더 큰 두께도 또한 사용될 수 있다.
연속적인 상부 전극 재료 층(160L)은 TiN, TaN, WN, W, Cu, Al, Ti, Ta, Ru, Co, Mo, Pt, 이들의 합금, 및/또는 이들의 조합과 같은 적어도 하나의 금속성 재료를 포함한다. 본 개시의 고려되는 범위 내의 다른 적합한 재료도 또한 사용될 수 있다. 예를 들어, 연속적인 상부 전극 재료 층(160L)은 텅스텐(W)을 포함할 수 있고 그리고/또는 본질적으로 텅스텐(W)으로 구성될 수 있다. 연속적인 상부 전극 재료 층(160L)의 두께는 10 nm 내지 100 nm 범위 내에 있을 수 있지만, 더 적거나 더 큰 두께도 또한 사용될 수 있다.
도 6을 참조하면, 연속적인 상부 전극 재료 층(160L) 위에 포토레지스트 층이 도포될 수 있으며, 이산(discrete) 포토레지스트 재료 부분들의 어레이를 형성하도록 리소그래피 패터닝될 수 있다. 이산 포토레지스트 재료 부분들의 어레이 내의 각각의 이산 포토레지스트 재료 부분은 금속성 비아 충전 재료 부분(124) 중의 각자의 것 위에 있을 수 있다. 하나의 실시예에서, 금속성 비아 충전 재료 부분(124)은, 제1 수평 방향을 따라 제1 피치를 그리고 제2 수평 방향을 따라 제2 피치를 갖는 2차원 주기적인 어레이로서 배열될 수 있다. 이산 포토레지스트 재료 부분은, 금속성 비아 충전 재료 부분(124)의 2차원 주기적인 어레이와 동일한 주기성(periodicity)을 갖는 2차원 주기적인 어레이로서 배열될 수 있다.
연속적인 상부 전극 재료 층(160L), 적어도 하나의 연속적인 캡핑 층(158L), 연속적인 자유 자화 층(148L), 연속적인 비자기 터널 배리어 층(146L), 연속적인 SAF 층(140L), 및 연속적인 선택기 재료 층(130L)의 마스킹되지 않은 영역을 에칭하도록 이방성 에칭 프로세스가 수행될 수 있다. 이방성 에칭 프로세스의 화학은, 연속적인 상부 전극 재료 층(160L), 적어도 하나의 연속적인 캡핑 층(158L), 연속적인 자유 자화 층(148L), 연속적인 비자기 터널 배리어 층(146L), 연속적인 SAF 층(140L), 및 연속적인 선택기 재료 층(130L)의 패터닝된 부분들이 수직 방향에 관련하여 1도 내지 20도 범위, 예컨대 3도 내지 10도의 테이퍼 각도를 갖는 테이퍼 측벽을 갖도록 선택될 수 있다. 하나의 실시예에서, 연속적인 비자기 금속성 버퍼 층(128L)은 이방성 에칭 프로세스를 위한 에칭 정지 층으로서 사용될 수 있다.
연속적인 상부 전극 재료 층(160L), 적어도 하나의 연속적인 캡핑 층(158L), 연속적인 자유 자화 층(148L), 연속적인 비자기 터널 배리어 층(146L), 연속적인 SAF 층(140L), 및 연속적인 선택기 재료 층(130L)의 패터닝된 부분은 이산 수직 스택들의 어레이를 구성할 수 있다. 각각의 이산 수직 스택은, 아래에서 위로, 선택기 요소(selector element)(130), 합성 반강자성(SAF) 구조물(140), 비자기 터널 배리어 층(146), 자유 자화 층(148), 적어도 하나의 캡핑 층(158), 및 상부 전극(160)을 포함할 수 있다. 각각의 선택기 요소(130)는 연속적인 선택기 재료 층(130L)의 패터닝된 부분이다. 각각의 SAF 구조물(140)은 연속적인 SAF 층(140L)의 패터닝된 부분이다. 각각의 비자기 터널 배리어 층(146)은 연속적인 비자기 터널 배리어 층(146L)의 패터닝된 부분이다. 각각의 자유 자화 층(148)은 연속적인 자유 자화 층(148L)의 패터닝된 부분이다. 각각의 캡핑 층(158)은 적어도 하나의 연속적인 캡핑 층(158L)의 패터닝된 부분이다. 각각의 상부 전극(160)은 연속적인 상부 전극 재료 층(160L)의 패터닝된 부분이다.
이산 수직 스택들의 어레이(130, 140, 146, 148, 158, 160)는 메모리 어레이 영역(100)에서 기판(9) 위에 형성될 수 있다. 각각의 SAF 구조물(140)은 강자성 하드 층(141), 반강자성 커플링 층(142), 및 기준 자화 층(143)의 층 스택을 포함한다. 이산 수직 스택(130, 140, 146, 148, 158, 160) 내의 기준 자화 층(143), 비자기 터널 배리어 층(146), 및 자유 자화 층(148)의 세트는, 자기저항 메모리 소자로서 기능하는 자기 터널 접합(MTJ; magnetic tunnel junction)을 구성한다. 각각의 이산 수직 스택(130, 140, 146, 148, 158, 160) 내의 자유 자화 층(148)의 자화 및 기준 자화 층(143)의 자화는, 평행 정렬 및 역평행 정렬을 포함하는 2개의 안정적인 정렬을 가질 수 있다. 각각의 자기 터널 접합 내의 자유 자화 층(148)의 강자성 재료와 기준 자화 층(143)의 강자성 재료 간의 쌍안정(bistable) 자기 커플링은, 자기저항(magnetoresistance), 즉 자유 자화 층(148)과 기준 자화 층(143)의 자화 방향의 정렬에 의존하는, 자유 자화 층(148)과 기준 자화 층(143) 간의 저항 변화를 제공한다. 각각의 이산 수직 스택(130, 140, 146, 148, 158, 160) 내의 각각의 요소의 측벽은 이방성 에칭 프로세스 후에 물리적으로 노출될 수 있다. 그 후에 예를 들어 애싱에 의해 포토레지스트 층이 제거될 수 있다.
본 개시는 연속적인 금속성 배리어 층(122L), 연속적인 하부 전극 재료 층(126L), 및 연속적인 비자기 금속성 배리어 층(128L)이 이 프로세싱 단계에서 패터닝되지 않은 실시예를 사용하여 기재되어 있지만, 연속적인 금속성 배리어 층(122L), 연속적인 하부 전극 재료 층(126L), 및 연속적인 비자기 금속성 버퍼 층(128L)이 이 프로세싱 단계에서 패터닝되는 실시예가 여기에서 명확하게 고려된다.
도 7을 참조하면, 이산 수직 스택들(130, 140, 146, 148, 158, 160)의 어레이 위에 그리고 연속적인 비자기 금속성 버퍼 층(128L)의 상부 표면의 물리적으로 노출된 부분 상에 적어도 하나의 유전체 스페이서 재료 층이 컨포멀(conformally) 퇴적된다. 예를 들어, 제1 유전체 스페이서 재료를 포함하는 제1 유전체 스페이서 재료 층 및 제2 유전체 스페이서 재료를 포함하는 제2 유전체 스페이서 재료 층이 각자의 컨포멀 퇴적 프로세스(예컨대, 화학적 기상 증착 프로세스)를 사용하여 순차적으로 퇴적될 수 있다. 예를 들어, 제1 유전체 스페이서 재료는 실리콘 질화물 또는 유전체 금속 산화물(예컨대, 알루미늄 산화물)을 포함할 수 있고, 제2 유전체 스페이서 재료는 실리콘 산화물(예컨대, TEOS 산화물)을 포함할 수 있다. 제1 유전체 스페이서 재료 층의 두께는 3 nm 내지 10 nm 범위 내일 수 있고, 제2 유전체 스페이서 재료 층의 두께는 30 nm 내지 100 nm 범위 내일 수 있지만, 제1 유전체 스페이서 재료 층 및 제2 유전체 스페이서 재료 층의 각각에 대하여 더 적거나 더 큰 두께가 사용될 수 있다.
적어도 하나의 유전체 스페이서 재료 층의 수평 부분을 제거하도록 이방성 에칭 프로세스가 수행될 수 있다. 제1 유전체 스페이서 재료 및 제2 유전체 스페이서 재료를 에칭하는 이방성 에칭 프로세스는 연속적인 비자기 금속성 버퍼 층(128L) 및 상부 전극(160)의 재료에 대해 선택적일 수 있다. 제1 유전체 스페이서 재료 층의 각각의 남은 부분은 제1 유전체 스페이서(162)를 구성하고, 제2 유전체 스페이서 재료 층의 각각의 남은 부분은 제2 유전체 스페이서(164)를 구성한다. 일반적으로, 이산 수직 스택들(130, 140, 146, 148, 158, 160)의 어레이 내의 각자의 이산 수직 스택(130, 140, 146, 148, 158, 160) 주변에 그리고 각자의 이산 수직 스택(130, 140, 146, 148, 158, 160) 상에 유전체 스페이서들(162, 164)의 어레이가 형성될 수 있다. 하나의 실시예에서, 각각의 이산 수직 스택(130, 140, 146, 148, 158, 160)은 제1 유전체 스페이서(162) 및 제2 유전체 스페이서(164)에 의해 측방향으로 둘러싸일 수 있다. 또다른 실시예에서, 제1 유전체 스페이서(162)는 생략될 수 있다. 이러한 실시예에서, 각각의 이산 수직 스택(130, 140, 146, 148, 158, 160)은 단일 유전체 스페이서, 즉 제2 유전체 스페이서(164)에 의해 측방향으로 둘러싸일 수 있다.
도 8을 참조하면, 이방성 에칭 프로세스를 수행함으로써 연속적인 비자기 금속성 버퍼 층(128L), 연속적인 하부 전극 재료 층(126L), 및 연속적인 금속성 배리어 층(122L)을 패터닝하도록 에칭 프로세스가 수행될 수 있다. 이러한 실시예에서, 상부 전극(160) 및 유전체 스페이서들(162, 164)의 어레이에 의해 마스킹되지 않은 연속적인 금속성 배리어 층(122L), 연속적인 하부 전극 재료 층(126L) 및 연속적인 비자기 금속성 버퍼 층(128L)의 부분들이 에칭 프로세스에 의해 제거될 수 있다. 에칭 프로세스는 비아 레벨 유전체 층(110)의 재료에 대해 선택적일 수 있다. 에칭 프로세스는 이방성 에칭 프로세스(예컨대, 반응성 이온 에칭 프로세스) 및/또는 등방성 에칭 프로세스(예컨대, 습식 에칭 프로세스)를 포함할 수 있다. 상부 전극(160)이 연속적인 금속성 배리어 층(122L), 연속적인 하부 전극 재료 층(126L), 및 연속적인 비자기 금속성 버퍼 층(128L)의 재료와 상이한 재료를 포함하는 경우, 에칭 프로세스는 상부 전극(160)의 재료에 대해 선택적일 수 있다(즉, 상부 전극(160)의 재료를 실질적으로 에칭하지 않음).
연속적인 비자기 금속성 버퍼 층(128L)의 각각의 패터닝된 부분은 비자기 금속성 버퍼 층(128)을 구성한다. 연속적인 하부 전극 재료 층(126L)의 각각의 패터닝된 부분은 하부 전극(126)을 구성한다. 연속적인 금속성 배리어 층(122L)의 각각의 패터닝된 부분은 금속성 배리어 층(122)을 구성한다. 비자기 금속성 버퍼 층(128), 하부 전극(126) 및 금속성 배리어 층(122)의 각각의 수직 스택은, 동일 수직 평면 내에 위치되어 있는 수직으로 일치하는(coincident) 측벽을 가질 수 있다. 이산 수직 스택(130, 140, 146, 148, 158, 160), 비자기 금속성 버퍼 층(128)(선택적 컴포넌트임), 및 하부 전극(126)의 각각의 연속적인 조합은, 자기저항 메모리 셀인 메모리 셀(101)을 구성한다. 금속성 배리어 층(122) 및 금속성 비아 충전 재료 층(124)의 각각의 조합은, 각자의 하부 전극(126)과 각자의 제4 금속 라인 구조물(648) 사이의 전기적 접속을 제공하는 하부 전극 접속 비아 구조물(122, 124)을 구성한다.
일반적으로, 하부 전극 접속 비아 구조물들(122, 124)의 어레이는 금속 상호접속 구조물 중의 각자의 아래의 금속 상호접속 구조물 상에 형성될 수 있다. 메모리 셀들(101)의 어레이는 하부 전극 접속 비아 구조물들(122, 124)의 어레이 상에 형성될 수 있다. 메모리 셀들(101)의 어레이는 메모리 어레이 영역(100)에서 기판(9) 위에 형성될 수 있다. 메모리 셀들(101)의 각각은, 하부 전극(126), 메모리 소자(예컨대, 자기 터널 접합(143, 146, 148)) 및 상부 전극(160)을 포함하는 수직 스택을 포함할 수 있다. 각각의 자기 터널 접합(143, 146, 148)은, 기준 자화 층(143), 비자기 터널 배리어 층(146), 및 자유 자화 층(148)의 수직 스택을 포함할 수 있다. 하나의 실시예에서, 메모리 셀(101)의 각각은 각자의 자기 터널 접합(143, 146, 148) 상에 배치된 선택기 요소(130)를 포함할 수 있다. 선택기 요소(130)는 각자의 자기 터널 접합(143, 146, 148) 위에 또는 아래에 있을 수 있다.
대안의 실시예에서, 연속적인 비자기 금속성 버퍼 층(128L), 연속적인 하부 전극 재료 층(126L), 및 연속적인 금속성 배리어 층(122L)의 패터닝은, 이산 수직 스택들(130, 140, 146, 148, 158, 160)의 어레이를 형성한 후에 그리고 유전체 스페이서들(162, 164)의 어레이의 형성 전에 수행될 수 있다. 이 경우에, 도 6의 프로세싱 단계에서 이방성 에칭 프로세스는, 연속적인 비자기 금속성 버퍼 층(128L), 연속적인 하부 전극 재료 층(126L), 및 연속적인 금속성 배리어 층(122L)이 패터닝될 때까지 계속될 수 있다. 이 경우, 유전체 스페이서(162, 164)는 비자기 금속성 버퍼 층(128), 하부 전극(126) 및 금속성 배리어 층(122)의 측벽 상에 형성될 수 있다.
도 9를 참조하면, 에칭 정지 유전체 층(170) 및 선택적인 실리콘 산화물 라이너 층(172)이 각자의 퇴적 프로세스에 의해 순차적으로 형성될 수 있다. 에칭 정지 유전체 층(170)은, 화학 기계적 평탄화 프로세스 동안 평탄화 정지 재료로서 사용될 수 있으며, 그 후에 이방성 에칭 프로세스 동안 에칭 정지 재료로서 사용될 수 있는 유전체 재료를 포함한다. 에칭 정지 유전체 층(170)은 비반응성 유전체 하드 마스크 재료를 포함한다. 예를 들어, 에칭 정지 유전체 층(170)은, 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 실리콘 탄화물(SiC), 실리콘 탄화질화물(SiCN), 실리콘 산화탄화물(SiOC), 또는 무질소 무기 폴리머 재료를 포함한 NFARL(nitrogen-free antireflection layer)을 포함할 수 있고 그리고/또는 본질적으로 이들로 구성될 수 있다. 본 개시의 고려되는 범위 내의 다른 적합한 재료도 또한 사용될 수 있다. 에칭 정지 유전체 층(170)은, 플라즈마 강화 화학적 기상 증착(PECVD; plasma-enhanced chemical vapor deposition), 고밀도 플라즈마 화학적 기상 증착(HDP-CVD; high density plasma chemical vapor deposition) 또는 대기압 화학적 기상 증착(APCVD; atmospheric pressure chemical vapor deposition)에 의해 퇴적될 수 있다. 에칭 정지 유전체 층(170)은 컨포멀하게 또는 컨포멀하지 않게 퇴적될 수 있다.
에칭 정지 유전체 층(170)은, 유전체 스페이서들(162, 164)의 어레이 위에 그리고 유전체 스페이서들(162, 164)의 어레이 상에, 그리고 메모리 셀들(101)의 어레이 위에 형성될 수 있다. 에칭 정지 유전체 층(170)은, 메모리 어레이 영역(100) 전반에 걸쳐 연속적으로 연장하며 로직 영역(200) 안으로 연장하는 수평 연장 부분, 및 메모리 셀들(101)의 어레이 내의 각각의 메모리 셀(101)을 측방향으로 둘러싸는 수직 돌출 부분들의 어레이를 포함한다. 로직 영역(200)에서 또는 상부 전극(160)의 상부 표면 위로 에칭 정지 유전체 층(170)의 수평 연장 부분의 두께는 5 nm 내지 50 nm 범위 내일 수 있지만, 더 적거나 더 큰 두께도 또한 사용될 수 있다.
선택적인 실리콘 산화물 라이너 층(172)은 만약 존재한다면, 플라즈마 강화 화학적 기상 증착(PECVD)에 의해 형성된 TEOS 산화물 재료와 같은 비다공성 실리콘 산화물 재료를 포함할 수 있다. 실리콘 산화물 라이너 층(172)은 미도핑 실리케이트 유리 또는 도핑된 실리케이트 유리를 포함할 수 있다. 실리콘 산화물 라이너 층(172)은 컨포멀 또는 컨포멀이 아닌 퇴적 프로세스에 의해 형성될 수 있다. 로직 영역(200) 내에 또는 상부 전극(160)의 상부 표면 위에 위치된 실리콘 산화물 라이너 층(172)의 수평 부분의 두께는 5 nm 내지 50 nm 범위 내일 수 있지만, 더 적거나 더 큰 두께도 또한 사용될 수 있다.
도 10을 참조하면, 실리콘 산화물 라이너 층(172) 및 에칭 정지 유전체 층(170) 위에 제1 유전체 매트릭스 층(176)이 형성될 수 있다. 제1 유전체 매트릭스 층(176)은 화학적 기상 증착 프로세스에 의해 형성될 수 있다. 하나의 실시예에서, 제1 유전체 매트릭스 층(176)은 열 실리콘 산화물의 유전 상수(즉, 3.9)보다 더 작은 유전 상수를 갖는 저유전상수(로우 k) 유전체 재료를 포함한다. 하나의 실시예에서, 제1 유전체 매트릭스 층(176)은 2.5보다 작은 유전 상수를 갖는 ELK(extremely-low-dielectric-constant) 유전체 재료를 포함한다. 하나의 실시예에서, 제1 유전체 매트릭스 층(176)은 2.5보다 작은 유전 상수를 갖는 다공성 실리콘 산화물 기반의 유전체 재료를 포함한다. 이 경우, 다공성 실리콘 산화물 기반의 유전체 재료는 다공성 구조를 갖는 포로겐(porogen) 도핑된 SiCO 기반의 재료를 포함할 수 있다. 다공성 구조는 화학적 기상 증착 프로세스를 사용하여 탄소 도핑된 산화물 안으로 기공 생성 재료(포로겐)를 통합시킴으로써 형성될 수 있다. 화학적 기상 증착 프로세스는 플라즈마 강화 화학적 기상 증착 프로세스(PECVD) 또는 열 화학 기상 증착 프로세스를 포함할 수 있다. 제1 유전체 매트릭스 층(176)에서의 ELK 유전체 재료의 굴절률은 632.8 nm의 파장(상업적으로 입수가능한 HeNe 레이저 측정 장비의 파장임)에서 1.0 내지 1.4 범위 내일 수 있다.
메모리 어레이 영역(100)에 위치된 제1 유전체 매트릭스 층(176)의 상부 표면의 제1 부분은, 로직 영역(200)에 형성된 제1 유전체 매트릭스 층(176)의 상부 표면의 제2 부분보다 더 큰, 기판(9)으로부터의 수직 분리 거리(vertical separation distance)를 가질 수 있다. 다르게 말하자면, 제1 유전체 매트릭스 층(176)의 상부 표면은 로직 영역(200)에서보다 메모리 어레이 영역(100)에서 더 높을 수 있다. 제1 유전체 매트릭스 층(176)의 상부 표면의 제1 부분은, 제1 유전체 매트릭스 층(176)의 상부 표면의 최상부 부분을 포함할 수 있다. 메모리 어레이 영역(100)에 위치된 제1 유전체 매트릭스 층(176)의 상부 표면의 제1 부분과, 로직 영역(200)에 형성된 제1 유전체 매트릭스 층(176)의 상부 표면의 제2 부분 사이의 높이 차이는, 메모리 어레이 영역(100)에서 메모리 셀들(101)의 어레이 및 유전체 스페이서들(162, 164)의 어레이의 존재에 기인한 것이다.
제1 유전체 매트릭스 층(176)의 상부 표면의 컨투어(contour)는 처음에, 제1 유전체 매트릭스 층(176)의 퇴적 동안 메모리 어레이 영역(100)에서의 메모리 셀들(101)의 어레이 및 유전체 스페이서들(162, 164)의 어레이의 물리적으로 노출된 표면의 컨투어를 따른다. 각각의 이웃하는 유전체 스페이서(162, 164) 쌍 사이의 중간에 제1 유전체 매트릭스 층(176)의 재료 부분과 합쳐지면, 제1 유전체 매트릭스 층(176)의 상부 표면의 컨투어가 점차적으로 평평해지고, 제1 유전체 매트릭스 층(176)에 대한 퇴적 프로세스의 종료시까지 유전체 재료의 계속적인 축적에 따라 높아진다(raised). 하나의 실시예에서, 제1 유전체 매트릭스 층(176)을 퇴적하는 퇴적 프로세스의 지속기간은, 로직 영역(200)에서의 제1 유전체 매트릭스 층(176)의 부분의 상부 표면이 상부 전극(160)의 상부 표면과 동일한 수평 평면 내에 있도록, 선택될 수 있다. 다르게 말하자면, 제1 유전체 매트릭스 층(176)을 퇴적하는 퇴적 프로세스의 지속기간은, 로직 영역(200)에서의 제1 유전체 매트릭스 층(176)의 두께가, 메모리 셀(101)의 높이와 금속성 배리어 층(122)의 두께를 더한 다음, 로직 영역(200)에서의 실리콘 산화물 라이너 층(172)의 두께를 감산하고, 그 다음 로직 영역(200)에서의 에칭 정지 유전체 층(170)의 두께를 감산함으로써 얻은 거리와 동일하도록 선택된다.
메모리 어레이 영역(100)에 위치된 제1 유전체 매트릭스 층(176)의 상부 표면의 제1 부분과, 로직 영역(200)에 형성된 제1 유전체 매트릭스 층(176)의 상부 표면의 제2 부분 사이의 높이 차이는, 비아 레벨 유전체 층(110)의 상부 표면을 포함한 수평 평면과, 상부 전극(160)의 상부 표면을 포함한 수평 평면 사이의 수직 거리의 40% 내지 100% 범위, 예컨대 70% 내지 90%일 수 있다. 하나의 실시예에서, 제1 유전체 매트릭스 층(176)은 메모리 어레이 영역(100)에서 높이의 수직 기복(undulation)을 가질 수 있다. 하나의 실시예에서, 메모리 어레이 영역(100)에 위치된 제1 유전체 매트릭스 층(176)의 상부 표면의 제1 부분과, 로직 영역(200)에 형성된 제1 유전체 매트릭스 층(176)의 상부 표면의 제2 부분 사이의 높이 차이는, 40 nm 내지 400 nm 범위, 예컨대 80 nm 내지 200 nm일 수 있지만, 더 적거나 더 큰 높이 차이도 또한 사용될 수 있다.
제1 유전체 매트릭스 층(176) 위에 희생 평탄화 정지 재료 층(180)이 형성될 수 있다. 희생 평탄화 정지 재료 층(180)은 비반응성 유전체 하드 마스크 재료를 포함한다. 예를 들어, 희생 평탄화 정지 재료 층(180)은, 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 실리콘 탄화물(SiC), 실리콘 탄화질화물(SiCN), 실리콘 산화탄화물(SiOC), 또는 무질소 무기 폴리머 재료를 포함한 NFARL(nitrogen-free antireflection layer)을 포함할 수 있고 그리고/또는 본질적으로 이들로 구성될 수 있다. 희생 평탄화 정지 재료 층(180)은, 플라즈마 강화 화학적 기상 증착(PECVD; plasma-enhanced chemical vapor deposition), 고밀도 플라즈마 화학적 기상 증착(HDP-CVD; high density plasma chemical vapor deposition) 또는 대기압 화학적 기상 증착(APCVD; atmospheric pressure chemical vapor deposition)에 의해 퇴적될 수 있다. 희생 평탄화 정지 재료 층(180)은 컨포멀하게 또는 컨포멀하지 않게 퇴적될 수 있다. 로직 영역(200)에서의 희생 평탄화 정지 재료 층(180)의 두께는 5 nm 내지 50 nm 범위 내에 있을 수 있지만, 더 적거나 더 큰 두께도 또한 사용될 수 있다. 하나의 실시예에서, 희생 평탄화 정지 재료 층(180)은 에칭 정지 유전체 층(170)과 동일한 재료 조성 및 동일한 두께를 가질 수 있다.
도 11을 참조하면, 화학 기계적 평탄화 프로세스를 수행함으로써 제1 유전체 매트릭스 층(176)이 평탄화될 수 있다. 로직 영역(200)에서의 희생 평탄화 정지 재료 층(180)의 상부 표면을 포함한 수평 평면 위에 있는 제1 유전체 매트릭스 층(176)의 부분은 화학 기계적 평탄화 프로세스에 의해 메모리 어레이 영역(100)으로부터 제거될 수 있다. 로직 영역(200)에서의 제1 유전체 매트릭스 층(176)의 부분의 상부 표면은 상부 전극(160)의 상부 표면과 공면을 이룰 수 있고, 로직 영역(200)에서의 희생 평탄화 정지 재료 층(180)의 두께는 상부 전극(160) 위에 있는 에칭 정지 유전체 층(170)의 수평 부분의 두께와 동일할 수 있다. 이러한 실시예에서, 로직 영역(200)에서의 희생 평탄화 정지 재료 층(180)의 상부 표면은, 상부 전극(160) 위에 있는 에칭 정지 유전체 층(170)의 부분의 상부 표면을 포함한 수평 평면과 동일하거나 또는 대략 동일한 수평 평면 내에 있을 수 있다. 로직 영역(200)에서의 희생 평탄화 정지 재료 층(180) 및 상부 전극(160) 위에 있는 에칭 정지 유전체 층(170)의 부분은, 화학 기계적 평탄화 프로세스 동안 평탄화 정지 구조물로서 집합적으로 사용될 수 있다. 다르게 말하자면, 화학 기계적 평탄화 프로세스는, 평탄화 정지 구조물로서 메모리 셀들(101)의 어레이 위에 있는 에칭 정지 유전체 층(170)의 상부 부분을 사용할 수 있고, 추가적인 평탄화 정지 구조물로서 로직 영역(200)에서의 희생 평탄화 정지 재료 층(180)의 부분을 사용할 수 있다. 따라서, 제1 유전체 매트릭스 층(176)의 남은 부분의 상부 표면은, 로직 영역(200)에서의 희생 평탄화 정지 재료 층(180)의 상부 표면 및 상부 전극(160) 위에 있는 에칭 정지 유전체 층(170)의 부분의 상부 표면과 동일한 수평 평면 내에 있을 수 있다.
도 12를 참조하면, 메모리 어레이 영역(100)에서 상부 전극(160) 위에 있는 에칭 정지 유전체 층(170)의 부분을 제거하도록 그리고 로직 영역(200)에서 희생 평탄화 정지 재료 층(180)의 남은 부분을 제거하도록 터치업(touch-up) 평탄화 프로세스가 수행될 수 있다. 터치업 평탄화 프로세스는, 이방성 건식 에칭 프로세스(예컨대, 반응성 이온 에칭 프로세스) 또는 등방성 건식 에칭 프로세스(예컨대, 화학적 건식 에칭 프로세스)를 포함할 수 있는 건식 에칭 프로세스를 사용할 수 있다. 이 경우, 건식 에칭 프로세스의 에칭 화학은, 제1 유전체 매트릭스 층(176)의 재료에 대해 선택적으로 또는 제1 유전체 매트릭스 층(176)의 재료에 대한 에칭 속도와 동일한 에칭 속도로, 에칭 정지 유전체 층(170) 및 희생 평탄화 정지 재료 층(180)의 재료를 제거하도록 선택될 수 있다. 대안으로서, 터치업 평탄화 프로세스는 터치업 화학 기계적 평탄화 프로세스를 사용할 수 있다. 이 경우, 메모리 어레이 영역(100)에서의 제1 유전체 매트릭스 층(176)의 부분을 제거하는 화학 기계적 평탄화 프로세스는, 메모리 어레이 영역(100)에서 상부 전극(160) 위에 있는 에칭 정지 유전체 층(170)의 부분 및 로직 영역(200)에서의 희생 평탄화 정지 재료 층(180)의 남은 부분이 제거될 때까지 계속될 수 있다.
따라서, 메모리 셀들(101)의 어레이 위에 있는 에칭 정지 유전체 층(170)의 부분(각각이 하부 전극(126), 메모리 소자, 및 상부 전극(160)의 수직 스택을 포함함)은, 로직 영역(200)에 위치된 희생 평탄화 정지 재료 층(180)의 부분의 제거와 동시에 제거될 수 있다. 선택적으로, 상부 전극(160)의 상부 표면을 포함한 수평 평면 위에 위치된 제1 유전체 매트릭스 층(176)의 부분은 터치업 평탄화 프로세스 동안 평행하여(collaterally) 제거될 수 있다. 일반적으로, 상부 전극(160)의 상부 표면은, 제1 유전체 매트릭스 층(176)을 평탄화하는 화학 기계적 평탄화 프로세스 동안 또는 그 후에 물리적으로 노출될 수 있다.
도 13을 참조하면, 제1 유전체 매트릭스 층(176)의 남은 부분의 물리적으로 노출된 수평 표면 위에 그리고 그 바로 상에 제2 유전체 매트릭스 층(178)이 퇴적될 수 있다. 제2 유전체 매트릭스 층(178)은 제1 유전체 매트릭스 층(176)의 재료 조성과 동일한 재료 조성을 가질 수 있거나, 또는 상이한 재료 조성을 가질 수 있다. 하나의 실시예에서, 제2 유전체 매트릭스 층(178)은, 2.5보다 작은 유전 상수를 갖는 ELK 유전체 재료와 같은 저유전상수(로우 k) 유전체 재료를 포함할 수 있다. 하나의 실시예에서, 제2 유전체 매트릭스 층(178)은 2.5보다 작은 유전 상수를 갖는 다공성 실리콘 산화물 기반의 유전체 재료를 포함한다. 제2 유전체 매트릭스 층(178)의 두께는 상부 전극(160)의 상부 표면 상에 형성될 금속성 셀 콘택 구조물의 타겟 높이와 동일할 수 있다. 예를 들어, 제2 유전체 매트릭스 층(178)은 20 nm 내지 160 nm 범위, 예컨대 40 nm 내지 80 nm의 두께를 가질 수 있지만, 더 적거나 더 큰 두께도 또한 사용될 수 있다. 하나의 실시예에서, 제2 유전체 매트릭스 층(178)의 전체 상부 표면은 제1 수평 평면 내에 위치될 수 있고, 제2 유전체 매트릭스 층(178)의 전체 하부 표면은 제2 수평 평면 내에 위치될 수 있다. 따라서, 제2 유전체 매트릭스 층(178)의 전체는 전반에 걸쳐 균일한 두께를 가질 수 있다.
도 14를 참조하면, 제2 유전체 매트릭스 층(178) 위에 제1 포토레지스트 층(도시되지 않음)이 도포될 수 있으며, 로직 영역(200)에서의 개구 어레이를 형성하도록 리소그래피 패터닝될 수 있다. 포토레지스트 층에서의 개구의 패턴은 제2 유전체 매트릭스 층(178), 제1 유전체 매트릭스 층(176), 실리콘 산화물 라이너 층(172), 및 에칭 정지 유전체 층(170)을 통해 전사될 수 있다. 하나의 실시예에서, 에칭 정지 유전체 층(170)은, 제2 유전체 매트릭스 층(178), 제1 유전체 매트릭스 층(176) 및 실리콘 산화물 라이너 층(172)의 재료를 에칭하는 제1 에칭 단계 동안 에칭 정지 층으로서 사용될 수 있고, 에칭 정지 유전체 층(170)의 재료를 에칭하는 에칭 화학이 이방성 에칭 프로세스의 제2 에칭 단계 동안 사용될 수 있다. 포토레지스트 층에서의 각각의 개구 아래에 비아 캐비티(181)가 형성된다. 비아 레벨 유전체 층(110)의 상부 표면은 각각의 비아 캐비티(171)의 하부에서 물리적으로 노출될 수 있다. 그 후에 예를 들어 애싱에 의해 제1 포토레지스트 층이 제거될 수 있다.
도 15를 참조하면, 제2 유전체 매트릭스 층(178) 위에 제2 포토레지스트 층이 도포될 수 있으며, 라인 패턴을 형성하도록 리소그래피 패터닝될 수 있다. 포토레지스트 층에서의 라인 패턴의 영역은 비아 캐비티(181)의 모든 영역을 포함할수 있다. 따라서, 제2 포토레지스트 층은 제2 포토레지스트 층의 현상시 비아 캐비티(181) 안으로부터 제거될 수 있다. 이방성 에칭 프로세스는 제2 포토레지스트 층에서의 라인 패턴을 아래의 재료 부분으로 전사하도록 수행될 수 있다. 각각의 비아 캐비티(181)는 비아 레벨 유전체 층(110)을 통해 그리고 유전체 캡 층(108)을 통해 수직으로 연장되며, 그리하여 각자의 제4 금속 라인 구조물(648)의 상부 표면이 각각의 비아 캐비티(181) 아래에 물리적으로 노출될 수 있다. 또한, 패터닝된 제2 포토레지스트 층에 의해 마스킹되지 않은 제2 유전체 매트릭스 층(178)의 부분은 라인 캐비티를 형성하도록 관통 에칭될 수 있다. 통합된 라인 및 비아 캐비티(183)가 로직 영역(200)에 형성된다. 각각의 통합된 라인 및 비아 캐비티(183)는 각자의 라인 캐비티 및 각자의 라인 캐비티의 하부 표면에 인접한 적어도 하나의 비아 캐비티를 포함할 수 있다. 상부 전극(160) 중의 각자의 상부 전극 위의 셀 콘택 캐비티(187)가 메모리 어레이 영역(100)에 형성된다.
본 개시의 양상에 따르면, 셀 콘택 캐비티(187) 및 통합된 라인 및 비아 캐비티(183)를 형성하는 이방성 에칭 프로세스는 에칭 정지 유전체 층(170)의 재료에 대해 선택적일 수 있다. 셀 콘택 캐비티(187)는, 에칭 정지 유전체 층(170)의 재료에 선택적인 제2 유전체 매트릭스 층(178)의 재료를 에칭하는 이방성 에칭 프로세스를 수행함으로써 제2 유전체 매트릭스 층(178)을 통해 형성될 수 있다. 하나의 실시예에서, 셀 콘택 캐비티들(187)의 어레이로부터 선택된 셀 콘택 캐비티(187)(여기에서 제1 셀 콘택 캐비티라 지칭됨)의 측방향 범위(lateral extent)는, 각자의 아래의 상부 전극(160)의 측방향 범위보다 더 클 수 있으며, 즉 제1 셀 콘택 캐비티 아래에 있는 상부 전극의 측방향 범위보다 더 클 수 있다. 하나의 실시예에서, 복수의 셀 콘택 캐비티(187)는 각자의 아래의 상부 전극(160)의 측방향 범위보다 더 큰 각자의 측방향 범위를 가질 수 있다. 하나의 실시예에서, 셀 콘택 캐비티(187)의 각각은 각자의 아래의 상부 전극(160)의 측방향 범위보다 더 큰 각자의 측방향 범위를 가질 수 있다. 이 경우에, 각자의 아래의 상부 전극(160)의 측방향 범위보다 더 큰 측방향 범위를 갖는 각각의 셀 콘택 캐비티(187)(예컨대, 제1 셀 콘택 캐비티)는 제1 유전체 매트릭스 층(176)의 상부 부분으로 연장할 수 있고, 따라서 에칭 정지 유전체 층(170)의 테이퍼 부분 위에 있으며 상부 전극(160)의 상부 표면을 포함한 수평 평면 아래에 연장하는 하향 돌출 부분을 포함할 수 있다.
하나의 실시예에서, 통합된 라인 및 비아 캐비티(183) 내의 라인 트렌치의 하부 표면은, 제1 유전체 매트릭스 층(176)과 제2 유전체 매트릭스 층(178) 사이의 수평 계면 아래에 형성될 수 있다. 메모리 셀(101)을 측방향으로 둘러싸는 에칭 정지 유전체 층(170)의 수직 돌출 부분은, 라인 트렌치의 하부 표면이 제1 유전체 매트릭스 층(176)과 제2 유전체 매트릭스 층(178) 사이의 수평 계면 아래에 수직으로 리세싱되는 동안, 에칭 정지 재료 부분으로서 기능한다. 따라서, 셀 콘택 캐비티(187)는 에칭 정지 유전체 층(170)을 통해 연장하지 않으며, 아래의 유전체 스페이서(162, 164)의 어느 것과도 접촉하지 않는다. 따라서, 각각의 메모리 셀(101) 내의 다양한 층의 측벽은 유전체 스페이서(162, 164) 중의 각자의 유전체 스페이서로 커버된 채 남아있다.
도 16을 참조하면, 라인 및 비아 캐비티(183)에 그리고 셀 콘택 캐비티(187)에 적어도 하나의 전도성 재료가 퇴적될 수 있다. 적어도 하나의 전도성 재료는 예를 들어, TiN, TaN, 또는 WN과 같은 금속성 라이너 재료, 및 W, Cu, Co, Ru, Mo, Al, 이들의 합금, 및/또는 이들의 층 스택과 같은 금속성 충전 재료를 포함할 수 있다. 본 개시의 고려되는 범위 내의 다른 적합한 재료도 또한 사용될 수 있다. 제2 유전체 매트릭스 층(178)의 상부 표면을 포함한 수평 평면 위에 있는 적어도 하나의 전도성 재료의 과도한 부분은 화학 기계적 연마 프로세스와 같은 평탄화 프로세스에 의해 제거될 수 있다. 통합된 라인 및 비아 캐비티(183)를 채우는 적어도 하나의 전도성 재료의 각각의 남은 부분은 통합된 라인 및 비아 구조물(184)을 구성한다. 셀 콘택 캐비티(187)를 채우는 적어도 하나의 전도성 재료의 각각의 남은 부분은 금속성 셀 콘택 구조물(188)을 구성한다. 통합된 라인 및 비아 구조물(184), 금속성 셀 콘택 구조물(188), 및 하부 전극 접속 비아 구조물(122, 124)은 집합적으로 메모리 셀 레벨 금속 상호접속 구조물(122, 124, 184, 188), 즉 제4 금속 라인 구조물(648)의 상부 표면을 포함한 수평 평면과, 통합된 라인 및 비아 구조물(184) 및 금속성 셀 콘택 구조물(188)의 상부 표면을 포함한 수평 평면 사이의 체적을 점유하는 메모리 셀 레벨에 위치되어 있는 금속 상호접속 구조물을 구성한다.
도 17을 참조하면, 필요에 따라 그 후에 추가적인 유전체 재료 층 및 추가적인 금속 상호접속 구조물이 형성될 수 있다. 유전체 캡 층(108), 비아 레벨 유전체 층(110), 에칭 정지 유전체 층(170), 실리콘 산화물 라이너 층(172), 제1 유전체 매트릭스 층(176), 및 제2 유전체 매트릭스 층(178)의 조합은 집합적으로 제5 라인 및 비아 레벨 유전체 재료 층으로서 기능한다. 제2 유전체 매트릭스 층(178) 위에 제6 라인 및 비아 레벨 유전체 재료 층(660)이 형성될 수 있다. 제5 금속 비아 구조물(662)이 제6 라인 및 비아 레벨 유전체 재료 층(660)의 하부 부분에 형성될 수 있고, 제6 금속 라인 구조물(668)이 제6 라인 및 비아 레벨 유전체 재료 층(640)의 상부 부분에 형성될 수 있다. 추가적인 금속 상호접속 구조물 위에 본딩 패드(도시되지 않음)가 형성될 수 있다.
도 18을 참조하면, 본 개시의 실시예에 따라 메모리 디바이스를 형성하는 일반적인 방법이 제공된다. 단계 1810을 참조하면, 메모리 어레이 영역(100)에서 기판(9) 위에 메모리 셀들(101)의 어레이가 형성될 수 있다. 메모리 셀들(101)의 각각은, 하부 전극(126), 메모리 소자(예컨대, 자기 터널 접합(143, 146, 148)) 및 상부 전극(160)을 포함하는 수직 스택을 포함한다. 단계 1820을 참조하면, 메모리 셀들(101)의 어레이 위에 에칭 정지 유전체 층(170)이 형성될 수 있다. 에칭 정지 유전체 층(170)은, 메모리 어레이 영역(100) 전반에 걸쳐 연속적으로 연장하고 로직 영역(200) 안으로 연장하는 수평 연장 부분을 포함한다. 단계 1830을 참조하면, 에칭 정지 유전체 층(170) 위에 제1 유전체 매트릭스 층(176)이 형성될 수 있다. 메모리 어레이 영역(100)에서의 제1 유전체 매트릭스 층(176)의 상부 표면의 제1 부분은, 로직 영역(200)에 형성된 제1 유전체 매트릭스 층(176)의 상부 표면의 제2 부분보다, 기판(9)으로부터의 더 큰 수직 분리 거리를 갖는다. 단계 1840을 참조하면, 제1 유전체 매트릭스 층(176)은, 메모리 셀들(101)의 어레이 위에 있는 에칭 정지 유전체 층(170)의 상부 부분을 평탄화 정지 구조물로서 사용하여 화학 기계적 평탄화 프로세스를 수행함으로써 평탄화될 수 있다. 단계 1850을 참조하면, 제2 유전체 매트릭스 층(178)이 제1 유전체 매트릭스 층(176) 위에 형성될 수 있다. 단계 1860을 참조하면, 메모리 셀들(101)의 어레이를 측방향으로 둘러싸는 에칭 정지 유전체 층(170)의 수직 돌출 부분 위의 상부 전극(160)의 각자의 서브세트 상에 제2 유전체 매트릭스 층(178)을 통해 금속성 셀 콘택 구조물(188)이 형성될 수 있다.
모든 도면을 참조하여 그리고 본 개시의 다양한 실시예에 따라, 에칭 정지 유전체 층(170)을 사용하는 메모리 디바이스가 제공된다. 에칭 정지 유전체 층(170)은, 메모리 어레이 영역(100) 및 로직 영역(200) 전반에 걸쳐 연속적으로 연장하는 수평 연장 부분을 포함하고, 메모리 셀들(101)의 어레이 내의 각각의 메모리 셀(101)을 측방향으로 둘러싸는 수직 돌출 부분들의 어레이를 더 포함한다. 수직 돌출 부분들의 각각은, 최상부 영역에서의 각자의 개구 및 상부 전극(160)의 상부 표면을 포함한 수평 평면 내에 위치되어 있는 각자의 환형(annular) 최상부 표면을 포함한다.
제1 유전체 매트릭스 층(176)은, 에칭 정지 유전체 층(170)의 수평 연장 부분 위에 있으며, 에칭 정지 유전체 층(170)의 수직 돌출 부분들의 어레이를 측방향으로 둘러싼다. 제2 유전체 매트릭스 층(178)은 제1 유전체 매트릭스 층(176) 위에 있다. 제2 유전체 매트릭스 층(178)은 상부 전극(160)의 상부 표면을 포함한 수평 평면 내에 위치된 하부 표면을 가질 수 있다. 또한, 제2 유전체 매트릭스 층(178)은 금속성 셀 콘택 구조물(188)의 상부 표면을 포함한 수평 평면 내에 위치된 상부 표면을 가질 수 있다.
하나의 실시예에서, 에칭 정지 유전체 층(170)의 수직 돌출 부분의 각각의 환형 최상부 표면은, 상부 전극(160)의 상부 표면 중의 하나의 주변부(periphery)와 일치하는 내측 주변부를 포함할 수 있다. 하나의 실시예에서, 에칭 정지 유전체 층(170)의 수직 돌출 부분의 각각의 환형 최상부 표면의 외측 주변부는, 균일한 측방향 오프셋 거리만큼 내측 주변부로부터 바깥쪽으로 측방향 오프셋될 수 있다. 균일한 측방향 오프셋 거리는, 유전체 스페이서(162, 164) 위의 에칭 정지 유전체 층(170)의 수직 돌출 부분의 테이퍼로 인해, 에칭 정지 유전체 층(170)의 수직 돌출 부분의 두께보다 더 클 수 있다. 하나의 실시예에서, 에칭 정지 유전체 층(170)의 수직 돌출 부분의 환형 최상부 표면의 외측 주변부 및 내측 주변부는 상부 전극(160)의 상부 표면을 포함한 수평 평면 내에 위치될 수 있다.
금속성 셀 콘택 구조물(188)은 제2 유전체 매트릭스 층(178)을 통해 연장하며, 상부 전극(160)의 각자의 서브세트 상에 형성된다. 하나의 실시예에서, 금속성 셀 콘택 구조물(188)의 각각은 메모리 셀들(101)의 2차원 어레이 내의 상부 전극(160)의 행(row) 또는 상부 전극(160)의 열(column)에 접촉할 수 있다. 대안으로서, 금속성 셀 콘택 구조물(188)의 각각은 메모리 셀들(101)의 2차원 어레이 내의 각자의 단일 상부 전극(160)에 접촉할 수 있다. 이 경우, 금속성 셀 콘택 구조물(188) 위에 후속 형성되는 금속 상호접속 구조물이, 금속성 셀 콘택 구조물(188)의 행 또는 금속성 셀 콘택 구조물(188)의 열에 전기적으로 접속하는데 사용될 수 있다.
금속성 셀 콘택 구조물(188)은, 메모리 셀들(101)의 어레이를 측방향으로 둘러싸는 에칭 정지 유전체 층(170)의 수직 돌출 부분 위에 형성된다. 금속성 셀 콘택 구조물(188)은 에칭 정지 유전체 층(170)의 수직 돌출 부분의 각자의 서브세트에 접촉할 수 있다. 적어도 하나의 금속성 셀 콘택 구조물(188)(예컨대, 제1 셀 콘택 캐비티에 형성되는 제1 금속성 셀 콘택 구조물)은, 에칭 정지 유전체 층(170)의 테이퍼 부분에 접촉하는, 즉 에칭 정지 유전체 층(170)의 측방향 돌출 부분의 외측 측벽의 테이퍼 볼록 세그먼트에 접촉하는, 하향 돌출 부분을 포함할 수 있다.
하나의 실시예에서, 금속성 셀 콘택 구조물(188)의 적어도 하나는, 상부 전극(160) 중의 각자의 상부 전극의 평면 상부 표면에 접촉하는 평면 하부 표면, 및 에칭 정지 유전체 층(170)의 수직 돌출 부분 중의 각자의 수직 돌출 부분의 테이퍼 외측 측벽과 접촉하며 상부 전극(160)의 상부 표면을 포함하는 수평 평면 아래에 하향 연장하는 테이퍼 햐향 돌출 부분을 포함할 수 있다.
각각의 통합된 라인 및 비아 구조물(188)은 라인 부분 및 적어도 하나의 비아 부분을 포함할 수 있다. 각각의 라인 부분은, 금속성 셀 콘택 구조물(188)의 상부 표면을 포함한 수평 평면 내에 위치되어 있는 평면 상부 표면 및 상부 전극(160)의 상부 표면을 포함한 수평 평면 아래에 위치되어 있는 평면 하부 표면을 가질 수 있다. 각각의 비아 부분은, 에칭 정지 유전체 층(170)의 수평 연장 부분을 통해 연장할 수 있으며, 제4 금속 라인 구조물(648) 중의 각자의 것의 상부 표면과 접촉할 수 있다.
하나의 실시예에서, 유전체 재료 층(601, 610, 620, 630, 640)에 형성된 금속 상호접속 구조물(612, 618, 622, 628, 632, 638, 642, 648)이 에칭 정지 유전체 층(170)과 기판(9) 사이에 위치될 수 있다. 하나의 실시예에서, 메모리 셀 레벨 금속 상호접속 구조물(예컨대, 통합된 라인 및 비아 구조물(188))이 로직 영역(200)에 위치될 수 있다. 이러한 메모리 셀 레벨 금속 상호접속 구조물은, 에칭 정지 유전체 층(170)의 수평 연장 부분을 통해 연장할 수 있고, 금속성 셀 콘택 구조물(184)의 상부 표면을 포함한 수평 평면 내의 상부 표면을 가질 수 있다. 하나의 실시예에서, 메모리 셀 레벨 금속 상호접속 구조물의 적어도 하나는 통합된 라인 및 비아 구조물(184)을 포함할 수 있으며, 통합된 라인 및 비아 구조물(184)은, 상부 전극(160)의 상부 표면을 포함한 수평 평면 아래에 위치되어 있는 평면 하부 표면을 갖는 라인 부분을 포함하고, 에칭 정지 유전체 층(170)의 수평 연장 부분을 통해 연장하는 비아 부분을 포함한다.
하나의 실시예에서, 하부 전극 접속 비아 구조물들(122, 124)의 어레이가 제공될 수 있으며, 메모리 셀들(101)의 어레이의 하부 전극(126) 중의 각자의 하부 전극과 접촉할 수 있고, 유전체 재료 층에 형성된 금속 상호접속 구조물(예컨대, 제4 금속 라인 구조물(648)) 중의 각자의 금속 상호접속 구조물과 접촉할 수 있다.
하나의 실시예에서, 하부 전극(126)의 각각은 에칭 정지 유전체 층(170)과 접촉하는 각자의 측벽을 포함할 수 있고, 유전체 스페이서들(162, 164)의 어레이는 메모리 셀들(101)의 어레이 내의 각자의 메모리 셀(101)을 측방향으로 둘러쌀 수 있으며 이와 접촉할 수 있다. 유전체 스페이서들(162, 164)의 어레이 내의 각각의 유전체 스페이서(162, 164)는, 에칭 정지 유전체 층(170)의 각자의 측벽에 의해 측방향으로 둘러싸일 수 있고 이에 의해 접촉될 수 있다.
하나의 실시예에서, 각각의 메모리 셀(101)은, 하부 전극(126), 메모리 소자(예컨대, 자기 터널 접합(143, 146, 148)) 및 상부 전극(160)을 포함하는 수직 스택을 포함할 수 있다. 하나의 실시예에서, 자기 터널 접합의 각각은, 기준 자화 층(143), 비자기 터널 배리어 층(146), 및 자유 자화 층(148)의 수직 스택을 포함한다. 하나의 실시예에서, 메모리 셀(101)의 각각은 각자의 자기 터널 접합(143, 146, 148) 상에 배치된 선택기 요소를 포함할 수 있다.
에칭 정지 유전체 층(170)을 제공함으로써, 화학 기계적 평탄화 프로세스 후의 제1 유전체 매트릭스 층(176)의 두께가 더 정확하게 제어될 수 있다. 그러면, 제1 유전체 매트릭스 층(176) 위에 있는 제2 유전체 매트릭스 층(178)의 후속 퇴적은 타겟 두께를 갖는 더 균일한 층을 형성할 수 있다. 따라서, 유전체 매트릭스 층 두께 범위가 개선된다. 화학 기계적 평탄화 프로세스가 정확한 양의 제1 유전체 매트릭스 층(176)을 제거함을 보장함으로써, 후속 에칭 프로세스는 오버에칭 또는 언더에칭 에러를 피할 수 있다. 따라서, 원치않는 전기적 단락 및 오픈 문제를 피할 수 있다. 결과적으로, 다양한 실시예 방법을 사용하여 형성되는 디바이스는 종래의 프로세스를 사용한 디바이스가 겪는 전기적 오픈 및 단락 고장률을 감소시킬 수 있다. 또한, 금속 트렌치 랜딩 윈도우가 확장될 수 있다.
본 개시의 양상에 따르면, 메모리 셀(101) 위에 있는 에칭 정지 유전체 층(170)의 수평 부분은, 제1 유전체 매트릭스 층(176)의 평탄화 동안 메모리 어레이 영역(100)에서의 평탄화 정지 구조물로서 희생 평탄화 정지 재료 층(180)을 증대한다. 따라서, 메모리 어레이 영역(100)과 로직 영역(200) 둘 다, 충분히 높은 면적 커버리지를 갖는 평탄화 정지 구조물을 포함하며, 메모리 어레이 영역(100)에서의 제1 유전체 매트릭스 층(176)의 디싱을 피할 수 있다. 따라서, 에칭 정지 유전체 층(170)의 사용을 통해 상부 전극(160)의 침식을 피하거나 최소화할 수 있다. 에칭 정지 유전체 층(170)의 수평 부분의 제거는, 상부 전극(160)에 대해 선택적인, 제어되는 제거 프로세스를 이용해 수행될 수 있으며, 상부 전극(160)의 상부 표면의 물리적 노출 및 상부 전극(160)의 상부 표면 바로 위의 제2 유전체 매트릭스 층(178)의 퇴적을 가능하게 할 수 있다.
또한, 에칭 정지 유전체 층(170)의 남은 부분은, 상부 전극(160)의 주변부와 일치하는 내측 주변부를 갖는 환형 수평 표면을 포함할 수 있다. 따라서, 아래의 유전체 스페이서(162, 164)는, 상부 전극(160)과 에칭 정지 유전체 층(170)의 남은 부분 사이에 어떠한 갭도 없이 터치업 평탄화 프로세스 후에 상부 전극(160)의 상부 표면이 물리적으로 노출된 후에 에칭 정지 유전체 층(170)에 의해 커버될 수 있다. 에칭 정지 유전체 층(170)은 그 후에 셀 콘택 캐비티의 형성 동안 에칭 정지 구조물로서 사용될 수 있다. 따라서, 셀 콘택 캐비티(187) 및 금속성 셀 콘택 구조물(188)은 유전체 스페이서(162, 164)를 통해 연장하지 않으며, 따라서 메모리 셀(101)의 측벽과 접촉하지 않는다. 다르게 말하자면, 에칭 정지 유전체 층(170)은, 금속성 셀 콘택 구조물(188)이 메모리 셀(101)의 모든 구조적 컴포넌트의 상부 전극(160)의 상부 표면에만 접촉함을 보장한다.
따라서, 에칭 정지 유전체 층(170)은, 화학 기계적 평탄화 프로세스 동안 평탄화 정지 구조물로서 그리고 셀 콘택 캐비티(187)를 형성하는 후속 이방성 에칭 프로세스 동안 에칭 정지 구조물로서의 이중 기능을 제공한다. 에칭 정지 유전체 층(170)은, 상부 전극(160)과 금속성 셀 콘택 구조물(188)의 각각의 수직 이웃 쌍 사이의 자가 정렬 콘택 구성의 이점을 제공한다. 각각의 아래의 상부 전극(160)과 위의 금속성 셀 콘택 구조물(188) 사이의 접촉 영역은, 각각의 메모리 셀(101)에 대하여 아래의 상부 전극(160)의 상부 표면의 표면적과 동일할 수 있다. 또한, 에칭 정지 유전체 층(170)은, 금속성 셀 콘택 구조물(188)의 어떠한 하향 돌출 부분도 유전체 스페이서(162, 164) 안으로 연장하지 않으며 자기 터널 접합(140, 146, 148)을 포함한 수직 층 스택의 어떠한 측벽과도 접촉하지 않음을 보장한다. 상부 전극(160)과 금속성 셀 콘택 구조물(188) 사이의 자가 정렬 콘택 구성은, 임계 치수, 즉 단일 리소그래피 노광 및 현상 프로세스를 사용하여 인쇄될 수 있는 최소 치수 아래로 상부 전극(160)의 측방향 치수의 스케일링을 가능하게 한다.
에칭 정지 유전체 층(170)은 제1 유전체 매트릭스 층(176)을 평탄화하는 화학 기계적 평탄화 프로세스에 대한 프로세스 윈도우를 증가시킬 수 있으며, 그에 의해 제1 유전체 매트릭스 층(176)의 두께 균일도를 향상시킬 수 있다. 다르게 말하자면, 에칭 정지 유전체 층(170), 실리콘 산화물 라이너 층(172), 제1 유전체 매트릭스 층(176), 및 제2 유전체 매트릭스 층(178)의 조합의 두께 범위는, 에칭 정지 유전체 층(170)을 사용하지 않고서 달리 가능하였을 것보다 더 적은 두께 변동을 갖는다. 비한정적인 예시적인 예에서, 메모리 어레이 영역(100)에서 제2 유전체 매트릭스 층(178)의 싱부 표면의 높이 변동은 10 nm보다 더 적을 수 있다.
또한, 에칭 정지 유전체 층(170)은 셀 콘택 캐비티(187)를 형성하기 위한 프로세스 윈도우를 증가시킬 수 있으며, 그에 의해 상부 전극(160) 아래에 있는 메모리 셀(101)의 컴포넌트(예컨대, 자기 터널 접합(143, 146, 148) 및 하부 전극(126))와 금속성 셀 콘택 구조물(188) 사이의 전기 단락을 감소시킬 수 있고, 또한 금속성 셀 콘택 구조물(188)과 상부 전극(160) 사이의 전기적 오픈을 감소시킬 수도 있다. 프로세스의 향상은, 제1 유전체 매트릭스 층(176)과 제2 유전체 매트릭스 층(178)의 조합의 두께 균일도의 향상에 부분적으로 기인하며, 셀 콘택 비아 캐비티(187) 동안 에칭 정지 구조물로서 에칭 정지 유전체 층(170)의 존재에 부분적으로 기인한다.
상부 전극(160)의 상부 표면 위에 있는 제1 유전체 매트릭스 층(176)의 부분이 메모리 어레이 영역(100)으로부터 완전히 제거되고, 금속성 셀 콘택 구조물(188)의 높이는 제2 유전체 매트릭스 층(178)의 두께에 의해 결정된다.
본 개시의 양상에 따르면, 기판(9) 위에 있으며 메모리 어레이 영역(100)에 위치된 메모리 셀들(101)의 어레이를 포함하는 메모리 디바이스가 제공된다. 메모리 셀들(101)의 각각은, 하부 전극(126), 메모리 소자(예컨대, 자기 터널 접합(143, 146, 148), 하지만 이에 한정되지 않음) 및 상부 전극(160)을 포함하는 수직 스택을 포함할 수 있다. 메모리 어레이 영역(100) 밖에 로직 영역(200)이 위치될 수 있다. 로직 영역(200)은 메모리 셀(101)이 없을 수 있으며, 즉 어떠한 메모리 셀(101)도 포함하지 않는다. 에칭 정지 유전체 층(170)은, 메모리 어레이 영역(100) 및 로직 영역(200) 전반에 걸쳐 연속적으로 연장하는 수평 연장 부분을 포함할 수 있고, 메모리 셀들(101)의 어레이 내의 각각의 메모리 셀(101)을 측방향으로 둘러싸는 수직 돌출 부분들의 어레이를 포함할 수 있다. 에칭 정지 유전체 층(170)의 수직 돌출 부분들의 각각은 최상부 영역에서의 각자의 개구를 포함한다. 또한, 에칭 정지 유전체 층(170)의 수직 돌출 부분들의 각각은, 상부 전극(160)의 상부 표면을 포함한 수평 평면 내에 위치되어 있는 각자의 환형 최상부 표면을 포함한다. 금속성 셀 콘택 구조물(188)은 상부 전극(160)의 각자의 서브세트 및 에칭 정지 유전체 층(170)의 수직 돌출 부분의 각자의 서브세트에 접촉할 수 있다.
본 개시의 다른 양상에 따르면, 기판(9) 위에 있으며 메모리 어레이 영역(100)에 위치된 메모리 셀들(101)의 어레이를 포함하는 자기 터널 접합(MTJ) 메모리 디바이스가 제공된다. 메모리 셀들(101)의 각각은, 하부 전극(126), 자기 터널 접합(143, 146, 148)을 포함하는 메모리 소자, 및 상부 전극(160)을 포함하는 수직 스택을 포함한다. 메모리 어레이 영역(100) 밖에 메모리 셀(101)이 없는 로직 영역(200)이 위치될 수 있다. 에칭 정지 유전체 층(170)이 메모리 셀들의 어레이 내의 각각의 메모리 셀(101)을 측방향으로 둘러쌀 수 있고, 로직 영역(200) 안으로 연장할 수 있다. 에칭 정지 유전체 층(170)의 수직 돌출 부분은, 상부 전극(160)의 상부 표면을 포함한 수평 평면 내에 위치되어 있는 내측 주변부 및 외측 주변부를 갖는 각자의 환형 최상부 표면을 포함한다. 금속성 셀 콘택 구조물(188)은 상부 전극(160)의 각자의 서브세트 및 에칭 정지 유전체 층(170)의 수직 돌출 부분의 각자의 서브세트에 접촉한다.
본 개시의 또 다른 양상에 따르면, 메모리 디바이스를 형성하는 방법이 제공된다. 메모리 어레이 영역(100)에서 기판(9) 위에 메모리 셀들(101)의 어레이가 형성될 수 있다. 메모리 셀들(101)의 각각은, 하부 전극(126), 메모리 소자(예컨대, 자기 터널 접합(143, 146, 148)) 및 상부 전극(160)을 포함하는 수직 스택을 포함한다. 메모리 셀(101)의 어레이 위에 에칭 정지 유전체 층(170)이 형성될 수 있다. 에칭 정지 유전체 층(170)은, 메모리 어레이 영역(100) 전반에 걸쳐 연속적으로 연장하며 로직 영역(200) 안으로 연장하는 수평 연장 부분을 포함한다. 에칭 정지 유전체 층(170) 위에 제1 유전체 매트릭스 층(176)이 형성될 수 있다. 메모리 어레이 영역(100)에서의 제1 유전체 매트릭스 층(176)의 상부 표면의 제1 부분은, 로직 영역(200)에 형성된 제1 유전체 매트릭스 층(176)의 상부 표면의 제2 부분보다 기판(9)으로부터의 더 큰 수직 분리 거리를 갖는다. 제1 유전체 매트릭스 층(176)은, 메모리 셀들(101)의 어레이 위에 있는 에칭 정지 유전체 층(170)의 상부 부분을 평탄화 정지 구조물로서 사용하여 화학 기계적 평탄화 프로세스를 수행함으로써 평탄화될 수 있다. 제2 유전체 매트릭스 층(178)이 제1 유전체 매트릭스 층(176) 위에 형성될 수 있다. 메모리 셀들(101)의 어레이를 측방향으로 둘러싸는 에칭 정지 유전체 층(170)의 수직 돌출 부분 위의 상부 전극(160)의 각자의 서브세트 상의 제2 유전체 매트릭스 층(178)을 통해 금속성 셀 콘택 구조물(188)이 형성될 수 있다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
실시예
실시예 1. 메모리 디바이스에 있어서,
기판 위에 있으며 메모리 어레이 영역에 위치된 메모리 셀들의 어레이 - 상기 메모리 셀들의 각각은 하부 전극, 메모리 소자, 및 상부 전극을 포함한 수직 스택을 포함함 - ;
상기 메모리 어레이 영역 밖에 위치되며 메모리 셀이 없는 로직 영역;
상기 메모리 어레이 영역과 상기 로직 영역 전반에 걸쳐 연속적으로 연장하는 수평 연장 부분을 포함하며, 상기 메모리 셀들의 어레이 내의 각각의 메모리 셀을 측방향으로 둘러싸는 수직 돌출 부분들의 어레이를 포함하는 에칭 정지 유전체 층 - 상기 수직 돌출 부분들의 각각은, 최상부(topmost) 영역에서의 각자의 개구, 및 상기 상부 전극의 상부 표면을 포함한 수평 평면 내에 위치되어 있는 각자의 환형(annular) 최상부 표면을 포함함 - ; 및
상기 상부 전극의 각자의 서브세트 및 상기 에칭 정지 유전체 층의 수직 돌출 부분의 각자의 서브세트와 접촉하는 금속성 셀 콘택 구조물
을 포함하는, 메모리 디바이스.
실시예 2. 실시예 1에 있어서,
상기 에칭 정지 유전체 층의 수평 연장 부분 위에 있으며, 상기 에칭 정지 유전체 층의 수직 돌출 부분들의 어레이를 측방향으로 둘러싸는 제1 유전체 매트릭스 층; 및
상기 제1 유전체 매트릭스 층 위에 있으며, 상기 상부 전극의 상부 표면을 포함한 수평 평면 내에 위치된 하부 표면을 갖고 상기 금속성 셀 콘택 구조물의 상부 표면을 포함한 수평 평면 내에 위치된 상부 표면을 갖는 제2 유전체 매트릭스 층
을 더 포함하는, 메모리 디바이스.
실시예 3. 실시예 1에 있어서, 상기 에칭 정지 유전체 층의 수직 돌출 부분의 각각의 환형 최상부 표면은, 상기 상부 전극의 상부 표면 중의 하나의 주변부(periphery)와 일치하는(coincide) 내측 주변부를 포함하는 것인, 메모리 디바이스.
실시예 4. 실시예 3에 있어서,
상기 에칭 정지 유전체 층의 수직 돌출 부분의 각각의 환형 최상부 표면의 외측 주변부는, 균일한 측방향 오프셋 거리 만큼 상기 내측 주변부로부터 바깥쪽으로 측방향 오프셋되고;
상기 에칭 정지 유전체 층의 수직 돌출 부분의 환형 최상부 표면의 외측 주변부 및 내측 주변부는, 상기 상부 전극의 상부 표면을 포함한 수평 평면 내에 위치되는 것인, 메모리 디바이스.
실시예 5. 실시예 1에 있어서, 유전체 재료 층에 형성되며 상기 에칭 정지 유전체 층과 상기 기판 사이에 위치된 금속 상호접속 구조물을 더 포함하는, 메모리 디바이스.
실시예 6. 실시예 5에 있어서, 상기 로직 영역에 위치된 메모리-셀-레벨 금속 상호접속 구조물을 더 포함하며, 상기 메모리-셀-레벨 금속 상호접속 구조물은, 상기 에칭 정지 유전체 층의 수평 연장 부분을 통해 연장하고, 상기 금속성 셀 콘택 구조물의 상부 표면을 포함한 수평 평면 내의 상부 표면을 갖는 것인, 메모리 디바이스.
실시예 7. 실시예 6에 있어서, 상기 메모리-셀-레벨 금속 상호접속 구조물의 적어도 하나는 통합된 라인 및 비아 구조물을 포함하며, 상기 통합된 라인 및 비아 구조물은, 상기 상부 전극의 상부 표면을 포함한 수평 평면 아래에 위치되어 있는 평면 하부 표면을 갖는 라인 부분을 포함하고, 상기 에칭 정지 유전체 층의 수평 연장 부분을 통해 연장하는 비아 부분을 포함하는 것인, 메모리 디바이스.
실시예 8. 실시예 5에 있어서, 상기 메모리 셀들의 어레이의 하부 전극 중의 각자의 하부 전극과 접촉하며 상기 유전체 재료 층에 형성된 금속 상호접속 구조물 중의 각자의 금속 상호접속 구조물과 접촉하는 하부 전극 접속 비아 구조물들의 어레이를 더 포함하는, 메모리 디바이스.
실시예 9. 실시예 1에 있어서,
상기 하부 전극의 각각은 상기 에칭 정지 유전체 층과 접촉하는 각자의 측벽을 포함하고,
상기 메모리 디바이스는, 상기 메모리 셀들의 어레이 내의 각자의 메모리 셀을 측방향으로 둘러싸며 접촉하는 유전체 스페이서들의 어레이를 더 포함하고, 상기 유전체 스페이서들의 어레이 내의 각각의 유전체 스페이서는, 상기 에칭 정지 유전체 층의 각자의 측벽에 의해 측방향으로 둘러싸이며 접촉하는 것인, 메모리 디바이스.
실시예 10. 실시예 1에 있어서, 상기 금속성 셀 콘택 구조물의 적어도 하나는, 상기 상부 전극 중의 각자의 상부 전극의 평면 상부 표면과 접촉하는 평면 하부 표면, 및 상기 에칭 정지 유전체 층의 수직 돌출 부분들 중의 각자의 수직 돌출 부분의 테이퍼 외측 측벽과 접촉하며 상기 상부 전극의 상부 표면을 포함한 수평 평면 아래에 하향 연장하는 테이퍼 하향 돌출 부분을 포함하는 것인, 메모리 디바이스.
실시예 11. 자기 터널 접합(MTJ; magnetic tunnel junction) 메모리 디바이스에 있어서,
기판 위에 있으며 메모리 어레이 영역에 위치된 메모리 셀들의 어레이 - 상기 메모리 셀들의 각각은 하부 전극, 자기 터널 접합을 포함한 메모리 소자, 및 상부 전극을 포함한 수직 스택을 포함함 - ;
상기 메모리 어레이 영역 밖에 위치되며 메모리 셀이 없는 로직 영역;
상기 메모리 셀들의 어레이 내의 각각의 메모리 셀을 측방향으로 둘러싸며 상기 로직 영역 안으로 연장하는 에칭 정지 유전체 층 - 상기 에칭 정지 유전체 층의 수직 돌출 부분들이, 상기 상부 전극의 상부 표면을 포함한 수평 평면 내에 위치되어 있는 내측 주변부 및 외측 주변부를 갖는 각자의 환형 최상부 표면을 포함함 - ; 및
상기 상부 전극의 각자의 서브세트 및 상기 에칭 정지 유전체 층의 수직 돌출 부분의 각자의 서브세트와 접촉하는 금속성 셀 콘택 구조물
을 포함하는, MTJ 메모리 디바이스.
실시예 12. 실시예 11에 있어서,
상기 에칭 정지 유전체 층의 수평 연장 부분 위에 있으며, 상기 에칭 정지 유전체 층의 수직 돌출 부분들의 어레이를 측방향으로 둘러싸는 제1 유전체 매트릭스 층; 및
상기 제1 유전체 매트릭스 층 위에 있으며, 상기 상부 전극의 상부 표면을 포함한 수평 평면 내에 위치된 하부 표면을 갖고 상기 금속성 셀 콘택 구조물의 상부 표면을 포함한 수평 평면 내에 위치된 상부 표면을 갖는 제2 유전체 매트릭스 층
을 더 포함하는, MTJ 메모리 디바이스.
실시예 13. 실시예 11에 있어서, 상기 금속성 셀 콘택 구조물의 적어도 하나는, 상기 상부 전극 중의 각자의 상부 전극의 상부 표면과 접촉하는 하부 표면, 및 상기 에칭 정지 유전체 층의 수직 돌출 부분들 중의 각자의 수직 돌출 부분의 테이퍼 외측 측벽과 접촉하며 상기 상부 전극의 상부 표면을 포함한 수평 평면 아래에 하향 연장하는 테이퍼 하향 돌출 부분을 포함하는 것인, MTJ 메모리 디바이스.
실시예 14. 실시예 11에 있어서,
상기 자기 터널 접합의 각각은, 기준 자화 층, 비자기 터널 배리어 층, 및 자유 자화 층의 수직 스택을 포함하고,
상기 메모리 셀들의 각각은 각자의 자기 터널 접합 상에 배치된 선택기 요소(selector element)를 포함하는 것인, MTJ 메모리 디바이스.
실시예 15. 메모리 디바이스를 형성하는 방법에 있어서,
메모리 어레이 영역에서 기판 위에 메모리 셀들의 어레이 - 상기 메모리 셀들의 각각은, 하부 전극, 메모리 소자, 및 상부 전극을 포함하는 수직 스택을 포함함 - 를 형성하는 단계;
상기 메모리 셀들의 어레이 위에 에칭 정지 유전체 층 - 상기 에칭 정지 유전체 층은, 상기 메모리 어레이 영역 전반에 걸쳐 연속적으로 연장하며 로직 영역 안으로 연장하는 수평 연장 부분을 포함함 - 을 형성하는 단계;
상기 에칭 정지 유전체 층 위에 제1 유전체 매트릭스 층을 형성하는 단계 - 상기 메모리 어레이 영역에서의 상기 제1 유전체 매트릭스 층의 상부 표면의 제1 부분은, 상기 로직 영역에 형성된 상기 제1 유전체 매트릭스 층의 상부 표면의 제2 부분보다 상기 기판으로부터 더 큰 수직 분리 거리를 가짐 - ;
상기 메모리 셀들의 어레이 위에 있는 상기 에칭 정지 유전체 층의 상부 부분을 평탄화 정지 구조물로서 사용하는 화학 기계적 평탄화 프로세스를 수행함으로써 상기 제1 유전체 매트릭스 층을 평탄화하는 단계;
상기 제1 유전체 매트릭스 층 위에 제2 유전체 매트릭스 층을 형성하는 단계; 및
상기 메모리 셀들의 어레이를 측방향으로 둘러싸는 상기 에칭 정지 유전체 층의 수직 돌출 부분 위에 상기 상부 전극의 각자의 서브세트 상에 상기 제2 유전체 매트릭스 층을 통해 금속성 셀 콘택 구조물을 형성하는 단계
를 포함하는, 메모리 디바이스의 형성 방법.
실시예 16. 실시예 15에 있어서,
상기 화학 기계적 평탄화 프로세스 동안 또는 후에 그리고 상기 제2 유전체 매트릭스 층의 형성 전에 상기 상부 전극의 상부 표면을 물리적으로 노출시키는 단계; 및
상기 에칭 정지 유전체 층의 재료에 선택적으로 상기 제2 유전체 매트릭스 층의 재료를 에칭하는 이방성 에칭 프로세스를 수행함으로써 상기 제2 유전체 매트릭스 층을 통해 셀 콘택 캐비티를 형성하는 단계를 더 포함하고, 상기 금속성 셀 콘택 구조물은 상기 셀 콘택 캐비티에 형성되는 것인, 메모리 디바이스의 형성 방법.
실시예 17. 실시예 16에 있어서,
상기 셀 콘택 캐비티로부터 선택된 제1 셀 콘택 캐비티의 측방향 범위(lateral extent)는 상기 제1 셀 콘택 캐비티 아래에 있는 상기 상부 전극 중의 하나의 측방향 범위보다 더 크고;
상기 제1 셀 콘택 캐비티는, 상기 에칭 정지 유전체 층의 테이퍼 부분 위에 있으며 상기 상부 전극의 상부 표면을 포함한 수평 평면 아래로 연장하는 하향 돌출 부분을 포함하고;
상기 제1 셀 콘택 캐비티에 형성되는 제1 금속성 셀 콘택 구조물은, 상기 에칭 정지 유전체 층의 테이퍼 부분과 접촉하는 하향 돌출 부분을 포함하는 것인, 메모리 디바이스의 형성 방법.
실시예 18. 실시예 15에 있어서,
상기 제1 유전체 매트릭스 층 위에 희생 평탄화 정지 재료 층을 형성하는 단계 - 상기 화학 기계적 평탄화 프로세스는 상기 로직 영역에서의 상기 희생 평탄화 정지 재료 층을 추가적인 평탄화 정지 구조물로서 사용함 - ; 및
상기 로직 영역에서의 희생 평탄화 정지 재료 층의 일부의 제거와 동시에 상기 메모리 셀들의 어레이 위에 있는 상기 에칭 정지 유전체 층의 일부를 제거하는 단계를 더 포함하고, 상기 제2 유전체 매트릭스 층은 상기 제1 유전체 매트릭스 층의 남은 부분의 상부 표면 상에 형성되는 것인, 메모리 디바이스의 형성 방법.
실시예 19. 실시예 15에 있어서,
상기 기판 위의 유전체 재료 층에 형성되는 금속 상호접속 구조물을 형성하는 단계;
상기 금속 상호접속 구조물 중의 각자의 금속 상호접속 구조물 상에 하부 전극 접속 비아 구조물들의 어레이를 형성하는 단계 - 상기 메모리 셀들의 어레이는 상기 하부 전극 접속 비아 구조물들의 어레이 상에 형성됨 - ; 및
유전체 스페이서들의 어레이를 형성하는 단계를 더 포함하고, 상기 유전체 스페이서들의 어레이 내의 각각의 유전체 스페이서는, 상기 메모리 셀들의 어레이 내의 각자의 메모리 셀을 측방향으로 둘러싸고, 상기 에칭 정지 유전체 층은 상기 유전체 스페이서들의 어레이 위에 그리고 상기 유전체 스페이서들의 어레이 상에 형성되는 것인, 메모리 디바이스의 형성 방법.
실시예 20. 실시예 15에 있어서, 상기 로직 영역에 통합된 라인 및 비아 구조물을 형성하는 단계를 더 포함하고, 상기 통합된 라인 및 비아 구조물은, 상기 금속성 셀 콘택 구조물의 상부 표면을 포함한 수평 평면 내에 위치되어 있는 평면 상부 표면 및 상기 상부 전극의 상부 표면을 포함한 수평 평면 아래에 위치되어 있는 평면 하부 표면을 갖는 라인 부분을 포함하며, 상기 에칭 정지 유전체 층의 수평 연장 부분을 통해 연장하는 비아 부분을 포함하는 것인, 메모리 디바이스의 형성 방법.

Claims (10)

  1. 메모리 디바이스에 있어서,
    기판 위에 있으며 메모리 어레이 영역에 위치된 메모리 셀들의 어레이 - 상기 메모리 셀들의 각각은 하부 전극, 메모리 소자, 및 상부 전극을 포함한 수직 스택을 포함함 - ;
    상기 메모리 어레이 영역 밖에 위치되며 메모리 셀이 없는 로직 영역;
    상기 메모리 어레이 영역과 상기 로직 영역 전반에 걸쳐 연속적으로 연장하는 수평 연장 부분을 포함하며, 상기 메모리 셀들의 어레이 내의 각각의 메모리 셀을 측방향으로 둘러싸는 수직 돌출 부분들의 어레이를 포함하는 에칭 정지 유전체 층 - 상기 수직 돌출 부분들의 각각은, 최상부(topmost) 영역에서의 각자의 개구, 및 상기 상부 전극의 상부 표면을 포함한 수평 평면 내에 위치되어 있는 각자의 환형(annular) 최상부 표면을 포함함 - ; 및
    상기 상부 전극의 각자의 서브세트 및 상기 에칭 정지 유전체 층의 수직 돌출 부분의 각자의 서브세트와 접촉하는 금속성 셀 콘택 구조물
    을 포함하고,
    상기 메모리 디바이스는,
    상기 메모리 디바이스가, 상기 에칭 정지 유전체 층의 상기 수평 연장 부분 위에 놓이고 상기 에칭 정지 유전체 층의 상기 수직 돌출 부분들의 어레이를 측방으로 둘러싸는 제1 유전체 매트릭스 층; 및 상기 제1 유전체 매트릭스 층 위에 놓이고 상기 상부 전극의 상부 표면을 포함하는 수평 평면 내에 위치되는 하부 표면을 갖고, 상기 금속성 셀 콘택 구조물의 상부 표면을 포함하는 수평 평면 내에 위치되는 상부 표면을 갖는 제2 유전체 매트릭스 층을 포함하는 제1 특징;
    상기 메모리 디바이스가, 유전체 재료 층에 형성되고 상기 에칭 정지 유전체 층 및 상기 기판 사이에 위치되는 금속 상호접속 구조물; 및 상기 로직 영역에 위치되고, 상기 에칭 정지 유전체 층의 상기 수평 연장 부분을 통해 연장되고, 상기 금속성 셀 콘택 구조물의 상부 표면을 포함하는 수평 평면 내에 상부 표면을 갖는 메모리 셀 레벨 금속 상호접속 구조물 - 상기 메모리 셀 레벨 금속 상호접속 구조물 중의 적어도 하나는, 상기 상부 전극의 상부 표면을 포함하는 수평 평면 아래에 위치되는 평면 하부 표면을 갖는 라인 부분을 포함하고, 상기 에칭 정지 유전체 층의 상기 수평 연장 부분을 통해 연장되는 비아 부분을 포함하는 비아 구조물 및 통합된 라인을 포함함 - 을 포함하는 제2 특징;
    상기 메모리 디바이스가, 유전체 재료 층에 형성되고 상기 에칭 정지 유전체 층 및 상기 기판 사이에 위치되는 금속 상호접속 구조물; 및 상기 메모리 셀들의 어레이의 상기 하부 전극 중의 각자의 하부 전극과 접촉하고, 상기 유전체 재료 층에 형성된 상기 금속 상호접속 구조물 중의 각자의 금속 상호접속 구조물과 접촉하는 하부 전극 접속 비아 구조물들의 어레이를 포함하는 제3 특징;
    상기 하부 전극 각각이 상기 에칭 정지 유전체 층과 접촉하는 각자의 측벽을 포함하고, 상기 메모리 디바이스가, 상기 메모리 셀들의 어레이의 각자의 메모리 셀을 측방으로 둘러싸며 접촉하는 유전체 스페이서들의 어레이 - 상기 유전체 스페이서들의 어레이의 각각의 유전체 스페이서는 상기 에칭 정지 유전체 층의 각자의 측벽에 의해 측방으로 둘러싸이며 접촉됨 - 를 더 포함하는 제4 특징; 및
    상기 금속성 셀 콘택 구조물 중의 적어도 하나는, 상기 상부 전극 중의 각자의 상부 전극의 평면 상부 표면과 접촉하는 평면 하부 표면, 및 상기 에칭 정지 유전체 층의 상기 수직 돌출 부분들 중의 각자의 수직 돌출 부분의 테이퍼 외측 측벽과 접촉하며 상기 상부 전극의 상부 표면을 포함하는 수평 평면 아래에 하향 연장하는 테이퍼 하향 돌출 부분을 포함하는 것인, 제5 특징
    으로부터 선택되는 적어도 하나의 특징을 포함하는 것인,
    메모리 디바이스.
  2. 청구항 1에 있어서, 상기 메모리 디바이스는 상기 제1 특징을 포함하는 것인, 메모리 디바이스.
  3. 청구항 1에 있어서, 상기 에칭 정지 유전체 층의 수직 돌출 부분의 각각의 환형 최상부 표면은, 상기 상부 전극의 상부 표면 중의 하나의 주변부(periphery)와 일치하는(coincide) 내측 주변부를 포함하는 것인, 메모리 디바이스.
  4. 청구항 3에 있어서,
    상기 에칭 정지 유전체 층의 수직 돌출 부분의 각각의 환형 최상부 표면의 외측 주변부는, 균일한 측방향 오프셋 거리 만큼 상기 내측 주변부로부터 바깥쪽으로 측방향 오프셋되고;
    상기 에칭 정지 유전체 층의 수직 돌출 부분의 환형 최상부 표면의 외측 주변부 및 내측 주변부는, 상기 상부 전극의 상부 표면을 포함한 수평 평면 내에 위치되는 것인, 메모리 디바이스.
  5. 청구항 1에 있어서, 상기 메모리 디바이스는 상기 제2 특징을 포함하는 것인, 메모리 디바이스.
  6. 청구항 1에 있어서, 상기 메모리 디바이스는 상기 제3 특징을 포함하는 것인, 메모리 디바이스.
  7. 청구항 1에 있어서, 상기 메모리 디바이스는 상기 제4 특징을 포함하는 것인, 메모리 디바이스.
  8. 청구항 1에 있어서, 상기 메모리 디바이스는 상기 제5 특징을 포함하는 것인, 메모리 디바이스.
  9. 자기 터널 접합(MTJ; magnetic tunnel junction) 메모리 디바이스에 있어서,
    기판 위에 있으며 메모리 어레이 영역에 위치된 메모리 셀들의 어레이 - 상기 메모리 셀들의 각각은 하부 전극, 자기 터널 접합을 포함한 메모리 소자, 및 상부 전극을 포함한 수직 스택을 포함함 - ;
    상기 메모리 어레이 영역 밖에 위치되며 메모리 셀이 없는 로직 영역;
    상기 메모리 셀들의 어레이 내의 각각의 메모리 셀을 측방향으로 둘러싸며 상기 로직 영역 안으로 연장하는 에칭 정지 유전체 층 - 상기 에칭 정지 유전체 층의 수직 돌출 부분들이, 상기 상부 전극의 상부 표면을 포함한 수평 평면 내에 위치되어 있는 내측 주변부 및 외측 주변부를 갖는 각자의 환형 최상부 표면을 포함함 - ; 및
    상기 상부 전극의 각자의 서브세트 및 상기 에칭 정지 유전체 층의 수직 돌출 부분의 각자의 서브세트와 접촉하는 금속성 셀 콘택 구조물
    을 포함하고,
    상기 MTJ 메모리 디바이스는,
    상기 에칭 정지 유전체 층의 수평 연장 부분 위에 놓이고 상기 에칭 정지 유전체 층의 상기 수직 돌출 부분들의 어레이를 측방으로 둘러싸는 제1 유전체 매트릭스 층; 및 상기 제1 유전체 매트릭스 층 위에 놓이고 상기 상부 전극의 상부 표면을 포함하는 수평 평면 내에 위치되는 하부 표면을 갖고, 상기 금속성 셀 콘택 구조물의 상부 표면을 포함하는 수평 평면 내에 위치되는 상부 표면을 갖는 제2 유전체 매트릭스 층을 포함하는 제1 특징; 및
    상기 금속성 셀 콘택 구조물 중의 적어도 하나는, 상기 상부 전극 중의 각자의 상부 전극의 상부 표면과 접촉하는 하부 표면, 및 상기 에칭 정지 유전체 층의 상기 수직 돌출 부분들 중의 각자의 수직 돌출 부분의 테이퍼 외측 측벽과 접촉하며 상기 상부 전극의 상부 표면을 포함하는 수평 평면 아래에 하향 연장하는 테이퍼 하향 돌출 부분을 포함하는 것인, 제2 특징
    으로부터 선택되는 적어도 하나의 특징을 포함하는 것인,
    MTJ 메모리 디바이스.
  10. 메모리 디바이스를 형성하는 방법에 있어서,
    메모리 어레이 영역에서 기판 위에 메모리 셀들의 어레이 - 상기 메모리 셀들의 각각은, 하부 전극, 메모리 소자, 및 상부 전극을 포함하는 수직 스택을 포함함 - 를 형성하는 단계;
    상기 메모리 셀들의 어레이 위에 에칭 정지 유전체 층 - 상기 에칭 정지 유전체 층은, 상기 메모리 어레이 영역 전반에 걸쳐 연속적으로 연장하며 로직 영역 안으로 연장하는 수평 연장 부분을 포함함 - 을 형성하는 단계;
    상기 에칭 정지 유전체 층 위에 제1 유전체 매트릭스 층을 형성하는 단계 - 상기 메모리 어레이 영역에서의 상기 제1 유전체 매트릭스 층의 상부 표면의 제1 부분은, 상기 로직 영역에 형성된 상기 제1 유전체 매트릭스 층의 상부 표면의 제2 부분보다 상기 기판으로부터 더 큰 수직 분리 거리를 가짐 - ;
    상기 메모리 셀들의 어레이 위에 있는 상기 에칭 정지 유전체 층의 상부 부분을 평탄화 정지 구조물로서 사용하는 화학 기계적 평탄화 프로세스를 수행함으로써 상기 제1 유전체 매트릭스 층을 평탄화하는 단계;
    상기 제1 유전체 매트릭스 층 위에 제2 유전체 매트릭스 층을 형성하는 단계; 및
    상기 메모리 셀들의 어레이를 측방향으로 둘러싸는 상기 에칭 정지 유전체 층의 수직 돌출 부분 위에 상기 상부 전극의 각자의 서브세트 상에 상기 제2 유전체 매트릭스 층을 통해 금속성 셀 콘택 구조물을 형성하는 단계
    를 포함하는, 메모리 디바이스의 형성 방법.
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