TWI778495B - 具有緩衝層的磁性穿隧接面記憶體單元及其形成方法 - Google Patents

具有緩衝層的磁性穿隧接面記憶體單元及其形成方法 Download PDF

Info

Publication number
TWI778495B
TWI778495B TW110101478A TW110101478A TWI778495B TW I778495 B TWI778495 B TW I778495B TW 110101478 A TW110101478 A TW 110101478A TW 110101478 A TW110101478 A TW 110101478A TW I778495 B TWI778495 B TW I778495B
Authority
TW
Taiwan
Prior art keywords
layer
buffer layer
magnetic tunnel
tunnel junction
array
Prior art date
Application number
TW110101478A
Other languages
English (en)
Other versions
TW202218206A (zh
Inventor
徐晨祐
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202218206A publication Critical patent/TW202218206A/zh
Application granted granted Critical
Publication of TWI778495B publication Critical patent/TWI778495B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H10N50/85—Magnetic active materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)

Abstract

一種記憶體單元結構，包括設置在基底之上的介電頂蓋層及設置在介電頂蓋層之上的第一介電層。記憶體單元結構可還包括設置在第一介電層之上的緩衝層、嵌置在緩衝層、第一介電層及介電頂蓋層中的連接通孔結構。記憶體單元結構可還包括底部電極及磁性穿隧接面（MTJ）記憶體單元，所述底部電極設置在連接通孔結構及緩衝層上，所述磁性穿隧接面（MTJ）記憶體單元包括設置在底部電極上的一個或多個磁性穿隧接面層。

Description

具有緩衝層的磁性穿隧接面記憶體單元及其形成方法
本發明實施例是有關於一種具有緩衝層的磁性穿隧接面記憶體單元及其形成方法。
半導體製造可實施離子束蝕刻，以在整個半導體堆疊中形成具有各種圖案的各種層。離子束蝕刻可因負載效應(loading effect)而以不同的速率選擇性地蝕刻同一(些)層的各部分，在負載效應中最頂層的某些部分是以比同一層的其他部分更高的速率暴露於離子束。因此，材料層的一個區可以與同一材料層的另一區相比更高的速率被蝕刻。作為此種選擇性蝕刻的結果，半導體裝置的邏輯部分可能針對所有各種層而均被暴露，從而使邏輯部分受到污染。
本發明實施例提供一種記憶體單元結構，包括：第一介 電層；緩衝層，設置在所述第一介電層之上；連接通孔結構，嵌置在所述緩衝層及所述第一介電層中；底部電極，設置在所述連接通孔結構及所述緩衝層上，其中所述緩衝層具有相對於底部電極蝕刻速率為0.8至1.3的蝕刻速率；以及磁性穿隧接面(MTJ)記憶體單元，包括設置在所述底部電極上的一個或多個磁性穿隧接面層。
本發明實施例提供一種磁性穿隧接面(MTJ)記憶體裝置，包括：由磁性穿隧接面記憶體單元而成的陣列，位於基底之上，其中所述磁性穿隧接面記憶體單元中的每一者包括：底部電極；一個或多個磁性穿隧接面層；以及頂部電極；由連接通孔結構而成的陣列，其中所述由連接通孔結構而成的陣列的每一連接通孔結構接觸所述磁性穿隧接面記憶體單元中相應一者的相應的所述底部電極的底表面；以及緩衝層，環繞所述連接通孔結構的側壁，其中所述緩衝層的頂表面接觸所述由磁性穿隧接面記憶體單元而成的陣列的所述磁性穿隧接面記憶體單元中每一者的每一所述底部電極的底表面。
本發明實施例提供一種形成磁性穿隧接面(MTJ)記憶體裝置的方法，包括：形成第一介電層；在所述第一介電層之上形成緩衝層；將所述緩衝層及所述第一介電層圖案化，以形成穿過所述緩衝層及所述第一介電層的腔；將填充材料沉積到所述腔中，以形成連接通孔結構；在所述連接通孔結構的頂表面及所述緩衝層的頂表面之上形成底部電極層；形成用於形成磁性穿隧接 面記憶體單元的一個或多個磁性穿隧接面層；在所述一個或多個磁性穿隧接面層之上形成罩幕；以及執行離子束蝕刻製程，以將所述一個或多個磁性穿隧接面層圖案化，從而形成所述磁性穿隧接面記憶體單元，且將所述底部電極層圖案化成底部電極，其中所述緩衝層防止所述離子束蝕刻製程暴露出下方的金屬內連結構。
9:基底
100:記憶體陣列區
108:介電頂蓋層
110:連接通孔級介電層
112:緩衝層
122、182、282:金屬阻擋層
124:金屬填充材料
126:底部電極
126L:底部電極材料層
130:非磁性金屬緩衝層
130L:非磁性金屬緩衝材料層
140:合成反鐵磁體(SAF)結構
140L:合成反鐵磁體層
141:鐵磁硬層
142:反鐵磁耦合層
143:參考磁化層
146:非磁性穿隧阻擋層
146L:非磁性穿隧阻擋材料層
148:自由磁化層
148L:自由磁化材料層
158:頂部電極
158L:頂部電極材料層
159:金屬蝕刻罩幕部分
159L:金屬蝕刻罩幕材料層
162:內介電間隔件部分
164:外介電間隔件部分
170:記憶體級介電層
172:第一介電蝕刻停止層
174:第二介電蝕刻停止層
176:通孔級介電層
177:光阻層
180:接觸通孔結構
184、284:金屬填充材料部分
190:線級介電層
192:陣列連接金屬線
198:邏輯區金屬線
200:邏輯區
280:連接通孔結構
601:接觸級介電材料層
610:第一金屬線級介電材料層
612:裝置接觸通孔結構
618:第一金屬線結構
620:第二線與通孔級介電材料層
622:第一金屬通孔結構
628:第二金屬線結構
630:第三線與通孔級介電材料層
632:第二金屬通孔結構
638:第三金屬線結構
640:第四線與通孔級介電材料層
642:第三金屬通孔結構
648:第四金屬線結構
700:CMOS電路系統
720:淺溝渠隔離結構
732:源極區
735:半導體通道
738:汲極區
742:源極側金屬-半導體合金區
748:汲極側金屬-半導體合金區
750:閘極結構
752:閘極電介質
754:閘極電極
756:介電閘極間隔件
758:閘極頂蓋電介質
1110、1120、1130、1140、1150、1160、1170、1180、1190:步驟
A、B:離子束
圖1是在形成由記憶體單元而成的陣列及由金屬蝕刻停止部分而成的陣列之後的磁性穿隧接面(magnetic tunnel junction，MTJ)記憶體單元結構的垂直剖視圖。
圖2是根據本揭露實施例在形成互補金屬氧化物半導體(complementarv metal-oxide-semiconductor，CMOS)電晶體、及在介電材料層中形成的金屬內連結構、以及離子束蝕刻緩衝層之後的示例性結構的垂直剖視圖。
圖3是根據本揭露實施例在形成由連接通孔結構而成的陣列之後的示例性結構的垂直剖視圖。
圖4是根據本揭露實施例在形成底部電極材料層、非磁性金屬緩衝層、合成反鐵磁體層、非磁性穿隧阻擋層、自由磁化層、頂部電極材料層及金屬蝕刻罩幕材料層之後的示例性結構的垂直剖視圖。
圖5是根據本揭露實施例在將金屬蝕刻罩幕材料層圖案化成金屬蝕刻罩幕部分之後的示例性結構的垂直剖視圖。
圖6是根據本揭露實施例在形成由記憶體單元而成的陣列及由金屬蝕刻停止部分而成的陣列之後的示例性結構的垂直剖視圖。
圖7是根據本揭露實施例在形成由內介電間隔件部分而成的陣列之後的示例性結構的垂直剖視圖。
圖8是根據本揭露實施例在形成由外介電間隔件部分而成的陣列之後的示例性結構的垂直剖視圖。
圖9是根據本揭露實施例在形成記憶體級介電層之後的示例性結構的垂直剖視圖。
圖10是根據本揭露實施例在記憶體陣列區100及邏輯區200內形成陣列接觸結構之後的示例性結構的垂直剖視圖。
圖11是示出本揭露方法的一般處理步驟的流程圖。
以下公開內容提供用於實施所提供主題的不同特徵的許多不同的實施例或實例。以下闡述元件及構造的具體實例以簡化本發明。當然，這些僅為實例且不旨在進行限制。例如，以下說明中將第一特徵形成在第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成有額外特徵、從而使得所述第一 特徵與所述第二特徵可能不直接接觸的實施例。另外，本發明可能在各種實例中重複使用元件標號及/或字母。這種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「在...下方(beneath)」、「在...下面(below)」、「下部的(lower)」、「在...上方(above)」、「上部的(upper)」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(些)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外還囊括裝置在使用或操作中的不同取向。設備可具有其他取向(旋轉90度或其他取向)，且本文中所用的空間相對性描述語可同樣相應地進行解釋。
通常，本揭露實施例的結構及方法可用於形成記憶體單元及/或由記憶體單元而成的陣列。具體來說，本揭露實施例的結構及方法可用於形成磁性穿隧接面記憶體單元及/或由磁性穿隧接面記憶體單元而成的陣列。雖然採用包括磁性穿隧接面記憶體單元的示例性結構來闡述本揭露實施例，但本揭露實施例的方法可用於形成任何記憶體單元或任何由記憶體單元而成的任何陣列，記憶體單元包括構成記憶體單元的經圖案化材料部分的垂直堆疊且包含頂部電極。
應理解，根據本揭露實施例的記憶體裝置可包括單個離散記憶體單元、記憶體單元一維陣列或記憶體單元二維陣列。還應理解，本揭露實施例的記憶體單元一維陣列可實施為記憶體單 元的週期性一維陣列，且本揭露實施例的記憶體二維單元陣列可實施為記憶體單元的週期性二維陣列。另外，雖然使用其中在特定金屬內連級內形成記憶體單元二維陣列的實施例來闡述本揭露實施例，但本文中明確設想出其中在不同金屬內連級內形成記憶體單元二維陣列的實施例。
圖1是在形成由記憶體單元而成的陣列及由金屬蝕刻停止部分而成的陣列之後的MTJ記憶體單元結構的垂直剖視圖。圖1示出在形成MTJ記憶體單元結構期間發生的負載效應。參照圖1，可執行離子束蝕刻(ion beam etching，IBE)，以穿過包括底部電極材料層126及MTJ層140的層堆疊來轉移金屬蝕刻罩幕部分159的圖案。由金屬蝕刻罩幕材料部分159、MTJ層140及底部電極材料層126而成的層堆疊可基於金屬蝕刻罩幕部分159被圖案化成由記憶體單元(126、140)而成的陣列。
作為IBE製程的角度取向的結果，如離子束A及B(示出為虛線)所示，由於負載效應，記憶體陣列區100及邏輯區200可以不同的速率被蝕刻。負載效應是在IBE階段處具有各種層密度使得不同的拓撲圖案變化將在整個堆疊中引起不同的蝕刻速率的結果。例如，由於由記憶體單元(126、140)而成的陣列及由金屬蝕刻罩幕部分159而成的陣列的密度，記憶體陣列區100可能受到陰影效應。陰影效應減少連接通孔級介電層110在離子束A中的暴露，使得記憶體陣列區100的最頂部分(例如，金屬蝕刻罩幕部分159)可限制能夠到達連接通孔級介電層110的離子束的 量。相比之下，邏輯區200可具有較低的元件密度，且可不受到由密集MTJ部分引起的陰影效應，使得連接通孔級介電層110增加了在離子束B中的暴露。因此，邏輯區200中的連接通孔級介電層110可以比記憶體陣列區100中更高的蝕刻速率被蝕刻。例如，作為離子束蝕刻製程的結果，記憶體陣列區100中的連接通孔級介電層110的部分可凹陷大約130Å，而邏輯區200中的連接通孔級介電層110的部分可凹陷大約500Å。
在一些情況下，視連接通孔級介電層110的厚度及材料組成而定，連接通孔級介電層110可能在邏輯區200中被完全蝕刻掉。在此類情況下，介電頂蓋層108可完全暴露於離子束蝕刻製程。這可能使介電頂蓋層108中的一些被蝕刻掉。在一些情況下，可蝕刻掉所有的介電頂蓋層108，因此使金屬內連結構648被暴露並受到污染。
與記憶體陣列區100相比，由於負載效應所導致的邏輯區200內的連接通孔級介電層110的凹陷增加是連接通孔級介電層110的固有離子束蝕刻速率的結果。底部電極材料層126可由例如氮化鈦(TiN)等材料形成，其具有相對蝕刻速率為1。舉例來說，連接通孔級介電層110可由相對蝕刻速率為約2.8(即，相對於TiN的相對蝕刻速率為1)的氧化物系材料形成。氧化物(連接通孔級介電層110)對TiN(底部電極材料層126)的選擇性較差，從而相對於底部電極材料層126的蝕刻速率，連接通孔級介電層110在邏輯區200內具有為2.2至2.9的總蝕刻速率。例如， 由氧化物構成的連接通孔級介電層110的離子束蝕刻速率可為由TiN構成的底部電極材料層126L(如圖4所示)的離子束蝕刻速率的2.2倍至2.9倍。
與記憶體陣列區100相比，由於負載效應所導致的邏輯區200內的連接通孔級介電層110的凹陷增加可導致後續蝕刻製程的進一步複雜化。在已執行IBE蝕刻製程之後，可在結構的後續形成期間執行額外的蝕刻製程。例如，在由記憶體單元(126、140)而成的陣列的周圍形成介電間隔件(圖中未示出)時，可執行額外的蝕刻製程。為形成例如由內介電間隔件部分而成的陣列等結構而執行的額外非等向性蝕刻製程也可應用於邏輯區200中連接通孔級介電層110的及介電頂蓋層108的任何剩餘部分。由於負載效應所導致的邏輯區200中的凹陷增加的連接通孔級介電層110及介電頂蓋層108的剩餘部分的厚度可能不夠厚，以致於不能在任何後續蝕刻製程中持續存在。因此，在離子束蝕刻之後執行後續蝕刻製程可使得邏輯區200中的連接通孔級介電層110及介電頂蓋層108被完全移除。將邏輯區200中的金屬內連結構648暴露於後續蝕刻製程可使得金屬內連結構648被污染，從而引起導電性的降低或製造製程的其他複雜化，從而使得裝置無效。
本揭露的各種實施例能夠減輕負載效應且減少對金屬層的污染。各種實施例包括用於磁阻隨機存取記憶體(magnetoresistive random-access memory，MRAM)設計中減輕下方負載效應的緩衝層的裝置及方法。
圖2是根據本揭露實施例在形成互補金屬氧化物半導體(CMOS)電晶體、及在介電材料層中形成的金屬內連結構、以及離子束蝕刻緩衝層之後的示例性結構的垂直剖視圖。參照圖2，示出根據本揭露實施例的示例性結構。所述示例性結構包括基底9，基底9可為半導體基底，例如可商業購得的矽基底。可在基底9的上部分中形成包含例如氧化矽等介電材料的淺溝渠隔離結構720。可在由淺溝渠隔離結構720的一部分橫向圍封的每一區域內形成合適的經摻雜半導體阱，例如p型阱及n型阱。可在基底9的頂表面之上形成場效電晶體。例如，每一場效電晶體可包括源極區732、汲極區738、半導體通道735及閘極結構750，半導體通道735包括基底9的在源極區732與汲極區738之間延伸的表面部分。每一閘極結構750可包括閘極電介質752、閘極電極754、閘極頂蓋電介質758及介電閘極間隔件756。可在每一源極區732上形成源極側金屬-半導體合金區742，且可在每一汲極區738上形成汲極側金屬-半導體合金區748。
所述示例性結構可包括記憶體陣列區100及邏輯區200，記憶體元件陣列隨後形成在記憶體陣列區100中，支援所述記憶體元件陣列的操作的邏輯裝置形成在邏輯區200中。在一實施例中，記憶體陣列區100中的裝置(例如場效電晶體)可包括底部電極存取電晶體(bottom electrode access transistor)，所述底部電極存取電晶體提供對隨後將形成的記憶體單元的底部電極的存取。頂部電極存取電晶體可在此處理步驟中形成在邏輯區200 中，所述頂部電極存取電晶體提供對隨後將形成的記憶體單元的頂部電極的存取。邏輯區200中的裝置(例如場效電晶體)可提供操作隨後將形成的記憶體單元陣列所需的功能。具體來說，邏輯區200中的裝置可被配置成控制記憶體單元陣列的程式化操作、抹除操作及感測(讀取)操作。例如，邏輯區200中的裝置可包括感測電路系統及/或頂部電極偏壓電路系統。在基底9的頂表面上形成的裝置可包括互補金屬氧化物半導體(CMOS)電晶體且視需要包括額外半導體裝置(例如電阻器、二極體、電容器等)，並且被統稱為CMOS電路系統700。
隨後可在基底9及裝置(例如場效電晶體)之上形成在介電材料層(601、610、620、630及640)中形成的各種金屬內連結構(612、618、622、628、632、638、642、648)。介電材料層可例如包括接觸級介電材料層601、第一金屬線級介電材料層610、第二線與通孔級介電材料層620、第三線與通孔級介電材料層630及第四線與通孔級介電材料層640。金屬內連結構可包括在接觸級介電材料層601中形成並與CMOS電路系統700的相應元件接觸的裝置接觸通孔結構612、在第一金屬線級介電材料層610中形成的第一金屬線結構618、在第二線與通孔級介電材料層620的下部分中形成的第一金屬通孔結構622、在第二線與通孔級介電材料層620的上部分中形成的第二金屬線結構628、在第三線與通孔級介電材料層630的下部分中形成的第二金屬通孔結構632、在第三線與通孔級介電材料層630的上部分中形成的第三金屬線結 構638、在第四線與通孔級介電材料層640的下部分中形成的第三金屬通孔結構642、以及在第四線與通孔級介電材料層640的上部分中形成的第四金屬線結構648(即，用於在整個邏輯區200傳達邏輯信號的銅金屬觸點/銅基底)。在一實施例中，第二金屬線結構628可包括與記憶體元件陣列的源極側電源連接的源極線。由源極線提供的電壓可通過設置在記憶體陣列區100中的存取電晶體施加到底部電極。
介電材料層(601、610、620、630、640)中的每一者可包含介電材料，例如未摻雜矽酸鹽玻璃、經摻雜矽酸鹽玻璃、有機矽酸鹽玻璃、非晶氟化碳、其多孔變體或其組合。金屬內連結構(612、618、622、628、632、638、642、648)中的每一者可包含至少一種導電材料，其可為金屬襯層(例如金屬氮化物或金屬碳化物)與金屬填充材料的組合。每一金屬襯層可包含TiN、TaN、WN、TiC、TaC及WC，且每一金屬填充材料部分可包含W、銅(Cu)、Al、Co、Ru、Mo、Ta、Ti、其合金及/或其組合。也可使用在本揭露的設想範圍內的其他合適材料。在一實施例中，第一金屬通孔結構622及第二金屬線結構628可通過雙鑲嵌製程形成為集成式線與通孔結構，第二金屬通孔結構632及第三金屬線結構638可形成為集成式線與通孔結構，及/或第三金屬通孔結構642及第四金屬線結構648可形成為集成式線與通孔結構。雖然使用其中記憶體單元陣列形成在第四線與通孔級介電材料層640之上的實施例來闡述本揭露，但本文中明確設想出其中記憶體單元 陣列可形成在不同的金屬內連級處的實施例。
可在金屬內連結構及介電材料層之上依序形成介電頂蓋層108及連接通孔級介電層110。例如，介電頂蓋層108可形成在第四金屬線結構648的頂表面上及第四線與通孔級介電材料層640的頂表面上。介電頂蓋層108包含可保護下方的金屬內連結構(例如第四金屬線結構648)的介電頂蓋材料。在一實施例中，介電頂蓋層108可包含可提供高抗蝕刻性的材料(即，介電材料)，且還可在蝕刻連接通孔級介電層110的後續非等向性蝕刻製程期間用作蝕刻停止材料。例如，介電頂蓋層108可包含碳化矽或氮化矽，且可具有5nm至30nm範圍內的厚度，但也可使用更小及更大的厚度。
連接通孔級介電層110可包含可用於介電材料層(601、610、620、630、640)的任何材料。例如，連接通孔級介電層110可包含通過原矽酸四乙酯(tetraethylorthosilicate，TEOS)的分解而沉積的未摻雜矽酸鹽玻璃或經摻雜矽酸鹽玻璃。連接通孔級介電層110的厚度可在50nm至200nm的範圍內，但也可使用更小及更大的厚度。介電頂蓋層108及連接通孔級介電層110可形成為具有在整個記憶體陣列區100及邏輯區200延伸的相應平坦頂表面及相應平坦底表面的平坦毯覆(未圖案化)層。
可在連接通孔級介電層110之上依序地形成緩衝層112。緩衝層112可包含抗離子束蝕刻的材料，所述抗離子束蝕刻的材料可保護介電頂蓋層108、連接通孔級介電層110及下方的金屬內 連結構(例如第四金屬線結構648)。例如，緩衝層112可由減輕在離子束蝕刻製程期間施加的負載效應的材料構成，使得與僅利用介電頂蓋層108及連接通孔級介電層110的實施方案相比，緩衝層112可以降低的(較慢的)速率被蝕刻，因此防止第四金屬線結構648在後續蝕刻製程期間被暴露並因此被污染。在一實施例中，緩衝層112可包含可提供高抗蝕刻性的材料，例如氧化鋁(Al2O3)，其可具有相對於底部電極材料層126L(如圖4所示)的蝕刻速率為0.8至1.3的相對離子束蝕刻速率。例如，由Al2O3構成的緩衝層112的離子束蝕刻速率可為由TiN構成的底部電極材料層126L的離子束蝕刻速率的0.8倍至1.3倍。在一實施例中，緩衝層112可包含例如五氧化二鉭(Ta2O5)等材料。緩衝層112可具有5nm至80nm範圍內的厚度，例如10nm至70nm，但也可使用更小及更大的厚度。緩衝層112可形成為具有在整個記憶體陣列區100及邏輯區200延伸的相應平坦頂表面及相應平坦底表面的平坦毯覆(未圖案化)層。在一實施例中，緩衝層112可具有相對於底部電極層126L的厚度為0.7至1的厚度比。
圖3是根據本揭露實施例在形成由連接通孔結構而成的陣列之後的示例性結構的垂直剖視圖。參照圖3，可穿過緩衝層112、連接通孔級介電層110及介電頂蓋層108形成通孔腔。例如，可在緩衝層112之上施加光阻層(圖中未示出)，且可對所述光阻層進行圖案化，以在記憶體陣列區100的上覆在第四金屬線結構648中的相應一者上的區域內形成開口。可執行非等向性蝕刻，以 穿過緩衝層112、連接通孔級介電層110及介電頂蓋層108來轉移光阻層中的圖案。下部電極接觸通孔腔可具有錐形側壁，所述錐形側壁(相對於垂直方向)具有1度至10度範圍內的錐角。第四金屬線結構648的頂表面可在每一下部電極接觸通孔腔的底部處實體地暴露出。隨後可例如通過灰化來移除光阻層。
金屬阻擋層122可形成為材料層。金屬阻擋層可覆蓋第四金屬線結構648的實體地暴露出的頂表面、下部電極接觸通孔腔的錐形側壁以及緩衝層112的頂表面，而沒有任何孔穿過其中。金屬阻擋層122可包含導電金屬氮化物，例如TiN、TaN及/或WN。也可使用在本揭露的設想範圍內的其他合適材料。金屬阻擋層122的厚度可在3nm至20nm的範圍內，但也可使用更小及更大的厚度。
可在下部電極接觸通孔腔的剩餘體積中沉積例如鎢或銅等金屬填充材料124。可通過平坦化製程(例如化學機械平坦化)來移除金屬填充材料124及金屬阻擋層122的上覆在包括緩衝層112最頂表面的水平平面上的部分。金屬填充材料124的位於相應通孔腔中的每一剩餘部分構成金屬通孔填充材料部分124。金屬阻擋層122的位於相應通孔腔中的每一剩餘部分構成金屬阻擋層122。填充通孔腔的由金屬阻擋層122與金屬填充材料部分124而成的每一組合構成連接通孔結構(122、124)。由連接通孔結構(122、124)而成的陣列可在緩衝層112及連接通孔級介電層110中下方的金屬內連結構上形成。
圖4是根據本揭露實施例在形成底部電極材料層、非磁性金屬緩衝層、合成反鐵磁體層、非磁性穿隧阻擋層、自由磁化層、頂部電極材料層及金屬蝕刻罩幕材料層之後的示例性結構的垂直剖視圖。參照圖4，可在金屬阻擋層及金屬通孔填充材料部分124之上形成包括底部電極材料層126L、非磁性金屬緩衝材料層130L、合成反鐵磁體層140L、非磁性穿隧阻擋材料層146L、自由磁化材料層148L、頂部電極材料層158L及金屬蝕刻罩幕材料層159L的層堆疊。可通過相應的化學氣相沉積製程或相應的物理氣相沉積製程來沉積層堆疊內的層。層堆疊內的每一層可被沉積為遍及其中具有相應均勻厚度的平坦毯覆材料層。非磁性金屬緩衝材料層130L、合成反鐵磁體層140L、非磁性穿隧阻擋材料層146L及自由磁化材料層148L被統稱為記憶體材料層。換句話說，記憶體材料層形成在底部電極材料層126L與頂部電極材料層158L之間。
雖然採用其中記憶體材料層包括非磁性金屬緩衝材料層130L、合成反鐵磁體層140L、非磁性穿隧阻擋材料層146L及自由磁化材料層148L的實施例來闡述本揭露實施例，但本揭露的方法及結構可應用於其中記憶體材料層包括設置在底部電極材料層126L與頂部電極材料層158L之間的不同層堆疊且包括可以任何方式存儲資訊的材料層的任何結構。本文中明確設想出對本揭露實施例的修改，其中記憶體材料層包括相變記憶體(phase change memory，PCM)材料、鐵電(ferroelectric，Fe)記憶體材料或經 空位調製(vacancy-modulated)的導電氧化物材料。
底部電極材料層126L包含至少一種非磁性金屬材料，例如TiN、TaN、WN、W、Cu、Al、Ti、Ta、Ru、Co、Mo、Pt、其合金及/或其組合。也可使用在本揭露的設想範圍內的其他合適材料。例如，底部電極材料層126L可包含例如W、Cu、Ti、Ta、Ru、Co、Mo或Pt等元素金屬，及/或可基本上由例如W、Cu、Ti、Ta、Ru、Co、Mo或Pt等元素金屬組成。底部電極材料層126L的厚度可在10nm至100nm的範圍內，但也可使用更小及更大的厚度。
非磁性金屬緩衝材料層130L包含可用作晶種層的非磁性材料。具體來說，非磁性金屬緩衝材料層130L可提供範本結晶結構，所述範本結晶結構使合成反鐵磁體層140L的材料的多晶晶粒(polycrystalline grains)沿著將合成反鐵磁體層140L內的參考層的磁化最大化的方向對準。非磁性金屬緩衝材料層130L可包含Ti、CoFeB合金、NiFe合金、釕或其組合。非磁性金屬緩衝材料層130L的厚度可在3nm至30nm的範圍內，但也可使用更小及更大的厚度。
合成反鐵磁體(synthetic antiferromagnet，SAF)層140L可包括由鐵磁硬層141、反鐵磁耦合層142及參考磁化層143而成的層堆疊。鐵磁硬層141及參考磁化層143中的每一者可具有相應的固定磁化方向。反鐵磁耦合層142提供鐵磁硬層141的磁化與參考磁化層143的磁化之間的反鐵磁耦合，使得鐵磁硬層141 的磁化方向及參考磁化層143的磁化方向在隨後將形成的記憶體單元的操作期間保持固定。鐵磁硬層141可包含硬鐵磁材料，例如PtMn、IrMn、RhMn、FeMn、OsMn等。參考磁化層143可包含硬鐵磁材料，例如Co、CoFe、CoFeB、CoFeTa、NiFe、CoPt、CoFeNi等。也可使用在本揭露的設想範圍內的其他合適材料。反鐵磁耦合層142可包含釕或銥。反鐵磁耦合層142的厚度可被選擇成使得由反鐵磁耦合層142誘導的交換相互作用使鐵磁硬層141及參考磁化層143的相對磁化方向穩定在相反的方向，即，反平行對準(antiparallel alignment)。在一實施例中，SAF層140L的淨磁化是通過將鐵磁硬層141L的磁化量值與參考磁化層143的磁化量值相匹配而實現。SAF層140L的厚度可在5nm至30nm的範圍內，但也可使用更小及更大的厚度。
非磁性穿隧阻擋材料層(nonmagnetic tunnel barrier material layer)146L可包含穿隧阻擋材料，所述穿隧阻擋材料可為厚度容許電子穿隧的電絕緣材料。例如，非磁性穿隧阻擋材料層146L可包含氧化鎂(MgO)、氧化鋁(Al2O3)、氮化鋁(AlN)、氧氮化鋁(AlON)、氧化鉿(HfO2)或氧化鋯(ZrO2)。也可使用在本揭露的設想範圍內的其他合適材料。非磁性穿隧阻擋材料層146L的厚度可為0.7nm至1.3nm，但也可使用更小及更大的厚度。
自由磁化材料層148L包含鐵磁材料，所述鐵磁材料具有與參考磁化層143的磁化方向平行或反平行的兩個穩定磁化方向。自由磁化材料層148L包含硬鐵磁材料，例如Co、CoFe、 CoFeB、CoFeTa、NiFe、CoPt、CoFeNi等。也可使用在本揭露的設想範圍內的其他合適材料。自由磁化材料層148L的厚度可在1nm至6nm的範圍內，但也可使用更小及更大的厚度。
頂部電極材料層158L包含頂部電極材料，所述頂部電極材料可包括可用於底部電極材料層126L的任何非磁性材料。可用於頂部電極材料層158L的示例性金屬材料包括但不限於TiN、TaN、WN、W、Cu、Al、Ti、Ta、Ru、Co、Mo、Pt、其合金及/或其組合。也可使用在本揭露的設想範圍內的其他合適材料。例如，底部電極材料層126L可包含例如W、Cu、Ti、Ta、Ru、Co、Mo或Pt等元素金屬，及/或可基本上由例如W、Cu、Ti、Ta、Ru、Co、Mo或Pt等元素金屬組成。頂部電極材料層158L的厚度可在10nm至100nm的範圍內，但也可使用更小及更大的厚度。
金屬蝕刻罩幕材料層159L包含對隨後將用於蝕刻介電材料(其可例如包括未摻雜矽酸鹽玻璃、經摻雜矽酸鹽玻璃或有機矽酸鹽玻璃)的非等向性蝕刻製程提供高抗性的金屬蝕刻停止材料。在一實施例中，金屬蝕刻罩幕材料層159L可包含導電金屬氮化物材料(例如TiN、TaN或WN)或導電金屬碳化物材料(例如TiC、TaC或WC)。在一實施例中，金屬蝕刻罩幕材料層159L包含TiN，及/或基本上由TiN組成。金屬蝕刻罩幕材料層159L可通過化學氣相沉積或物理氣相沉積來沉積。金屬蝕刻罩幕材料層159L的厚度可在2nm至20nm的範圍內，例如3nm至10nm，但也可採用更小及更大的厚度。
圖5是根據本揭露實施例在將金屬蝕刻罩幕材料層圖案化成金屬蝕刻罩幕部分之後的示例性結構的垂直剖視圖。參照圖5，可在金屬蝕刻罩幕材料層159L之上施加光阻層177，且可對光阻層177進行光刻圖案化以形成由離散光阻材料部分而成的陣列。所述由離散光阻材料部分而成的陣列中的每一離散光阻材料部分可上覆在連接通孔結構(122、124)中的相應一者上。在一實施例中，連接通孔結構(122、124)可佈置為沿著第一水平方向具有第一間距且沿著第二水平方向具有第二間距的二維週期性陣列。所述離散光阻材料部分可佈置為二維週期性陣列，其週期性與連接通孔結構(122、124)的二維週期性陣列相同。
可執行第一非等向性蝕刻製程，以蝕刻金屬蝕刻罩幕材料層159L的未掩蔽區。第一非等向性蝕刻製程採用光阻層177作為蝕刻罩幕，且金屬蝕刻罩幕材料層159L的經圖案化部分構成金屬蝕刻罩幕部分159。第一非等向性蝕刻製程將金屬蝕刻罩幕材料層159L圖案化成由金屬蝕刻罩幕部分159而成的二維陣列。由金屬蝕刻罩幕部分159而成的二維陣列可複製光阻層177的圖案。光阻層177可在第一非等向性蝕刻製程之後被移除，或者可在後續的第二非等向性蝕刻製程期間存留在由金屬蝕刻罩幕部分159而成的二維陣列上。
圖6是根據本揭露實施例在形成由記憶體單元而成的陣列及由金屬蝕刻停止部分而成的陣列之後的示例性結構的垂直剖視圖。參照圖6，可執行第二非等向性蝕刻製程(例如離子束蝕 刻)，以穿過包括頂部電極材料層158L、自由磁化材料層148L、非磁性穿隧阻擋材料層146L、合成反鐵磁體層140L、非磁性金屬緩衝材料層130L及底部電極材料層126L的層堆疊來轉移由金屬蝕刻罩幕部分159而成的二維陣列的圖案。在第二非等向性蝕刻製程期間，可蝕刻層堆疊(158L、148L、146L、140L、130L、126L)的未由金屬蝕刻罩幕部分159掩蔽的部分。在第二非等向性蝕刻製程開始時便存在有光阻層177於其中的實施例中，光阻層177可在第二非等向性蝕刻製程期間被附帶地消耗，且金屬蝕刻罩幕部分159可至少在底部電極材料層126L的圖案化期間用作蝕刻罩幕。作為另一選擇，在第二非等向性蝕刻製程之前移除光阻層177的實施例中，金屬蝕刻罩幕部分159可在整個第二非等向性蝕刻製程中用作蝕刻罩幕。
第二非等向性蝕刻製程可包括一系列非等向性蝕刻步驟，所述一系列非等向性蝕刻步驟依序地蝕刻下伏層堆疊的各種材料層。在一實施例中，層堆疊的經圖案化部分可包括具有非零錐角(即，具有非垂直表面)的側壁。錐角可逐層變化，且通常可在3度至30度的範圍內，例如6度至20度，但也可採用更小及更大的錐角。
緩衝層112的未掩蔽部分可通過第二非等向性蝕刻製程而垂直凹陷。例如，作為在離子束蝕刻期間引起的負載效應的結果，緩衝層112的暴露出的表面可在邏輯區200中比在記憶體陣列區100中凹陷至更大的程度。換句話說，緩衝層112的部分在 記憶體陣列區100中比在邏輯區200中更厚。然而，由於緩衝層112材料(Al2O3、Ta2O5等)的蝕刻速率，緩衝層112可在離子束蝕刻製程中持續存在，因此使得下伏層(連接通孔級介電層110、介電頂蓋層108)能夠不被暴露，從而使得能夠在後續蝕刻製程期間保護金屬線結構648。例如，Al2O3(緩衝層112)對TiN(底部電極材料層126L)的選擇比使得能夠將負載效應最小化，使得緩衝層112相對於底部電極材料層126L的蝕刻速率在邏輯區200內具有0.8至1.3的相對蝕刻速率。例如，由Al2O3構成的緩衝層112的離子束蝕刻速率可為由TiN構成的底部電極材料層126L的離子束蝕刻速率的0.8倍至1.3倍。
由金屬蝕刻罩幕材料層159L、頂部電極材料層158L、自由磁化材料層148L、非磁性穿隧阻擋材料層146L、合成反鐵磁體層140L、非磁性金屬緩衝材料層130L及底部電極材料層126L而成的層堆疊(159L、158L、148L、146L、140L、130L、126L)可被圖案化成由記憶體單元(126、130、140、146、148、158)而成的陣列及由金屬蝕刻罩幕部分159而成的陣列。記憶體單元(126、130、140、146、148、158)中的每一者包括底部電極126、記憶體材料堆疊(130、140、146、148)及頂部電極158。金屬蝕刻罩幕部分159中的每一者是金屬蝕刻罩幕材料層159L的上覆在記憶體單元(126、130、140、146、148、158)中的相應一者上的經圖案化部分。
在一實施例中，每一記憶體單元(126、130、140、146、 148、158)可為磁性穿隧接面(MTJ)記憶體單元。每一MTJ記憶體單元(126、130、140、146、148、158)可包括底部電極126、磁性穿隧接面結構(140、146、148)及頂部電極158。每一磁性穿隧接面(140、146、148)可包括合成反鐵磁體(SAF)結構140、非磁性穿隧阻擋層146及自由磁化層148。非磁性金屬緩衝層130可設置在底部電極126與磁性穿隧接面(140、146、148)之間。每一底部電極126是底部電極材料層126L的經圖案化部分。每一SAF結構140是SAF層140L的經圖案化部分。每一非磁性穿隧阻擋層146是非磁性穿隧阻擋材料層146L的經圖案化部分。每一自由磁化層148是自由磁化材料層148L的經圖案化部分。每一頂部電極158是金屬蝕刻罩幕材料層159L的經圖案化部分。在一實施例中，金屬蝕刻罩幕部分159包含導電金屬氮化物材料(例如TiN、TaN或WN)及/或基本上由導電金屬氮化物材料(例如TiN、TaN或WN)組成，且記憶體單元(126、130、140、146、148、158)中的每一者包括垂直堆疊，所述垂直堆疊包括合成反鐵磁體結構140、非磁性穿隧阻擋層146及自由磁化層148。
圖7是根據本揭露實施例在形成由內介電間隔件部分而成的陣列之後的示例性結構的垂直剖視圖。參照圖7，可在由記憶體單元(126、130、140、146、148、158)而成的陣列及由金屬蝕刻罩幕部分159而成的陣列之上保形地沉積例如氮化矽等第一介電材料。例如，可通過化學氣相沉積製程來沉積第一介電材料。在水平表面之上第一介電材料的厚度可在2nm至20nm的範圍 內，例如4nm至10nm，但也可採用更小及更大的厚度。可執行非等向性蝕刻製程，以移除第一介電材料的水平部分。第一介電材料的剩餘部分構成橫向環繞由記憶體單元(126、130、140、146、148、158)而成的陣列的由內介電間隔件部分162而成的陣列。在一實施例中，非等向性蝕刻製程的持續時間可被選擇成使得由金屬蝕刻罩幕部分159而成的陣列的側壁被部分或完全地物理暴露出。每一內介電間隔件部分162的最大厚度可在2nm至20nm的範圍內，例如4nm至10nm，但也可採用更小及更大的厚度。
圖8是根據本揭露實施例在形成由外介電間隔件部分而成的陣列之後的示例性結構的垂直剖視圖。參照圖8，可在由內介電間隔件部分162而成的陣列之上保形地沉積例如介電金屬氧化物等第二介電材料。例如，第二介電材料可包括氧化鋁、氧化鉿、氧化鑭或氧化釔，且可通過化學氣相沉積製程來沉積。在水平表面之上第二介電材料的厚度可在2nm至20nm的範圍內，例如4nm至10nm，但也可採用更小及更大的厚度。可執行非等向性蝕刻製程，以移除第二介電材料的水平部分。第二介電材料的剩餘部分構成橫向環繞由內介電間隔件部分162而成的陣列的由外介電間隔件部分164而成的陣列。在一實施例中，外介電間隔件部分164可直接沉積在金屬蝕刻罩幕部分159的側壁上。在一實施例中，金屬蝕刻罩幕部分159的每一側壁的整體可接觸相應的外介電間隔件部分164。每一外介電間隔件部分164的最大厚度可在2nm至20nm的範圍內，例如4nm至10nm，但也可採用更小及 更大的厚度。
內介電間隔件部分162與外介電間隔件部分164的每一連續組合構成介電間隔件(162、164)。由介電間隔件(162、164)而成的陣列橫向環繞由記憶體單元(126、130、140、146、148、158)而成的陣列及由金屬蝕刻罩幕部分159而成的陣列。雖然採用其中介電間隔件(162、164)包括內介電間隔件部分162及外介電間隔件部分164的實施例來闡述本揭露，但本文中明確設想出其中介電間隔件由內介電間隔件部分162組成或者由外介電間隔件部分164組成的實施例。通常，介電間隔件(162、164)可圍繞由金屬蝕刻罩幕部分159而成的陣列內的每一金屬蝕刻罩幕部分159形成。每一介電間隔件(162、164)可直接在相應金屬蝕刻罩幕部分159的側壁上且圍繞所述側壁形成。
在圖7及圖8中執行的蝕刻製程可使緩衝層112進一步凹陷，同時仍維持各層(108、110)以保護邏輯區200中的金屬線結構648免受暴露及污染。在一實施例中，在如圖8所示形成並蝕刻介電間隔件(162、164)之後，可執行後續蝕刻製程，以完全移除邏輯區200中的緩衝層112，因此暴露出連接通孔級介電層110。在移除邏輯區200內的緩衝層112之前，通過先形成介電間隔件(162、164)以保護連接通孔級介電層110，使得連接通孔級介電層110在形成MTJ結構期間不會被過度蝕刻。可通過濕蝕刻製程移除緩衝層112，以準備好沉積另外的層來完成MTJ結構。例如，可執行使用氫氟酸(hydrofluoric acid，HF)的濕蝕刻製程。 緩衝層112可包括Al2O3，其在HF酸中的濕蝕刻速率處於220Å/min至260Å/min(例如，240Å/min)的範圍內。執行濕蝕刻製程以移除邏輯區200中的緩衝層112也可部分地移除記憶體陣列區100中緩衝層112的暴露出的部分(例如，位元元於介電間隔件(162、164)之間)。然而，由於先前執行的IBE製程期間的負載效應，記憶體陣列區100中緩衝層112的暴露出的部分可比邏輯區200中緩衝層112的部分厚。因此，可控制濕蝕刻製程，以在移除邏輯區200中的緩衝層112，同時將緩衝層112保留在記憶體陣列區100中。控制濕蝕刻製程以保留記憶體陣列區100內的部分緩衝層112可防止在介電間隔件(162、164)周圍或下方形成間隙或空隙。
圖9是根據本揭露實施例在形成記憶體級介電層之後的示例性結構的垂直剖視圖。參照圖9，可形成記憶體級介電層170以圍繞由介電間隔件(162、164)而成的陣列。記憶體級介電層170包含可平坦化的介電材料，例如未摻雜矽酸鹽玻璃或經摻雜矽酸鹽玻璃。可通過保形沉積製程(例如化學氣相沉積製程)或自平坦化沉積製程(例如旋轉塗布)來沉積記憶體級介電層170的介電材料。可執行化學機械平坦化製程，以從包括金屬蝕刻罩幕部分159頂表面的水平平面上方移除所沉積介電材料的部分。可在邏輯區200中採用各種平坦化輔助結構(圖中未示出)(例如金屬蝕刻罩幕材料層159L的及下伏材料層的電隔離的經圖案化部分)，以輔助將所沉積介電材料平坦化。在平坦化製程之後所沉積 介電材料的剩餘部分構成記憶體級介電層170。記憶體級介電層170的頂表面可與金屬蝕刻罩幕部分159的頂表面在同一水平平面內。在一實施例中，介電間隔件(162、164)的頂表面(例如外介電間隔件部分164的頂表面)可與記憶體級介電層170的頂表面在同一水平平面內。
圖10是根據本揭露實施例在記憶體陣列區100及邏輯區200內形成陣列接觸結構之後的示例性結構的垂直剖視圖。參照圖10，結合緩衝層112，可使用各種方法來完成圖2至圖10所示的MTJ結構的製作製程。例如，用以完成MTJ結構的任何再一些製程可涉及蝕刻邏輯區200中緩衝層112的剩餘部分(如果有的話)，以在金屬線結構648之上沉積金屬層或接觸層。在連接通孔級介電層110之上設置緩衝層112可防止在用於在記憶體陣列區100中形成單獨記憶體單元的第二非等向性蝕刻製程期間過度蝕刻連接通孔級介電層110。這樣一來，可保護邏輯區200中的金屬線結構648免受暴露及污染。通過在連接通孔級介電層110之上具有相對離子束蝕刻速率為0.8至1.3的緩衝層112，由於第二非等向性蝕刻製程的負載效應所致的蝕刻量可降低多達67%。
可在記憶體陣列區100內形成由接觸通孔結構180而成的陣列，且可在邏輯區200內形成由連接通孔結構280而成的陣列。每一接觸通孔結構180包括相應的金屬阻擋層182及相應的金屬填充材料部分184。每一連接通孔結構280包括相應的金屬阻擋層282及相應的金屬填充材料部分284。接觸通孔結構180的及 連接通孔結構280的頂表面可與通孔級介電層176的頂表面在同一水平平面內(即，在執行化學機械拋光(Chemical Mechanical Polishing，CMP)製程之後)。
通常，可通過在記憶體陣列區100中的通孔腔(圖中未示出)中沉積至少一種導電材料來形成接觸通孔結構180，且可通過在邏輯區200中的通孔腔(圖中未示出)中沉積所述至少一種導電材料來形成連接通孔結構280。可通過移除包括通孔級介電層176、記憶體級介電層170、緩衝層112(如果在邏輯區200中有剩餘的話)、連接通孔級介電層110及介電頂蓋層108在內的各種層的部分(例如通過蝕刻製程)來形成用於連接通孔結構280的通孔腔。可直接在相應通孔腔內暴露出的相應金屬蝕刻罩幕部分159的頂表面上形成每一接觸通孔結構180。可在由通孔腔而成的陣列中金屬蝕刻罩幕部分159的頂表面上形成由接觸通孔結構180而成的陣列。在其中在記憶體陣列區100中每一通孔腔的上部分具有比相應通孔腔的向下突出部分更大的橫向範圍的實施例中，每一接觸通孔結構180的水平底表面可接觸介電間隔件(162、164)的水平表面及/或記憶體級介電層170的水平表面。在一實施例中，接觸通孔結構180的與介電間隔件(162、164)及/或記憶體級介電層170接觸的水平表面可包括接觸通孔結構180的上部分的環形底表面。
可直接在相應金屬內連結構648的頂表面上形成每一連接通孔結構280。例如，在執行IBE蝕刻製程及任何後續蝕刻製 程之後，連接通孔級介電層110及介電頂蓋層108可存留下來。因此，可執行額外的沉積(形成罩幕)及蝕刻製程，以蝕刻緩衝層112的任何剩餘部分(如果在邏輯區200中有剩餘的話)、連接通孔級介電層110的所選擇部分及介電頂蓋層108的所選擇部分，以暴露出相應金屬內連結構648的頂表面。此類蝕刻製程還可蝕刻記憶體級介電層170、第一介電蝕刻停止層172、第二介電蝕刻停止層174及通孔級介電層176，以形成其中可形成連接通孔結構280的通孔級腔。
可在通孔級介電層176之上沉積線級介電層190。線級介電層190可包含任何層間介電(inter-layer dielectric，ILD)材料。線級介電層190的厚度可在100nm至600nm的範圍內，例如150nm至300nm，但也可使用更小及更大的厚度。可穿過線級介電層190形成線溝渠，例如，通過線上級介電層190之上施加並圖案化光阻層，且通過執行非等向性蝕刻製程而穿過線級介電層190來轉移光阻層中的圖案。隨後可例如通過灰化來移除光阻層。可在每一線溝渠的底部處實體地暴露出至少一個接觸通孔結構180及/或至少一個連接通孔結構280。可線上溝渠中沉積至少一種導電材料(例如金屬阻擋材料與金屬填充材料的組合)，且可通過平坦化製程(例如CMP製程)從包括線級介電層190頂表面的水平平面上方移除所述至少一種導電材料的多餘部分。所述至少一種導電材料的填充線溝渠的剩餘部分構成金屬線結構(192、198)。金屬線結構(192、198)可包括與接觸通孔結構180中的至少一者接 觸的陣列連接金屬線192及與接觸通孔結構180不直接接觸的邏輯區金屬線198。在一實施例中，陣列連接金屬線192可包括用於由記憶體單元(126、130、140、146、148、158)而成的二維陣列的字元線或位元線。
參照圖11，流程圖示出用於形成單個MTJ記憶體裝置的本揭露方法的一般處理步驟。可通過此種方法形成MTJ記憶體裝置。參照步驟1110及圖2，可在基底(9)之上形成介電頂蓋層(108)。參照步驟1120及圖2，可在介電頂蓋層(108)之上形成第一介電層(110)。參照步驟1130及圖2，可在第一介電層(110)之上形成緩衝層(112)。參照步驟1140及圖3，可將緩衝層(112)、第一介電層(110)及介電頂蓋層(108)圖案化，以穿過緩衝層(112)、第一介電層(110)及介電頂蓋層(108)形成腔。參照步驟1150及圖3，可將填充材料(124)沉積到腔中，以形成連接通孔結構(122、124)。參照步驟1160及圖4，可在連接通孔結構(122、124)的表面及緩衝層(112)的表面之上形成底部電極層(126L)。參照步驟1170及圖4，可形成用於形成MTJ記憶體單元(126、130、140、146、148、158)的一個或多個MTJ層。參照步驟1180及圖5，可在所述一個或多個MTJ層之上形成罩幕(例如，光阻層177)。參照步驟1190及圖6，可執行離子束蝕刻製程，以將所述一個或多個MTJ層圖案化，從而形成MTJ記憶體單元(126、130、140、146、148、158)，且將底部電極層(126L)圖案化成底部電極(126)，使得緩衝層(112)防止離子束蝕刻製程 暴露出下方的金屬內連結構648。
參照所有圖式且根據本揭露的各種實施例，提供一種記憶體單元結構。所述記憶體單元結構可包括第一介電層(110)。所述記憶體單元結構可還包括設置在第一介電層(110)之上的緩衝層(112)以及嵌置在緩衝層(112)及第一介電層(110)中的連接通孔結構(122、124)。所述記憶體單元結構可還包括設置在連接通孔結構(122、124)及緩衝層(112)上的底部電極(126)，其中所述緩衝層具有相對於底部電極蝕刻速率為0.8至1.3的蝕刻速率。所述記憶體單元結構可還包括MTJ記憶體單元(126、130、140、146、148、158)，所述MTJ記憶體單元包括設置在底部電極(126)上的一個或多個MTJ層。
在一實施例中，緩衝層(112)可由氧化鋁(Al2O3)構成。在另一些實施例中，緩衝層(112)可由五氧化二鉭(Ta2O5)構成。在一實施例中，緩衝層(112)可具有10奈米至70奈米的垂直厚度。在一實施例中，緩衝層(112)可具有相對於底部電極(126)的垂直厚度為0.7至1的垂直厚度比。在一實施例中，緩衝層(112)具有相對於底部電極(126)的離子束蝕刻速率為0.8至1.3的相對離子束蝕刻速率。在一實施例中，可通過濕蝕刻製程移除緩衝層(112)的暴露出的部分。在一實施例中，緩衝層(112)可具有240Å/min的濕蝕刻速率。
參照所有圖式且根據本揭露的各種實施例，提供一種MTJ記憶體裝置。所述MTJ記憶體裝置可包括位於基底(9)之 上的由MTJ記憶體單元而成的陣列，其中MTJ記憶體單元(126、130、140、146、148、158)中的每一者包括底部電極(126)、一個或多個MTJ層(130、140、146、148)及頂部電極(158)。所述MTJ記憶體裝置可還包括由連接通孔結構而成的陣列，使得所述由連接通孔結構而成的陣列的每一連接通孔結構(122、124)可接觸MTJ記憶體單元(126、130、140、146、148、158)中相應一者的相應底部電極(126)的底表面。所述MTJ記憶體裝置可還包括緩衝層(112)，緩衝層(112)可環繞連接通孔結構(122、124)的側壁，使得緩衝層(112)的頂表面可接觸由MTJ記憶體單元而成的陣列的MTJ記憶體單元(126、130、140、146、148、158)中每一者的每一底部電極(126)的底表面。在一實施例中，由MTJ記憶體單元(126、130、140、146、148、158)而成的陣列可設置在記憶體陣列區(100)內。在一實施例中，緩衝層(112)可設置在記憶體陣列區(100)及元件密度比記憶體陣列區(100)低的邏輯區(200)(即，在MTJ記憶體裝置的水平平面上，邏輯區具有比記憶體陣列區少的結構元件)內。
在一些實施例中，一種記憶體單元結構，包括：第一介電層；緩衝層，設置在所述第一介電層之上；連接通孔結構，嵌置在所述緩衝層及所述第一介電層中；底部電極，設置在所述連接通孔結構及所述緩衝層上，其中所述緩衝層具有相對於底部電極蝕刻速率為0.8至1.3的蝕刻速率；以及磁性穿隧接面(MTJ)記憶體單元，包括設置在所述底部電極上的一個或多個磁性穿隧 接面層。在一些實施例中，所述緩衝層包含氧化鋁(Al2O3)。在一些實施例中，所述緩衝層包含五氧化二鉭(Ta2O5)。在一些實施例中，所述緩衝層具有10奈米至70奈米的垂直厚度。在一些實施例中，所述緩衝層具有相對於所述底部電極的垂直厚度為0.7至1的垂直厚度比。在一些實施例中，所述底部電極由氮化鈦(TiN)構成。在一些實施例中，所述緩衝層的暴露出的部分通過濕蝕刻製程被移除，且其中所述緩衝層具有240Å/min的濕蝕刻速率。
在一些實施例中，一種磁性穿隧接面(MTJ)記憶體裝置，包括：由磁性穿隧接面記憶體單元而成的陣列，位於基底之上，其中所述磁性穿隧接面記憶體單元中的每一者包括：底部電極；一個或多個磁性穿隧接面層；以及頂部電極；由連接通孔結構而成的陣列，其中所述由連接通孔結構而成的陣列的每一連接通孔結構接觸所述磁性穿隧接面記憶體單元中相應一者的相應的所述底部電極的底表面；以及緩衝層，環繞所述連接通孔結構的側壁，其中所述緩衝層的頂表面接觸所述由磁性穿隧接面記憶體單元而成的陣列的所述磁性穿隧接面記憶體單元中每一者的每一所述底部電極的底表面。在一些實施例中，所述由磁性穿隧接面記憶體單元而成的陣列設置在記憶體陣列區內，且其中所述緩衝層設置在所述記憶體陣列區及元件密度比所述記憶體陣列區低的邏輯區內。在一些實施例中，所述緩衝層具有相對於底部電極離子束蝕刻速率為0.8至1.3的離子束蝕刻速率。
在一些實施例中，一種形成磁性穿隧接面(MTJ)記憶體 裝置的方法，包括：形成第一介電層；在所述第一介電層之上形成緩衝層；將所述緩衝層及所述第一介電層圖案化，以形成穿過所述緩衝層及所述第一介電層的腔；將填充材料沉積到所述腔中，以形成連接通孔結構；在所述連接通孔結構的頂表面及所述緩衝層的頂表面之上形成底部電極層；形成用於形成磁性穿隧接面記憶體單元的一個或多個磁性穿隧接面層；在所述一個或多個磁性穿隧接面層之上形成罩幕；以及執行離子束蝕刻製程，以將所述一個或多個磁性穿隧接面層圖案化，從而形成所述磁性穿隧接面記憶體單元，且將所述底部電極層圖案化成底部電極，其中所述緩衝層防止所述離子束蝕刻製程暴露出下方的金屬內連結構。在一些實施例中，所述緩衝層由氧化鋁(Al2O3)構成。在一些實施例中，所述緩衝層由五氧化二鉭(Ta2O5)構成。在一些實施例中，所述緩衝層具有10奈米至70奈米的垂直厚度。在一些實施例中，所述緩衝層具有相對於所述底部電極層的垂直厚度為0.7至1的垂直厚度比。在一些實施例中，所述緩衝層具有相對於底部電極離子束蝕刻速率為0.8至1.3的離子束蝕刻速率。在一些實施例中，所述底部電極層由氮化鈦(TiN)構成。在一些實施例中，所述的方法還包括：在所述磁性穿隧接面記憶體單元的暴露出的部分、所述底部電極的暴露出的部分及所述緩衝層的暴露出的部分之上形成第二介電層；以及執行蝕刻製程，以形成環繞所述磁性穿隧接面記憶體單元及所述底部電極的介電間隔件部分，其中執行所述蝕刻製程會移除所述緩衝層的部分以使所述第一介 電層被暴露出。在一些實施例中，所述的方法還包括：執行濕蝕刻製程，以移除所述緩衝層的暴露出的部分。在一些實施例中，所述緩衝層具有240Å/min的濕蝕刻速率。
以上內容概述了若干實施例的特徵以使所屬領域中的技術人員可更好地理解本發明的各方面。所屬領域中的技術人員應瞭解，他們可易於使用本發明作為基礎來設計或修改其他製程及結構以施行本文所介紹實施例的相同目的及/或實現本文所介紹實施例的相同優點。所屬領域中的技術人員還應認識到，此種等效構造並不背離本發明的精神及範圍，且在不背離本發明的精神及範圍的條件下，他們可對本文作出各種改變、替代、及變更。
1110、1120、1130、1140、1150、1160、1170、1180、1190：步驟

Claims (9)

  1. 一種記憶體單元結構，包括：第一介電層；緩衝層，設置在所述第一介電層之上；連接通孔結構，嵌置在所述緩衝層及所述第一介電層中；底部電極，設置在所述連接通孔結構及所述緩衝層上，其中所述緩衝層具有相對於底部電極蝕刻速率為0.8至1.3的蝕刻速率，其中所述緩衝層具有相對於所述底部電極的垂直厚度為0.7至1的垂直厚度比；以及磁性穿隧接面(MTJ)記憶體單元，包括設置在所述底部電極上的一個或多個磁性穿隧接面層。
  2. 如請求項1所述的記憶體單元結構，其中所述緩衝層包含氧化鋁(Al2O3)。
  3. 如請求項1所述的記憶體單元結構，其中所述緩衝層包含五氧化二鉭(Ta2O5)。
  4. 一種磁性穿隧接面(MTJ)記憶體裝置，包括：由磁性穿隧接面記憶體單元而成的陣列，位於基底之上，其中所述磁性穿隧接面記憶體單元中的每一者包括：底部電極；一個或多個磁性穿隧接面層；以及頂部電極；由連接通孔結構而成的陣列，其中所述由連接通孔結構而成 的陣列的每一連接通孔結構接觸所述磁性穿隧接面記憶體單元中相應一者的相應的所述底部電極的底表面；以及緩衝層，環繞所述連接通孔結構的側壁，其中所述緩衝層的頂表面接觸所述由磁性穿隧接面記憶體單元而成的陣列的所述磁性穿隧接面記憶體單元中每一者的每一所述底部電極的底表面，其中所述緩衝層具有相對於所述底部電極的垂直厚度為0.7至1的垂直厚度比。
  5. 如請求項4所述的磁性穿隧接面記憶體裝置，其中所述由磁性穿隧接面記憶體單元而成的陣列設置在記憶體陣列區內，且其中所述緩衝層設置在所述記憶體陣列區及元件密度比所述記憶體陣列區低的邏輯區內。
  6. 一種形成磁性穿隧接面(MTJ)記憶體裝置的方法，包括：形成第一介電層；在所述第一介電層之上形成緩衝層；將所述緩衝層及所述第一介電層圖案化，以形成穿過所述緩衝層及所述第一介電層的腔；將填充材料沉積到所述腔中，以形成連接通孔結構；在所述連接通孔結構的頂表面及所述緩衝層的頂表面之上形成底部電極層；形成用於形成磁性穿隧接面記憶體單元的一個或多個磁性穿隧接面層； 在所述一個或多個磁性穿隧接面層之上形成罩幕；以及執行離子束蝕刻製程，以將所述一個或多個磁性穿隧接面層圖案化，從而形成所述磁性穿隧接面記憶體單元，且將所述底部電極層圖案化成底部電極，其中所述緩衝層防止所述離子束蝕刻製程暴露出下方的金屬內連結構，其中所述緩衝層具有相對於所述底部電極的垂直厚度為0.7至1的垂直厚度比。
  7. 如請求項6所述的方法，其中所述緩衝層具有相對於底部電極離子束蝕刻速率為0.8至1.3的離子束蝕刻速率。
  8. 如請求項6所述的方法，更包括：在所述磁性穿隧接面記憶體單元的暴露出的部分、所述底部電極的暴露出的部分及所述緩衝層的暴露出的部分之上形成第二介電層；以及執行蝕刻製程，以形成環繞所述磁性穿隧接面記憶體單元及所述底部電極的介電間隔件部分，其中執行所述蝕刻製程會移除所述緩衝層的部分以使所述第一介電層被暴露出。
  9. 如請求項6所述的方法，更包括：執行濕蝕刻製程，以移除所述緩衝層的暴露出的部分，其中所述緩衝層具有240Å/min的濕蝕刻速率。
TW110101478A 2020-10-19 2021-01-14 具有緩衝層的磁性穿隧接面記憶體單元及其形成方法 TWI778495B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/073,591 2020-10-19
US17/073,591 US11844285B2 (en) 2020-10-19 2020-10-19 Magnetic tunnel junction memory cell with a buffer-layer and methods for forming the same

Publications (2)

Publication Number Publication Date
TW202218206A TW202218206A (zh) 2022-05-01
TWI778495B true TWI778495B (zh) 2022-09-21

Family

ID=78962584

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110101478A TWI778495B (zh) 2020-10-19 2021-01-14 具有緩衝層的磁性穿隧接面記憶體單元及其形成方法

Country Status (3)

Country Link
US (2) US11844285B2 (zh)
CN (1) CN113838968A (zh)
TW (1) TWI778495B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150311251A1 (en) * 2014-04-25 2015-10-29 Globalfoundries Singapore Pte. Ltd. Integrated circuits with spin torque transfer magnetic random access memory and methods for fabricating the same
US20200152864A1 (en) * 2017-11-22 2020-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7445943B2 (en) * 2006-10-19 2008-11-04 Everspin Technologies, Inc. Magnetic tunnel junction memory and method with etch-stop layer
US8796795B2 (en) * 2011-08-01 2014-08-05 Avalanche Technology Inc. MRAM with sidewall protection and method of fabrication
US8866242B2 (en) * 2011-11-10 2014-10-21 Qualcomm Incorporated MTJ structure and integration scheme
US9172033B2 (en) * 2013-07-03 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. MRAM device and fabrication method thereof
US10163981B2 (en) * 2016-04-27 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Metal landing method for RRAM technology
KR102651851B1 (ko) * 2016-12-06 2024-04-01 삼성전자주식회사 반도체 소자
KR102648392B1 (ko) * 2017-01-26 2024-03-18 삼성전자주식회사 반도체 소자
US11189658B2 (en) * 2017-11-22 2021-11-30 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic random access memory and manufacturing method thereof
US11088202B2 (en) * 2019-09-23 2021-08-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming memory cell

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150311251A1 (en) * 2014-04-25 2015-10-29 Globalfoundries Singapore Pte. Ltd. Integrated circuits with spin torque transfer magnetic random access memory and methods for fabricating the same
US20200152864A1 (en) * 2017-11-22 2020-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device

Also Published As

Publication number Publication date
US11844285B2 (en) 2023-12-12
US20220123203A1 (en) 2022-04-21
CN113838968A (zh) 2021-12-24
TW202218206A (zh) 2022-05-01
US20230371393A1 (en) 2023-11-16

Similar Documents

Publication Publication Date Title
TWI781406B (zh) 記憶體裝置、磁性穿隧接面記憶體裝置及其形成方法
US11355701B2 (en) Integrated circuit
TWI784615B (zh) 磁性隧道接面裝置及其形成方法
US20230329123A1 (en) Top-interconnection metal lines for a memory array device and methods for forming the same
US20210399207A1 (en) Memory cell with low resistance top electrode contact and methods for forming the same
TWI778495B (zh) 具有緩衝層的磁性穿隧接面記憶體單元及其形成方法
TWI758938B (zh) 記憶體元件、磁性隧道接面記憶體元件及其形成方法
US11985906B2 (en) Low-resistance contact to top electrodes for memory cells and methods for forming the same
US20210376231A1 (en) Low-resistance contact to top electrodes for memory cells and methods for forming the same
US11925032B2 (en) Memory device with flat-top bottom electrodes and methods for forming the same
US20220336733A1 (en) Interconnection For A Memory Array And Methods For Forming The Same
TW202310467A (zh) 半導體結構

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent