KR102648392B1 - 반도체 소자 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 75
- 230000005291 magnetic effect Effects 0.000 claims abstract description 141
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 239000010410 layer Substances 0.000 claims description 138
- 229910052751 metal Inorganic materials 0.000 claims description 20
- 239000002184 metal Substances 0.000 claims description 20
- 239000011229 interlayer Substances 0.000 claims description 18
- 239000000463 material Substances 0.000 claims description 18
- 150000004767 nitrides Chemical class 0.000 claims description 13
- 239000007769 metal material Substances 0.000 claims description 7
- 230000000149 penetrating effect Effects 0.000 claims description 2
- 239000010408 film Substances 0.000 description 99
- 230000005415 magnetization Effects 0.000 description 41
- 238000007689 inspection Methods 0.000 description 38
- 238000005259 measurement Methods 0.000 description 21
- 238000000034 method Methods 0.000 description 19
- 230000008569 process Effects 0.000 description 18
- 229910052721 tungsten Inorganic materials 0.000 description 17
- 239000010937 tungsten Substances 0.000 description 17
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 13
- 238000004519 manufacturing process Methods 0.000 description 12
- 230000002093 peripheral effect Effects 0.000 description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 11
- 230000004888 barrier function Effects 0.000 description 11
- 230000035945 sensitivity Effects 0.000 description 11
- 229910052710 silicon Inorganic materials 0.000 description 11
- 239000010703 silicon Substances 0.000 description 11
- 239000010936 titanium Substances 0.000 description 11
- 229910052581 Si3N4 Inorganic materials 0.000 description 10
- 238000010586 diagram Methods 0.000 description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 10
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 9
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 8
- -1 Rare-Earth Transition Metal Chemical class 0.000 description 7
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 7
- 229910052782 aluminium Inorganic materials 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 239000000696 magnetic material Substances 0.000 description 7
- 229910052719 titanium Inorganic materials 0.000 description 7
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 230000005374 Kerr effect Effects 0.000 description 5
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 5
- 229910052715 tantalum Inorganic materials 0.000 description 5
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 5
- 229910045601 alloy Inorganic materials 0.000 description 4
- 239000000956 alloy Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 239000011777 magnesium Substances 0.000 description 4
- 230000003287 optical effect Effects 0.000 description 4
- 238000003860 storage Methods 0.000 description 4
- 238000012360 testing method Methods 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 230000000052 comparative effect Effects 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000012544 monitoring process Methods 0.000 description 3
- 229910052761 rare earth metal Inorganic materials 0.000 description 3
- 238000002310 reflectometry Methods 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 2
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 description 2
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 2
- PGTXKIZLOWULDJ-UHFFFAOYSA-N [Mg].[Zn] Chemical compound [Mg].[Zn] PGTXKIZLOWULDJ-UHFFFAOYSA-N 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- AVMBSRQXOWNFTR-UHFFFAOYSA-N cobalt platinum Chemical compound [Pt][Co][Pt] AVMBSRQXOWNFTR-UHFFFAOYSA-N 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 239000003302 ferromagnetic material Substances 0.000 description 2
- 230000004907 flux Effects 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 238000010884 ion-beam technique Methods 0.000 description 2
- 229910052749 magnesium Inorganic materials 0.000 description 2
- CPLXHLVBOLITMK-UHFFFAOYSA-N magnesium oxide Inorganic materials [Mg]=O CPLXHLVBOLITMK-UHFFFAOYSA-N 0.000 description 2
- 239000000395 magnesium oxide Substances 0.000 description 2
- AXZKOIWUVFPNLO-UHFFFAOYSA-N magnesium;oxygen(2-) Chemical compound [O-2].[Mg+2] AXZKOIWUVFPNLO-UHFFFAOYSA-N 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 230000010287 polarization Effects 0.000 description 2
- 150000002910 rare earth metals Chemical class 0.000 description 2
- 229910052707 ruthenium Inorganic materials 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 238000002834 transmittance Methods 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910021296 Co3Pt Inorganic materials 0.000 description 1
- 229910021303 Co50Pd50 Inorganic materials 0.000 description 1
- 229910021302 Co50Pt50 Inorganic materials 0.000 description 1
- 229910003321 CoFe Inorganic materials 0.000 description 1
- 229910052692 Dysprosium Inorganic materials 0.000 description 1
- 229910015360 Fe50Ni50 Inorganic materials 0.000 description 1
- 229910015368 Fe50Pd50 Inorganic materials 0.000 description 1
- 229910015366 Fe50Pt50 Inorganic materials 0.000 description 1
- 229910052688 Gadolinium Inorganic materials 0.000 description 1
- 229910001030 Iron–nickel alloy Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 229910052771 Terbium Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 239000002885 antiferromagnetic material Substances 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- QYHKLBKLFBZGAI-UHFFFAOYSA-N boron magnesium Chemical compound [B].[Mg] QYHKLBKLFBZGAI-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- KBQHZAAAGSGFKK-UHFFFAOYSA-N dysprosium atom Chemical compound [Dy] KBQHZAAAGSGFKK-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- UIWYJDYFSGRHKR-UHFFFAOYSA-N gadolinium atom Chemical compound [Gd] UIWYJDYFSGRHKR-UHFFFAOYSA-N 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 239000013077 target material Substances 0.000 description 1
- JBQYATWDVHIOAR-UHFFFAOYSA-N tellanylidenegermanium Chemical compound [Te]=[Ge] JBQYATWDVHIOAR-UHFFFAOYSA-N 0.000 description 1
- GZCRRIHWUXGPOV-UHFFFAOYSA-N terbium atom Chemical compound [Tb] GZCRRIHWUXGPOV-UHFFFAOYSA-N 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 229910052723 transition metal Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/80—Constructional details
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/01—Manufacture or treatment
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/10—Magnetoresistive devices
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- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/80—Constructional details
- H10N50/85—Magnetic active materials
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
- H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
- H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
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- Hall/Mr Elements (AREA)
- Mram Or Spin Memory Techniques (AREA)
Abstract
본 발명은 반도체 소자에 관한 것으로, 기판 상의 몰드 절연막, 상기 몰드 절연막 내의 하부 전극 콘택, 상기 하부 전극 콘택 상의 자기 터널 접합 및 상기 자기 터널 접합의 측벽들을 덮는 캡핑 절연막을 포함하고, 상기 캡핑 절연막의 두께는 상기 자기 터널 접합의 수직적 높이보다 큰 반도체 소자가 제공된다.
Description
본 발명은 반도체 소자에 관한 것으로, 상세하게는 자기 메모리 소자를 포함하는 반도체 소자에 관한 것이다.
전자 기기의 고속화, 저 소비전력화에 따라 이에 내장되는 반도체 기억 소자 역시 빠른 읽기/쓰기 동작, 낮은 동작 전압이 요구되고 있다. 이러한 요구들을 충족시키기 일 방안으로 반도체 기억 소자로 자기 메모리 소자가 제안된 바 있다. 자기 메모리 소자는 고속으로 동작할 수 있으며, 또한 비휘발성 특성을 가질 수 있어, 차세대 기억 소자로서 각광받고 있다.
자기 메모리 소자는 자기 터널 접합(Magnetic Tunnel Junction: MTJ)을 포함할 수 있다. 자기 터널 접합은 두 개의 자성체들과 그 사이에 개재된 터널 베리어층을 포함할 수 있다. 두 개의 자성체들의 자화 방향들에 따라 자기 터널 접합의 저항값이 달라질 수 있다. 예컨대, 두 개의 자성체들의 자화 방향들이 서로 반평행한 경우 자기 터널 접합은 상대적으로 큰 저항값을 가질 수 있으며, 두 개의 자성체들의 자화 방향들이 평행한 경우 자기 터널 접합은 상대적으로 작은 저항값을 가질 수 있다. 이러한 저항값들의 차이를 이용하여 자기 메모리 소자는 데이터를 기입/판독할 수 있다.
전자 산업이 고도로 발전함에 따라, 자기 메모리 소자에 대한 고집적화 및/또는 저 소비전력화에 대한 요구가 심화되고 있다. 따라서, 이러한 요구들을 충족시키기 위한 많은 연구들이 진행되고 있다.
본 발명이 이루고자 하는 기술적 과제는 양산성 및 품질 안정성이 향상된 반도체 소자를 제공하는 데 있다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 소자는, 기판 상의 몰드 절연막; 상기 몰드 절연막 내의 하부 전극 콘택; 상기 하부 전극 콘택 상의 자기 터널 접합; 및 상기 자기 터널 접합의 측벽들을 덮는 캡핑 절연막을 포함하고, 상기 캡핑 절연막의 두께는 상기 자기 터널 접합의 수직적 높이보다 크다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 소자는, 제1 영역 및 제2 영역을 포함하는 기판; 상기 제1 및 제2 영역들 상에 차례로 적층되고, 서로 다른 굴절률을 갖는 제1 몰드 절연막 및 제2 몰드 절연막; 상기 제1 영역의 제1 및 제2 몰드 절연막들을 수직적으로 전부 관통하는 하부 전극 콘택; 상기 하부 전극 콘택 상의 자기 터널 접합; 및 상기 자기 터널 접합의 측벽들을 덮으며, 상기 제2 몰드 절연막의 상면 상으로 연장되는 캡핑 절연막을 포함하고, 상기 제2 몰드 절연막은 리세스된 상면을 갖되, 상기 제1 영역의 상기 제2 몰드 절연막의 리세스된 상면은, 상기 제2 영역의 상기 제2 몰드 절연막의 리세스된 상면보다 높다.
본 발명의 실시예들에 따르면, 메모리 구조체는, 자성층들의 수직 자화 특성을 측정하는 반도체 검사 시스템의 측정 감도를 향상시키도록 구성될 수 있다. 구체적으로, 자성층들의 상부에 배치되는 구성들은 광(예컨대, 레이저빔)에 대한 메모리 구조체의 유효 투과율을 증대시키도록 구성될 수 있다. 또한, 자성층들의 하부에 배치되는 구성들은 광(예컨대, 레이저빔)에 대한 메모리 구조체의 유효 반사율을 증대시키도록 구성될 수 있다. 이에 따라, 자기 터널 접합 내의 자성층들을 거쳐 반사되는 레이저빔의 광량이 증대되어 반도체 검사 시스템의 측정 감도가 향상될 수 있다.
결과적으로, 반도체 소자의 패브리케이션(fabrication) 공정 단계에서 반도체 검사 시스템을 이용하여 자성층들의 수직 자화 특성을 효과적으로 모니터링할 수 있어, 양산성 및 품질 안정성이 향상된 반도체 소자의 제공이 가능할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 검사하기 위한 반도체 검사 시스템을 나타내는 개략도이다.
도 2는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 개략적인 블록도이다.
도 3은 도 1의 반도체 검사 시스템을 이용하여 획득된 반도체 소자의 자기 이력 곡선을 나타낸다.
도 4는 본 발명의 실시예들에 따른 반도체 소자에 포함되는 메모리 셀을 설명하기 위한 예시적인 도면이다.
도 5는 본 발명의 실시예들에 따른 자기 터널 접합을 설명하기 위한 개념도이다.
도 6은 도 2의 메모리 구조체의 일부를 나타내는 단면도이다.
도 7은 하부 전극 콘택과 자기 터널 접합의 배치 관계를 설명하기 위한 개념도이다.
도 8a는 텅스텐으로 구성된 상부 전극의 두께에 따른 반도체 검사 시스템의 측정 결과를 도시하는 자기 이력 곡선이다.
도 8b는 실리콘 질화물로 구성된 캡핑 절연막의 두께에 따른 반도체 검사 시스템의 측정 결과를 도시하는 자기 이력 곡선이다.
도 8c는 자기 터널 접합 아래의 하부막의 물질에 따른 반도체 검사 시스템의 측정 결과를 도시하는 자기 이력 곡선이다.
도 9는 본 발명의 실시예들에 따른 반도체 소자 및 이의 제조 방법을 설명하기 위한 평면도이다.
도 10 내지 도 15는 도 9의 I-I', II-II', III-III' 및 IV-IV' 선에 대응하는 단면도들이다.
도 2는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 개략적인 블록도이다.
도 3은 도 1의 반도체 검사 시스템을 이용하여 획득된 반도체 소자의 자기 이력 곡선을 나타낸다.
도 4는 본 발명의 실시예들에 따른 반도체 소자에 포함되는 메모리 셀을 설명하기 위한 예시적인 도면이다.
도 5는 본 발명의 실시예들에 따른 자기 터널 접합을 설명하기 위한 개념도이다.
도 6은 도 2의 메모리 구조체의 일부를 나타내는 단면도이다.
도 7은 하부 전극 콘택과 자기 터널 접합의 배치 관계를 설명하기 위한 개념도이다.
도 8a는 텅스텐으로 구성된 상부 전극의 두께에 따른 반도체 검사 시스템의 측정 결과를 도시하는 자기 이력 곡선이다.
도 8b는 실리콘 질화물로 구성된 캡핑 절연막의 두께에 따른 반도체 검사 시스템의 측정 결과를 도시하는 자기 이력 곡선이다.
도 8c는 자기 터널 접합 아래의 하부막의 물질에 따른 반도체 검사 시스템의 측정 결과를 도시하는 자기 이력 곡선이다.
도 9는 본 발명의 실시예들에 따른 반도체 소자 및 이의 제조 방법을 설명하기 위한 평면도이다.
도 10 내지 도 15는 도 9의 I-I', II-II', III-III' 및 IV-IV' 선에 대응하는 단면도들이다.
이하 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 소자에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 검사하기 위한 반도체 검사 시스템을 나타내는 개략도이다. 도 2는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 개략적인 블록도이다. 도 3은 도 1의 반도체 검사 시스템을 이용하여 획득된 반도체 소자의 자기 이력 곡선을 나타낸다.
도 1 및 도 2를 참조하면, 반도체 검사 시스템(500)은 기판(100)이 로딩되는 스테이지(510, stage), 스테이지(510) 상부(over)의 검사 헤드(520, inspecting head), 및 검사 헤드(520)를 제어하는 전자 시스템(530)을 포함할 수 있다.
기판(100)은 복수의 칩 영역들(chip regions)을 포함하는 웨이퍼(wafer)일 수 있다. 반도체 소자(1)는 각 칩 영역 내에 형성될 수 있다. 도 2에 도시된 바와 같이, 반도체 소자(1)는 메모리 구조체(MS)가 제공되는 메모리 셀 영역(MCR)과, 로직 구조체(LS)가 제공되는 로직 셀 영역(LCR)을 포함할 수 있다. 일 실시예에 따르면, 메모리 셀 영역(MCR)의 면적은 로직 셀 영역(LCR)의 면적보다 작을 수 있다.
메모리 구조체(MS)는 메모리 셀 어레이를 포함할 수 있다. 예컨대, 메모리 셀 어레이는 2차원 또는 3차원적으로 배열된 복수의 메모리 셀들 및 복수의 메모리 셀들과 전기적으로 연결된 복수 개의 워드 라인들, 비트 라인들 및 소스 라인들을 포함할 수 있다. 메모리 셀들의 각각은 메모리 소자 및 선택 소자를 포함할 수 있다. 메모리 소자는 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 가변 저항 소자일 수 있다. 예컨대, 메모리 소자는 자성층들 및 이들 사이에 개재된 비자성층을 포함하는 자기 터널 접합으로 구성될 수 있다. 본 발명의 실시예들에 따르면, 상기의 자성층들은 기판(100)의 상부면에 실질적으로 수직한 자화 방향을 갖는 수직 자성 구조체 및/또는 수직 자성 물질을 포함할 수 있다. 선택 소자는 메모리 소자를 지나는 전하의 흐름을 선택적으로 제어하도록 구성될 수 있다. 예컨대, 선택 소자는 PMOS 또는 NMOS 전계효과 트랜지스터로 구성될 수 있다.
로직 구조체(LS)는, 소정의 논리 동작을 수행하기 위한 로직 회로들 및/또는 메모리 셀들의 구동을 위한 메모리 주변 회로들을 포함할 수 있다. 로직 회로들은 예컨대, 하나의 불린 논리 기능(Boolean logic function, 일 예로, INVERTER, AND, OR, NAND, NOR 등) 또는 하나의 저장 기능(storage function, 일 예로, FLIP-FLOP)을 수행하기 위한 로직 셀들을 포함할 수 있다. 메모리 주변 회로들은 메모리 셀의 구동(예컨대, 읽기 또는 쓰기 동작)을 위한 행 디코더, 열 선택 회로, 읽기/쓰기 회로, 및/또는 제어 로직을 포함할 수 있다. 예컨대, 로직 구조체(LS)는 로직 회로들 또는 메모리 주변 회로들을 구성하는 복수의 CMOS 트랜지스터들과, 이에 연결되는 배선 구조체를 포함할 수 있다.
검사 헤드(520)는 광 조사부(522) 및 검출기(525)를 포함할 수 있다. 광 조사부(522)는 기판(100)에 레이저빔(L1)을 조사할 수 있다. 구체적으로, 광 조사부(522)는 기판(100)의 메모리 셀 영역(MCR)에 레이저빔(L1)을 조사할 수 있다. 검출기(525)는 메모리 셀 영역(MCR)에 입사된 후 반사되는 레이저빔(L2)을 감지할 수 있다. 요컨대, 반도체 검사 시스템(500)은 광자기 커 효과(Magneto-Optical Kerr Effect, MOKE)를 이용하여, 자성층들의 수직 자화 특성(perpendicular magnetization property)을 측정하는 수직 광자기 커 효과 광학 장치일 수 있다. 광자기 커 효과는, 자성을 가진 물질에 빛이 반사되어 나올 때 그 편광이 변화하는 현상으로, 수직 광자기 커 효과 광학 장치는 자성층들에 수직으로 입사 후 반사되어 나온 빛의 편광을 분석하여 대상이 표면에 수직으로 자화된 정도를 얻어낼 수 있다. 일 예로, 반도체 검사 시스템(500)은 마이크로센스 사(MicroSense, LLC)의 MRAM 용 Polar Kerr 시스템(Polar Kerr System for MRAM)일 수 있다. 검사 헤드(520)는 전자 시스템(530)에 의해 제어될 수 있다. 예컨대, 전자 시스템(530)은 광 조사부(522) 및 검출기(525)의 동작들, 검사 헤드(520)의 이동, 및 검사 헤드(415)로부터 획득된 데이터 등을 제어할 수 있다.
전자 시스템(530)은 제어기(532, controller), 저장 장치(534, memory device), 입력 유닛(536, input unit), 및 표시 장치(538, display) 등을 포함할 수 있다. 제어기(532)는 광 조사부(522)의 레이저빔 조사 및 레이저빔 차단 등의 동작들을 제어할 수 있다. 또한, 제어기(532)는 검출기(525)의 동작을 제어할 수 있다. 이에 더하여, 제어기(532)는 검사 헤드(520)로부터 획득된 데이터들을 다양한 형태(예컨대, 수치, 그래프, 영상 등)로 처리할 수 있다. 제어기(532)는 검사 헤드(520)로부터 획득된 데이터 및/또는 제어기(532)에서 처리된 데이터 등을 저장 장치(534)에 저장할 수 있다. 저장 장치(534)에는 제어기(532)의 제어 기능들을 수행하기 위한 명령어 등이 더 저장될 수 있다. 입력 유닛(536)은 키보드, 키패드, 및/또는 스틱형 입력기 등과 같은 다양한 입력 기기들 중에서 적어도 하나를 포함할 수 있다. 표시 장치(538)는 저장 장치(534)에 저장된 데이터 및/또는 제어기(532)에서 처리된 데이터 등을 표시할 수 있다. 표시 장치(538)는 데이터를 수치, 그래프, 영상 등과 같은 다양한 형태로 표시할 수 있다.
상술한 반도체 검사 시스템(500)을 이용하여 반도체 소자(1)에 포함된 자성층들에 대한 자기 이력 곡선(hysteresis-loop)을 획득할 수 있다. 자기 이력 곡선이란 강자성 물질의 자화 정도가 외부 자계에 반응하여 변화하는 과정을 보여주는 곡선을 의미한다. 수직 자기 이방성(즉, 수직 자화)을 가진 대상 물질에 가하는 수직 자기장을 한 주기를 이루도록 양의 방향으로 증가시켰다가 감소시키고 음의 방향으로 증가시켰다가 감소시키며 변화시켜주면, 도 3 에 도시된 바와 같은 자기 이력 곡선이 얻어질 수 있다. 획득된 자기 이력 곡선을 통해 자성층들의 수직 자화 특성, 예컨대, 외부 자계(Hm)에 대한 포화 자화 상태일 때의 최대 커 시그널(Km) 또는 보자력(Hc) 등을 측정하여, 자성층들에 대한 인 팹(In-FAB) 공정 모니터링 지표로 활용할 수 있다. 도 3에서 커 시그널(Kerr Signal)은 검사 장비 또는 측정 대상의 광학 특성, 또는 자속 밀도에 영향을 받을 수 있다. 예컨대, 커 시그널(Kerr Signal)의 크기는 자속 밀도에 대해 대체로 비례하는 경향을 가지나, 커 시그널(Kerr Signal)의 크기에 지배적으로 영향을 미치는 것은 검사 장비 또는 측정 대상의 광학 특성일 수 있다.
일반적으로, 메모리 셀들에 포함된 자성층들은 패터닝되어 2차원 및 3차원적으로 배열된다. 반도체 검사 시스템(500)을 이용하여 패터닝된 자성층들(즉, 자기 터널 접합들)의 수직 자화 특성을 측정하기 위해서는 자기 터널 접합들의 패턴 밀도가 높은 것이 유리하다. 그러나, 제조 공정 상의 제한 및/또는 요구되는 제품 특성의 달성을 위해 자기 터널 접합들의 패턴 밀도는 제한될 수 밖에 없다. 제한된 패턴 밀도에서, 자기 터널 접합들의 수직 자화 특성에 대한 신뢰성 있는 데이터를 획득하기 용이하지 않을 수 있다. 예컨대, 특정한 최대 커 시그널(Km) 값 아래에서는 측정 노이즈 등으로 인해 신뢰성 있는 자기 이력 곡선을 획득할 수 없다. 반도체 검사 시스템(500)을 이용하여 신뢰성 있는 데이터를 획득(예컨대, 특정한 최대 커 시그널(Km) 값을 획득)하기 위해서는, 반도체 검사 시스템(500) 자체의 측정 감도를 높이거나, 메모리 셀 영역(MCR)에 형성되는 메모리 구조체(MS)를 반도체 검사 시스템(500)의 측정에 유리하도록 구성하는 것이 요구될 수 있다. 본 발명의 실시예들에 따른 반도체 소자는, 후자의 방법에 따라 구성된 메모리 구조체(MS)를 포함하도록 구현된 것일 수 있다. 결과적으로, 본 발명의 실시예들에 따르면, 자기 터널 접합들의 수직 자화 특성에 대한 인 팹(In-FAB) 모니터링이 가능하여, 수직 자화를 갖는 자성층들을 포함하는 반도체 소자의 양산성 및 품질 안정성이 향상될 수 있다. 이하, 본 발명의 실시예들에 따른 메모리 구조체 및 이를 포함하는 반도체 소자에 대해 자세히 설명한다.
도 4는 본 발명의 실시예들에 따른 반도체 소자에 포함되는 메모리 셀을 설명하기 위한 예시적인 도면이다.
도 4를 참조하면, 메모리 셀은 메모리 소자(ME) 및 선택 트랜지스터(SE)를 포함할 수 있다. 메모리 소자(ME)는 그것을 통과하는 전류에 의한 스핀 전달 과정을 이용하여 그것의 전기적 저항이 변화될 수 있는 박막 구조를 갖도록 형성될 수 있다. 메모리 소자(ME)는 자기-저항(magnetoresistance) 특성을 보이도록 구성되는 박막 구조를 가질 수 있으며, 적어도 하나의 강자성 물질들 및/또는 적어도 하나의 반강자성 물질들을 포함할 수 있다. 즉, 메모리 소자(ME)는 자기 터널 접합(MTJ)을 포함하는 자기 메모리 소자일 수 있다.
일 실시예에 따르면, 자기 터널 접합(MTJ)은 고정층(PL), 자유층(FL) 및 이들 사이에 개재된 터널 배리어층(TBL)을 포함할 수 있다. 고정층(PL)은 일 방향으로 고정된 자화방향을 갖고, 자유층(FL)은 고정층(PL)의 자화방향에 평행 또는 반평행하도록 변경 가능한 자화방향을 갖는다. 자기 터널 접합(MTJ)의 전기적 저항은 고정층(PL)과 자유층(FL)의 자화방향들에 따라 달라질 수 있다. 자기 터널 접합(MTJ)에서 고정층(PL)과 자유층(FL)의 자화 방향이 평행한 경우, 자기 터널 접합(MTJ)은 낮은 저항 상태를 가지며, 제1 데이터에 상응하는 '0'이 기입될 수 있다. 이와 달리, 자기 터널 접합(MTJ)에서 고정층(PL)과 자유층(FL)의 자화 방향이 반평행한 경우, 자기 터널 접합(MTJ)은 높은 저항 상태를 가지며, 제2 데이터에 상응하는 '1'이 기입될 수 있다.
선택 트랜지스터(SE)의 게이트 전극은 상응하는 워드 라인(WL)에 연결될 수 있으며, 선택 트랜지스터(SE)의 제1 단자는 제1 도전 라인(CL1)에 연결되고, 선택 트랜지스터(SE)의 제2 단자는 자기 터널 접합(MTJ)을 통해 상응하는 제2 도전 라인(CL2)에 연결될 수 있다. 예컨대, 제1 도전 라인(CL1)은 선택 트랜지스터(SE)의 소스(source)에 연결되는 소스 라인에 해당하고, 제2 도전 라인(CL2)은 선택 트랜지스터(SE)의 드레인(drain)에 연결되는 비트 라인에 해당할 수 있다. 또는, 그 반대일 수 있다. 선택 트랜지스터(SE)의 제2 단자는 하부 전극 콘택(BEC)을 통해 자기 터널 접합(MTJ)에 전기적으로 연결될 수 있다.
일 실시예에 따르면, 메모리 소자(ME)는 하부 전극(BE)과 상부 전극(TE)을 더 포함하며, 자기 터널 접합(MTJ)은 하부 전극(BE)과 상부 전극(TE) 사이에 배치될 수 있다. 즉, 하부 전극(BE)은 하부 전극 콘택(BEC)과 자기 터널 접합(MTJ) 사이에 배치되고, 상부 전극(TE)은 자기 터널 접합(MTJ)과 제2 도전 라인(CL2) 사이에 배치될 수 있다. 이하, 자기 터널 접합(MTJ)에 대해 도 5를 참조하여 상세히 설명한다.
도 5는 본 발명의 실시예들에 따른 자기 터널 접합을 설명하기 위한 개념도이다.
도 5를 참조하면, 고정층(PL) 및 자유층(FL)은 자화 방향이 터널 배리어층(TBL)의 상면에 실질적으로 수직한 수직 자화 구조를 가질 수 있다. 일 실시예에 따르면, 고정층(PL) 및 자유층(FL)의 각각은 L10 결정구조를 갖는 물질, 조밀육방격자를 갖는 물질, 및 비정질 RE-TM(Rare-Earth Transition Metal) 합금 중 적어도 하나를 포함할 수 있다. 일 예로, 고정층(PL) 및 자유층(FL)의 각각은 Fe50Pt50, Fe50Pd50, Co50Pt50, Co50Pd50 및 Fe50Ni50를 포함하는 L10 결정구조를 갖는 물질 중 적어도 하나일 수 있다. 이와 달리, 고정층(PL) 및 자유층(FL)의 각각은 조밀육방격자를 갖는 10 내지 45 at. %의 백금(Pt) 함량을 갖는 코발트-백금(CoPt) 무질서 합금(disordered alloy) 또는 Co3Pt 질서합금(ordered alloy)을 포함할 수 있다. 이와 달리, 고정층(PL) 및 자유층(FL)의 각각은 철(Fe), 코발트(Co) 및 니켈(Ni) 중 선택된 적어도 하나와 희토류 금속인 터븀(Tb), 디스프로슘(Dy) 및 가돌리늄(Gd) 중 적어도 하나를 포함하는 비정질 RE-TM 합금 중 선택된 적어도 하나를 포함할 수 있다.
다른 실시예에 따르면, 고정층(PL) 및 자유층(FL)은 계면 수직 자기 이방성(interface perpendicular magnetic anisotropy)을 갖는 물질을 포함할 수 있다. 계면 수직 자기 이방성은 내재적 수평 자화 특성을 갖는 자성층이 그와 인접하는 다른 층과의 계면으로부터의 영향에 의하여 수직 자화 방향을 갖는 현상을 말한다. 여기서, 내재적 수평 자화 특성은 외부적 요인이 없을 경우, 자성층이 그것의 가장 넓은 표면에 평행한 자화 방향을 갖는 특성을 의미한다. 예를 들어, 내재적 수평 자화 특성을 갖는 자성층이 기판 상에 형성되고 외부적 요인이 없을 경우, 자성층의 자화 방향은 기판의 상면과 실질적으로 평행할 수 있다. 이 경우, 고정층(PL) 및 자유층(FL)의 각각은 코발트(Co), 철(Fe) 및 니켈(Ni) 중 적어도 하나를 포함할 수 있다. 또한, 고정층(PL) 및 자유층(FL)의 각각은 보론(B), 아연(Zn), 알루미늄(Al), 티타늄(Ti), 루테늄(Ru), 탄탈륨(Ta), 실리콘(Si), 은(Ag), 금(Au), 구리(Cu), 탄소(C) 및 질소(N)를 포함하는 비자성 물질 중 적어도 하나를 더 포함할 수 있다. 일 예로, 고정층(PL) 및 자유층(FL)의 각각은 CoFe 또는 NiFe를 포함하되, 보론(B)를 더 포함할 수 있다. 이에 더하여, 고정층(PL) 및 자유층(FL)의 포화 자화량을 낮추기 위해, 고정층(PL) 및 자유층(FL)의 각각은 티타늄(Ti), 알루미늄(Al), 실리콘(Si), 마그네슘(Mg), 탄탈륨(Ta) 및 실리콘(Si) 중 적어도 하나를 더 포함할 수 있다.
터널 배리어층(TBL)은 마그네슘(Mg)의 산화물, 티타늄(Ti)의 산화물, 알루미늄(Al), 마그네슘-아연(MgZn)의 산화물, 마그네슘-보론(MgB)의 산화물, 티타늄(Ti)의 질화물 및 바나듐(V)의 질화물 중 적어도 하나를 포함할 수 있다. 일 예로, 터널 배리어층(TBL)은 산화마그네슘(MgO)의 단층일 수 있다. 이와 달리, 터널 배리어층(TBL)은 복수의 층들을 포함할 수 있다.
자기 터널 접합(MTJ)의 전기적 저항은 고정층(PL) 및 자유층(FL)의 자화 방향들에 의존적일 수 있다. 예를 들면, 자기 터널 접합(MTJ)의 전기적 저항은 고정층(PL) 및 자유층(FL)의 자화 방향들이 평행한(parallel) 경우에 비해 이들이 반평행한(antiparallel) 경우에 훨씬 클 수 있다. 결과적으로, 자기 터널 접합(MTJ)의 전기적 저항은 자유층(FL)의 자화 방향을 변경함으로써 조절될 수 있으며, 이는 본 발명에 따른 자기 메모리 장치에서의 데이터 저장 원리로서 이용될 수 있다.
도 6은 도 2의 메모리 구조체의 일부를 나타내는 단면도이다. 도 7은 하부 전극 콘택과 자기 터널 접합의 배치 관계를 설명하기 위한 개념도이다.
도 6을 참조하면, 기판(100)이 제공될 수 있다. 기판(100)은 예컨대, 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다. 기판(100)은, 도 4에서 설명한 선택 트랜지스터(SE)를 구성하는 도전 영역(미도시)을 포함할 수 있다.
기판(100) 상에 몰드 절연막(130)이 배치될 수 있다. 몰드 절연막(130)은 다층 구조를 가질 수 있다. 일 실시예에 따르면, 몰드 절연막(130)은 순차적으로 적층된 제1 몰드 절연막(132) 및 제2 몰드 절연막(134)을 포함할 수 있다. 제1 몰드 절연막(132) 및 제2 몰드 절연막(134)은 서로 다른 굴절률을 가질 수 있다. 바람직하게, 제2 몰드 절연막(134)의 굴절률은 제1 몰드 절연막(132)의 굴절률보다 클 수 있다. 일 예로, 제1 몰드 절연막(132)은 실리콘 산화물을 포함할 수 있고, 제2 몰드 절연막(134)은 단결정 실리콘, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다. 제2 몰드 절연막(134)의 상면은, 후술할 메모리 소자들(ME)과 중첩되지 않는 영역에서, 기판(100)을 향하여 리세스된 상면(134a)을 포함할 수 있다. 리세스된 상면(134a)은, 도시된 바와 달리, 기판(100)을 향하여 오목할 수 있다.
도시하지는 않았지만, 기판(100)과 몰드 절연막(130) 사이에 하부 층간 절연막(미도시)이 배치될 수 있다. 하부 층간 절연막(미도시)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및/또는 low-k 물질을 포함할 수 있다. 하부 층간 절연막(미도시)은 단일층 또는 다층일 수 있다. 하부 층간 절연막(미도시) 내에는 기판(100)의 도전 영역(미도시)과 전기적으로 연결되는 하부 배선 구조체(미도시)가 배치될 수 있다.
몰드 절연막(130) 내에 하부 전극 콘택들(BEC)이 배치될 수 있다. 하부 전극 콘택들(BEC)은 제1 및 제2 몰드 절연막들(132, 134)을 수직적으로 전부 관통할 수 있다. 하부 전극 콘택들(BEC)은 제조 공정 상의 제한 및/또는 요구되는 전기적 특성의 만족을 위해 일정 거리(d)로 서로 이격될 수 있다. 하부 전극 콘택들(BEC) 사이의 이격 거리(d)는 메모리 소자(ME)의 패턴 밀도에 영향을 미칠 수 있다. 예컨대, 이격 거리(d)가 증대될수록 메모리 소자(ME)의 패턴 밀도는 낮아질 수 있다. 하부 전극 콘택들(BEC)의 각각은 금속(ex, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 바람직하게, 하부 전극 콘택(BEC)은 단일 금속 물질(예컨대, 텅스텐)을 포함할 수 있다.
하부 전극 콘택들(BEC) 상에 메모리 소자들(ME)이 배치될 수 있다. 메모리 소자들(ME)은 아일랜드 형태로 배치되며, 각각의 아래에 배치되는 하부 전극 콘택(BEC)과 중첩될 수 있다. 메모리 소자들(ME)의 각각은, 도 7에 도시된 바와 같이, 그의 중심축(C1)이 하부 전극 콘택(BEC)의 중심축(C2)과 일치하도록 하부 전극 콘택(BEC) 상에 배치될 수 있다. 메모리 소자(ME)는 하부 전극 콘택(BEC) 및 하부 배선(미도시)을 통해 기판(100)의 도전 영역(미도시)에 전기적으로 연결될 수 있다.
메모리 소자들(ME)의 각각은 하부 전극(BE), 자기 터널 접합(MTJ) 및 상부 전극(TE)을 포함할 수 있다. 하부 전극(BE)은 도전성 금속 질화물(일 예로, 티타늄 질화물 또는 탄탈륨 질화물) 및 희토류 금속(일 예로, 루세늄, 백금 등) 중에서 적어도 하나를 포함할 수 있다. 상부 전극(TE)은 금속(일 예로, 텅스텐, 티타늄, 탄탈륨, 또는 알루미늄) 및 도전성 금속 질화물(일 예로, 티타늄 질화물 또는 탄탈륨 질화물) 중에서 적어도 하나를 포함할 수 있다. 바람직하게, 상부 전극(TE)은 금속보다 반사율이 낮은 도전성 금속 질화물(일 예로, 티타늄 질화물, 탄탈륨 질화물)을 포함할 수 있다. 자기 터널 접합(MTJ)의 구성 및 물질에 대해서는 도 4 및 도 5를 참조하여 설명하였으므로 자세한 설명은 생략한다.
자기 터널 접합(MTJ)은 제조 공정 상의 제한 및/또는 요구되는 전기적 특성의 만족을 위해 일정 폭(W) 및 수직적 높이(H)를 가질 수 있다. 여기서, 자기 터널 접합(MTJ)의 폭(W)은 두 자성층들(PL, FL) 사이에 개재된 터널 배리어층(TBL)의 최대 폭으로 정의될 수 있고, 수직적 높이(H)는 고정층(PL)의 하면으로부터 자유층(FL)의 상면까지의 수직적 거리로 정의될 수 있다. 자기 터널 접합(MTJ)의 폭(W)은, 서로 인접한 자기 터널 접합들(MTJ) 사이의 이격 거리(d)와 마찬가지로, 메모리 소자(ME)의 패턴 밀도에 영향을 미칠 수 있다.
메모리 소자들(ME) 상에 캡핑 절연막(140)이 배치될 수 있다. 캡핑 절연막(140)은 메모리 소자들(ME)의 상면 및 측벽들을 콘포말하게 덮으며, 제2 몰드 절연막(134)의 리세스된 상면(134a) 상으로 연장될 수 있다. 캡핑 절연막(140)은 제1 몰드 절연막(132)보다 굴절률이 높은 물질을 포함할 수 있다. 예컨대, 캡핑 절연막(140)은 실리콘 질화물을 포함할 수 있다. 자기 터널 접합(MTJ)의 수직적 높이(H)가 과장되게 도시되었으나, 캡핑 절연막(140)의 두께(t)는 자기 터널 접합(MTJ)의 수직적 높이(H)보다 클 수 있다. 예컨대, 자기 터널 접합(MTJ)의 수직적 높이(H)는 약 150 내지 250 Å이고, 캡핑 절연막(140)의 두께(t)는 약 500 내지 1000 Å일 수 있다. 예컨대, 캡핑 절연막(140)의 두께(t)는 제2 몰드 절연막(134)의 리세스된 상면(134a) 상에 위치하는 캡핑 절연막(140)의 수직적 두께로 정의될 수 있다.
도시하지는 않았지만, 메모리 소자들(ME)의 상면 상에 상부 도전 라인(미도시)이 배치될 수 있다. 예컨대, 상부 도전 라인(미도시)은 캡핑 절연막(140)을 관통하여, 일 방향을 따라 배치되는 복수의 메모리 소자들(ME)의 상부 전극들(TE)과 공통으로 접속할 수 있다. 상부 도전 라인(미도시)은 도 4의 제2 도전 라인(CL2)에 해당할 수 있다. 도 4 내지 도 7을 참조하여 설명한 메모리 소자(ME), 선택 트랜지스터(SE), 몰드 절연막(130), 하부 전극 콘택(BEC), 캡핑 절연막(140) 및 도전 라인들(CL1, CL2)은 도 2의 메모리 구조체(MS)를 구성할 수 있다.
본 발명의 실시예들에 따르면, 메모리 구조체(MS)는, 자성층들(PL, FL)의 수직 자화 특성을 측정하는 반도체 검사 시스템(500)의 측정 감도를 향상시키도록 구성될 수 있다. 구체적으로, 자성층들(PL FL)의 상부에 배치되는 구성들은 광(예컨대, 레이저빔)에 대한 메모리 구조체(MS)의 유효 투과율을 증대시키도록 구성될 수 있다. 예컨대, 상부 전극(TE)이 금속(예컨대, 텅스텐)보다 반사율이 낮은(달리 얘기하면, 굴절률이 높은) 도전성 금속 질화물(예컨대, 티타늄 질화물, 탄탈륨 질화물)로 구성됨에 따라, 상부 전극(TE) 상으로 입사된 레이저빔의 반사량이 감소(달리 얘기하면, 투과량 증대)될 수 있다. 또한, 캡핑 절연막(140)은 굴절률이 높은 실리콘 질화물을 포함하며, 그 두께는 자기 터널 접합(MTJ)의 높이보다 크도록 구성될 수 있다. 이에 따라, 상부 전극(TE) 및 캡핑 절연막(140)을 투과하여 자기 터널 접합(MTJ) 내로 유입되는 레이저빔의 광량이 증대될 수 있으며, 결과적으로 자기 터널 접합(MTJ) 내의 자성층들(PL, FL)을 거쳐 반사되는 레이저빔(이하 제1 반사 레이저빔)의 광량이 증대되어 반도체 검사 시스템(500)의 측정 감도가 향상될 수 있다.
더하여, 자성층들(PL, FL)의 하부에 배치되는 구성들은 광(예컨대, 레이저빔)에 대한 메모리 구조체(MS)의 유효 반사율을 증대시키도록 구성될 수 있다. 예컨대, 하부 전극 콘택(BEC)은 도전성 금속 질화물보다 반사율이 높은 단일 금속 물질(예컨대, 텅스텐)로 형성될 수 있으며, 하부 전극 콘택(BEC)과 자기 터널 접합(MTJ)은 그 중심축들(C1, C2, 도 7 참조)이 기판(100)의 상면에 수직한 방향으로 서로 정렬되도록 배치되어 반사율 증대의 효과를 극대화할 수 있다. 또한, 몰드 절연막(130)이 서로 다른 굴절률을 갖는 다층막(예컨대, 제1 및 제2 몰드 절연막들(132, 134))으로 구성됨에 따라, 몰드 절연막(130)의 반사율이 상대적으로 증대될 수 있다. 그 결과, 자성층들(PL, FL)을 투과하여 하부 전극 콘택(BEC) 및 몰드 절연막(130) 내로 진입한 레이저빔의 반사량이 증대(달리 얘기하면, 흡수량 감소)될 수 있고, 이와 같이 반사된 제2 반사 레이저빔은 제1 반사 레이저빔과 합쳐져 반도체 검사 시스템(500)의 측정 감도를 향상시킬 수 있다. 이하, 반도체 검사 시스템(500)을 통하여 획득된 자기 이력 곡선들을 통해 상술한 조건들에 따른 반도체 검사 시스템(500)의 측정 감도의 향상 여부에 대해 살펴 본다.
도 8a는 텅스텐으로 구성된 상부 전극의 두께에 따른 반도체 검사 시스템의 측정 결과를 도시하는 자기 이력 곡선이다. 본 비교 실험예에서, 자성층들은 서로 동일한 조건으로 형성되었다.
도 8a를 참조하면, 텅스텐 두께가 낮은 경우(W 100Å), 텅스텐 두께가 높은 경우(W 250Å)보다 최대 커 시그널이 큰 것을 알 수 있다. 이를 통해, 상부 전극(TE)의 반사율을 낮추고 굴절률을 증대시키면(결과적으로, 투과량 증대) 반도체 검사 시스템(500)의 측정 감도가 향상되는 것을 알 수 있다.
도 8b는 실리콘 질화물로 구성된 캡핑 절연막의 두께에 따른 반도체 검사 시스템의 측정 결과를 도시하는 자기 이력 곡선이다. 본 비교 실험예에서, 자성층들은 서로 동일한 조건으로 형성되었다.
도 8b를 참조하면, 캡핑 절연막의 두께가 높은 경우(SiN 500Å), 캡핑 절연막의 두께가 낮은 경우(SiN 200Å)보다 최대 커 시그널이 큰 것을 알 수 있다. 이를 통해, 캡핑 절연막의 굴절률 및 두께를 증대시키면 반도체 검사 시스템(500)의 측정 감도가 향상되는 것을 알 수 있다. 도시하지는 않았지만, 캡핑 절연막의 두께가 너무 높은 경우(예컨대, 캡핑 절연막의 두께가 1000Å을 초과하는 경우) 최대 커 시그널이 낮아 신뢰성 있는 자기 이력 곡선을 획득할 수 없었다.
도 8c는 자기 터널 접합 아래의 하부막의 물질에 따른 반도체 검사 시스템의 측정 결과를 도시하는 자기 이력 곡선이다. 본 비교 실험예에서, 자성층들은 서로 동일한 조건으로 형성되었다.
도 8c를 참조하면, 하부막이 단일 금속 물질(텅스텐, W)로 형성된 경우, 도전성 금속 질화물(티타늄 질화물, TiN)으로 형성된 경우보다 최대 커 시그널이 큰 것을 알 수 있다. 이를 통해, 하부 콘택 전극을 상대적으로 반사율이 높은 단일 금속 물질로 형성하면 반도체 검사 시스템(500)의 측정 감도가 향상되는 것을 알 수 있다. 또한, 하부막이 실리콘(Si)으로 형성된 경우, 하부막이 실리콘 산화물(SiO2)로 형성된 경우보다 최대 커 시그널이 큰 것을 알 수 있다. 이를 통해, 몰드 절연막의 반사율을 증대시키면(예컨대, 몰드 절연막을 서로 다른 굴절률을 갖는 다층막으로 형성하면) 반도체 검사 시스템(500)의 측정 감도가 향상되는 것을 알 수 있다.
도 9는 본 발명의 실시예들에 따른 반도체 소자 및 이의 제조 방법을 설명하기 위한 평면도이다. 도 10 내지 도 15는 도 9의 I-I', II-II', III-III' 및 IV-IV' 선에 대응하는 단면도들이다. 본 발명의 기술적 사상의 보다 나은 이해를 위해 일부 구성 요소들의 도시는 생략한다. 또한, 설명의 간소화를 위해 중복되는 구성의 상세한 설명은 생략한다.
도 9 및 도 10을 참조하면, 제1 영역(R1) 및 제2 영역(R2)을 포함하는 기판(100)이 제공될 수 있다. 제1 영역(R1)은 도 1의 메모리 셀 영역(MCR)의 일부이고, 제2 영역(R2)은 도 1의 로직 셀 영역(LCR)의 일부일 수 있다. 즉, 제1 영역(R1)에는 메모리 구조체(MS)가 형성되고, 제2 영역(R2)에는 로직 구조체(LS)가 형성될 수 있다. 예컨대, 제1 영역(R1)의 기판(100)에는 메모리 셀을 구성하는 선택 트랜지스터들(TR1)이 형성될 수 있고, 제2 영역(R2)의 기판(100)에는 로직 회로 또는 주변 회로를 구성하는 로직 트랜지스터들(TR2)이 형성될 수 있다.
제1 및 제2 영역들(R1, R2)의 기판 (100) 상에 하부 층간 절연막(120)이 형성될 수 있다. 하부 층간 절연막(120)은 단일층 또는 다층일 수 있다. 예컨대, 하부 층간 절연막(120)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및/또는 low-k 물질을 포함할 수 있다. 제1 영역(R1)의 하부 층간 절연막(120) 내에는 제1 하부 배선 구조체가 형성될 수 있다. 예컨대, 제1 하부 배선 구조체는 셀 콘택 플러그들(122) 및 하부 도전 패턴들(124)을 포함할 수 있다. 하부 도전 패턴들(124)은 제1 및 제2 방향들(D1, D2)을 따라 아일랜드 형태로 배치될 수 있다. 하부 도전 패턴들(124)의 각각은 그 아래의 셀 콘택 플러그(122)를 통해 선택 트랜지스터들(TR1)과 전기적으로 연결될 수 있다. 도시하지는 않았지만, 제1 영역(R1)의 하부 층간 절연막(120) 내에는 도 4를 참조하여 설명한 제1 도전 라인(CL1)에 상응하는 하부 도전 라인들(미도시)이 배치될 수 있다. 셀 콘택 플러그들(122)은 도펀트로 도핑된 반도체 물질(예를 들면, 도핑된 실리콘 등), 금속(예를 들면, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(예를 들면, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(예를 들면, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 하부 도전 라인들(미도시) 및 하부 도전 패턴들(124)은 금속(예를 들면, 구리, 텅스텐, 또는 알루미늄) 및 도전성 금속 질화물(예를 들면, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 중에서 적어도 하나를 포함할 수 있다.
제2 영역(R2)의 하부 층간 절연막(120) 내에는 제2 하부 배선 구조체가 형성될 수 있다. 예컨대, 제2 하부 배선 구조체는 주변 콘택 플러그들(123) 및 하부 배선들(125)을 포함할 수 있다. 하부 배선들(125)의 각각은 그 아래의 주변 콘택 플러그(123)를 통해 로직 트랜지스터(TR2)에 전기적으로 연결될 수 있다. 하부 배선들(125)은 하부 도전 패턴들(124)의 상면과 실질적으로 동일한 높이를 갖는 상면을 가질 수 있다. 즉, 하부 층간 절연막(120), 하부 도전 패턴들(124), 및 하부 배선들(125)의 상면들은 공면을 이룰 수 있다. 주변 콘택 플러그들(123)은 셀 콘택 플러그들(122)과 동일한 물질로 형성될 수 있고, 하부 배선들(125)은 하부 도전 패턴들(124)과 동일한 물질로 형성될 수 있다. 일 실시예에 따르면, 콘택 플러그들(122, 123), 하부 도전 패턴들(124) 및 하부 배선들(125)은 단일 또는 이중 다마신 공정에 의해 형성될 수 있다.
하부 층간 절연막(120) 상에 식각 정지막(128) 및 몰드 절연막(130)이 차례로 형성될 수 있다. 본 발명의 실시예들에 따르면, 몰드 절연막(130)은 서로 다른 굴절률을 가지며 차례로 적층된, 제1 몰드 절연막(132) 및 제2 몰드 절연막을 포함할 수 있다. 일 예로, 제1 몰드 절연막(132)은 실리콘 산화물을 포함할 수 있고, 제2 몰드 절연막(134)은 단결정 실리콘, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다. 식각 정지막(128)은 제1 몰드 절연막(132)과 식각 선택성을 갖는 물질로 형성될 수 있다. 예컨대, 식각 정지막(128)은 실리콘 질화물 또는 실리콘 탄화질화물을 포함할 수 있다.
제1 영역(R1) 상에, 몰드 절연막(130) 및 식각 정지막(128)을 관통하여 하부 도전 패턴들(124)에 연결되는 하부 전극 콘택들(BEC)이 형성될 수 있다. 예컨대, 하부 전극 콘택들(BEC)은 제2 몰드 절연막(134), 제1 몰드 절연막(132) 및 식각 정지막(128)을 관통하여 하부 도전 패턴들(124)을 노출하는 하부 전극 콘택 홀들을 형성한 후, 하부 전극 콘택 홀들 내에 도전 물질을 채워 형성될 수 있다. 본 발명의 실시예들에 따르면, 상기 도전 물질은 단일 금속 물질, 예컨대, 텅스텐을 포함할 수 있다.
도 9 및 도 11을 참조하면, 기판(100)의 전면 상에 하부 전극막(BEL), 자기 터널 접합막(MTJL), 상부 전극막(TEL)이 차례로 형성될 수 있다. 예컨대, 자기 터널 접합막(MTJL)은 하부 전극막(BEL) 상에 차례로 적층된 고정층, 터널 배리어층, 터널 배리어층을 포함할 수 있다. 하부 전극막(BEL), 자기 터널 접합막(MTJL)의 고정층, 터널 배리어층, 자유층, 및 상부 전극막(TEL)은 각각 도 4 내지 도 6을 참조하여 설명한 하부 전극(BE), 고정층(PL), 터널 배리어층(TBL), 자유층(FL) 및 상부 전극(TE)과 동일한 물질로 형성될 수 있다. 예컨대, 상부 전극막(TEL)은 도전성 금속 질화물(예를 들면, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물)로 형성될 수 있다. 하부 전극막(BEL), 자기 터널 접합막(MTJL), 상부 전극막(TEL)은 물리 기상 증착법 또는 화학 기상 증착법을 이용하여 형성될 수 있다.
도 9 및 도 12를 참조하면, 상부 전극막(TEL)이 패터닝되어 상부 전극(TE)이 형성될 수 있다. 예컨대, 상부 전극(TE)은 상부 전극막(TEL) 상에 마스크 패턴(미도시)을 형성하고, 이를 식각 마스크로 상부 전극막(TEL)을 식각하여 형성될 수 있다. 상부 전극막(TEL)의 식각은, 예컨대, 플라즈마 식각 공정 또는 반응성 이온 식각 공정과 같은 건식 식각 공정을 이용할 수 있다. 상부 전극(TE)은 제1 영역(R1) 상에 형성되며, 아일랜드 형태로 제1 및 제2 방향들(D1, D2)을 따라 배치될 수 있다. 상부 전극(TE)의 형성 동안, 제2 영역(R2) 상의 상부 전극막(TEL)은 전부 제거될 수 있다.
도 9 및 도 13을 참조하면, 상부 전극(TE)을 마스크로 자기 터널 접합막(MTJL) 및 하부 전극막(BEL)이 차례로 식각되어, 하부 전극 콘택들(BEC) 상에 메모리 소자들(ME)이 형성될 수 있다. 메모리 소자들(ME)의 각각은 하부 전극 콘택(BEC) 상에 차례로 적층된 하부 전극(BE), 자기 터널 접합(MTJ) 및 상부 전극(TE)을 포함할 수 있다. 자기 터널 접합막(MTJL) 및 하부 전극막(BEL)의 식각은 예컨대, 이온 빔 식각 공정을 이용할 수 있다. 이온 빔 식각 공정은, 금속 물질을 포함하는 자기 터널 접합막(MTJL) 보다 절연 물질을 포함하는 제2 몰드 절연막(134)에 대한 식각 속도가 더 빠를 수 있다. 이에 따라, 메모리 소자들(ME)의 형성 동안, 자기 터널 접합(MTJ)에 노출되는 제2 몰드 절연막(134)의 상부는 리세스 될 수 있다. 이 때, 제1 영역(R1)과 제2 영역(R2)의 패턴 밀도 차이에 기인하여, 제2 몰드 절연막(134)의 상부는 제1 영역(R1)보다 제2 영역(R2)에서 더 깊게 리세스될 수 있다. 이에 따라, 제2 몰드 절연막(134)은 단차를 갖는 리세스된 상면들(134a, 134b)을 가질 수 있다. 제2 영역(R2)의 제2 몰드 절연막(134)의 리세스된 상면(134b)은 제1 영역(R1)의 제2 몰드 절연막(134)의 리세스된 상면(134a)보다 낮은 높이를 가질 수 있다. 다른 실시예에 따르면, 도시된 바와 달리, 제2 영역(R2)의 제2 몰드 절연막(134)은 전부 제거될 수 있다.
도 9 및 도 14를 참조하면, 몰드 절연막(130) 상에 메모리 소자들(ME)의 상면 및 측벽들을 덮는 캡핑 절연막(140)이 형성될 수 있다. 캡핑 절연막(140)은 자기 터널 접합(MTJ)의 측벽들이 후속 공정 동안 산화되는 것을 방지하기 위해 형성될 수 있다. 본 발명의 실시예들에 따르면, 캡핑 절연막(140)은 실리콘 질화물로 형성될 수 있다. 또한, 자기 터널 접합(MTJ)의 높이가 과장되게 도시되었으나, 캡핑 절연막(140)의 두께는 자기 터널 접합(MTJ)의 높이보다 클 수 있다.
캡핑 절연막(140)의 형성 후 도 1의 반도체 검사 시스템(500)을 이용하여 자기 터널 접합(MTJ)의 수직 자화 특성을 측정할 수 있다. 측정된 자기 터널 접합(MTJ)의 수직 자화 특성이 허용 범위 이내이면 별도의 피드백(feedback) 없이 후속 공정이 진행될 수 있다. 측정된 자기 터널 접합(MTJ)의 수직 자화 특성이 허용 범위를 초과하는 경우 경고가 발생될 수 있으며, 이전 공정(예컨대, 자기 터널 접합막(MTJL)의 형성 공정)에 피드백하여 공정 진행의 이상 유무를 점검토록 할 수 있다.
도 9 및 도 15를 참조하면, 기판(100)의 전면 상에 매립 절연막(150)이 형성될 수 있다. 매립 절연막(150)은 메모리 소자들(ME) 사이의 공간을 채우며, 메모리 소자들(ME)의 상면을 덮도록 형성될 수 있다. 매립 절연막(150)의 상면은 평탄화될 수 있다. 제2 몰드 절연막(134)의 리세스된 상면들(134a, 134b)의 단차에 따라, 제2 영역(R2)의 매립 절연막(150)의 상면은 제1 영역(R1)의 매립 절연막(150)의 상면보다 낮은 높이를 갖도록 형성될 수 있다. 식각 정지막(128), 몰드 절연막(130), 캡핑 절연막(140) 및 매립 절연막(150)은 상부 층간 절연막으로 정의될 수 있다.
제1 영역(R1)의 상부 층간 절연막 내에 제1 트렌치(162T)가 형성될 수 있고, 제2 영역(R2)의 상부 층간 절연막 내에 주변 비아 홀(155H) 및 제2 트렌치(164T)가 형성될 수 있다. 구체적으로, 제1 트렌치(162T)는 제1 영역(R1)의 매립 절연막(150) 및 캡핑 절연막(140)을 관통하여, 제1 방향(D1)으로 배치되는 복수의 메모리 소자들(ME)의 상면들을 공통으로 노출하도록 형성될 수 있다. 제2 트렌치(164T)는 제2 영역(R2)의 매립 절연막(150) 내에 형성되며, 제1 트렌치(162T)와 동일한 수직적 깊이를 갖도록 형성될 수 있다. 주변 비아 홀(155H)은 제2 트렌치(164T)의 하면으로부터 아래로 연장되어 하부 배선(135)의 상면을 노출할 수 있다.
제1 트렌치(152T) 내에 도전 물질을 채워 상부 도전 라인(162)이 형성되고, 제2 트렌치(164T) 및 주변 비아 홀(155H) 내에 도전 물질을 채워 상부 배선(164) 및 주변 비아 플러그(155)를 형성할 수 있다. 상부 도전 라인(162), 상부 배선(164), 및 주변 비아 플러그(155)는 서로 동일한 물질, 예컨대 구리를 포함할 수 있다. 이로써, 제1 영역(R1) 상의 메모리 구조체(MS) 및 제2 영역(R2) 상의 로직 구조체(LS)를 포함하는 반도체 소자의 형성이 완료될 수 있다.
본 발명의 실시예들에 따르면, 반도체 소자의 패브리케이션(fabrication) 공정 단계에서 반도체 검사 시스템을 이용하여 자성층들의 수직 자화 특성을 효과적으로 모니터링할 수 있다. 이에 따라, 어셈블리(assembly) 공정 단계에서 프로브(probe) 장비에 의한 전기적 다이 분류 검사(electrical die sorting, EDS)를 통해 자성층들의 수직 자화 특성을 모니터링 하는 것보다 양산에 더 적합할 수 있으며, 고품질의 반도체 소자의 생산을 위한 시간 및 비용을 절감할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (10)
- 기판 상의 몰드 절연막;
상기 몰드 절연막 내의 하부 전극 콘택;
상기 하부 전극 콘택 상의 자기 터널 접합; 및
상기 자기 터널 접합의 측벽들을 덮고 상기 몰드 절연막의 상면 상으로 연장되는 캡핑 절연막을 포함하고,
상기 몰드 절연막은 서로 다른 굴절률을 가지며, 차례로 적층된 제1 몰드 절연막 및 제2 몰드 절연막을 포함하고,
상기 캡핑 절연막의 두께는 상기 자기 터널 접합의 수직적 높이보다 크고, 상기 캡핑 절연막의 상기 두께는 상기 몰드 절연막의 상기 상면으로부터 측정된 수직 두께인 반도체 소자. - 제 1 항에 있어서,
상기 자기 터널 접합의 상기 수직적 높이는 150Å 내지 250Å이고,
상기 캡핑 절연막의 상기 두께는 500Å 내지 1000Å인 반도체 소자. - 삭제
- 제 1 항에 있어서,
상기 제2 몰드 절연막은 상기 제1 몰드 절연막의 굴절률보다 큰 굴절률을 갖는 물질을 포함하는 반도체 소자. - 제 1 항에 있어서,
상기 자기 터널 접합 상의 상부 전극을 더 포함하되,
상기 상부 전극은 도전성 금속 질화물을 포함하는 반도체 소자. - 제1 영역 및 제2 영역을 포함하는 기판;
상기 제1 및 제2 영역들 상에 차례로 적층되고, 서로 다른 굴절률을 갖는 제1 몰드 절연막 및 제2 몰드 절연막;
상기 제1 영역의 제1 및 제2 몰드 절연막들을 수직적으로 전부 관통하는 하부 전극 콘택;
상기 하부 전극 콘택 상의 자기 터널 접합; 및
상기 자기 터널 접합의 측벽들을 덮으며, 상기 제2 몰드 절연막의 상면 상으로 연장되는 캡핑 절연막을 포함하고,
상기 제2 몰드 절연막은 리세스된 상면을 갖되, 상기 제1 영역의 상기 제2 몰드 절연막의 리세스된 상면은, 상기 제2 영역의 상기 제2 몰드 절연막의 리세스된 상면보다 높은 반도체 소자. - 제 6 항에 있어서,
상기 제2 몰드 절연막은 상기 제1 몰드 절연막의 굴절률보다 큰 굴절률을 갖는 물질을 포함하는 반도체 소자. - 제 6 항에 있어서,
상기 캡핑 절연막의 두께는 상기 자기 터널 접합의 수직적 높이보다 크고,
상기 캡핑 절연막의 상기 두께는 상기 제2 몰드 절연막의 상기 상면으로부터 측정된 수직 두께인 반도체 소자. - 제 6 항에 있어서,
상기 자기 터널 접합 상의 상부 전극을 더 포함하되,
상기 하부 전극 콘택은 단일 금속 물질을 포함하고, 상기 상부 전극은 도전성 금속 질화물을 포함하는 반도체 소자. - 제 9 항에 있어서,
상기 기판과 상기 제1 몰드 절연막 사이의 하부 층간 절연막;
상기 제1 영역의 하부 층간 절연막 내에 배치되고, 상기 하부 전극 콘택과 연결되는 하부 도전 패턴;
상기 제2 영역의 하부 층간 절연막 내에 배치되는 하부 배선;
상기 상부 전극과 접속되는 상부 도전 라인;
상기 제2 영역 상에 배치되고, 상기 상부 도전 라인보다 낮은 상면을 갖는 상부 배선; 및
상기 하부 배선과 상기 상부 배선을 연결하는 비아 플러그를 더 포함하는 반도체 소자.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020170012426A KR102648392B1 (ko) | 2017-01-26 | 2017-01-26 | 반도체 소자 |
| US15/656,007 US10497857B2 (en) | 2017-01-26 | 2017-07-21 | Semiconductor devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020170012426A KR102648392B1 (ko) | 2017-01-26 | 2017-01-26 | 반도체 소자 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20180087976A KR20180087976A (ko) | 2018-08-03 |
| KR102648392B1 true KR102648392B1 (ko) | 2024-03-18 |
Family
ID=62907237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020170012426A KR102648392B1 (ko) | 2017-01-26 | 2017-01-26 | 반도체 소자 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US10497857B2 (ko) |
| KR (1) | KR102648392B1 (ko) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017157662A (ja) * | 2016-03-01 | 2017-09-07 | ソニー株式会社 | 磁気抵抗素子及び電子デバイス |
| US11189658B2 (en) * | 2017-11-22 | 2021-11-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Magnetic random access memory and manufacturing method thereof |
| US10622551B2 (en) * | 2017-11-29 | 2020-04-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Manufacturing techniques and devices for magnetic tunnel junction devices |
| US11037611B2 (en) | 2018-03-23 | 2021-06-15 | Samsung Electronics Co., Ltd. | Magnetic property measuring systems, methods for measuring magnetic properties, and methods for manufacturing magnetic memory devices using the same |
| US11233191B2 (en) * | 2018-09-26 | 2022-01-25 | Globalfoundries U.S. Inc. | Integrated circuits with embedded memory structures and methods for fabricating the same |
| US11107979B2 (en) * | 2018-12-28 | 2021-08-31 | Spin Memory, Inc. | Patterned silicide structures and methods of manufacture |
| US10833257B1 (en) | 2019-05-02 | 2020-11-10 | International Business Machines Corporation | Formation of embedded magnetic random-access memory devices with multi-level bottom electrode via contacts |
| CN117425353A (zh) | 2019-05-09 | 2024-01-19 | 联华电子股份有限公司 | 磁阻式随机存取存储器 |
| KR20210007083A (ko) * | 2019-07-09 | 2021-01-20 | 삼성전자주식회사 | 정보 저장 소자 및 그 제조방법 |
| CN112786562B (zh) * | 2019-11-08 | 2023-11-21 | 联华电子股份有限公司 | 埋入式磁阻式存储器结构及其制作方法 |
| US11844285B2 (en) * | 2020-10-19 | 2023-12-12 | Taiwan Semiconductor Manufacturing Company Limited | Magnetic tunnel junction memory cell with a buffer-layer and methods for forming the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050023581A1 (en) * | 2003-07-29 | 2005-02-03 | International Business Machines Corporation | Magnetic random access memory and method of fabricating thereof |
| US20130119494A1 (en) * | 2011-11-10 | 2013-05-16 | Qualcomm Incorporated | Mtj structure and integration scheme |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0264944A (ja) | 1988-08-30 | 1990-03-05 | Mitsubishi Electric Corp | 光磁気記録媒体 |
| JP5551129B2 (ja) | 2011-09-07 | 2014-07-16 | 株式会社東芝 | 記憶装置 |
| KR101489740B1 (ko) | 2013-08-09 | 2015-02-04 | 인하대학교 산학협력단 | 자기터널접합 구조용 건식 식각 방법 및 이를 위한 기화장치 |
| KR102264601B1 (ko) | 2014-07-21 | 2021-06-14 | 삼성전자주식회사 | 자기 메모리 소자 및 이의 제조 방법 |
| KR102214507B1 (ko) | 2014-09-15 | 2021-02-09 | 삼성전자 주식회사 | 자기 메모리 장치 |
| KR102238527B1 (ko) | 2014-09-29 | 2021-04-09 | 삼성전자주식회사 | 수직 자기 터널 접합 패턴을 포함하는 자기 기억 소자 |
| US10008662B2 (en) * | 2015-03-12 | 2018-06-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | Perpendicular magnetic tunneling junction (MTJ) for improved magnetoresistive random-access memory (MRAM) process |
| KR102435855B1 (ko) * | 2015-08-06 | 2022-08-25 | 삼성전자주식회사 | 하드 마스크 패턴의 형성 방법 및 이를 이용한 반도체 소자의 제조 방법 |
| KR102399342B1 (ko) * | 2015-08-21 | 2022-05-19 | 삼성전자주식회사 | 메모리 장치 및 그 제조 방법 |
| KR102338319B1 (ko) * | 2015-09-25 | 2021-12-13 | 삼성전자주식회사 | 자기 메모리 장치 및 그 제조 방법 |
| US9691972B1 (en) * | 2015-12-21 | 2017-06-27 | International Business Machines Corporation | Low temperature encapsulation for magnetic tunnel junction |
| US9397287B1 (en) | 2015-12-29 | 2016-07-19 | International Business Machines Corporation | Magnetic tunnel junction with post-deposition hydrogenation |
-
2017
- 2017-01-26 KR KR1020170012426A patent/KR102648392B1/ko active IP Right Grant
- 2017-07-21 US US15/656,007 patent/US10497857B2/en active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050023581A1 (en) * | 2003-07-29 | 2005-02-03 | International Business Machines Corporation | Magnetic random access memory and method of fabricating thereof |
| US20130119494A1 (en) * | 2011-11-10 | 2013-05-16 | Qualcomm Incorporated | Mtj structure and integration scheme |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20180087976A (ko) | 2018-08-03 |
| US20180212140A1 (en) | 2018-07-26 |
| US10497857B2 (en) | 2019-12-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |