KR102401855B1 - 자기 모듈을 가진 집적 시스템 칩 - Google Patents

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KR102401855B1 KR1020190105344A KR20190105344A KR102401855B1 KR 102401855 B1 KR102401855 B1 KR 102401855B1 KR 1020190105344 A KR1020190105344 A KR 1020190105344A KR 20190105344 A KR20190105344 A KR 20190105344A KR 102401855 B1 KR102401855 B1 KR 102401855B1
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Abstract

본 개시는 자기 메모리 디바이스에 관한 것이다. 자기 메모리 디바이스는, 바닥 전극, 바닥 전극 위에 배치된 셀렉터 층, 및 셀렉터 층 위에 배치되고 기준 층 및 기준 층 위에 배치된 자유 층을 포함하고, 터널링 장벽 층에 의해 기준 층으로부터 분리된 MTJ 스택을 포함한다. 자기 메모리 디바이스는 MTJ 스택 위에 배치된 변조 층 및 스위칭 임계치 변조 층 위에 배치된 최상부 전극을 더 포함한다. 셀렉터 층은 인가된 바이어스에 기초하여 전류 온과 오프를 스위칭하도록 구성된다.

Description

자기 모듈을 가진 집적 시스템 칩{INTEGRATED SYSTEM CHIP WITH MAGNETIC MODULE}
[관련 출원에 대한 참조]
본 출원은 그 전체가 참조에 의해 여기에 포함된 미국 가출원 No.62/738,095(2018년 9월 28일 금요일 출원)에 대한 이익을 주장한다.
다수의 현대 전자 디바이스는 전자 메모리를 포함한다. 전자 메모리는 하드 디스크 드라이브 및 랜덤 액세스 메모리(RAM)를 포함한다. 랜덤 액세스 메모리는 전력이 없는 상태에서 저장된 데이터가 손실되는 휘발성 메모리 또는 전력이 없는 상태에서 데이터를 저장하는 비휘발성 메모리일 수 있다. DRAM(dynamic random access memory) 및 SRAM(static random access memory)는 전형적인 2가지 종류의 휘발성 메모리이다. 플래시 메모리(flash memory)는 비휘발성 메모리로서 광범위하게 사용된다. MTJ(tunnel junction)를 포함한 저항 또는 자기 메모리 디바이스는 하드 디스크 드라이브 및/또는 RAM에 사용될 수 있으며, 비교적 간단한 구조와 CMOS(complementary metal-oxide-semiconductor) 로직 제조 프로세스와의 호환성으로 인해 차세대 메모리 솔루션의 유망한 후보이다. 현재, 이러한 상이한 종류의 메모리는 상이한 칩으로 준비되고 SiP(system in package) 또는 멀티 칩 모듈 기술과 같은 향상된 패키징 방법에 의해 단일 모듈로 구현된다.
본 개시는 자기 메모리 디바이스에 관한 것이다. 자기 메모리 디바이스는, 바닥 전극, 바닥 전극 위에 배치된 셀렉터 층, 및 셀렉터 층 위에 배치되고 기준 층 및 기준 층 위에 배치된 자유 층을 포함하고, 터널링 장벽 층에 의해 기준 층으로부터 분리된 MTJ 스택을 포함한다. 자기 메모리 디바이스는 MTJ 스택 위에 배치된 변조 층 및 스위칭 임계치 변조 층 위에 배치된 최상부 전극을 더 포함한다. 셀렉터 층은 인가된 바이어스에 기초하여 전류 온과 오프를 스위칭하도록 구성된다.
본 개시의 양태는 첨부 도면을 참조하여 이하의 상세한 설명으로부터 가장 잘 이해된다. 이 산업에서의 표준 관행(standard practice)에 따라 다양한 피쳐(feature)들은 비례적으로 도시되어 있지 않다는 것을 언급한다. 실제로, 다양한 피쳐의 치수는 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은, 일부 실시형태에 따른 변조 층을 포함하는 MTJ(자기 터널 접합) 스택을 포함하는 자기 메모리 디바이스의 단면도를 도시한다.
도 2a 및 도 2b는, 일부 실시형태에 따른 변조 층의 자기 효과를 나타내는 도 1의 자기 메모리 디바이스의 개략적 다이어그램을 도시한다.
도 3a는, 일부 실시형태에 따른 변조 층을 포함하는 MTJ 스택을 포함하는 집적 칩의 단면도를 도시한다.
도 3b는, 일부 실시형태에 따른 변조 층을 포함하는 MTJ 스택을 포함하는 집적 칩의 단면도를 도시한다.
도 4는 일부 실시형태에 따른 상이한 조성 또는 치수를 갖는 복수의 자기 메모리 디바이스를 포함하는 집적 회로의 단면도를 도시한다.
도 5는 상호접속 구조체의 상이한 금속 층들 사이에 삽입된 복수의 자기 메모리 디바이스들을 포함하는 집적 회로의 단면도를 도시한다.
도 6은, 일부 실시형태에 따른 자기 메모리 디바이스를 포함하는 집적 시스템 칩을 포함하는 집적 회로 패키지의 개략적인 다이어그램을 도시한다.
도 7은, 일부 대체 실시형태에 따른 자기 메모리 디바이스를 포함하는 집적 시스템 칩을 포함하는 집적 회로 패키지의 개략적인 다이어그램을 도시한다.
본 개시는, 본 개시의 상이한 피쳐(feature)를 구현하기 위한 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시를 간략화하기 위해 콤포넌트 및 어레인지먼트의 특정 실시예가 이하 개시된다. 물론, 이것은 단지 예시이며, 한정을 의도하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피쳐 상에서 또는 그 위에서의 제1 피쳐의 형성은, 제1 및 제2 피쳐가 형성되어 직접 접촉하는 실시형태를 포함할 수 있고, 제1 및 제2 피쳐가 직접 접촉하지 않도록 제1 및 제2 피쳐 사이에 추가 피쳐가 형성될 수 있는 실시형태를 포함할 수도 있다. 또한, 본 개시는 다양한 실시예에서 도면부호 및/또는 문자가 반복될 수 있다. 이러한 반복은 간략함 및 명확함을 위한 것이고, 그 자체가 다양한 실시형태 및/또는 논의되는 구성 사이의 관계를 나타내는 것은 아니다.
또한, 여기서 "아래", "밑에", "낮은", "높은", "상부의" 등의 공간 관련 용어는 도면에 예시된 바와 같이, 하나의 엘리먼트 또는 다른 엘리먼트에 대한 피쳐(feature)의 관계를 나타내기 위한 설명의 편의를 위해 사용될 수 있다. 공간 관련 용어는 도면에 도시된 배향(orientation)에 대한 사용 또는 동작에 있어서 디바이스의 상이한 배향을 포함하는 것을 의도하고 있다. 장치는 다르게 배향(90도 회전 또는 다른 배향)될 수 있고, 이에 따라 여기서 사용되는 공간 관련 기술어(descriptor)도 마찬가지로 해석될 수 있다.
전자 디바이스에서, 상이한 레벨의 메모리 계층에서 데이터 저장을 위해 상이한 메모리 기술이 필요하다. 각 기술은 특정 퍼포먼스 매트릭스를 향하여 최적화된다. 예를 들어, 컴퓨터 메모리에서, SRAM은 코어 캐시(core cache) 및 공유 캐시(shared cache)를 위해 사용될 수 있고, 빠른 속도를 얻기 위해 최적화될 수 있으며; DRAM은 온 패키지 메모리(on-package memory)를 위해 사용될 수 있고 큰 밀도를 얻기 위해 최적화될 수 있으며; 플래시 메모리는 온라인 저장을 위해 사용될 수 있고 안정적 유지(reliable retention)를 얻기 위해 최적화될 수 있다. 이러한 상이한 메모리들은 상이한 기술들에 의해 실현되고 분리된 칩으로 제작된다. 메모리 및 로직 회로 콤포넌트에 대한 프로세스는 일반적으로 호환되지 않기 때문에, 메모리 칩도 로직 회로 칩으로부터 분리된다. 메모리 칩 및 로직 회로 칩은 SiP(system in package), 3-D 패키징, 또는 MCM(Multi-Chip Module) 기술에 의해 단일 모듈(또는 패키지)로 구현된다. 모듈 또는 패키지에서 다양한 기능(특히 저장 메모리)을 가진 다수의 칩은 넓은 영역을 차지하고 전력을 소비한다. 상호접속 및 패키징으로 인해 비용과 성능이 저하된다.
상기 단점을 고려하여, 본 발명은 저장 및 회로 요구를 변화시키기 위해 호환 가능한 조정가능(tunable) 자기 모듈을 이용하는 집적 시스템 칩을 제공한다. 일부 실시형태에 따르면, 복수의 자기 모듈이 집적 시스템 칩의 BEOL(back end of line)으로 삽입된다. 복수의 자기 모듈은 상이한 매트릭스에 대해 최적화되거나 상이한 기능을 실현하기 위해 상이한 치수 및/또는 상이한 조성을 가질 수 있다. 예를 들어, 일부 자기 모듈은 MTJ 스택의 일 측(one side) 상에 배치된 변조 층을 포함한다. 변조 층은 MTJ 스택의 스위칭 속도 또는 유지 능력을 최적화하기 위해 상이하게 조정된다. 일부 자기 모듈은 또한, MTJ 스택의 동일 측 또는 다른 측 상에 배치된 셀렉터 층(selector layer)을 포함할 수 있다. 셀렉터 층은 MTJ 스택의 온/오프 스위치를 제어할 수 있다. 셀렉터 층은 또한 셀렉터 층을 바람직한 스위칭 임계치를 갖도록 조정함으로써 자기 모듈이 헤더/풋터 스위치(header/footer switch)로서 기능할 수 있게 한다. 따라서, 집적 시스템 칩의 BEOL의 상호접속 구조체에 자기 모듈을 삽입하고 조정함으로써, 메모리 디바이스를 변화시키고 회로 디바이스가 BEOL에 함께 집적될 수 있다. 이에 따라, 전력 소모가 현저히 감소될 수 있다.
도 1은 조정된 자기 모듈(130)을 포함하는 자기 메모리 디바이스(100)의 단면도를 도시한다. 조정된 자기 모듈(130)은 일부 실시형태에 따른 MTJ(magnetic tunneling junction) 스택(134)의 일 측 상의 변조 층(160)을 포함한다. MTJ 스택(134)은 바닥 전극(bottom electrode)(132)과 최상부 전극(top electrode)(136) 사이에 배치될 수 있다. 일부 실시형태에서, 바닥 전극(132) 및 최상부 전극(136)은 예를 들어 탄탈룸(Ta), 탄탈룸 질화물(TaN), 또는 루테늄(Ru)을 포함할 수 있다. 일부 실시형태에서, MTJ 스택(134)은 바닥 전극(132) 위에 배치된 기준 층(reference layer)(170) 및 기준 층(170) 위에 배치되고 터널링 장벽 층(168)에 의해 기준 층(170)으로부터 분리된 자유 층(free layer)(166)을 포함한다. 기준 층(170)은 "고정된" 자화 방향(magnetization direction)을 갖는 강자성 층이다. 예로서, 기준 층(170)의 자화 방향은 "업(up)"일 수 있는데, 즉 화살표로 도 1에 도시된 바와 같이, 최상부 전극(136)을 가리키는 기준 층의 평면에 수직일 수 있다. 일부의 경우에 얇은 유전체 층 또는 비자성 금속 층으로서 나타날 수 있는 터널링 장벽 층(116)은 자유 층(166)으로부터 기준 층(170)을 분리시킨다. 터널링 장벽 층(116)은 기준 층(170)과 자유 층(166) 사이에서 전류의 양자 역학적 터널링을 허용하기에 충분히 얇은 터널 장벽일 수 있다. 일부 실시형태에서, 터널링 장벽 층(168)은 알루미늄 산화물(AlOx) 또는 티타늄 산화물(TiOx) 등의 비정질 장벽, 또는 망간 산화물(MgO) 또는 스피넬(seinel)(예를 들어, MgAl2O4) 등의 결정질 장벽을 포함할 수 있다. 자유 층(166) 및 기준 층(170)은 철, 코발트, 니켈, 철 코발트, 니켈 코발트, 코발트 철 붕소, 철 붕소화물, 철 백금, 철 팔라듐 등을 포함할 수 있다. 예로서, 자유 층(166) 및 기준 층(170)은 각각 코발트 철 붕소(CoFeB) 층을 포함할 수 있다. 자기 메모리 디바이스(100) 내에 저장된 바이너리 데이터 상태(binary data state)에 대응하는 2개의 자화 상태 중 하나 사이에서의 자화 방향을 변경할 수 있다. 예를 들어, 제1 상태에서, 자유 층(166)은 기준 층(170)의 자화 방향과 평행하게 자유 층(166)의 자화가 정렬되는 "업" 자화 방향을 가질 수 있고, 이에 따라 비교적 낮은 저항을 가진 MTJ 스택(134)이 제공된다. 제2 상태에서, 자유 층(166)은 기준 층(170)의 자화 방향과 정렬되고 평행하지 않게 "다운(down)" 자화 방향을 가질 수 있고, 이에 따라 비교적 높은 저항을 가진 MTJ 스택(134)이 제공된다. 일부 실시형태에서, 자유 층(166)은 철, 니켈, 코발트, 붕소 등의 자기 금속, 및 CoFeB 강자성 자유 층 등의 이들의 합금을 포함할 수 있다.
SyAF(synthetic anti-ferromagnetic) 층(172)은 기준 층(170) 아래에 또는 자유 층(166)에 반대편인 기준 층의 일 측에 배치된다. SyAF 층(172)은 제한된 또는 "고정된" 자화 방향을 가진 강자성 물질로 만들어진다. 이 "고정된" 자화 방향은 일부의 경우에 전체 칩이 제조된 후에 높은 자기장에 대한 초기 노출에 의해 달성될 수 있다. 예로서, SyAF 층(172)은 기준 층(170)의 자화 방향과 정렬된 반대의 자화 방향을 가진 제1 피닝 층(172a) 및 제2 피닝 층(172b)을 포함하는 제1 쌍의 피닝 층을 포함할 수 있다. 위에서 주어진 동일한 예를 사용하여, 제1 피닝 층(172a)은 기준 층(170)과 평행한 "업" 자화 방향을 가질 수 있고, 제2 피닝 층(172b)은 기준 층(170)의 자화 방향과 평행하지 않은 "다운" 자화 방향을 가질 수 있다. 예로서, 제1 피닝 층(172a)은 코발트 층과 니켈 층을 포함할 수 있고, 이 두 층 중 하나의 층은 다른 하나의 층 위에 적층된다(Co/Ni)m). 제1 피닝 층(172a)은 코발트 팔라듐 스택((Co/Pd)m) 또는 코발트 백금 스택((Co/Pt)m)이 될 수 있고, m은 양의 정수가 될 수 있다. 제2 피닝 층(172b)은 동일 또는 상이한 양의 층들을 가진 제1 피닝 층(172a)의 동일 조성을 포함할 수 있다. 예를 들어, 제2 피닝 층(172b)은 하나의 층이 다른 하나의 층 위에 적층된 니켈 층과 코발트 층((Ni/Co)n), 또는 팔라듐 코발트 스택((Pd/Co)n), 또는 백금 코발트 스택((Pt/Co)n)을 포함할 수 있고, n은 양의 정수가 될 수 있다.
SyAF 층(172)의 반대편인 기준 층(170)의 다른 측 상에서, 캐핑 층(capping layer)(164)은 자유 층(166) 위에 배치될 수 있다. 캐핑 층(164)은 자유 층(166)의 이방성을 향샹시킨다. 예로서, 캐핑 층(164)은 마그네슘 산화물(MgO)을 포함할 수 있다.
변조 층(160)은 자유 층(166) 위에 그리고 기준 층(170)의 반대편에 배치된다. 변조 층(160)은 자유 층(166) 바로 위에 배치(미도시)되거나, (도 1에 도시된 바와 같이) 캐핑 층(164)에 의해 자유 층(166)으로부터 분리될 수 있다. 변조 층(160)은 자기 또는 전기 상호작용을 통해 MTJ 스택(134)의 스위칭 임계치를 변조하도록 구성된다. 일부 실시형태에서, 변조 층(160)은 MTJ 스택(134)의 스위칭 전류를 변조하는 하나 이상의 자기 층을 포함할 수 있다. 변조 층(160)은 제한된 또는 "고정된" 자화 방향을 가진 강자성 물질로 만들어질 수 있다. 변조 층(160)은 스위칭 임계치에 영향을 주기 위해 MTJ 층(134) 상에 생성되는 스트레이 필드(stray field)를 조정할 수 있다. 변조 층(160)은 애플리케이션에 따라 두께 및 조성에 의해 조정될 수 있다. 일 실시형태에서, 변조 층(160)은, 니켈 층과 코발트 층이 적층(하나의 층이 다른 층 위에 적층됨)된 니켈 코발트 스택, 또는 팔라듐 코발트 스택, 또는 백금 코발트 스택을 포함할 수 있다. 일부 대체 실시형태에서, 변조 층(160)은 제3 피닝 층(160a) 및 제4 피닝 층(160b)을 포함하는 제2 쌍의 피닝 층을 포함할 수 있다. 제3 피닝 층(160a)과 제4 피닝 층(160b)을 포함하는 제2 쌍의 피닝 층은, 하나가 기준 층(170)의 자화 방향과 정렬되고 평행한 자화 방향을 갖고 다른 하나가 기준 층(170)의 자화 방향과 정렬되고 평행하지 않은 자화 방향을 갖는, 반대의 자화 방향을 갖는다. 위에서 주어진 동일 예를 사용하여, 제3 피닝 층(160a)은 "다운" 자화 방향을 가질 수 있다. 제4 피닝 층(160b)은 "업" 자화 방향을 가질 수 있다. 예를 들어, 제3 피닝 층(160a)은 하나의 층이 다른 하나의 층 위에 적층된 니켈 층과 코발트 층((Ni/Co)q), 또는 팔라듐 코발트 스택((Pd/Co)q), 또는 백금 코발트 스택((Pt/Co)q)을 포함할 수 있고, q는 양의 정수가 될 수 있다. 제4 피닝 층(160b)은 (Co/Ni)s, (Co/Pd)s, 또는 코발트 백금 스택((Co/Pt)s)를 포함할 수 있고, s는 양의 정수일 수 있고, q는 s보다 클 수 있다.
변조 층 (160)은 또한 자유 층(166)에 자기적으로 커플링되고 자유 층(166)의 안정성을 강화하도록 구성될 수 있다. 기준 층(170), SyAF 층(172), 및 변조 층(160)의 자화에 의해 자유 층(166) 상에 네트 스트레이 필드(net stray field)가 가해진다(exerted). 기준 층(170), SyAF 층(172), 및 변조 층(160)은, 자유 층(166) 상에 가해지는 네트 스트레이 필드가 0이 되거나 무시할 수 있도록, 물질, 두께, 및 성막을 조절함(adjusting)으로써 설계된다. 이에 따라, 자기 메모리 디바이스(100)의 P(평행, parallel)-상태 및 AP(비평행, anti-parallel)-상태가 균형을 이루고 안정화된다. 자유 층(166), SyAF 층(172), 및 변조 층(160)의 자화에 의해 기준 층(170) 상에 네트 스트레이 필드가 또한 가해진다. 자유 층(166), SyAF 층(172), 및 변조 층(160)은, 기준 층(170) 상에 가해지는 네트 스트레이 필드가 0이 되거나 기준 층(170)의 고유한 자화 방향과 동일 방향이 되도록, 물질, 두께, 및 성막을 조절함으로써 설계된다. 이에 따라, 백스티칭(backstitching) 문제가 제거되거나 적어도 감소될 수 있다.
일부 다른 대체 실시형태에서, 변조 층(160)은 자유 층(166)과 느슨하게 커플링되는 하나 이상의 자유 스위칭 자기 층(freer-switching magnetic layer)을 포함할 수 있다. 도 2a 및 도 2b는, 일부 실시형태에 따른 변조 층의 자기 효과를 나타내는 도 1의 자기 메모리 디바이스(100)의 개략적 다이어그램을 도시한다. MTJ 스택은, 도 2a에서는 낮은 저항 P 상태 및 도 2b에서는 높은 저항 AP 상태에 있다. 변조 층(160)은, 초기 각도를 제공함으로써 인큐베이션 시간을 감소시키고,
자유 층(166) 및 기준 층(170)에 자기 커플링함으로써 안정성을 향상시킨다. 변조 층(160)은 화살표(202 및 204)로 도시된 바와 같이 명확한 이지 축(clear easy axis)없이 설계되고, 파선 화살표(206)로 도시된 바와 같이 자유 층(166)에 자기적으로 커플링된다. 따라서, 변조 층(160)의 자화 방향은 화살표(206, 208)로 도시된 바와 같이 자유 층(166) 내에 넌 제로 초기 각도(non-zero initial angle)를 포함하는 (본 실시예에서 수직인) 자유 층(166)의 이지 축(easy axis)과 정렬되지 않고 남을 수 있다. 이에 따라, 인큐베이션 시간이 단축되고 스위칭을 위한 펄스 폭도 감소된다. 또한, 자유 층(166)과 변조 층(160) 사이의 자기 커플링은 자유 층(166)의 안정성을 강화시킨다. 예로서, 변조 층(160)은 Co80Ir20 또는 NiFe2O4를 포함할 수 있다.
다시 도 1을 참조하면, 일부 다른 대체 실시형태에서, 자기 메모리 디바이스(100)의 전체 저항을 조정하고 MTJ 스택(134)에 걸친 전압 또는 전류를 제어하기 위해 변조 층(160)은 하나 이상의 금속 또는 유전체 층을 포함할 수 있다.
또한, 셀렉터 층(174)은 바닥 전극(132)과 SyAF 층(172) 사이에 배치될 수 있다. 셀렉터 층(174)은 인가된 바이어스에 기초하여 전류 온과 오프를 스위칭하도록 구성된다. 일부 실시형태에서, 셀렉터 층(174)은 니켈 크롬(NiCr), 코발트 철 붕소(CoFeB), 마그네슘(Mg) 및/또는 탄탈룸(Ta)과 같은 물질을 포함한다. 셀렉터 층 자체는 산화물 반도체, Mo, Ag, TiN과 같은 물질 및 Pt, Pd, Ir, Ru와 같은 중금속에 의해 다층을 구성할 수 있다.
대체 실시형태에서, 상부로부터 하부로의 순서로, 자유 층(166)과 변조 층(160) 위에 SyAF 층(172) 및 기준 층(170)이 배치되도록, MTJ 스택(134)은 수직으로 "플립될(flipped)" 수 있다.
일부 실시형태에서, 액세스 트랜지스터(234)는 바닥 전극(132) 아래에 배치된 하부 금속 층(128)에 의해 MTJ 스택(134)에 커플링된다. 비트 라인(BL)은 상부 금속 층(152) 아래에 배치된 최상부 전극(136)을 통해 MTJ 스택(134)의 일 단부(one end)에 커플링되고, 소스 라인(SL)은 액세스 트랜지스터(234)를 통해 MTJ 스택(134)의 반대편 단부에 커플링된다. 따라서, 액세스 트랜지스터(234)의 게이트 전극에 대한 적합한 워드 라인(WL) 전압의 인가는 BL과 SL 사이에 MTJ 스택(134)을 커플링한다. 결과적으로, 적합한 바이어스 조건을 제공함으로써, MTJ 스택(134)은 낮은 저항을 갖는 제1 상태와 높은 저항을 갖는 제2 상태 사이에서 스위칭되어 데이터를 저장할 수 있다.
도 3a 및 도 3b는 각각 일부 실시형태에 따른 기판(101) 위에 배치된 집적 회로(IC)(300a 및 300b)의 단면도를 도시한다. 도 3a 및 도 3b에 도시된 바와 같이, 기판(101) 위에 상호접속 구조체(105)가 배치된다. 일부 실시형태에서, 상호접속 구조체(105)는 하부 ILD(inter-layer dielectric) 층(104)에 의해 둘러싸인 하부 금속 층(128) 및 상부 ILD 층(146)에 의해 둘러싸인 상부 금속 층(152)을 포함한다. 하부 금속 층(128) 및 상부 금속 층(152)은 구리를 포함할 수 있다. 하부 금속 층(128)은 제1 하부 금속 라인(102a) 및 제2 하부 금속 라인(102b)과 같은 서로 측방으로 정렬된 복수의 하부 금속 라인을 포함한다. 하부 금속 층(128)은 제1 하부 금속 라인(102a)에 커플링된 제1 하부 금속 비아(112a) 및 제2 하부 금속 라인(102b)에 커플링된 제2 하부 금속 비아(112b)와 같은 하부 금속 라인 위에 배치된 복수의 하부 금속 비아를 더 포함한다. 일부 실시형태에서, 하부 에치 스탑 층(106) 및/또는 보호 라이너(108)는 하부 금속 라인(102a, 102b) 및 하부 ILD 층(104)의 상부 표면(upper surface)을 직접 따라 배치된다. 하부 금속 비아(112a, 112b)의 최상부 표면(top surface)과 정렬된 상부 표면을 가진 보호 라이너(108) 위에 하부 로우 k 유전체 층(110)이 배치된다. 하부 에치 스탑 층(106)은 실리콘 탄화물, 실리콘 질화물, 또는 이들의 조합을 포함할 수 있다. 보호 라이너(108)는 TEOS(Tetraethyl Orthosilicate) 등의 유전체 물질을 포함할 수 있다. 상부 금속 층(152)은 하부 금속 층(128) 및 하부 ILD 층(104) 위에 놓인다. 상부 금속 층(152)은 제1 상부 금속 라인(150a) 및 제2 상부 금속 라인(102b)과 같은 서로 측방으로 정렬된 복수의 상부 금속 라인을 포함할 수 있다. 복수의 상부 금속 비아는, 제1 상부 금속 라인(150a)에 커플링된 제1 상부 금속 비아(148a) 및 제2 하부 금속 라인(150b)에 커플링된 제2 상부 금속 비아(148b)를 포함하는 복수의 상부 금속 라인에 각각 커플링된다. 일부 실시형태에서, 상부 에치 스탑 층(142) 및/또는 보호 라이너(144)는 상부 금속 비아(148a, 148b)의 하부 부분을 둘러싸도록 배치된다. 제1 하부 금속 비아(112a)와 제1 상부 금속 비아(148a) 사이에 조정된 자기 모듈(130)이 배치된다. 일부 실시형태에서, 조정된 자기 모듈(130)은 도 1에 도시된 조정된 자기 모듈(130)과 유사하거나 동일한 구조를 가질 수 있다. 도 1을 참조하여 이미 도시된 바와 같이, 저항, 스위칭 임계치, 스위칭 펄스 목 등의 MTJ 스택(134)의 전기적 특성을 조절하기 위해, 변조 층(160) 및/또는 셀렉터 층(174)을 사용하여 조정 가능 자기 모듈로부터의 특정 애플리케이션에 따라 조정된 자기 모듈(130)이 설계된다.
일부 실시형태에서, 도 3a를 참조하면, 상부 금속 층(152)과 하부 금속 층(128) 사이에 중간 금속 층(140)이 배치된다. 중간 금속 층(140)은 제2 상부 금속 비아(148b) 및 제2 하부 금속 비아(112b)에 인접하고, 조정된 자기 모듈(130)의 높이와 실질적으로 동일한 높이를 갖는 중간 금속 라인(137)을 포함한다. 일부 대체 실시형태에서, 도 1b를 참조하면, 상부 금속 층(152)과 하부 금속 층(128) 사이에 다수의 중간 금속 층(140’)이 배치된다. 예를 들어, 제1 중간 금속 라인(139) 및 제2 중간 금속 라인(143)이 제2 상부 금속 비아(148b)와 제2 하부 금속 비아(112b) 상에 배치되고 중간 금속 비아(141)에 의해 접속된다. 하나 이상의 중간 금속 층을 교차하도록 조정된 자기 모듈(130)을 통합시킴으로써, 메모리 셀, 금속 층, 및 ILD 층의 치수가 유연하게 설계될 수 있고, 다른 것에 의해 한정되지 않는다.
도 4는 일부 실시형태에 따른 상이한 조성 또는 치수를 가진 복수의 자기 메모리 디바이스(예를 들어, 124a, 124b, 124c)를 포함하는 집적 회로(400)의 단면도를 도시한다. 도 3a 및 도 3b에 도시된 것과 마찬가지로, 하나 이상의 중간 금속 층 내의 상부 금속 층(152)과 하부 금속 층(128) 사이의 상호접속 구조체(105) 내에 복수의 자기 메모리 디바이스(예를 들어, 124a, 124b, 124c)가 삽입된다. 동일한 중간 금속 층(140) 내에 자기 메모리 디바이스(124a, 124b, 124c)가 삽입된 것으로 도시되었지만, 복수의 자기 메모리 디바이스는 하나 이상의 상이한 금속 층 내에 배열될 수 있는 것으로 이해된다. 2개의 개별 금속 층 내에 배열된 2개의 자기 메모리 디바이스의 예가 도 5에서 나중에 도시된다. 상이한 기능적 최적화를 위해 조성 또는 치수를 변경하도록 복수의 자기 메모리 디바이스가 조정된다. 예를 들어, 제1 자기 메모리 디바이스(124a)는, 스핀 전달 토크 효율을 증가시키기 위해 상대적으로 작은 측면 치수 및 비교적 두꺼운 잘 결정화된 터널링 장벽 층을 가짐으로써 저전류 및 고속을 위한 제1 조정된 자기 모듈(130a)의 어레이를 포함할 수 있다. 제1 자기 메모리 디바이스(124a)는, 현재 SRAM 메모리를 사용하는 컴퓨터 시스템을 위한 코어 캐시 또는 공유 캐시를 위해 사용될 수 있다. 제2 자기 메모리 디바이스(124b)는 예를 들어 컴퓨터 시스템을 위한 온 패키지 메모리로서 사용될 현재 DRAM 메모리의 기능을 대체하기 위해 제2 조정된 자기 모듈(130b)의 어레이를 포함할 수 있다. 측면 치수는 제1 자기 메모리 디바이스(124a)보다 크고, 이에 상응하여 제1 자기 메모리 디바이스(124a)에 비해 전류가 증가되고 속도가 감소된다. 디바이스의 전기적 특성을 조정하기 위해 제1 자기 메모리 디바이스(124a) 및 제2 자기 메모리 디바이스(124b) 내에서 전술한 변조 층이 사용될 수 있다. 제3 자기 메모리 디바이스(124c)는 현재 플래시 메모리의 기능을 대체하고 향상된 보유력을 갖도록 제3 조정된 자기 모듈(130c)의 어레이를 포함할 수 있다. 제3 자기 메모리 디바이스(124c)는 제1 자기 메모리 디바이스(124a) 및 제2 자기 메모리 디바이스(124b)보다 큰 측면 치수를 가질 수 있다. 예를 들어, 포화된 자화가 큰 물질을 사용함으로써 전체 자화를 증가시키고 그리고/또는 자유 층의 부피를 증가시키도록 제3 자기 메모리 디바이스(124c)의 MTJ 스택의 자유 층이 조정된다. 제3 자기 메모리 디바이스(124c)는 스위칭 임계치 변조 층이 없을 수 있다.
도 5는 상호접속 구조체(105)의 상이한 금속 층들 사이에 삽입된 복수의 자기 메모리 디바이스들(예를 들어, 126a, 126b)을 포함하는 집적 회로(500)의 단면도를 도시한다. 도 3a 및 도 3b에 도시된 것과 마찬가지로, 하나 이상의 중간 금속 층 내의 상부 금속 층(152)과 하부 금속 층(128) 사이의 상호접속 구조체(105) 내에 복수의 자기 메모리 디바이스(예를 들어, 126a, 126b)가 삽입된다. 자기 메모리 디바이스(126a, 126b)는 상이한 중간 금속 층들(140, 152) 내에 삽입된 것으로 도시되어 있다. 제1 자기 메모리 디바이스(126a)는, 제2 중간 금속 층(154)의 금속 라인(158)과 하부 금속 층(128)의 제1 하부 금속 라인(102a) 사이의 제1 중간 금속 층(140) 내에 삽입되고, 금속 비아(112a 및 156a)에 의해 전기적으로 커플링된다. 제2 자기 메모리 디바이스(126b)는, 상부 금속 층(152)의 금속 라인(150b)과 제1 중간 금속 층(140)의 금속 라인(137) 사이의 제2 중간 금속 층(154) 내에 삽입되고, 금속 비아(156b 및 148b)에 의해 전기적으로 커플링된다. 복수의 자기 메모리 디바이스(126a, 126b) 각각은, 도 3b에 도시된 바와 같이, 다수의 중간 금속 층에 걸쳐 배열될 수도 있다. 상이한 기능적 최적화를 위해 조성 또는 치수를 변경하도록 복수의 자기 메모리 디바이스(126a, 126b)가 조정될 수 있다. 도 4를 참조하여 전술한 바와 같이, SRAM, DRAM, 또는 플래시 메모리를 교체하는 것 외에도, 조정가능 자기 모듈은 다른 회로 콤포넌트로서 사용되도록 조정될 수도 있다. 도 5는 조정된 자기 모듈(130d, 130e)의 다른 2개의 실시예를 도시한다. 제4 조정된 자기 모듈(130d)은 전술한 조정된 자기 모듈(130a-c)과 비교하여 더 작은 측면 치수 및/또는 더 두꺼운 터널링 장벽 층을 가짐으로써 고 저항 콤포넌트로서 기능할 수 있다. 또한, 셀렉터 층(174)은 낮고 안정적인 온-전류(on-current)를 갖도록 배열될 수 있다. 제5 조정된 자기 모듈(130e)은 헤더/풋터 스위치 콤포넌트로서 기능할 수 있고 작은 온 저항 및 작은 자기저항을 가질 수 있다. 제5 조정된 자기 모듈(130e)은 전술한 조정된 자기 모듈(130a-c)과 비교하여 치수가 작고 터널링 장벽 층이 없을 수 있다. 또한, 모듈(130e)을 위한 셀렉터 층(174)은 원하는 스위칭 임계치를 갖도록 선택될 수 있다.
도 6은, 일부 실시형태에 따라 함께 패키징된 프로세서 칩(602) 및 집적 시스템 칩(604)을 포함하는 집적 회로 패키지(600)의 개략적인 다이어그램을 도시한다. 집적 시스템 칩(604)은 하나의 기판 내에 집적된 자기 메모리 디바이스(124a, 124b, 124c, 126a, 및 126b)를 포함한다. CMOS 로직 디바이스는 기판 내에 집적될 수 있다. 자기 메모리 디바이스(124a, 124b, 124c, 126a, 및 126b)는 각각 복수의 조정된 자기 모듈(130a, 130b, 130c, 130d, 및 130e)을 포함한다. 조정된 자기 모듈(130a, 130b, 130c, 130d, 및 130e)은 치수 및 조성을 조절함으로써 조정가능 자기 모듈로 만들어진다. 조정된 자기 모듈(130a, 130b, 130c, 130d, 및 130e)의 예는 도 4 및 도 5와 연관되어 도시되어 있다. 제1 자기 메모리 디바이스(124a)는, 상대적으로 작은 측면 치수 및 비교적 두꺼운 잘 결정화된 터널링 장벽 층을 가짐으로써 저전류 및 고속을 위한 제1 조정된 자기 모듈(130a)의 어레이를 포함할 수 있다. 제1 자기 메모리 디바이스(124a)는, 현재 SRAM 메모리를 사용하는 컴퓨터 시스템을 위한 코어 캐시 또는 공유 캐시를 위해 사용될 수 있다. 제2 자기 메모리 디바이스(124b)는 예를 들어 컴퓨터 시스템을 위한 온 패키지 메모리로서 사용될 현재 DRAM 메모리의 기능을 대체하기 위해 제2 조정된 자기 모듈(130b)의 어레이를 포함할 수 있다. 제2 조정된 자기 모듈(130b)의 측면 치수는 제1 조정된 자기 모듈(130a)보다 크고, 이에 상응하여 제1 자기 메모리 디바이스(124a)에 비해 전류가 증가되고 속도가 감소된다. 디바이스의 전기적 특성을 조정하기 위해 제1 자기 메모리 디바이스(124a) 및 제2 자기 메모리 디바이스(124b) 내에서 변조 층이 사용될 수 있다. 제3 자기 메모리 디바이스(124c)는 현재 플래시 메모리의 기능을 대체하고 향상된 보유력을 갖도록 제3 조정된 자기 모듈(130c)의 어레이를 포함할 수 있다. 제3 조정된 자기 모듈(130c)은 제1 조정된 자기 모듈(130a) 및 제2 조정된 자기 모듈(130b)보다 큰 측면 치수를 가질 수 있다. 예를 들어 포화된 자화가 큰 물질을 사용함으로써 전체 자화를 증가시키고 그리고/또는 자유 층의 부피를 증가시키도록 제3 조정된 자기 모듈(130c)의 MTJ 스택의 자유 층이 조정된다. 제3 조정된 자기 모듈(130c)은 스위칭 임계치 변조 층이 없을 수 있다. 제4 자기 메모리 디바이스(126a)는 복수의 제4 자기 모듈(130d)을 포함한다. 제4 조정된 자기 모듈(130d)은 전술한 조정된 자기 모듈(130a-c)과 비교하여 더 작은 측면 치수 및/또는 더 두꺼운 터널링 장벽 층을 가짐으로써 고 저항 콤포넌트로서 기능할 수 있다. 또한, 셀렉터 층은 낮고 안정적인 온-전류(on-current)를 갖도록 배열될 수 있다. 제5 자기 메모리 디바이스(126b)는 복수의 제5 자기 모듈(130e)을 포함한다. 제5 조정된 자기 모듈(130e)은 헤더/푸터 스위치 콤포넌트로서 기능할 수 있고 작은 온 저항 및 작은 자기저항을 가질 수 있다. 제5 조정된 자기 모듈(130e)은 전술한 조정된 자기 모듈(130a-c)과 비교하여 치수가 작고 터널링 장벽 층이 없을 수 있다. 또한, 셀렉터 층(174)은 원하는 스위칭 임계치를 갖도록 선택될 수 있다. 자기 메모리 디바이스(124a, 124b, 124c, 126a, 및 126b)는 상호접속 구조체의 동일한 중간 금속 층 내에 삽입될 수 있다. 대안적으로, 자기 메모리 디바이스(124a, 124b, 124c, 126a, 및 126b)는 상호접속 구조체의 다수의 상이한 중간 금속 층 내에 삽입될 수도 있다. 상호접속 구조체는 집적 시스템 칩(604)의 라인 구조체의 후방 단부(back end)가 될 수 있다.
도 7은, 일부 대체 실시형태에 따른 복수의 자기 메모리 디바이스를 포함하는 집적 시스템 칩을 포함하는 집적 회로 패키지의 개략적인 다이어그램을 도시한다. 도 6에 비해, 프로세서(702)는 하나의 기판에서 자기 메모리 디바이스(124a, 124b, 124c, 126a, 및 126b)와 함께 하나의 칩(704) 내에 집적될 수 있다. CMOS 로직 디바이스는 기판 내에 집적될 수 있다.
본 명세서에 걸쳐 본 명세서에 기술된 방법론의 양태를 논의함에 있어서 예시적인 구조를 참조하지만, 이러한 방법론은 제시된 대응하는 구조에 의해 제한되지 않아야 한다는 것이 이해될 것이다. 오히려, 방법론(및 구조)은 서로 독립적인 것으로 간주되어야하고, 도면에 도시 된 임의의 특정 양태에 관계없이 독립적으로 실시될 수 있다. 또한, 본 명세서에 기술된 층은 스핀-온, 스퍼터링, 성장 및/또는 성막 기술 등과 같은 임의의 적합한 방식으로 형성될 수 있다.
또한, 본 명세서 및 첨부 도면의 판독 및/또는 이해에 기초하여 통상의 기술자에게 동등한 변경 및/또는 수정이 발생할 수 있다. 본 명세서의 개시는 그러한 수정 및 변경을 포함하며 일반적으로 이에 의해 제한되도록 의도되지 않는다. 예를 들어, 본 명세서에 제공된 도면이 특정 도핑 타입을 갖도록 예시되고 설명되었지만, 통상의 기술자에게 이해될 수 있는 바와 같이 대안적인 도핑 타입이 이용될 수 있다는 것이 이해될 것이다.
일부 실시형태에서, 본 개시는 자기 메모리 디바이스에 관한 것이다. 자기 메모리 디바이스는, 바닥 전극, 바닥 전극 위에 배치된 셀렉터 층, 및 셀렉터 층 위에 배치되고 기준 층 및 기준 층 위에 배치된 자유 층을 포함하고, 터널링 장벽 층에 의해 기준 층으로부터 분리된 MTJ 스택을 포함한다. 자기 메모리 디바이스는 MTJ 스택 위에 배치된 변조 층 및 스위칭 임계치 변조 층 위에 배치된 최상부 전극을 더 포함한다. 셀렉터 층은 인가된 바이어스에 기초하여 전류 온과 오프를 스위칭하도록 구성된다.
다른 실시형태에서, 본 개시는 집적 시스템 칩에 관한 것이다. 집적 시스템 칩은 기판 및 상기 기판 상에 배치된 하부 금속 층을 포함한다. 하부 금속 층은 제1 영역 내의 제1 하부 금속 라인 및 제2 영역 내의 제2 하부 금속 라인을 포함한다. 집적 시스템 칩은 하부 금속 층 위에 놓이고 제1 영역 내의 제1 상부 금속 라인 및 제2 영역 내의 제2 상부 금속 라인을 포함하는 상부 금속 층을 더 포함한다. 집적 시스템 칩은 제1 하부 금속 라인과 제1 상부 금속 라인 사이에 배치된 제1 자기 메모리 디바이스 및 제2 하부 금속 라인과 제2 상부 금속 라인 사이에 배치된 제2 자기 메모리 디바이스를 더 포함한다. 제1 자기 디바이스 및 제2 자기 디바이스는 상이한 측면 치수를 갖는다.
또 다른 실시형태에서, 본 개시는 집적 시스템 칩에 관한 것이다. 집적 시스템 칩은 기판 및 상기 기판 위에 배치된 상호접속 구조체를 포함한다. 상호접속 구조체는 복수의 레벨링된 수평 금속 라인을 각각 포함하는 복수의 금속 층을 포함한다. 상호접속 구조체는 기판 위에 배치된 하부 금속 층, 하부 금속 층 위에 배치된 중간 금속 층, 및 중간 금속 층 위에 놓인 상부 금속 층을 포함한다. 집적 시스템 칩은, 하부 금속 층과 중간 금속 층 사이에 배치된 제1 자기 메모리 디바이스 및 중간 금속 층과 상부 금속 층 사이에 배치된 제2 자기 메모리 디바이스를 더 포함한다. 제1 자기 디바이스 및 제2 자기 디바이스는 상이한 수직 두께를 갖는다.
1) 본 개시의 실시형태에 따른 자기 메모리 디바이스는, 바닥 전극(bottom electrode); 상기 바닥 전극 위에 배치된 셀렉터 층(selector layer); 상기 셀렉터 층 위에 배치되고, 기준 층(reference layer) 및 상기 기준 층 위에 배치된 자유 층(free layer)을 포함하고, 터널링 장벽 층(tunneling barrier layer)에 의해 상기 기준 층으로부터 분리된 MTJ 스택; 상기 MTJ 스택 위에 배치된 변조 층(modulating layer); 및 상기 변조 층 위에 배치된 최상부 전극(top electrode)을 포함하고, 상기 셀렉터 층은 인가된 바이어스에 기초하여 전류 온과 오프를 스위칭하도록 구성된다.
2) 본 개시의 실시형태에 따른 자기 메모리 디바이스에 있어서, 상기 변조 층은 자기 또는 전기 상호작용을 통해 상기 MTJ 스택의 스위칭 임계치를 변조하도록 구성된다.
3) 본 개시의 실시형태에 따른 자기 메모리 디바이스에 있어서, 상기 변조 층은 상기 자유 층에 자기적으로 커플링됨으로써 상기 자유 층의 안정성을 강화시키도록 구성된다.
4) 본 개시의 실시형태에 따른 자기 메모리 디바이스에 있어서, 상기 변조 층은 하나의 층이 다른 층 상에 적층된 코발트 층과 백금 층의 스택, 또는 하나의 층이 다른 층 상에 적층된 코발트 층과 니켈 층의 스택을 포함한다.
5) 본 개시의 실시형태에 따른 자기 메모리 디바이스에 있어서, 상기 변조 층은 Co80Ir20 또는 NiFe2O4를 포함한다.
6) 본 개시의 실시형태에 따른 자기 메모리 디바이스에 있어서, 상기 변조 층은 상기 자유 층에 직접 접촉하고 자기적으로 커플링된다.
7) 본 개시의 다른 실시형태에 따른 집적 시스템 칩은, 기판; 상기 기판 위에 배치되고, 제1 영역 내의 제1 하부 금속 라인 및 제2 영역 내의 제2 하부 금속 라인을 포함하는 하부 금속 층; 상기 하부 금속 층 위에 놓이고 상기 제1 영역 내의 제1 상부 금속 라인 및 상기 제2 영역 내의 제2 상부 금속 라인을 포함하는 상부 금속 층; 상기 제1 하부 금속 라인과 상기 제1 상부 금속 라인 사이에 배치된 제1 자기 메모리 디바이스; 및 상기 제2 하부 금속 라인과 상기 제2 상부 금속 라인 사이에 배치된 제2 자기 메모리 디바이스를 포함하고, 상기 제1 자기 메모리 디바이스와 상기 제2 자기 메모리 디바이스는 상이한 측면 치수(lateral dimension)를 갖는다.
8) 본 개시의 다른 실시형태에 따른 집적 시스템 칩에 있어서, 상기 제1 자기 메모리 디바이스 및 상기 제2 자기 메모리 디바이스는 동일한 수직 두께를 갖는다.
9) 본 개시의 다른 실시형태에 따른 집적 시스템 칩에 있어서, 상기 제1 자기 메모리 디바이스는 상기 제1 하부 금속 라인 위에 배치된 제1 셀렉터 층, 상기 제1 셀렉터 층 위에 배치된 제1 MTJ 스택, 및 상기 제1 MTJ 스택 위에 배치된 제1 변조 층을 포함한다.
10) 본 개시의 다른 실시형태에 따른 집적 시스템 칩에 있어서, 상기 제2 자기 메모리 디바이스는 제2 셀렉터 층 위에 배치된 제2 MTJ 스택 및 상기 제2 MTJ 스택 위에 배치된 제2 변조 층을 포함한다.
11) 본 개시의 다른 실시형태에 따른 집적 시스템 칩에 있어서, 상기 제2 MTJ 스택은 상기 제1 MTJ 스택과 동일한 조성 및 두께를 갖는다.
12) 본 개시의 다른 실시형태에 따른 집적 시스템 칩에 있어서, 상기 제2 자기 메모리 디바이스에는 변조 층이 없고; 상기 제2 자기 메모리 디바이스의 제2 MTJ 스택은 상기 제1 MTJ 스택보다 큰 수직 두께를 갖는다.
13) 본 개시의 다른 실시형태에 따른 집적 시스템 칩에 있어서, 상기 제1 자기 메모리 디바이스는 제1 터널링 장벽 층에 의해 수직으로 분리된 제1 기준 층 및 제1 자유 층을 포함하고; 상기 제2 자기 메모리 디바이스는 서로 직접 접촉하는 제2 기준 층 및 제2 자유 층을 포함한다.
14) 본 개시의 다른 실시형태에 따른 집적 시스템 칩에 있어서, 제3 하부 금속 라인과 제3 상부 금속 라인 사이에 배치된 고저항 디바이스를 더 포함하고, 상기 고저항 디바이스는 상기 제1 자기 메모리 디바이스 및 상기 제2 자기 메모리 디바이스보다 작은 측면 치수를 갖는다.
15) 본 개시의 다른 실시형태에 따른 집적 시스템 칩에 있어서, 상기 하부 금속 층과 상부 금속 층 사이에 배치된 중간 금속 층을 더 포함한다.
16) 본 개시의 또 다른 실시형태에 따른 집적 시스템 칩은, 기판; 상기 기판 위에 배치되고, 수평으로 레벨링된 복수의 금속 라인을 각각 포함하는 복수의 금속 층을 포함하고, 상기 기판 위에 배치된 하부 금속 층, 상기 하부 금속 층 위에 배치된 중간 금속 층, 및 상기 중간 금속 층 위에 놓인 상부 금속 층을 포함하는, 상호접속 구조체; 상기 하부 금속 층과 상기 중간 금속 층 사이에 배치된 제1 자기 메모리 디바이스; 및 상기 중간 금속 층과 상기 상부 금속 층 사이에 배치된 제2 자기 메모리 디바이스를 포함하고, 상기 제1 자기 메모리 디바이스 및 상기 제2 자기 메모리 디바이스는 상이한 수직 두께를 갖는다.
17) 본 개시의 또 다른 실시형태에 따른 집적 시스템 칩에 있어서, 상기 제1 자기 메모리 디바이스 및 상기 제2 자기 메모리 디바이스는 상이한 측면 치수를 갖는다.
18) 본 개시의 또 다른 실시형태에 따른 집적 시스템 칩에 있어서, 상기 집적 시스템 칩은 상기 상호접속 구조체 내에 삽입된 헤더/풋터 스위치 디바이스(header/footer switch device)를 더 포함한다.
19) 본 개시의 또 다른 실시형태에 따른 집적 시스템 칩에 있어서, 상기 집적 시스템 칩은 상기 상호접속 구조체 내에 삽입된 고저항 디바이스를 더 포함한다.
20) 본 개시의 또 다른 실시형태에 따른 집적 시스템 칩에 있어서, 상기 집적 시스템 칩은 상기 기판 내에 배치된 CMOS 로직 회로를 더 포함한다.
상기 내용은 당업자가 본 개시의 상세한 내용을 더 잘 이해할 수 있도록 몇가지 실시형태의 특징의 개요를 설명한 것이다. 여기 개시된 실시형태의 동일 목적을 수행하는 것 및/또는 동일 장점을 달성하는 것을 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있다는 것을 통상의 기술자는 인식해야 한다. 또한, 이러한 동등물은 본 개시의 사상 및 범위로부터 벗어나지 않는다는 것과 본 개시의 사상 및 범위로부터 벗어나지 않는 다양한 변경, 대체, 및 개조가 이루어질 수 있다는 것을 통상의 기술자는 인식해야 한다.

Claims (10)

  1. 자기 메모리 디바이스에 있어서,
    바닥 전극(bottom electrode);
    상기 바닥 전극 위에 배치된 셀렉터 층(selector layer);
    상기 셀렉터 층 위에 배치되고, 기준 층(reference layer) 및 상기 기준 층 위에 배치된 자유 층(free layer)을 포함하는 MTJ 스택;
    상기 MTJ 스택 위에 배치된 변조 층(modulating layer); 및
    상기 변조 층 위에 배치된 최상부 전극(top electrode)
    을 포함하고,
    상기 기준 층 및 상기 자유 층은 서로 직접 접촉하는 것인, 자기 메모리 디바이스.
  2. 제1항에 있어서,
    상기 변조 층은 자기 또는 전기 상호작용을 통해 상기 MTJ 스택의 스위칭 임계치를 변조하도록 구성되는 것인, 자기 메모리 디바이스.
  3. 제1항에 있어서,
    상기 변조 층은 상기 자유 층에 자기적으로 커플링됨으로써 상기 자유 층의 안정성을 강화시키도록 구성되는 것인, 자기 메모리 디바이스.
  4. 제1항에 있어서,
    상기 변조 층은 하나의 층이 다른 층 상에 적층된 코발트 층과 백금 층의 스택, 또는 하나의 층이 다른 층 상에 적층된 코발트 층과 니켈 층의 스택을 포함하는 것인, 자기 메모리 디바이스.
  5. 제1항에 있어서,
    상기 변조 층은 Co80Ir20 또는 NiFe2O4를 포함하는 것인, 자기 메모리 디바이스.
  6. 제1항에 있어서,
    상기 변조 층은 상기 자유 층에 자기적으로 커플링되는 것인, 자기 메모리 디바이스.
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