JP2023039160A - 磁気メモリデバイス - Google Patents

Abstract

【課題】メモリセルのサイズを小さくする。【解決手段】一実施形態の磁気メモリデバイスは、第１乃至第３導電体層と、第１乃至第３導電体層に接続された３端子型のメモリセルと、を備える。第１メモリセルは、第４導電体層と、磁気抵抗効果素子と、２端子型の第１スイッチング素子と、２端子型の第２スイッチング素子と、を含む。第４導電体層は、第１導電体層と接続された第１部分と、第２導電体層と接続された第２部分と、第３導電体層と接続されかつ第１部分と第２部分との間に位置する第３部分と、を有する。磁気抵抗効果素子は、第３導電体層と第４導電体層との間に接続される。第１スイッチング素子は、第２導電体層と第４導電体層との間に接続される。第２スイッチング素子は、第１導電体層と第３導電体層との間に接続される。【選択図】図４

Description

実施形態は、磁気メモリデバイスに関する。

磁気抵抗効果素子を記憶素子として用いた磁気メモリデバイスが知られている。磁気抵抗効果素子へデータを書き込む方式として、種々の手法が提案されている。

米国特許第９８３０９６８号明細書 米国特許出願公開第２０２１／００１２８２０号明細書 特開２０２０－１８８１３８号公報 米国特許第１０７７０２１４号明細書 米国特許出願公開第２０１７／０１１７０２７号明細書 特開２０１２－２３５０６３号公報 米国特許第９３８５１６０号明細書

Yeongkyo Seo, et al., "Area-Efficient SOT-MRAM With a Schottky Diode," IEEE Electron Device Letters, Vol. 37, No. 8, August 2016

メモリセルのサイズを小さくする。

実施形態の磁気メモリデバイスは、第１導電体層と、第２導電体層と、第３導電体層と、上記第１導電体層、上記第２導電体層、及び上記第３導電体層に接続された３端子型の第１メモリセルと、を備える。上記第１メモリセルは、第４導電体層と、第１磁気抵抗効果素子と、２端子型の第１スイッチング素子と、２端子型の第２スイッチング素子と、を含む。上記第４導電体層は、上記第１導電体層と接続された第１部分と、上記第２導電体層と接続された第２部分と、上記第３導電体層と接続されかつ上記第１部分と上記第２部分との間に位置する第３部分と、を有する。上記第１磁気抵抗効果素子は、上記第３導電体層と上記第４導電体層との間に接続される。上記第１スイッチング素子は、上記第２導電体層と上記第４導電体層との間に接続される。上記第２スイッチング素子は、上記第１導電体層と上記第３導電体層との間に接続される。

第１実施形態に係る磁気メモリデバイスの構成の一例を示すブロック図。 第１実施形態に係るメモリセルアレイの回路構成の一例を示す回路図。 第１実施形態に係るメモリセルアレイの平面レイアウトの一例を示す平面図。 第１実施形態に係るメモリセルアレイの断面構造の一例を示す、図３のＩＶ－ＩＶ線に沿った断面図。 第１実施形態に係る磁気抵抗効果素子及び周辺の配線の断面構造の一例を示す、図４の領域Ｖの断面図。 第１実施形態に係る磁気メモリデバイスのスイッチング素子の特性の一例を示すダイアグラム。 第１実施形態に係る磁気メモリデバイスのスイッチング素子の特性の一例を示すダイアグラム。 第１実施形態に係る磁気メモリデバイスにおける書込み動作の一例を示す回路図。 第１実施形態に係る磁気メモリデバイスにおける書込み動作の一例を示す断面図。 第１実施形態に係る磁気メモリデバイスにおける書込み動作の一例を示す断面図。 第１実施形態に係る磁気メモリデバイスにおける読出し動作の一例を示す回路図。 第１実施形態に係る磁気メモリデバイスにおける読出し動作の一例を示す断面図。 第１実施形態の第１変形例に係る磁気抵抗効果素子及び周辺の配線の断面構造の一例を示す断面図。 第１実施形態の第１変形例に係る磁気メモリデバイスにおける書込み動作の一例を示す回路図。 第１実施形態の第１変形例に係る磁気メモリデバイスにおける書込み動作の一例を示す回路図。 第１実施形態の第１変形例に係る磁気メモリデバイスにおける書込み動作の一例を示す断面図。 第１実施形態の第２変形例に係る磁気抵抗効果素子及び周辺の配線の断面構造の一例を示す断面図。 第１実施形態の第２変形例に係る磁気メモリデバイスにおける書込み動作の一例を示す回路図。 第１実施形態の第２変形例に係る磁気メモリデバイスにおける書込み動作の一例を示す断面図。 第１実施形態の第３変形例に係るメモリセルアレイの平面レイアウトの一例を示す平面図。 第１実施形態の第３変形例に係る磁気抵抗効果素子及び周辺の配線の断面構造の一例を示す断面図。 第１実施形態の第３変形例に係る磁気メモリデバイスにおける書込み動作の一例を示す回路図。 第１実施形態の第３変形例に係る磁気メモリデバイスにおける書込み動作の一例を示す断面図。 第２実施形態に係るメモリセルアレイの回路構成の一例を示す回路図。 第２実施形態に係るメモリセルアレイの平面レイアウトの一例を示す平面図。 第２実施形態に係るメモリセルアレイの断面構造の一例を示す、図２５のＸＸＶＩ－ＸＸＶＩ線に沿った断面図。 第３実施形態に係るメモリセルアレイの回路構成の一例を示す回路図。 第３実施形態に係るメモリセルアレイの平面レイアウトの一例を示す平面図。 第３実施形態に係るメモリセルアレイの断面構造の一例を示す、図２８のＸＸＩＸ－ＸＸＩＸ線に沿った断面図。 第３実施形態に係るメモリセルアレイの断面構造の一例を示す、図２８のＸＸＸ－ＸＸＸ線に沿った断面図。 第４実施形態に係るメモリセルアレイの平面レイアウトの一例を示す平面図。 第５実施形態に係るメモリセルアレイの平面レイアウトの一例を示す平面図。 第６実施形態に係るメモリセルアレイの回路構成の一例を示す回路図。 第６実施形態に係るメモリセルアレイの平面レイアウトの一例を示す平面図。

以下、図面を参照していくつかの実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。添え字は、下付き文字や上付き文字に限らず、例えば、参照符号の末尾に添加される小文字のアルファベット、記号、及び配列を意味するインデックス等を含む。

本明細書において、磁気メモリデバイスは、例えば、ＭＲＡＭ（Magnetoresistive Random Access Memory）である。磁気メモリデバイスは、記憶素子として磁気抵抗効果素子を含む。磁気抵抗効果素子は、磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）によって磁気抵抗効果（Magnetoresistance effect）を有する抵抗変化素子である。磁気抵抗効果素子は、ＭＴＪ素子とも称する。

１．第１実施形態
第１実施形態について説明する。

１．１ 構成
まず、第１実施形態に係る磁気メモリデバイスの構成について説明する。

１．１．１ 磁気メモリデバイス
図１は、第１実施形態に係る磁気メモリデバイスの構成の一例を示すブロック図である。磁気メモリデバイス１は、メモリセルアレイ１０、ロウ選択回路１１、カラム選択回路１２、デコード回路１３、書込み回路１４、読出し回路１５、電圧生成回路１６、入出力回路１７、及び制御回路１８を備える。

メモリセルアレイ１０は、磁気メモリデバイス１におけるデータの記憶部である。メモリセルアレイ１０は、複数のメモリセルＭＣを備える。複数のメモリセルＭＣの各々は、行（row）及び列（column）の組に対応付けられる。同一行にあるメモリセルＭＣは、同一のワード線ＷＬに接続され、同一列にあるメモリセルＭＣは、同一の読出し用ビット線ＲＢＬ及び書込み用ビット線ＷＢＬの組に接続される。

ロウ選択回路１１は、メモリセルアレイ１０の行を選択する回路である。ロウ選択回路１１は、ワード線ＷＬを介してメモリセルアレイ１０と接続される。ロウ選択回路１１には、デコード回路１３からのアドレスＡＤＤのデコード結果（ロウアドレス）が供給される。ロウ選択回路１１は、アドレスＡＤＤのデコード結果に基づいた行に対応するワード線ＷＬを選択する。以下において、選択されたワード線ＷＬは、選択ワード線ＷＬと言う。また、選択ワード線ＷＬ以外のワード線ＷＬは、非選択ワード線ＷＬと言う。

カラム選択回路１２は、メモリセルアレイ１０の列を選択する回路である。カラム選択回路１２は、読出し用ビット線ＲＢＬ及び書込み用ビット線ＷＢＬを介してメモリセルアレイ１０と接続される。カラム選択回路１２には、デコード回路１３からのアドレスＡＤＤのデコード結果（カラムアドレス）が供給される。カラム選択回路１２は、アドレスＡＤＤのデコード結果に基づいた列に対応する読出し用ビット線ＲＢＬ及び書込み用ビット線ＷＢＬを選択する。以下において、選択された読出し用ビット線ＲＢＬ及び書込み用ビット線ＷＢＬはそれぞれ、選択ビット線ＲＢＬ及び選択ビット線ＷＢＬと言う。また、選択ビット線ＲＢＬ以外の読出し用ビット線ＲＢＬ、及び選択ビット線ＷＢＬ以外の書込み用ビット線ＷＢＬはそれぞれ、非選択ビット線ＲＢＬ及び非選択ビット線ＷＢＬと言う。

デコード回路１３は、入出力回路１７からのアドレスＡＤＤをデコードするデコーダである。デコード回路１３は、アドレスＡＤＤのデコード結果を、ロウ選択回路１１、及びカラム選択回路１２に供給する。アドレスＡＤＤは、選択されるカラムアドレス、及びロウアドレスを含む。

書込み回路１４は、例えば、書込みドライバ（図示せず）を含む。書込み回路１４は、メモリセルＭＣへのデータの書込みを行う。

読出し回路１５は、例えば、センスアンプ（図示せず）を含む。読出し回路１５は、メモリセルＭＣからのデータの読出しを行う。

電圧生成回路１６は、磁気メモリデバイス１の外部（図示せず）から提供された電源電圧を用いて、メモリセルアレイ１０の各種の動作のための電圧を生成する。例えば、電圧生成回路１６は、書込み動作の際に必要な種々の電圧を生成し、書込み回路１４に出力する。また、例えば、電圧生成回路１６は、読出し動作の際に必要な種々の電圧を生成し、読出し回路１５に出力する。

入出力回路１７は、磁気メモリデバイス１の外部との通信を司る。入出力回路１７は、磁気メモリデバイス１の外部からのアドレスＡＤＤを、デコード回路１３に転送する。入出力回路１７は、磁気メモリデバイス１の外部からのコマンドＣＭＤを、制御回路１８に転送する。入出力回路１７は、種々の制御信号ＣＮＴを、磁気メモリデバイス１の外部と、制御回路１８と、の間で送受信する。入出力回路１７は、磁気メモリデバイス１の外部からのデータＤＡＴを書込み回路１４に転送し、読出し回路１５から転送されたデータＤＡＴを磁気メモリデバイス１の外部に出力する。

制御回路１８は、例えば、ＣＰＵ（Central Processing Unit）のようなプロセッサ、及びＲＯＭ（Read Only Memory）を含む。制御回路１８は、制御信号ＣＮＴ及びコマンドＣＭＤに基づいて、磁気メモリデバイス１内のロウ選択回路１１、カラム選択回路１２、デコード回路１３、書込み回路１４、読出し回路１５、電圧生成回路１６、及び入出力回路１７の動作を制御する。

１．１．２ メモリセルアレイ
次に、第１実施形態に係る磁気メモリデバイスのメモリセルアレイの構成について説明する。

（回路構成）
図２は、第１実施形態に係るメモリセルアレイの回路構成の一例を示す回路図である。図２では、ワード線ＷＬ、読出し用ビット線ＲＢＬ、及び書込み用ビット線ＷＢＬの各々が、インデックス（“＜＞”）を含む添え字によって分類されて示される。

メモリセルアレイ１０は、複数のメモリセルＭＣ、複数のワード線ＷＬ、複数の読出し用ビット線ＲＢＬ、及び複数の書込み用ビット線ＷＢＬを含む。図２の例では、複数のメモリセルＭＣは、（Ｍ＋１）×（Ｎ＋１）個のメモリセルＭＣ＜０，０＞、ＭＣ＜０，１＞、…、ＭＣ＜０，Ｎ＞、ＭＣ＜１，０＞、…、及びＭＣ＜Ｍ，Ｎ＞を含む（Ｍ及びＮは、２以上の整数）。なお、図２の例では、Ｍ及びＮが２以上の整数である場合について示したが、これに限られない。Ｍ及びＮは、０又は１であってもよい。複数のワード線ＷＬは、（Ｍ＋１）本のワード線ＷＬ＜０＞、ＷＬ＜１＞、…、及びＷＬ＜Ｍ＞を含む。複数の読出し用ビット線ＲＢＬは、（Ｎ＋１）本の読出し用ビット線ＲＢＬ＜０＞、ＲＢＬ＜１＞、…、及びＲＢＬ＜Ｎ＞を含む。複数の書込み用ビット線ＷＢＬは、（Ｎ＋１）本の書込み用ビット線ＷＢＬ＜０＞、ＷＢＬ＜１＞、…、及びＷＢＬ＜Ｎ＞を含む。

複数のメモリセルＭＣは、メモリセルアレイ１０内でマトリクス状に配置される。メモリセルＭＣは、複数のワード線ＷＬのうちの１本と、複数の読出し用ビット線ＲＢＬ及び複数の書込み用ビット線ＷＢＬのうちの１組の読出し用ビット線ＲＢＬ及び書込み用ビット線ＷＢＬと、の組に対応付けられる。すなわち、メモリセルＭＣ＜ｉ，ｊ＞（０≦ｉ≦Ｍ、０≦ｊ≦Ｎ）は、ワード線ＷＬ＜ｉ＞、読出し用ビット線ＲＢＬ＜ｊ＞、及び書込み用ビット線ＷＢＬ＜ｊ＞に接続される。

メモリセルＭＣ＜ｉ，ｊ＞は、ワード線ＷＬ＜ｉ＞に接続される第１端と、書込み用ビット線ＷＢＬ＜ｊ＞に接続される第２端と、読出し用ビット線ＲＢＬ＜ｊ＞に接続される第３端と、を有する３端子型メモリセルである。メモリセルＭＣ＜ｉ，ｊ＞、スイッチング素子ＳＥＬ１＜ｉ，ｊ＞及びＳＥＬ２＜ｉ，ｊ＞、磁気抵抗効果素子ＭＴＪ＜ｉ，ｊ＞、並びに配線ＳＯＴＬ＜ｉ，ｊ＞を含む。

配線ＳＯＴＬ＜ｉ，ｊ＞は、第１部分と、第２部分と、第１部分及び第２部分の間の第３部分と、を含む。配線ＳＯＴＬ＜ｉ，ｊ＞の第１部分は、ワード線ＷＬ＜ｉ＞に接続される。配線ＳＯＴＬ＜ｉ，ｊ＞の第２部分は、書込み用ビット線ＷＢＬ＜ｊ＞に接続される。配線ＳＯＴＬ＜ｉ，ｊ＞の第３部分は、読出し用ビット線ＲＢＬ＜ｊ＞に接続される。スイッチング素子ＳＥＬ１＜ｉ，ｊ＞は、配線ＳＯＴＬ＜ｉ，ｊ＞の第２部分と書込み用ビット線ＷＢＬ＜ｊ＞との間に接続される。磁気抵抗効果素子ＭＴＪ＜ｉ，ｊ＞は、配線ＳＯＴＬ＜ｉ，ｊ＞の第３部分と読出し用ビット線ＲＢＬ＜ｊ＞との間に接続される。スイッチング素子ＳＥＬ２＜ｉ，ｊ＞は、磁気抵抗効果素子ＭＴＪ＜ｉ，ｊ＞と読出し用ビット線ＲＢＬ＜ｊ＞との間に接続される。

スイッチング素子ＳＥＬ１及びＳＥＬ２は、２端子型のスイッチング素子である。２端子型スイッチング素子は、３個目の端子を含まない点において、トランジスタ等の３端子型のスイッチング素子と異なる。２端子間に印加する電圧がそれぞれ閾値Ｖｔｈ１及びＶｔｈ２未満の場合、スイッチング素子ＳＥＬ１及びＳＥＬ２は、“高抵抗”状態又は“オフ”状態、例えば電気的に非導通状態である。２端子間に印加する電圧がそれぞれ閾値Ｖｔｈ１及びＶｔｈ２以上の場合、スイッチング素子ＳＥＬ１及びＳＥＬ２は“低抵抗”状態又は“オン”状態、例えば電気的に導通状態に変わる。より具体的には、例えば、スイッチング素子ＳＥＬ１及びＳＥＬ２はそれぞれ、対応するメモリセルＭＣに印加される電圧が閾値電圧Ｖｔｈ１及びＶｔｈ２を下回る場合、抵抗値の大きい絶縁体として電流を遮断する（オフ状態となる）。スイッチング素子ＳＥＬ１及びＳＥＬ２はそれぞれ、対応するメモリセルＭＣに印加される電圧が閾値電圧Ｖｔｈ１及びＶｔｈ２を上回る場合、抵抗値の小さい導電体として電流を流す（オン状態となる）。スイッチング素子ＳＥＬ１及びＳＥＬ２は、２端子間に印加される電圧がどちらの極性でも（流れる電流の方向に依らず）、対応するメモリセルＭＣに印加される電圧の大きさに応じて、電流を流すか遮断するかを切替える。

配線ＳＯＴＬは、メモリセルＭＣにおける電流経路である。例えば、スイッチング素子ＳＥＬ１がオン状態かつスイッチング素子ＳＥＬ２がオフ状態の場合、配線ＳＯＴＬは、ワード線ＷＬと書込み用ビット線ＷＢＬとの間の電流経路として機能する。また、例えば、スイッチング素子ＳＥＬ１がオフ状態かつスイッチング素子ＳＥＬ２がオン状態の場合、配線ＳＯＴＬの一部は、ワード線ＷＬと読出し用ビット線ＲＢＬとの間の電流経路として機能する。

磁気抵抗効果素子ＭＴＪは、抵抗変化素子である。磁気抵抗効果素子ＭＴＪは、スイッチング素子ＳＥＬ１及びＳＥＬ２によって経路を制御された電流に基づき、抵抗値を低抵抗状態と高抵抗状態とに切替わることができる。磁気抵抗効果素子ＭＴＪは、その抵抗状態の変化によってデータを不揮発に記憶する記憶素子として機能する。

（平面レイアウト）
次に、第１実施形態に係るメモリセルアレイの平面レイアウトについて説明する。以下では、基板表面に平行な面をＸＹ平面とする。基板表面に対して磁気メモリデバイス１が設けられる方向をＺ方向又は上方向とする。ＸＹ平面内において互いに交差する方向をＸ方向及びＹ方向とする。

図３は、第１実施形態に係るメモリセルアレイの平面レイアウトの一例を示す平面図である。図３では、絶縁体層等の構造が省略されて示される。

メモリセルアレイ１０は、複数の縦型構造Ｖ１、複数の縦型構造Ｖ２、及び複数の縦型構造Ｖ３を更に含む。複数の縦型構造Ｖ１の各々は、スイッチング素子ＳＥＬ１を含む。複数の縦型構造Ｖ２の各々は、磁気抵抗効果素子ＭＴＪ及びスイッチング素子ＳＥＬ２を含む。

複数の書込み用ビット線ＷＢＬは、Ｘ方向に並ぶ。複数の書込み用ビット線ＷＢＬの各々は、Ｙ方向に延びる。

複数の書込み用ビット線ＷＢＬの上方に、複数のワード線ＷＬが設けられる。複数のワード線ＷＬは、Ｙ方向に並ぶ。複数のワード線ＷＬの各々は、Ｘ方向に延びる。

複数のワード線ＷＬの上方に、複数の配線ＳＯＴＬが設けられる。平面視において、複数の配線ＳＯＴＬの各々は、Ｘ方向に対してＹ方向に長い矩形状を有する。複数の配線ＳＯＴＬの各々は、Ｙ方向に延びる。平面視において、複数の配線ＳＯＴＬの各々は、１本のワード線ＷＬ、及び１本の書込み用ビット線ＷＢＬと重なる位置に対応して、マトリクス状に設けられる。

複数の配線ＳＯＴＬの上方に、複数の読出し用ビット線ＲＢＬが設けられる。複数の読出し用ビット線ＲＢＬは、Ｘ方向に並ぶ。複数の読出し用ビット線ＲＢＬの各々は、Ｙ方向に延びる。平面視において、複数の読出し用ビット線ＲＢＬはそれぞれ、複数の書込み用ビット線ＷＢＬに重なる位置に設けられる。

複数の縦型構造Ｖ１は、Ｚ方向に延びる。平面視において、複数の縦型構造Ｖ１は、円形状を有する。複数の縦型構造Ｖ１の各々は、対応する１本の書込み用ビット線ＷＢＬと１本の配線ＳＯＴＬとの間を接続する。

複数の縦型構造Ｖ２は、Ｚ方向に延びる。平面視において、複数の縦型構造Ｖ２は、円形状を有する。複数の縦型構造Ｖ２の各々は、対応する１本の読出し用ビット線ＲＢＬと１本の配線ＳＯＴＬとの間を接続する。

複数の縦型構造Ｖ３は、Ｚ方向に延びる。平面視において、複数の縦型構造Ｖ３は、円形状を有する。複数の縦型構造Ｖ３の各々は、対応する１本のワード線ＷＬと１本の配線ＳＯＴＬとの間を接続する。

以上のような構成のうち、１本の配線ＳＯＴＬ、並びに当該１本の配線ＳＯＴＬに接続された１個の縦型構造Ｖ１、１個の縦型構造Ｖ２、及び１個の縦型構造Ｖ３の組が、１個のメモリセルＭＣとして機能する。

（断面構造）
次に、第１実施形態に係るメモリセルアレイの断面構造について説明する。

図４は、第１実施形態に係るメモリセルアレイの断面構造の一例を示す、図３のＩＶ―ＩＶ線に沿った断面図である。メモリセルアレイ１０は、半導体基板２０、並びに階層構造Ｌ１及びＬ２を含む。階層構造Ｌ１は、導電体層２１＿１、２３＿１、２４＿１、２５＿１、２６＿１、及び２９＿１、並びに素子層２２＿１、２７＿１、及び２８＿１を含む。階層構造Ｌ２は、導電体層２１＿２、２３＿２、２４＿２、２５＿２、２６＿２、及び２９＿２、並びに素子層２２＿２、２７＿２、及び２８＿２を含む。添え字“＿ｘ”が付された構成は、階層構造Ｌｘに属する構成であることを示す（ｘは、１以上の整数）。

半導体基板２０の上方には、階層構造Ｌ１及びＬ２が、この順にＺ方向に積層される。階層構造Ｌ１及びＬ２の各々は、図３に示された平面レイアウトに対応する。

半導体基板２０と階層構造Ｌ１との間には、ロウ選択回路１１及びカラム選択回路１２等の周辺回路が設けられていてもよい。半導体基板２０と階層構造Ｌ１との間には、回路が形成されていなくてもよい。半導体基板２０と階層構造Ｌ１との間に回路が形成されない場合、半導体基板２０のうち階層構造Ｌ１の下方に位置する部分には、ＳＴＩ（Shallow Trench Isolation）が形成されていてもよい。

階層構造Ｌ１について説明する。

半導体基板２０の上方には、導電体層２１＿１が設けられる。導電体層２１＿１は、書込み用ビット線ＷＢＬとして使用される。導電体層２１＿１は、Ｙ方向に延びる。

導電体層２１＿１の上面上には、素子層２２＿１が設けられる。素子層２２＿１は、スイッチング素子ＳＥＬ１として使用される。

素子層２２＿１の上面上には、導電体層２３＿１が設けられる。導電体層２３＿１は、コンタクトとして使用される。素子層２２＿１及び導電体層２３＿１は、縦型構造Ｖ１を構成する。

導電体層２３＿１の上面上には、導電体層２４＿１が設けられる。導電体層２４＿１は、配線ＳＯＴＬとして使用される。導電体層２４＿１は、Ｙ方向に延びる。

導電体層２４＿１の下面上のうち導電体層２３＿１が設けられる部分とは異なる部分には、導電体層２５＿１が設けられる。導電体層２５＿１は、コンタクトとして使用される。導電体層２５＿１は、縦型構造Ｖ３を構成する。

導電体層２５＿１の下面上には、導電体層２６＿１が設けられる。導電体層２６＿１は、ワード線ＷＬとして使用される。導電体層２６＿１は、Ｘ方向に延びる。

導電体層２４＿１の上面上のうち導電体層２３＿１が設けられる部分と導電体層２５＿１が設けられる部分との間の部分には、素子層２７＿１が設けられる。素子層２７＿１は、磁気抵抗効果素子ＭＴＪとして使用される。

素子層２７＿１の上面上には、素子層２８＿１が設けられる。素子層２８＿１は、スイッチング素子ＳＥＬ２として使用される。素子層２７＿１及び２８＿１は、縦型構造Ｖ２を構成する。

素子層２８＿１の上面上には、導電体層２９＿１が設けられる。導電体層２９＿１は、読出し用ビット線ＲＢＬとして使用される。導電体層２９＿１は、Ｙ方向に延びる。

以上のような構成により、階層構造Ｌ１内の１組の導電体層２４＿１、並びに縦型構造Ｖ１、Ｖ２、及びＶ３は、導電体層２１＿１、２６＿１、及び２９＿１にそれぞれ接続された３端子を有する１個のメモリセルＭＣとして機能する。

階層構造Ｌ２は、階層構造Ｌ１と同等の構成を有する。すなわち、導電体層２１＿２、２３＿２、２４＿２、２５＿２、２６＿２、及び２９＿２、並びに素子層２２＿２、２７＿２、及び２８＿２はそれぞれ、導電体層２１＿１、２３＿１、２４＿１、２５＿１、２６＿１、及び２９＿１、並びに素子層２２＿１、２７＿１、及び２８＿１と同等の構造及び機能を有する。これにより、階層構造Ｌ２内の１組の導電体層２４＿２、並びに縦型構造Ｖ１、Ｖ２、及びＶ３は、導電体層２１＿２、２６＿２、及び２９＿２にそれぞれ接続された３端子を有する１個のメモリセルＭＣとして機能する。

１．１．３ 磁気抵抗効果素子及び周辺の配線
次に、第１実施形態に係る磁気メモリデバイスの磁気抵抗効果素子及び周辺の配線の構成について説明する。

図５は、第１実施形態に係る磁気抵抗効果素子及び周辺の配線の断面構造の一例を示す、図４の領域Ｖの断面図である。導電体層２４は、反強磁性層２４ａ、強磁性層２４ｂ、及び非磁性層２４ｃを含む。素子層２７は、強磁性層２７ａ、非磁性層２７ｂ、強磁性層２７ｃ、非磁性層２７ｄ、及び強磁性層２７ｅを含む。

まず、導電体層２４の構造の詳細について説明する。

反強磁性層２４ａは、反強磁性を有する導電膜である。反強磁性層２４ａは、強磁性層２４ｂと交換結合することにより、強磁性層２４ｂの磁化方向を安定化させる。反強磁性層２４ａは、例えば、白金マンガン（ＰｔＭｎ）を含む。

反強磁性層２４ａの上面上には、強磁性層２４ｂが設けられる。強磁性層２４ｂは、強磁性を有する導電膜である。強磁性層２４ｂは、強磁性層２４ｂの延びる方向（Ｙ方向）に磁化容易軸方向を有する。強磁性層２４ｂの磁化方向は、形状異方性に加え、反強磁性層２４ａとの交換結合によって、Ｙ方向に沿って安定する。強磁性層２４ｂの磁化方向は、強磁性層２４ｂ内を流れる電流の方向に応じて反転する。強磁性層２４ｂは、例えば、コバルト鉄（ＣｏＦｅ）を含む。

強磁性層２４ｂの上面上には、非磁性層２４ｃが設けられる。非磁性層２４ｃは、非磁性を有する重金属の導電膜である。非磁性層２４ｃは、非磁性層２４ｃを流れる電流により、スピン軌道トルク（ＳＯＴ：Spin Orbit Torque）を発生させる。スピン軌道トルクは、強磁性層２７ａに注入される。また、非磁性層２４ｃは、強磁性層２４ｂ及び強磁性層２７ａを層間交換結合（Interlayer Exchange Coupling）させる。非磁性層２４ｃは、例えば、白金（Ｐｔ）、パラジウム（Ｐｄ）、金（Ａｕ）、及び銀（Ａｇ）から選択される少なくとも１つの元素を含む。

次に、素子層２７の構造の詳細について説明する。

非磁性層２４ｃの上面上には、強磁性層２７ａが設けられる。強磁性層２７ａは、強磁性を有する導電膜である。強磁性層２７ａは、記憶層ＳＬ（Storage Layer）として使用される。強磁性層２７ａは、膜面に垂直な方向（Ｚ方向）に磁化容易軸方向を有する。強磁性層２７ａには、非磁性層２４ｃとの界面において、非磁性層２４ｃを介した強磁性層２４ｂとの層間交換結合によって、Ｙ方向のバイアス磁界が印加される。また、強磁性層２７ａには、非磁性層２４ｃにおいて発生したスピン軌道トルクが注入される。強磁性層２７ａの磁化方向は、Ｙ方向のバイアス磁界及びスピン軌道トルクに基づき、反転するように構成される。

強磁性層２７ａは、鉄（Ｆｅ）を含む。強磁性層２７ａは、更にコバルト（Ｃｏ）、及びニッケル（Ｎｉ）のうちの少なくとも１つの元素を含み得る。また、強磁性層２７ａは、ボロン（Ｂ）を更に含み得る。より具体的には、例えば、強磁性層２７ａは、鉄コバルトボロン（ＦｅＣｏＢ）又はホウ化鉄（ＦｅＢ）を含む。

強磁性層２７ａの上面上には、非磁性層２７ｂが設けられる。非磁性層２７ｂは、非磁性を有する絶縁膜である。非磁性層２７ｂは、トンネルバリア層ＴＢ（Tunnel Barrier Layer）として使用される。非磁性層２７ｂは、強磁性層２７ａと強磁性層２７ｃとの間に設けられて、これら２つの強磁性層と共に磁気トンネル接合を形成する。また、非磁性層２７ｂは、強磁性層２７ａの結晶化処理において、強磁性層２７ａとの界面から結晶質の膜を成長させるための核となるシード材として機能する。非磁性層２７ｂは、膜面が（００１）面に配向したＮａＣｌ結晶構造を有する。非磁性層２７ｂは、例えば、酸化マグネシウム（ＭｇＯ）を含む。

非磁性層２７ｂの上面上には、強磁性層２７ｃが設けられる。強磁性層２７ｃは、強磁性を有する導電膜である。強磁性層２７ｃは、参照層ＲＬ（Reference Layer）として使用される。強磁性層２７ｃは、膜面に垂直な方向（Ｚ方向）に磁化容易軸方向を有する。強磁性層２７ｃの磁化方向は、固定されている。図５の例では、強磁性層２７ｃの磁化方向は、強磁性層２７ａの方向を向いている。なお、「磁化方向が固定されている」とは、強磁性層２７ａの磁化方向を反転させ得る大きさのトルクによって、磁化方向が変化しないことを意味する。強磁性層２７ｃは、例えば、コバルト白金（ＣｏＰｔ）、コバルトニッケル（ＣｏＮｉ）、及びコバルトパラジウム（ＣｏＰｄ）から選択される少なくとも１つの化合物を含む。

強磁性層２７ｃの上面上には、非磁性層２７ｄが設けられる。非磁性層２７ｄは、非磁性を有する導電膜である。非磁性層２７ｄは、スペーサ層（Spacer Layer）として使用される。非磁性層２７ｄは、例えば、ルテニウム（Ｒｕ）、オスミウム（Ｏｓ）、ロジウム（Ｒｈ）、イリジウム（Ｉｒ）、バナジウム（Ｖ）、及びクロム（Ｃｒ）から選択される少なくとも１つの元素を含む。

非磁性層２７ｄの上面上には、強磁性層２７ｅが設けられる。強磁性層２７ｅは、強磁性を有する導電膜である。強磁性層２７ｅは、シフトキャンセル層（Shift Cancelling Layer）として使用される。強磁性層２７ｅは、膜面に垂直な方向（Ｚ方向）に磁化容易軸方向を有する。強磁性層２７ｅは、例えば、コバルト白金（ＣｏＰｔ）、コバルトニッケル（ＣｏＮｉ）、及びコバルトパラジウム（ＣｏＰｄ）から選択される少なくとも１つの化合物を含む。

強磁性層２７ｃ及び２７ｅは、非磁性層２７ｄによって反強磁性的に結合される。すなわち、強磁性層２７ｃ及び２７ｅは、互いに反平行な磁化方向を有するように結合される。このような強磁性層２７ｃ、非磁性層２７ｄ、及び強磁性層２７ｅの結合構造を、ＳＡＦ（Synthetic Anti-Ferromagnetic）構造という。ＳＡＦ構造により、強磁性層２７ｅは、強磁性層２７ｃの漏れ磁場が強磁性層２７ａの磁化方向に与える影響を相殺することができる。

磁気抵抗効果素子ＭＴＪは、記憶層ＳＬ及び参照層ＲＬの磁化方向の相対関係が平行か反平行かによって、低抵抗状態及び高抵抗状態のいずれかを取ることが出来る。第１実施形態では、このような磁気抵抗効果素子ＭＴＪに書込み電流を流すことなく、参照層ＲＬの磁化方向に対する記憶層ＳＬの磁化方向を制御する。具体的には、配線ＳＯＴＬに電流を流すことによって発生させたスピン軌道トルクを利用した書込み方式が採用される。

配線ＳＯＴＬに、Ｙ方向に或る大きさの書込み電流Ｉｃ０を流すと、記憶層ＳＬ及び参照層ＲＬの磁化方向の相対関係は、平行になる。この平行状態の場合、磁気抵抗効果素子ＭＴＪの抵抗値は最も低くなり、磁気抵抗効果素子ＭＴＪは低抵抗状態に設定される。この低抵抗状態は、「Ｐ（Parallel）状態」と呼ばれ、例えばデータ“０”の状態と規定される。

また、配線ＳＯＴＬに、書込み電流Ｉｃ０と反対方向に書込み電流Ｉｃ０より大きい書込み電流Ｉｃ１を流すと、記憶層ＳＬ及び参照層ＲＬの磁化方向の相対関係は、反平行になる。この反平行状態の場合、磁気抵抗効果素子ＭＴＪの抵抗値は最も高くなり、磁気抵抗効果素子ＭＴＪは高抵抗状態に設定される。この高抵抗状態は、「ＡＰ（Anti-Parallel）状態」と呼ばれ、例えばデータ“１”の状態と規定される。

なお、以下の説明では、上述したデータの規定方法に従って説明するが、データ“１”及びデータ“０”の規定の仕方は、上述した例に限られない。例えば、Ｐ状態をデータ“１”と規定し、ＡＰ状態をデータ“０”と規定してもよい。

１．１．４ スイッチング素子
次に、第１実施形態に係る磁気メモリデバイスのスイッチング素子の構成について説明する。

スイッチング素子ＳＥＬ１は、主に書込み動作の際にオフ状態からオン状態に切り替わる。これに対して、スイッチング素子ＳＥＬ２は、主に読出し動作の際にオフ状態からオン状態に切り替わる。このように、スイッチング素子ＳＥＬ１及びＳＥＬ２は、オフ状態からオン状態に切り替わるタイミングが異なる。このため、スイッチング素子ＳＥＬ１及びＳＥＬ２の好適な電流－電圧特性は、互いに異なる。具体的には、例えば、スイッチング素子ＳＥＬ１は、スナップバックを伴う電流－電圧特性を有することが好ましい。これに対して、スイッチング素子ＳＥＬ２は、スナップバックを伴わない電流－電圧特性を有することが好ましい。

図６及び図７は、第１実施形態に係るスイッチング素子の特性の一例を示すダイアグラムである。図６は、スナップバックを伴う電流－電圧特性を有するスイッチング素子ＳＥＬ１の電流－電圧特性の一例である。図７は、スナップバックを伴わない電流－電圧特性を有するスイッチング素子ＳＥＬ２の電流－電圧特性の一例である。

まず、図６を参照してスナップバックを伴う電流－電圧特性について説明する。

スイッチング素子ＳＥＬ１の両端に印加される電圧（印加電圧Ｖ１）が０Ｖから閾値電圧Ｖｔｈ１になると、スイッチング素子ＳＥＬ１に流れる電流（電流Ｉ１）は、閾値電流Ｉｔｈ１となる。閾値電流Ｉｔｈ１は、１μＡ程度であり、無視できる程度に小さい。このため、印加電圧Ｖ１が０Ｖから閾値電圧Ｖｔｈ１までの範囲において、スイッチング素子ＳＥＬ１は、オフ状態となる。

電流Ｉ１が閾値電流Ｉｔｈ１を超えると、スイッチング素子ＳＥＬ１は、オン状態となると共に、スナップバックが発生する。スナップバックとは、電圧降下量が閾値電圧Ｖｔｈ１から減少しつつ、閾値電流Ｉｔｈ１より大きな電流が流れる現象である。電流Ｉ１がホールド電流Ｉｈｏｌｄ１（＞Ｉｔｈ１）に達すると、スイッチング素子ＳＥＬ１による電圧降下量は、ホールド電圧Ｖｈｏｌｄ１（＜Ｖｔｈ１）となる。

スナップバックによってホールド電圧Ｖｈｏｌｄ１に達すると、スイッチング素子ＳＥＬ１の電圧降下量は、電流Ｉ１の増加によってほとんど変化しない状態となる。

このように、スイッチング素子ＳＥＬ１は、オン状態となる際の抵抗が閾値電圧Ｖｔｈ１より低いホールド電圧Ｖｈｏｌｄ１となる。このため、スイッチング素子ＳＥＬ１は、オン状態となる際に、より大きな電流を流しやすい。

次に、図７を参照してスナップバックを伴わない電流－電圧特性について説明する。

スイッチング素子ＳＥＬ２の両端に印加される電圧（印加電圧Ｖ２）が０Ｖから閾値電圧Ｖｔｈ２になると、スイッチング素子ＳＥＬ２に流れる電流（電流Ｉ２）は、閾値電流Ｉｔｈ２となる。閾値電流Ｉｔｈ２は、１μＡ程度であり、無視できる程度に小さい。このため、印加電圧Ｖ２が０Ｖから閾値電圧Ｖｔｈ２までの範囲において、スイッチング素子ＳＥＬ２は、オフ状態となる。

電流Ｉ２が閾値電流Ｉｔｈ２を超えると、スイッチング素子ＳＥＬ２は、スナップバックを発生させることなくオン状態となる。これにより、スイッチング素子ＳＥＬ２の電圧降下量は、電流Ｉ２の増加によってほとんど変化しない状態となる。

このように、スイッチング素子ＳＥＬ２は、オン状態となる際に、電圧降下量が瞬間的に変化しない。このため、スイッチング素子ＳＥＬ２がオン状態となる際、スイッチング素子ＳＥＬ２に直列接続される素子（例えば、磁気抵抗効果素子ＭＴＪ）に、瞬間的に高い電圧が加わることを抑制できる。

１．２ 動作
次に、第１実施形態に係る磁気メモリデバイスの動作について説明する。

１．２．１ 書込み動作
図８は、第１実施形態に係る磁気メモリデバイスにおける書込み動作の一例を示す回路図である。図８の例では、複数のメモリセルＭＣのうち、メモリセルＭＣ＜ｍ，ｎ＞にデータが書き込まれる場合が示される（０＜ｍ＜Ｍ、０＜ｎ＜Ｎ）。

メモリセルＭＣ＜ｍ，ｎ＞にデータが書き込まれる場合、ワード線ＷＬ＜ｍ＞及び書込み用ビット線ＷＢＬ＜ｎ＞の各々には、電圧ＶＤＤ又はＶＳＳが印加される。ワード線ＷＬ＜ｍ＞に電圧ＶＤＤが印加される場合、書込み用ビット線ＷＢＬ＜ｎ＞には、電圧ＶＳＳが印加される。ワード線ＷＬ＜ｍ＞に電圧ＶＳＳが印加される場合、書込み用ビット線ＷＢＬ＜ｎ＞には、電圧ＶＤＤが印加される。ワード線ＷＬ＜ｍ＞以外の全てのワード線ＷＬ、書込み用ビット線ＷＢＬ＜ｎ＞以外の全ての書込み用ビット線ＷＢＬ、及び全ての読出し用ビット線ＲＢＬには、電圧ＶＤＤ／２が印加される。

電圧ＶＳＳは、基準電位である。電圧ＶＳＳは、例えば、０Ｖである。電圧ＶＳＳに対する電圧ＶＤＤ（電位差ＶＤＤ）は、スイッチング素子ＳＥＬ１及びＳＥＬ２をオン状態にする電圧である。また、電位差ＶＤＤは、磁気抵抗効果素子ＭＴＪの抵抗状態を変化させるための電流を流すことができる電圧である。電位差ＶＤＤ／２は、スイッチング素子ＳＥＬ１及びＳＥＬ２をオフ状態にする電圧である。

これにより、ワード線ＷＬ＜ｍ＞と書込み用ビット線ＷＢＬ＜ｎ＞との間には、電位差ＶＤＤが発生する。ワード線ＷＬ＜ｍ＞と書込み用ビット線ＷＢＬ＜ｎ＞を除く任意の書込み用ビット線ＷＢＬとの間には、電位差ＶＤＤ／２が発生する。ワード線ＷＬ＜ｍ＞と任意の読出し用ビット線ＲＢＬとの間には、電位差ＶＤＤ／２が発生する。

また、ワード線ＷＬ＜ｍ＞を除く任意のワード線ＷＬと書込み用ビット線ＷＢＬ＜ｎ＞との間には、電位差ＶＤＤ／２が発生する。ワード線ＷＬ＜ｍ＞を除く任意のワード線ＷＬと書込み用ビット線ＷＢＬ＜ｎ＞を除く任意の書込み用ビット線ＷＢＬとの間には、電位差が発生しない。ワード線ＷＬ＜ｍ＞を除く任意のワード線ＷＬと任意の読出し用ビット線ＲＢＬとの間には、電位差が発生しない。

書込み用ビット線ＷＢＬ＜ｎ＞と読出し用ビット線ＲＢＬ＜ｎ＞との間には、電位差ＶＤＤ／２が発生する。書込み用ビット線ＷＢＬ＜ｎ＞を除く任意の書込み用ビット線ＷＢＬと対応する読出し用ビット線ＲＢＬとの間には、電位差が発生しない。

このため、スイッチング素子ＳＥＬ１＜ｍ，ｎ＞は、オン状態となる。スイッチング素子ＳＥＬ１＜ｍ，ｎ＞を除く全てのスイッチング素子ＳＥＬ１は、オフ状態となる。また、全てのスイッチング素子ＳＥＬ２＜ｍ，ｎ＞は、オフ状態となる。

したがって、配線ＳＯＴＬ＜ｍ，ｎ＞を除く全ての配線ＳＯＴＬ、及び全ての磁気抵抗効果素子ＭＴＪに電流を流すことなく、配線ＳＯＴＬ＜ｍ，ｎ＞に電流を流すことができる。

上述の書込み動作において、メモリセルＭＣ＜ｍ，ｎ＞の状態は、選択状態とも呼ばれる。メモリセルＭＣ＜０，ｎ＞～ＭＣ＜ｍ－１，ｎ＞、ＭＣ＜ｍ＋１，ｎ＞～ＭＣ＜Ｍ，ｎ＞、ＭＣ＜ｍ，０＞～ＭＣ＜ｍ，ｎ－１＞、及びＭＣ＜ｍ，ｎ＋１＞～ＭＣ＜ｍ，Ｎ＞の状態は、半選択状態とも呼ばれる。選択状態及び半選択状態でない全てのメモリセルＭＣの状態は、非選択状態とも呼ばれる。

図９及び図１０は、第１実施形態に係る磁気メモリデバイスにおける書込み動作の一例を示す断面図である。図９及び図１０では、選択状態のメモリセルＭＣに流れる電流、及び磁気抵抗効果素子ＭＴＪの磁化方向が模式的に示される。図９は、データ“１”を書き込む場合の書込み動作に対応する。図１０は、データ“０”を書き込む場合の書込み動作に対応する。

まず、図９を参照してデータ“１”の書込み動作について説明する。図９の例では、ワード線ＷＬ（紙面右側）から書込み用ビット線ＷＢＬ（紙面左側）に向けて書込み電流Ｉｃ１が流れる場合が示される。

上述の通り、導電体層２４の両端には、スイッチング素子ＳＥＬ１をオン状態にする電位差ＶＤＤが発生する。電位差ＶＤＤを制御することにより、導電体層２４内に、書込み電流Ｉｃ１が流れる。書込み電流Ｉｃ１が導電体層２４内の特に非磁性層２４ｃ内を流れることにより、強磁性層２７ａの磁化方向を強磁性層２７ｃの磁化方向に対して反平行にしようとするスピン軌道トルクが発生する。スピン軌道トルクは、非磁性層２４ｃに近接する強磁性層２７ａに注入される。

加えて、強磁性層２４ｂの磁化方向は、書込み電流Ｉｃ１の流れる方向に揃う。このため、強磁性層２７ａには、非磁性層２４ｃを介した強磁性層２４ｂとの層間交換結合によって発生するＹ方向のバイアス磁界が印加される。

これにより、強磁性層２７ａの磁化方向は、スピン軌道トルクと、交換結合によって生じるＹ方向のバイアス磁界によるアシストと、によって、強磁性層２７ｃの磁化方向に対して反平行な方向に反転する。

次に、図１０を参照してデータ“０”の書込み動作について説明する。図１０の例では、書込み用ビット線ＷＢＬ（紙面左側）からワード線ＷＬ（紙面右側）に向けて書込み電流Ｉｃ０が流れる場合が示される。

上述の通り、導電体層２４の両端には、スイッチング素子ＳＥＬ１をオン状態にする電位差ＶＤＤが発生する。電位差ＶＤＤを制御することにより、導電体層２４内に、書込み電流Ｉｃ０が流れる。書込み電流Ｉｃ０が導電体層２４内の特に非磁性層２４ｃ内を流れることにより、強磁性層２７ａの磁化方向を強磁性層２７ｃの磁化方向に対して平行にしようとするスピン軌道トルクが発生する。スピン軌道トルクは、非磁性層２４ｃに近接する強磁性層２７ａに注入される。

加えて、強磁性層２４ｂの磁化方向は、書込み電流Ｉｃ０の流れる方向に揃う。このため、強磁性層２７ａには、非磁性層２４ｃを介した強磁性層２４ｂとの層間交換結合によって発生するＹ方向のバイアス磁界が印加される。

これにより、強磁性層２７ａの磁化方向は、スピン軌道トルクと、交換結合によって生じるＹ方向のバイアス磁界によるアシストと、によって、強磁性層２７ｃの磁化方向に対して平行な方向に反転する。

１．２．２ 読出し動作
図１１は、第１実施形態に係る磁気メモリデバイスにおける読出し動作の一例を示す回路図である。図１１の例では、図８の場合と同様に、メモリセルＭＣ＜ｍ，ｎ＞からデータが読み出される場合が示される。

メモリセルＭＣ＜ｍ，ｎ＞からデータが読み出される場合、読出し用ビット線ＲＢＬ＜ｎ＞及びワード線ＷＬ＜ｍ＞にはそれぞれ、電圧ＶＤＤ及びＶＳＳが印加される。ワード線ＷＬ＜ｍ＞以外の全てのワード線ＷＬ、読出し用ビット線ＲＢＬ＜ｎ＞以外の全ての読出し用ビット線ＲＢＬ、及び全ての書込み用ビット線ＷＢＬには、電圧ＶＤＤ／２が印加される。

これにより、ワード線ＷＬ＜ｍ＞と読出し用ビット線ＲＢＬ＜ｎ＞との間には、電位差ＶＤＤが発生する。ワード線ＷＬ＜ｍ＞と読出し用ビット線ＲＢＬ＜ｎ＞を除く任意の読出し用ビット線ＲＢＬとの間には、電位差ＶＤＤ／２が発生する。ワード線ＷＬ＜ｍ＞と任意の書込み用ビット線ＷＢＬとの間には、電位差ＶＤＤ／２が発生する。

また、ワード線ＷＬ＜ｍ＞を除く任意のワード線ＷＬと読出し用ビット線ＲＢＬ＜ｎ＞との間には、電位差ＶＤＤ／２が発生する。ワード線ＷＬ＜ｍ＞を除く任意のワード線ＷＬと読出し用ビット線ＲＢＬ＜ｎ＞を除く任意の読出し用ビット線ＲＢＬとの間には、電位差が発生しない。ワード線ＷＬ＜ｍ＞を除く任意のワード線ＷＬと任意の書込み用ビット線ＷＢＬとの間には、電位差が発生しない。

書込み用ビット線ＷＢＬ＜ｎ＞と読出し用ビット線ＲＢＬ＜ｎ＞との間には、電位差ＶＤＤ／２が発生する。書込み用ビット線ＷＢＬ＜ｎ＞を除く任意の書込み用ビット線ＷＢＬと対応する読出し用ビット線ＲＢＬとの間には、電位差が発生しない。

このため、スイッチング素子ＳＥＬ２＜ｍ，ｎ＞は、オン状態となる。スイッチング素子ＳＥＬ２＜ｍ，ｎ＞を除く全てのスイッチング素子ＳＥＬ２は、オフ状態となる。また、全てのスイッチング素子ＳＥＬ１＜ｍ，ｎ＞は、オフ状態となる。

したがって、磁気抵抗効果素子ＭＴＪ＜ｍ，ｎ＞を除く全ての磁気抵抗効果素子ＭＴＪに電流を流すことなく、磁気抵抗効果素子ＭＴＪ＜ｍ，ｎ＞に電流を流すことができる。

上述の読出し動作において、メモリセルＭＣ＜ｍ，ｎ＞の状態は、選択状態とも呼ばれる。メモリセルＭＣ＜０，ｎ＞～ＭＣ＜ｍ－１，ｎ＞、ＭＣ＜ｍ＋１，ｎ＞～ＭＣ＜Ｍ，ｎ＞、ＭＣ＜ｍ，０＞～ＭＣ＜ｍ，ｎ－１＞、及びＭＣ＜ｍ，ｎ＋１＞～ＭＣ＜ｍ，Ｎ＞の状態は、半選択状態とも呼ばれる。選択状態及び半選択状態でない全てのメモリセルＭＣの状態は、非選択状態とも呼ばれる。

図１２は、第１実施形態に係る磁気メモリデバイスにおける読出し動作の一例を示す断面図である。図１２では、選択状態のメモリセルＭＣに流れる電流、及び磁気抵抗効果素子ＭＴＪの磁化方向が模式的に示される。図１２の例では、磁気抵抗効果素子ＭＴＪ（紙面上側）からワード線ＷＬ（紙面右側）に向けて読出し電流Ｉｒが流れる場合が示される。

上述の通り、素子層２７の上端と導電体層２４の右端には、スイッチング素子ＳＥＬ２をオン状態にする電位差ＶＤＤが発生する。電位差ＶＤＤを制御することにより、素子層２７の上端から導電体層２４の右端に向けて、読出し電流Ｉｒが流れる。読出し電流Ｉｒが素子層２７内を流れることにより、読出し回路１５は、読出し電流Ｉｒに基づき、素子層２７が高抵抗状態であるか低抵抗状態であるかを判定できる。なお、読出し電流Ｉｒは、書込み電流Ｉｃ０及びＩｃ１より小さくなるように制御される。これにより、非磁性層２７ｂの絶縁破壊を抑制することができる。

１．３． 第１実施形態に係る効果
第１実施形態によれば、配線ＳＯＴＬは、ワード線ＷＬに接続される第１部分と、書込み用ビット線ＷＢＬに接続される第２部分と、読出し用ビット線ＲＢＬに接続される第３部分と、を有する。磁気抵抗効果素子ＭＴＪは、配線ＳＯＴＬの第３部分と読出し用ビット線ＲＢＬとの間に接続される。スイッチング素子ＳＥＬ１は、配線ＳＯＴＬの第２部分と書込み用ビット線ＷＢＬとの間に接続される。スイッチング素子ＳＥＬ２は、磁気抵抗効果素子ＭＴＪと読出し用ビット線ＲＢＬとの間に接続される。スイッチング素子ＳＥＬ１及びＳＥＬ２の各々は、２端子型のスイッチング素子である。これにより、３端子型のスイッチング素子であるトランジスタ等を用いることなく、スピン軌道トルクを利用した書込み手法が適用されるメモリセルＭＣを構成することができる。

具体的には、平面視において、配線ＳＯＴＬは、Ｙ方向に長い矩形状を有する。スイッチング素子ＳＥＬ１は、配線ＳＯＴＬの第２部分とＺ方向に重なるように設けられる。磁気抵抗効果素子ＭＴＪ及びスイッチング素子ＳＥＬ１は、配線ＳＯＴＬの第３部分とＺ方向に重なるように、この順に積層される。このため、メモリセルが３端子型のスイッチング素子を含む場合よりも、メモリセルのサイズを小さくすることができる。

また、スイッチング素子ＳＥＬ１は、スナップバックを伴う電流－電圧特性を有する。これにより、スイッチング素子ＳＥＬ１にスナップバックを伴わない電流－電圧特性を有するスイッチング素子を用いる場合よりも、書込み動作の際に、選択状態のメモリセルＭＣにより大きな書込み電流を流しやすくなる。このため、書込み動作の負荷を低減することができる。

また、スイッチング素子ＳＥＬ２は、スナップバックを伴わない電流－電圧特性を有する。これにより、スイッチング素子ＳＥＬ２にスナップバックを伴う電流－電圧特性を有するスイッチング素子を用いる場合よりも、読出し動作の際に、磁気抵抗効果素子ＭＴＪに意図せず高い電圧が印加されることを抑制することができる。このため、磁気抵抗効果素子ＭＴＪのエンデュランスの劣化を抑制することができる。

また、配線ＳＯＴＬとして機能する導電体層２４は、強磁性層２４ｂ及び非磁性層２４ｃを含む。非磁性層２４ｃは、強磁性層２４ｂと、記憶層ＳＬとして機能する強磁性層２７ａとの間に設けられる。非磁性層２４ｃは、白金（Ｐｔ）、パラジウム（Ｐｄ）、金（Ａｕ）、及び銀（Ａｇ）から選択される少なくとも１つの元素を含む。これにより、非磁性層２４ｃは、強磁性層２４ｂ及び２７ａを層間交換結合させることができる。このため、強磁性層２７ａに、書込み電流方向に沿ったバイアス磁界を印加させることができる。加えて、非磁性層２４ｃに書込み電流が流れることにより、非磁性層２４ｃは、強磁性層２７ａにスピン軌道トルクを注入することができる。したがって、磁気抵抗効果素子ＭＴＪの磁化方向が膜面に垂直である場合にも、外部磁場を印加することなく、また磁気抵抗効果素子ＭＴＪに書込み電流を流すことなく、強磁性層２７ａの磁化方向を反転させることができる。

１．４ 変形例
なお、第１実施形態は、上述の例に限らず、種々の変形が適用可能である。

１．４．１ 第１変形例
上述の第１実施形態では、磁気抵抗効果素子ＭＴＪに書込み電流を流すことなく記憶層ＳＬの磁化方向を反転させる場合について説明したが、これに限られない。例えば、磁気メモリデバイスは、磁気抵抗効果素子ＭＴＪに書込み電流を流すことによって、記憶層ＳＬの磁化方向の反転をアシストするように動作してもよい。以下の説明では、第１実施形態と異なる構成及び動作について主に説明する。第１実施形態と同等の構成及び動作については、適宜説明を省略する。

１．４．１．１ 磁気抵抗効果素子及び周辺の配線
図１３は、第１実施形態の第１変形例に係る磁気抵抗効果素子及び周辺の配線の断面構造の一例を示す断面図である。図１３は、第１実施形態における図５に対応する。第１実施形態の第１変形例では、導電体層２４は、反強磁性層２４ａ、強磁性層２４ｂ、及び非磁性層２４ｃに代えて、非磁性層２４ｃ’を含む。

非磁性層２４ｃ’は、非磁性を有する重金属の導電膜である。非磁性層２４ｃ’は、非磁性層２４ｃ’を流れる電流により、スピン軌道トルクを発生させる。発生させたスピン軌道トルクは、強磁性層２７ａに注入される。非磁性層２４ｃ’は、例えば、白金（Ｐｔ）、パラジウム（Ｐｄ）、金（Ａｕ）、銀（Ａｇ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、及びタングステン（Ｗ）から選択される少なくとも１つの元素を含む。非磁性層２４ｃ’は、白金（Ｐｔ）、パラジウム（Ｐｄ）、金（Ａｕ）、銀（Ａｇ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、及びタングステン（Ｗ）から選択される少なくとも１つの元素を含む合金であってもよい。非磁性層２４ｃ’は、ボロン（Ｂ）、炭素（Ｃ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、及びビスマス（Ｂｉ）を更に含んでいてもよい。

非磁性層２４ｃ’の上面上に、素子層２７が設けられる。素子層２７の構成は、第１実施形態における素子層２７の構成と同等である。

１．４．１．２ 書込み動作
次に、第１実施形態の第１変形例に係る磁気メモリデバイスにおける書込み動作について説明する。

図１４は、第１実施形態の第１変形例に係る磁気メモリデバイスにおける書込み動作の一例を示す回路図である。図１４は、第１実施形態における図８に対応する。

メモリセルＭＣ＜ｍ，ｎ＞にデータが書き込まれる場合、ワード線ＷＬ＜ｍ＞及び書込み用ビット線ＷＢＬ＜ｎ＞の各々には、電圧ＶＤＤ又はＶＳＳが印加される。読出し用ビット線ＲＢＬ＜ｎ＞には、電圧ＶＤＤ／２＋α又はＶＤＤ／２－αが印加される。ワード線ＷＬ＜ｍ＞に電圧ＶＤＤが印加される場合、書込み用ビット線ＷＢＬ＜ｎ＞及び読出し用ビット線ＲＢＬ＜ｎ＞にはそれぞれ、電圧ＶＳＳ及びＶＤＤ／２＋αが印加される。ワード線ＷＬ＜ｍ＞に電圧ＶＳＳが印加される場合、書込み用ビット線ＷＢＬ＜ｎ＞及び読出し用ビット線ＲＢＬ＜ｎ＞にはそれぞれ、電圧ＶＤＤ及びＶＤＤ／２－αが印加される。ワード線ＷＬ＜ｍ＞を除く全てのワード線ＷＬ、書込み用ビット線ＷＢＬ＜ｎ＞を除く全ての書込み用ビット線ＷＢＬ、及び読出し用ビット線ＲＢＬ＜ｎ＞を除く全ての読出し用ビット線ＲＢＬには、電圧ＶＤＤ／２が印加される。

電位差ＶＤＤ／２＋αは、スイッチング素子ＳＥＬ１及びＳＥＬ２をオン状態にする電圧である。電位差ＶＤＤ／２－αは、スイッチング素子ＳＥＬ１及びＳＥＬ２をオフ状態にする電圧である。電位差αは、スイッチング素子ＳＥＬ１及びＳＥＬ２をオフ状態にする電圧である。

これにより、ワード線ＷＬ＜ｍ＞と書込み用ビット線ＷＢＬ＜ｎ＞との間には、電位差ＶＤＤが発生する。ワード線ＷＬ＜ｍ＞と読出し用ビット線ＲＢＬ＜ｎ＞との間には、電位差ＶＤＤ／２－αが発生する。ワード線ＷＬ＜ｍ＞と書込み用ビット線ＷＢＬ＜ｎ＞を除く任意の書込み用ビット線ＷＢＬとの間には、電位差ＶＤＤ／２が発生する。ワード線ＷＬ＜ｍ＞と読出し用ビット線ＲＢＬ＜ｎ＞を除く任意の読出し用ビット線ＲＢＬとの間には、電位差ＶＤＤ／２が発生する。

また、ワード線ＷＬ＜ｍ＞を除く任意のワード線ＷＬと書込み用ビット線ＷＢＬ＜ｎ＞との間には、電位差ＶＤＤ／２が発生する。ワード線ＷＬ＜ｍ＞を除く任意のワード線ＷＬと書込み用ビット線ＷＢＬ＜ｎ＞を除く任意の書込み用ビット線ＷＢＬとの間には、電位差が発生しない。ワード線ＷＬ＜ｍ＞を除く任意のワード線ＷＬと読出し用ビット線ＲＢＬ＜ｎ＞との間には、電位差αが発生する。ワード線ＷＬ＜ｍ＞を除く任意のワード線ＷＬと読出し用ビット線ＲＢＬ＜ｎ＞を除く任意の読出し用ビット線ＲＢＬとの間には、電位差が発生しない。

書込み用ビット線ＷＢＬ＜ｎ＞と読出し用ビット線ＲＢＬ＜ｎ＞との間には、電位差ＶＤＤ／２＋αが発生する。書込み用ビット線ＷＢＬ＜ｎ＞を除く任意の書込み用ビット線ＷＢＬと対応する読出し用ビット線ＲＢＬとの間には、電位差が発生しない。

このため、スイッチング素子ＳＥＬ１＜ｍ，ｎ＞及びＳＥＬ２＜ｍ，ｎ＞は、オン状態となる。スイッチング素子ＳＥＬ１＜ｍ，ｎ＞を除く全てのスイッチング素子ＳＥＬ１は、オフ状態となる。また、全てのスイッチング素子ＳＥＬ２＜ｍ，ｎ＞は、オフ状態となる。

したがって、配線ＳＯＴＬ＜ｍ，ｎ＞を除く全ての配線ＳＯＴＬ、及び磁気抵抗効果素子ＭＴＪ＜ｍ，ｎ＞を除く全ての磁気抵抗効果素子ＭＴＪに電流を流すことなく、配線ＳＯＴＬ＜ｍ，ｎ＞及び磁気抵抗効果素子ＭＴＪ＜ｍ，ｎ＞に電流を流すことができる。

図１５及び図１６は、第１実施形態の第１変形例に係る磁気メモリデバイスにおける書込み動作の一例を示す断面図である。図１５及び図１６はそれぞれ、第１実施形態における図９及び図１０に対応する。

まず、図１５を参照してデータ“１”の書込み動作について説明する。図１５の例では、ワード線ＷＬ（紙面右側）から書込み用ビット線ＷＢＬ（紙面左側）に向けて書込み電流Ｉｃ１が流れ、かつ磁気抵抗効果素子ＭＴＪ（紙面上側）から書込み用ビット線ＷＢＬに向けて電流Ｉｗ１が流れる場合が示される。

上述の通り、導電体層２４の両端には、スイッチング素子ＳＥＬ１をオン状態にする電位差ＶＤＤが発生する。電位差ＶＤＤを制御することにより、導電体層２４内に、書込み電流Ｉｃ１が流れる。書込み電流Ｉｃ１が導電体層２４内の非磁性層２４ｃ’内を流れることにより、強磁性層２７ａの磁化方向を強磁性層２７ｃの磁化方向に対して反平行にしようとするスピン軌道トルクが発生する。スピン軌道トルクは、非磁性層２４ｃ’に近接する強磁性層２７ａに注入される。

加えて、素子層２７の上端と導電体層２４の左端には、スイッチング素子ＳＥＬ２をオン状態にする電位差ＶＤＤ／２＋αが発生する。電位差ＶＤＤ／２＋αを制御することにより、素子層２７の上端から導電体層２４の左端に向けて、電流Ｉｗ１が流れる。電流Ｉｗ１が素子層２７内を流れることにより、強磁性層２７ａの磁化方向を強磁性層２７ｃの磁化方向に対して反平行にしようとするスピントランスファトルク（Spin Transfer Torque）が発生する。

これにより、強磁性層２７ａの磁化方向は、スピン軌道トルクと、スピントランスファトルクによるアシストと、によって、強磁性層２７ｃの磁化方向に対して反平行な方向に反転する。

なお、電流Ｉｗ１は、書込み電流Ｉｃ１より小さく、読出し電流Ｉｒより大きい値に制御される（Ｉｒ＜Ｉｗ１＜Ｉｃ１）。これにより、非磁性層２７ｂの絶縁破壊を抑制しつつ、効率的に強磁性層２７ａの磁化方向を反転させることができる。

次に、図１６を参照してデータ“０”の書込み動作について説明する。図１６の例では、書込み用ビット線ＷＢＬ（紙面左側）からワード線ＷＬ（紙面右側）に向けて書込み電流Ｉｃ０が流れ、かつ書込み用ビット線ＷＢＬから磁気抵抗効果素子ＭＴＪ（紙面上側）に向けて、電流Ｉｗ１より小さい電流Ｉｗ０が流れる場合が示される。

上述の通り、導電体層２４の両端には、スイッチング素子ＳＥＬ１をオン状態にする電位差ＶＤＤが発生する。電位差ＶＤＤを制御することにより、導電体層２４内に、書込み電流Ｉｃ０が流れる。書込み電流Ｉｃ０が導電体層２４内の非磁性層２４ｃ’内を流れることにより、強磁性層２７ａの磁化方向を強磁性層２７ｃの磁化方向に対して平行にしようとするスピン軌道トルクが発生する。スピン軌道トルクは、非磁性層２４ｃ’に近接する強磁性層２７ａに注入される。

加えて、素子層２７の上端と導電体層２４の左端には、スイッチング素子ＳＥＬ２をオン状態にする電位差ＶＤＤ／２＋αが発生する。電位差ＶＤＤ／２＋αを制御することにより、導電体層２４の左端から素子層２７の上端に向けて、電流Ｉｗ０が流れる。電流Ｉｗ０が素子層２７内を流れることにより、強磁性層２７ａの磁化方向を強磁性層２７ｃの磁化方向に対して平行にしようとするスピントランスファトルク（Spin Transfer Torque）が発生する。

これにより、強磁性層２７ａの磁化方向は、スピン軌道トルクと、スピントランスファトルクによるアシストと、によって、強磁性層２７ｃの磁化方向に対して平行な方向に反転する。

なお、電流Ｉｗ０は、書込み電流Ｉｃ０より小さく、読出し電流Ｉｒより大きい値に制御される（Ｉｒ＜Ｉｗ０＜Ｉｃ０）。これにより、非磁性層２７ｂの絶縁破壊を抑制しつつ、効率的に強磁性層２７ａの磁化方向を反転させることができる。

１．４．１．３ 第１実施形態の第１変形例に係る効果
第１実施形態の第１変形例によれば、非磁性層２４ｃ’は、例えば、白金（Ｐｔ）、パラジウム（Ｐｄ）、金（Ａｕ）、銀（Ａｇ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、及びタングステン（Ｗ）から選択される少なくとも１つの元素を含む合金であってもよく、ボロン（Ｂ）、炭素（Ｃ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、及びビスマス（Ｂｉ）を更に含み得る。これにより、非磁性層２４ｃ’は、より大きなスピン軌道トルクを強磁性層２７ａに注入することができる。

また、磁気メモリデバイス１は、書込み動作において、選択状態の磁気抵抗効果素子ＭＴＪに電流Ｉｗを流すように構成される。これにより、磁気抵抗効果素子ＭＴＪは、スピントランスファトルクを発生させることができる。このため、磁気抵抗効果素子ＭＴＪの磁化方向が膜面に垂直である場合にも、外部磁場を印加することなく、強磁性層２７ａの磁化方向を反転させることができる。

１．４．２ 第２変形例
また、上述の第１実施形態及び第１実施形態の第１変形例ではそれぞれ、スピン軌道トルクをアシストするために、層間交換結合によるバイアス磁界、及びスピントランスファトルクを用いる場合について説明したが、これに限られない。例えば、磁気メモリデバイスは、スピン軌道トルクをアシストするために、電流によって発生する磁場を用いてもよい。以下の説明では、第１実施形態又は第１実施形態の第１変形例と異なる構成及び動作について主に説明する。第１実施形態又は第１実施形態の第１変形例と同等の構成及び動作については、適宜説明を省略する。

１．４．２．１ 磁気抵抗効果素子及び周辺の配線
図１７は、第１実施形態の第２変形例に係る磁気抵抗効果素子及び周辺の配線の断面構造の一例を示す断面図である。図１７は、第１実施形態の第１変形例における図１３に対応する。第１実施形態の第２変形例では、メモリセルアレイ１０は、導電体層３０を更に含む。導電体層２４及び素子層２７の構成は、第１実施形態の第１変形例における導電体層２４及び素子層２７の構成と同等である。

非磁性層２４ｃ’の下方に、導電体層３０が設けられる。導電体層３０は、磁気抵抗効果素子ＭＴＪに印加する磁場を発生させるための導電膜である。導電体層３０は、導電体層２４の長辺方向に対して直交する方向（Ｘ方向）に延びる。導電体層３０は、例えば、メモリセルＭＣ内のその他の全ての構成（導電体層２１、２３、２４、２５、２６、及び２９、並びに素子層２２、２７、及び２８）から電気的に絶縁される。また、導電体層３０は、Ｘ方向に沿った第１端から第２端に向けて電流を流すことができるように構成される。

なお、図１７の例では、導電体層３０が非磁性層２４ｃ’の下方に設けられる場合が示されたが、これに限られない。例えば、導電体層３０は、非磁性層２４ｃ’の上方（例えば、導電体層２９の上方）に設けられてもよい。

１．４．２．２ 書込み動作
次に、第１実施形態の第２変形例に係る磁気メモリデバイスにおける書込み動作について説明する。

第１実施形態の第２変形例に係る磁気メモリデバイスにおける書込み動作でメモリセルＭＣ内の各種配線に印加される電圧は、第１実施形態における図８の場合と同等である。

図１８及び図１９は、第１実施形態の第２変形例に係る磁気メモリデバイスにおける書込み動作の一例を示す断面図である。図１８及び図１９はそれぞれ、第１実施形態における図９及び図１０に対応する。

まず、図１８を参照してデータ“１”の書込み動作について説明する。図１８の例では、ワード線ＷＬ（紙面右側）から書込み用ビット線ＷＢＬ（紙面左側）に向けて書込み電流Ｉｃ１が流れ、かつ導電体層３０に紙面奥側から紙面手前側に向けて電流Ｉａが流れる場合が示される。

上述の通り、導電体層２４の両端には、スイッチング素子ＳＥＬ１をオン状態にする電位差ＶＤＤが発生する。電位差ＶＤＤを制御することにより、導電体層２４内に、書込み電流Ｉｃ１が流れる。書込み電流Ｉｃ１が導電体層２４内の非磁性層２４ｃ’内を流れることにより、強磁性層２７ａの磁化方向を強磁性層２７ｃの磁化方向に対して反平行にしようとするスピン軌道トルクが発生する。スピン軌道トルクは、非磁性層２４ｃ’に近接する強磁性層２７ａに注入される。

加えて、導電体層３０内を、電流Ｉａが流れる。電流ＩａはＸ方向に流れる直線電流であるため、ＹＺ平面内において電流Ｉａを中心とする円状の磁場が発生する。当該円状の磁場の向きは、強磁性層２７ａと交差する部分では、－Ｙ方向を向く。

これにより、強磁性層２７ａの磁化方向は、スピン軌道トルクと、電流Ｉａによって発生する磁場によるアシストと、によって、強磁性層２７ｃの磁化方向に対して反平行な方向に反転する。

次に、図１９を参照してデータ“０”の書込み動作について説明する。図１９の例では、書込み用ビット線ＷＢＬ（紙面左側）からワード線ＷＬ（紙面右側）に向けて書込み電流Ｉｃ０が流れ、かつ導電体層３０に紙面奥側から紙面手前側に向けて電流Ｉａが流れる場合が示される。

上述の通り、導電体層２４の両端には、スイッチング素子ＳＥＬ１をオン状態にする電位差ＶＤＤが発生する。電位差ＶＤＤを制御することにより、導電体層２４内に、書込み電流Ｉｃ０が流れる。書込み電流Ｉｃ０が導電体層２４内の非磁性層２４ｃ’内を流れることにより、強磁性層２７ａの磁化方向を強磁性層２７ｃの磁化方向に対して平行にしようとするスピン軌道トルクが発生する。スピン軌道トルクは、非磁性層２４ｃ’に近接する強磁性層２７ａに注入される。

加えて、導電体層３０内を、電流Ｉａが流れる。電流Ｉａは－Ｘ方向に流れる直線電流であるため、ＹＺ平面内において電流Ｉａを中心とする円状の磁場が発生する。当該円状の磁場の向きは、強磁性層２７ａと交差する部分では、Ｙ方向を向く。

これにより、強磁性層２７ａの磁化方向は、スピン軌道トルクと、電流Ｉａによって発生する磁場によるアシストと、によって、強磁性層２７ｃの磁化方向に対して平行な方向に反転する。

１．４．２．３ 第１実施形態の第２変形例に係る効果
第１実施形態の第２変形例によれば、導電体層３０は、配線ＳＯＴＬに対して直交する方向に延びる。磁気メモリデバイス１は、書込み動作において、導電体層３０に電流Ｉａを流すように構成される。これにより、導電体層３０は、強磁性層２７ａに対して、書込み電流に平行な磁場を印加することができる。このため、磁気抵抗効果素子ＭＴＪの磁化方向が膜面に垂直である場合にも、外部磁場を印加することなく、また磁気抵抗効果素子ＭＴＪに書込み電流を流すことなく、強磁性層２７ａの磁化方向を反転させることができる。

なお、第１実施形態の第２変形例では、磁気抵抗効果素子ＭＴＪの磁化方向が膜面に垂直である場合について説明したが、これに限られない。例えば、磁気抵抗効果素子ＭＴＪの磁化方向が膜面に平行であってもよい。より具体的には、磁気抵抗効果素子ＭＴＪの磁化方向がＸ方向を向く場合、磁気抵抗効果素子ＭＴＪに書込み電流を流すことなく強磁性層２７ａの磁化方向を反転させるためには、Ｚ方向の外部磁場に相当するアシストが要求される。この場合、導電体層３０は、例えば、磁気抵抗効果素子ＭＴＪとＹ方向に並ぶように配置される。これにより、電流Ｉａによって発生する磁場の向きを、強磁性層２７ａと交差する部分でＺ方向に向かせることができる。このため、磁気抵抗効果素子ＭＴＪの磁化方向が膜面に平行である場合にも、外部磁場を印加することなく、また磁気抵抗効果素子ＭＴＪに書込み電流を流すことなく、強磁性層２７ａの磁化方向を反転させることができる。

１．４．３ 第１実施形態の第３変形例
また、上述の第１実施形態、並びに第１実施形態の第１変形例及び第２変形例では、磁気抵抗効果素子ＭＴＪが膜面に垂直な磁化方向を有する場合について説明したが、これに限られない。例えば、磁気抵抗効果素子は、膜面に平行な磁化方向を有していてもよい。以下の説明では、第１実施形態、並びに第１実施形態の第１変形例及び第２変形例と異なる構成及び動作について主に説明する。第１実施形態、並びに第１実施形態の第１変形例及び第２変形例と同等の構成及び動作については、適宜説明を省略する。

１．４．３．１ メモリセルアレイの平面レイアウト
図２０は、第１実施形態の第３変形例に係るメモリセルアレイの平面レイアウトの一例を示す平面図である。図２０は、第１実施形態における図３に対応する。

メモリセルアレイ１０は、複数の縦型構造Ｖ２に代えて、複数の縦型構造Ｖ２’を含む。複数の縦型構造Ｖ２’の各々は、磁気抵抗効果素子ＭＴＪ及びスイッチング素子ＳＥＬ２を含む。

複数の縦型構造Ｖ２’は、Ｚ方向に延びる。平面視において、複数の縦型構造Ｖ２’は、楕円形状を有する。複数の縦型構造Ｖ２’は、楕円形状の長軸方向が配線ＳＯＴＬの短辺方向（すなわち、Ｘ方向）と平行となるように配置される。複数の縦型構造Ｖ２’の各々は、対応する１本の読出し用ビット線ＲＢＬと１本の配線ＳＯＴＬとの間を接続する。

１．４．３．２ 磁気抵抗効果素子及び周辺の配線
図２１は、第１実施形態の第３変形例に係る磁気抵抗効果素子及び周辺の配線の断面構造の一例を示す断面図である。図２１は、第１実施形態の第１変形例における図１３に対応する。第１実施形態の第３変形例における導電体層２４の構成は、第１実施形態の第１変形例における非磁性層２４ｃ’を含む導電体層２４の構成と同等である。また、素子層２７は、強磁性層２７ａ’、非磁性層２７ｂ、強磁性層２７ｃ’、非磁性層２７ｄ、及び強磁性層２７ｅ’を含む。

非磁性層２４ｃ’の上面上に、強磁性層２７ａ’が設けられる。強磁性層２７ａ’の上面上に非磁性層２７ｂが設けられる。非磁性層２７ｂの上面上に、強磁性層２７ｃ’が設けられる。強磁性層２７ｃ’の上面上に、非磁性層２７ｄが設けられる。非磁性層２７ｄの上面上に、強磁性層２７ｅ’が設けられる。

強磁性層２７ａ’、２７ｃ’、及び２７ｅ’の各々は、平面視における縦型構造Ｖ２’の楕円形状の長軸方向（Ｘ方向）に磁化容易軸方向を有する点を除いて、第１実施形態における強磁性層２７ａ、２７ｃ、及び２７ｅと同等である。図２１の例では、強磁性層２７ａ’は、紙面手前方向（＋Ｘ方向）又は紙面奥行方向（－Ｘ方向）の磁化方向を有する。強磁性層２７ｃ’は、＋Ｘ方向の磁化方向を有する。強磁性層２７ｅ’は、－Ｘ方向の磁化方向を有する。すなわち、素子層２７は、面内磁化型の磁気抵抗効果素子ＭＴＪとして機能する。

１．４．３．３ 書込み動作
次に、第１実施形態の第３変形例に係る磁気メモリデバイスにおける書込み動作について説明する。

第１実施形態の第３変形例に係る磁気メモリデバイスにおける書込み動作でメモリセルＭＣ内の各種配線に印加される電圧は、第１実施形態における図８の場合と同等である。

図２２及び図２３は、第１実施形態の第３変形例に係る磁気メモリデバイスにおける書込み動作の一例を示す断面図である。図２２及び図２３はそれぞれ、第１実施形態における図９及び図１０に対応する。

まず、図２２を参照してデータ“１”の書込み動作について説明する。図２２の例では、ワード線ＷＬ（紙面右側）から書込み用ビット線ＷＢＬ（紙面左側）に向けて書込み電流Ｉｃ１が流れる場合が示される。

上述の通り、導電体層２４の両端には、スイッチング素子ＳＥＬ１をオン状態にする電位差ＶＤＤが発生する。電位差ＶＤＤを制御することにより、導電体層２４内に、書込み電流Ｉｃ１が流れる。書込み電流Ｉｃ１が導電体層２４内の非磁性層２４ｃ’内を流れることにより、強磁性層２７ａの磁化方向を強磁性層２７ｃの磁化方向に対して反平行にしようとするスピン軌道トルクが発生する。スピン軌道トルクは、非磁性層２４ｃ’に近接する強磁性層２７ａに注入される。

これにより、強磁性層２７ａの磁化方向は、スピン軌道トルクによって、強磁性層２７ｃの磁化方向に対して反平行な方向に反転する。

次に、図２３を参照してデータ“０”の書込み動作について説明する。図２３の例では、書込み用ビット線ＷＢＬ（紙面左側）からワード線ＷＬ（紙面右側）に向けて書込み電流Ｉｃ０が流れる場合が示される。

上述の通り、導電体層２４の両端には、スイッチング素子ＳＥＬ１をオン状態にする電位差ＶＤＤが発生する。電位差ＶＤＤを制御することにより、導電体層２４内に、書込み電流Ｉｃ０が流れる。書込み電流Ｉｃ０が導電体層２４内の非磁性層２４ｃ’内を流れることにより、強磁性層２７ａの磁化方向を強磁性層２７ｃの磁化方向に対して平行にしようとするスピン軌道トルクが発生する。スピン軌道トルクは、非磁性層２４ｃ’に近接する強磁性層２７ａに注入される。

これにより、強磁性層２７ａの磁化方向は、スピン軌道トルクによって、強磁性層２７ｃの磁化方向に対して平行な方向に反転する。

１．４．３．４ 第１実施形態の第３変形例に係る効果
第１実施形態の第３変形例によれば、素子層２７を含む縦型構造Ｖ２’は、平面視において、楕円形状を有する。楕円形状の長軸方向は、配線ＳＯＴＬの短辺方向（Ｘ方向）と平行となる。これにより、磁気抵抗効果素子ＭＴＪは、Ｘ方向に磁化容易軸方向を有するように構成される。このため、磁気抵抗効果素子ＭＴＪは、外部磁場を印加することなく、また外部磁場に代わる手段を適用することなく、スピン軌道トルクのみで強磁性層２７ａ’の磁化方向を反転させることができる。

２． 第２実施形態
次に、第２実施形態に係る磁気メモリデバイスについて説明する。第２実施形態では、スイッチング素子ＳＥＬ２が形成される位置が、第１実施形態と異なる。以下の説明では、第１実施形態と異なる構成及び動作について主に説明する。第１実施形態と同等の構成及び動作については、適宜説明を省略する。

２．１ メモリセルアレイの回路構成
図２４は、第２実施形態に係るメモリセルアレイの回路構成の一例を示す回路図である。図２４は、第１実施形態における図２に対応する。

スイッチング素子ＳＥＬ２＜ｉ，ｊ＞は、配線ＳＯＴＬ＜ｉ，ｊ＞の第１部分とワード線ＷＬ＜ｉ＞との間に接続される。スイッチング素子ＳＥＬ１＜ｉ，ｊ＞は、配線ＳＯＴＬ＜ｉ，ｊ＞の第２部分と書込み用ビット線ＷＢＬ＜ｊ＞との間に接続される。磁気抵抗効果素子ＭＴＪ＜ｉ，ｊ＞は、配線ＳＯＴＬ＜ｉ，ｊ＞の第３部分と読出し用ビット線ＲＢＬ＜ｊ＞との間に接続される。

２．２ メモリセルアレイの平面レイアウト
次に、第２実施形態に係るメモリセルアレイの平面レイアウトについて説明する。

図２５は、第２実施形態に係るメモリセルアレイの平面レイアウトの一例を示す平面図である。図２５は、第１実施形態における図３に対応する。

メモリセルアレイ１０において、複数の縦型構造Ｖ１の各々は、スイッチング素子ＳＥＬ１を含む。複数の縦型構造Ｖ２の各々は、磁気抵抗効果素子ＭＴＪを含む。複数の縦型構造Ｖ３の各々は、スイッチング素子ＳＥＬ２を含む。

以上のような構成のうち、１本の配線ＳＯＴＬ、並びに当該１本の配線ＳＯＴＬに接続された１個の縦型構造Ｖ１、１個の縦型構造Ｖ２、及び１個の縦型構造Ｖ３の組が、１個のメモリセルＭＣとして機能する。

２．３ メモリセルアレイの断面構造
次に、第２実施形態に係るメモリセルアレイの断面構造について説明する。

図２６は、第２実施形態に係るメモリセルアレイの断面構造の一例を示す、図２５のＸＸＶＩ―ＸＸＶＩ線に沿った断面図である。図２６は、第１実施形態における図４に対応する。階層構造Ｌ１は、導電体層３１＿１、３２＿１、３４＿１、３６＿１、及び３８＿１、並びに素子層３３＿１、３５＿１、及び３７＿１を含む。階層構造Ｌ２は、導電体層３１＿２、３２＿２、３４＿２、３６＿２、及び３８＿２、並びに素子層３３＿２、３５＿２、及び３７＿２を含む。

まず、階層構造Ｌ１について説明する。

半導体基板２０の上方には、導電体層３１＿１が設けられる。導電体層３１＿１は、書込み用ビット線ＷＢＬとして使用される。導電体層３１＿１は、Ｙ方向に延びる。

導電体層３１＿１の上面上には、導電体層３２＿１が設けられる。導電体層３２＿１は、コンタクトとして使用される。

導電体層３２＿１の上面上には、素子層３３＿１が設けられる。素子層３３＿１は、スイッチング素子ＳＥＬ１として使用される。導電体層３２＿１及び素子層３３＿１は、縦型構造Ｖ１を構成する。

素子層３３＿１の上面上には、導電体層３４＿１が設けられる。導電体層３４＿１は、配線ＳＯＴＬとして使用される。導電体層３４＿１は、Ｙ方向に延びる。

導電体層３４＿１の下面上のうち、素子層３３＿１が設けられる部分とは異なる部分には、素子層３５＿１が設けられる。素子層３５＿１は、スイッチング素子ＳＥＬ２として使用される。素子層３５＿１は、縦型構造Ｖ３を構成する。

なお、素子層３３＿１及び３５＿１は、同一の工程により形成される。この場合、素子層３３＿１及び３５＿１は、同じ高さに設けられる。すなわち、素子層３３＿１の下面は、素子層３５＿１の下面と同一のＸＹ面内に位置する。そして、素子層３３＿１及び３５＿１は、同等の電流－電圧特性を有するように形成される。例えば、素子層３３＿１及び３５＿１はいずれも、スナップバックを伴う電流－電圧特性を有する。

素子層３５＿１の下面上には、導電体層３６＿１が設けられる。導電体層３６＿１は、ワード線ＷＬとして使用される。導電体層３６＿１は、Ｘ方向に延びる。

導電体層３４＿１の上面上のうち、素子層３３＿１が設けられる部分と、素子層３５＿１が設けられる部分との間の部分には、素子層３７＿１が設けられる。素子層３７＿１は、磁気抵抗効果素子ＭＴＪとして使用される。

素子層３７＿１の上面上には、導電体層３８＿１が設けられる。導電体層３８＿１は、読出し用ビット線ＲＢＬとして使用される。導電体層３８＿１は、Ｙ方向に延びる。

以上のような構成により、階層構造Ｌ１内の１組の導電体層３４＿１、並びに縦型構造Ｖ１、Ｖ２、及びＶ３は、導電体層３１＿１、３６＿１、及び３８＿１にそれぞれ接続された３端子を有する１個のメモリセルＭＣとして機能する。

階層構造Ｌ２は、階層構造Ｌ１と同等の構成を有する。すなわち、導電体層３１＿２、３２＿２、３４＿２、３６＿２、及び３８＿２、並びに素子層３３＿２、３５＿２、及び３７＿２はそれぞれ、導電体層３１＿１、３２＿１、３４＿１、３６＿１、及び３８＿１、並びに素子層３３＿１、３５＿１、及び３７＿１と同等の構造及び機能を有する。これにより、階層構造Ｌ２内の１組の導電体層３４＿２、並びに縦型構造Ｖ１、Ｖ２、及びＶ３は、導電体層３１＿２、３６＿２、及び３８＿２にそれぞれ接続された３端子を有する１個のメモリセルＭＣとして機能する。

２．４ 第２実施形態に係る効果
第２実施形態によれば、スイッチング素子ＳＥＬ２は、配線ＳＯＴＬとワード線ＷＬとの間に接続される。スイッチング素子ＳＥＬ１として機能する素子層３３と、スイッチング素子ＳＥＬ２として機能する素子層３５は、同じ高さに設けられる。これにより、素子層３３及び３５を同一の工程で形成することができる。このため、メモリセルアレイ１０の製造負荷を軽減することができる。なお、素子層３３及び３５を同一の工程で形成する場合、素子層３５は、素子層３３と同様に、スナップバックを伴う電流－電圧特性を有するように形成される。これにより、書込み動作の際に、選択状態のメモリセルＭＣにより大きな書込み電流を流しやすくできるという効果を維持することができる。

なお、第２実施形態に係る磁気メモリデバイスには、第１実施形態の第１変形例、第１実施形態の第２変形例、及び第１実施形態の第３変形例における構成及び動作を適用可能である。この場合、第２実施形態に係る磁気メモリデバイスは、第１実施形態の第１変形例、第１実施形態の第２変形例、及び第１実施形態の第３変形例と同等の効果を奏することができる。

３． 第３実施形態
次に、第３実施形態に係る磁気メモリデバイスについて説明する。第３実施形態では、複数のメモリセルＭＣによってワード線ＷＬが共有される点において、第１実施形態及び第２実施形態と異なる。以下の説明では、第１実施形態と異なる構成及び動作について主に説明する。第１実施形態と同等の構成及び動作については、適宜説明を省略する。

３．１ メモリセルアレイの回路構成
図２７は、第３実施形態に係るメモリセルアレイの回路構成の一例を示す回路図である。

メモリセルアレイ１０は、複数のメモリセルＭＣ、複数のワード線ＷＬａ及びＷＬｂ、複数の読出し用ビット線ＲＢＬ、並びに複数の書込み用ビット線ＷＢＬを含む。図２７の例では、複数のメモリセルＭＣのうち、８個のメモリセルＭＣ＜ｍ，ｎ－１＞、ＭＣ＜ｍ，ｎ＞、ＭＣ＜ｍ，ｎ＋１＞、ＭＣ＜ｍ，ｎ＋２＞、ＭＣ＜ｍ＋１，ｎ－２＞、ＭＣ＜ｍ＋１，ｎ－１＞、ＭＣ＜ｍ＋１，ｎ＞、及びＭＣ＜ｍ＋１，ｎ＋１＞が示される。複数のワード線ＷＬａ及びＷＬｂのうち、２本のワード線ＷＬａ＜ｍ＞及びＷＬａ＜ｍ＋１＞、並びに２本のワード線ＷＬｂ＜ｍ＞及びＷＬｂ＜ｍ＋１＞が示される。複数の読出し用ビット線ＲＢＬのうち、５本の読出し用ビット線ＲＢＬ＜ｎ－２＞、ＲＢＬ＜ｎ－１＞、ＲＢＬ＜ｎ＞、ＲＢＬ＜ｎ＋１＞、及びＲＢＬ＜ｎ＋２＞が示される。複数の書込み用ビット線ＷＢＬのうち、６本の書込み用ビット線ＷＢＬ＜ｎ－２＞、ＷＢＬ＜ｎ－１＞、ＷＢＬ＜ｎ＞、ＷＢＬ＜ｎ＋１＞、ＷＢＬ＜ｎ＋２＞、及びＷＢＬ＜ｎ＋３＞が示される。

メモリセルＭＣ＜ｍ，ｎ－１＞は、ワード線ＷＬａ＜ｍ＞に接続される第１端と、書込み用ビット線ＷＢＬ＜ｎ－１＞に接続される第２端と、読出し用ビット線ＲＢＬ＜ｎ－１＞に接続される第３端と、を有する。メモリセルＭＣ＜ｍ，ｎ＞は、ワード線ＷＬａ＜ｍ＞に接続される第１端と、書込み用ビット線ＷＢＬ＜ｎ＋１＞に接続される第２端と、読出し用ビット線ＲＢＬ＜ｎ＞に接続される第３端と、を有する。メモリセルＭＣ＜ｍ，ｎ－１＞の第１端、及びメモリセルＭＣ＜ｍ，ｎ＞の第１端は、互いに共有される。

メモリセルＭＣ＜ｍ，ｎ＋１＞は、ワード線ＷＬｂ＜ｍ＞に接続される第１端と、書込み用ビット線ＷＢＬ＜ｎ＋１＞に接続される第２端と、読出し用ビット線ＲＢＬ＜ｎ＋１＞に接続される第３端と、を有する。メモリセルＭＣ＜ｍ，ｎ＋２＞は、ワード線ＷＬｂ＜ｍ＞に接続される第１端と、書込み用ビット線ＷＢＬ＜ｎ＋３＞に接続される第２端と、読出し用ビット線ＲＢＬ＜ｎ＋２＞に接続される第３端と、を有する。メモリセルＭＣ＜ｍ，ｎ＋１＞の第１端、及びメモリセルＭＣ＜ｍ，ｎ＋２＞の第１端は、互いに共有される。

メモリセルＭＣ＜ｍ＋１，ｎ－２＞は、ワード線ＷＬａ＜ｍ＋１＞に接続される第１端と、書込み用ビット線ＷＢＬ＜ｎ－２＞に接続される第２端と、読出し用ビット線ＲＢＬ＜ｎ－２＞に接続される第３端と、を有する。メモリセルＭＣ＜ｍ＋１，ｎ－１＞は、ワード線ＷＬａ＜ｍ＋１＞に接続される第１端と、書込み用ビット線ＷＢＬ＜ｎ＞に接続される第２端と、読出し用ビット線ＲＢＬ＜ｎ－１＞に接続される第３端と、を有する。メモリセルＭＣ＜ｍ＋１，ｎ－２＞の第１端、及びメモリセルＭＣ＜ｍ＋１，ｎ－１＞の第１端は、互いに共有される。

メモリセルＭＣ＜ｍ＋１，ｎ＞は、ワード線ＷＬｂ＜ｍ＋１＞に接続される第１端と、書込み用ビット線ＷＢＬ＜ｎ＞に接続される第２端と、読出し用ビット線ＲＢＬ＜ｎ＞に接続される第３端と、を有する。メモリセルＭＣ＜ｍ＋１，ｎ＋１＞は、ワード線ＷＬｂ＜ｍ＋１＞に接続される第１端と、書込み用ビット線ＷＢＬ＜ｎ＋２＞に接続される第２端と、読出し用ビット線ＲＢＬ＜ｎ＋１＞に接続される第３端と、を有する。メモリセルＭＣ＜ｍ＋１，ｎ＞の第１端、及びメモリセルＭＣ＜ｍ＋１，ｎ＋１＞の第１端は、互いに共有される。

このような８個のメモリセルＭＣ＜ｍ，ｎ－１＞、ＭＣ＜ｍ，ｎ＞、ＭＣ＜ｍ，ｎ＋１＞、ＭＣ＜ｍ，ｎ＋２＞、ＭＣ＜ｍ＋１，ｎ－２＞、ＭＣ＜ｍ＋，ｎ－１＞、ＭＣ＜ｍ＋１，ｎ＞、及びＭＣ＜ｍ＋１，ｎ＋１＞の組が行方向及び列方向に繰り返されることにより、メモリセルアレイ１０が構成される。すなわち、同一の行（例えば、第ｍ行目）において、ワード線ＷＬａに接続されかつ列方向に隣り合う２個のメモリセルＭＣ（例えば、ＭＣ＜ｍ，ｎ－１＞及びＭＣ＜ｍ，ｎ＞）と、ワード線ＷＬｂ＜ｍ＞に接続されかつ列方向に隣り合う２個のメモリセルＭＣ（例えば、ＭＣ＜ｍ，ｎ＋１＞及びＭＣ＜ｍ，ｎ＋２＞）とが、列方向に交互に並ぶ。このように列方向に並ぶ複数のメモリセルＭＣを便宜的に「１行のメモリセル群」と呼ぶ。この場合、行方向に隣り合う２行のメモリセル群同士は、列方向に１列ずつシフトするように行方向に並ぶ。

上述したメモリセルアレイ１０内の複数のメモリセルＭＣのうち、同一のワード線ＷＬａに接続されかつ列方向に隣り合う２個のメモリセルＭＣ＜ｍ，ｎ－１＞及びＭＣ＜ｍ，ｎ＞の構成について説明する。メモリセルＭＣ＜ｍ，ｎ－１＞は、スイッチング素子ＳＥＬ１＜ｍ，ｎ－１＞及びＳＥＬ２＜ｍ，ｎ－１＞、並びに磁気抵抗効果素子ＭＴＪ＜ｍ，ｎ－１＞を含む。メモリセルＭＣ＜ｍ，ｎ＞は、スイッチング素子ＳＥＬ１＜ｍ，ｎ＞及びＳＥＬ２＜ｍ，ｎ＞、並びに磁気抵抗効果素子ＭＴＪ＜ｍ，ｎ＞を含む。メモリセルＭＣ＜ｍ，ｎ－１＞及びＭＣ＜ｍ，ｎ＞は、配線ＳＯＴＬ＜ｍ，ｎ－１＾ｎ＞を共有する。

配線ＳＯＴＬ＜ｍ，ｎ－１＾ｎ＞は、第１部分と、第２部分と、第３部分と、第４部分と、第５部分と、を含む。配線ＳＯＴＬ＜ｍ，ｎ－１＾ｎ＞の第３部分は、配線ＳＯＴＬ＜ｍ，ｎ－１＾ｎ＞の第１部分と配線ＳＯＴＬ＜ｍ，ｎ－１＾ｎ＞の第２部分との間に設けられる。配線ＳＯＴＬ＜ｍ，ｎ－１＾ｎ＞の第４部分は、配線ＳＯＴＬ＜ｍ，ｎ－１＾ｎ＞の第１部分に対して配線ＳＯＴＬ＜ｍ，ｎ－１＾ｎ＞の第２部分と反対側に設けられる。配線ＳＯＴＬ＜ｍ，ｎ－１＾ｎ＞の第５部分は、配線ＳＯＴＬ＜ｍ，ｎ－１＾ｎ＞の第１部分と配線ＳＯＴＬ＜ｍ，ｎ－１＾ｎ＞の第４部分との間に設けられる。

配線ＳＯＴＬ＜ｍ，ｎ－１＾ｎ＞の第１部分は、ワード線ＷＬａ＜ｍ＞に接続される。配線ＳＯＴＬ＜ｍ，ｎ－１＾ｎ＞の第２部分は、書込み用ビット線ＷＢＬ＜ｎ－１＞に接続される。配線ＳＯＴＬ＜ｍ，ｎ－１＾ｎ＞の第３部分は、読出し用ビット線ＲＢＬ＜ｎ－１＞に接続される。配線ＳＯＴＬ＜ｍ，ｎ－１＾ｎ＞の第４部分は、書込み用ビット線ＷＢＬ＜ｎ＋１＞に接続される。配線ＳＯＴＬ＜ｍ，ｎ－１＾ｎ＞の第５部分は、読出し用ビット線ＲＢＬ＜ｎ＞に接続される。

スイッチング素子ＳＥＬ１＜ｍ，ｎ－１＞は、配線ＳＯＴＬ＜ｍ，ｎ－１＾ｎ＞の第２部分と書込み用ビット線ＷＢＬ＜ｎ－１＞との間に接続される。磁気抵抗効果素子ＭＴＪ＜ｍ，ｎ－１＞は、配線ＳＯＴＬ＜ｍ，ｎ－１＾ｎ＞の第３部分と読出し用ビット線ＲＢＬ＜ｎ－１＞との間に接続される。スイッチング素子ＳＥＬ２＜ｍ，ｎ－１＞は、磁気抵抗効果素子ＭＴＪ＜ｍ，ｎ－１＞と読出し用ビット線ＲＢＬ＜ｎ－１＞との間に接続される。

スイッチング素子ＳＥＬ１＜ｍ，ｎ＞は、配線ＳＯＴＬ＜ｍ，ｎ－１＾ｎ＞の第４部分と書込み用ビット線ＷＢＬ＜ｎ＋１＞との間に接続される。磁気抵抗効果素子ＭＴＪ＜ｍ，ｎ＞は、配線ＳＯＴＬ＜ｍ，ｎ－１＾ｎ＞の第５部分と読出し用ビット線ＲＢＬ＜ｎ＞との間に接続される。スイッチング素子ＳＥＬ２＜ｍ，ｎ＞は、磁気抵抗効果素子ＭＴＪ＜ｍ，ｎ＞と読出し用ビット線ＲＢＬ＜ｎ＞との間に接続される。

３．２ メモリセルアレイの平面レイアウト
次に、第３実施形態に係るメモリセルアレイの平面レイアウトについて説明する。図２８は、第３実施形態に係るメモリセルアレイの平面レイアウトの一例を示す平面図である。

メモリセルアレイ１０は、複数の縦型構造Ｖ１、複数の縦型構造Ｖ２、並びに複数の縦型構造Ｖ３ａ及びＶ３ｂを含む。複数の縦型構造Ｖ１の各々は、スイッチング素子ＳＥＬ１を含む。複数の縦型構造Ｖ２の各々は、磁気抵抗効果素子ＭＴＪ及びスイッチング素子ＳＥＬ２を含む。

複数の書込み用ビット線ＷＢＬは、Ｘ方向に並ぶ。複数の書込み用ビット線ＷＢＬの各々は、Ｙ方向に延びる。

複数の書込み用ビット線ＷＢＬの上方に、複数のワード線ＷＬｂが設けられる。複数のワード線ＷＬｂは、Ｙ方向に並ぶ。複数のワード線ＷＬｂの各々は、Ｘ方向に延びる。

複数のワード線ＷＬｂの上方に、複数の配線ＳＯＴＬが設けられる。平面視において、複数の配線ＳＯＴＬの各々は、矩形状を有する。複数の配線ＳＯＴＬの各々の長辺方向及び短辺方向は、ＸＹ平面内においてＸ方向及びＹ方向と交差する。以下の説明では、配線ＳＯＴＬの長辺方向及び短辺方向をそれぞれＰ方向及びＱ方向と呼ぶ。Ｙ方向とＰ方向とのなす角度θは、例えば、（９０－ａｔａｎ（１／３））度である。平面視において、複数の配線ＳＯＴＬの各々は、１本のワード線ＷＬｂ（又はＷＬａ）、及び隣り合う３本の書込み用ビット線ＷＢＬと重なる位置に設けられる。

複数の配線ＳＯＴＬの上方に、複数の読出し用ビット線ＲＢＬが設けられる。複数の読出し用ビット線ＲＢＬは、Ｘ方向に並ぶ。複数の読出し用ビット線ＲＢＬの各々は、Ｙ方向に延びる。平面視において、複数の読出し用ビット線ＲＢＬの各々は、隣り合う２本の書込み用ビット線ＷＢＬの間に設けられる。

複数の読出し用ビット線ＲＢＬの上方に、複数のワード線ＷＬａが設けられる。複数のワード線ＷＬａは、Ｙ方向に並ぶ。複数のワード線ＷＬａの各々は、Ｘ方向に延びる。平面視において、互いに対応する１本のワード線ＷＬａ、及び１本のワード線ＷＬｂは、重なる位置に設けられる。

複数の縦型構造Ｖ１は、Ｚ方向に延びる。平面視において、複数の縦型構造Ｖ１は、円形状を有する。複数の縦型構造Ｖ１の各々は、対応する１本の書込み用ビット線ＷＢＬと１本の配線ＳＯＴＬとの間を接続する。

複数の縦型構造Ｖ２は、Ｚ方向に延びる。平面視において、複数の縦型構造Ｖ２は、円形状を有する。複数の縦型構造Ｖ２の各々は、対応する１本の読出し用ビット線ＲＢＬと１本の配線ＳＯＴＬとの間を接続する。

複数の縦型構造Ｖ３ａは、Ｚ方向に延びる。平面視において、複数の縦型構造Ｖ３ａは、円形状を有する。複数の縦型構造Ｖ３ａの各々は、対応する１本のワード線ＷＬａと１本の配線ＳＯＴＬとの間を接続する。

複数の縦型構造Ｖ３ｂは、Ｚ方向に延びる。平面視において、複数の縦型構造Ｖ３ｂは、円形状を有する。複数の縦型構造Ｖ３ｂの各々は、対応する１本のワード線ＷＬｂと１本の配線ＳＯＴＬとの間を接続する。

以上のような構成のうち、１本の配線ＳＯＴＬ、並びに当該１本の配線ＳＯＴＬに接続された１個の縦型構造Ｖ１、１個の縦型構造Ｖ２、及び１個の縦型構造Ｖ３ａ又はＶ３ｂの組が、１個のメモリセルＭＣとして機能する。そして、１本の配線ＳＯＴＬ及び１個の縦型構造Ｖ３ａは、２個のメモリセルＭＣによって共有される。１本の配線ＳＯＴＬ及び１個の縦型構造Ｖ３ｂは、２個のメモリセルＭＣによって共有される。

配線ＳＯＴＬを共有する２個のメモリセルＭＣにそれぞれ含まれる２個の縦型構造Ｖ２は、Ｐ方向に並ぶ。そして、平面視において、縦型構造Ｖ２の中心は、配線ＳＯＴＬのＰ方向に沿った対称軸上に位置する。すなわち、配線ＳＯＴＬと、当該配線ＳＯＴＬを共有する２個のメモリセルＭＣにそれぞれ含まれる２個の縦型構造Ｖ２は、Ｐ方向に沿って同一軸上（on-axis）に設けられる。なお、「同一」は、実質的な同一を含む。すなわち、配線ＳＯＴＬと縦型構造Ｖ２との間の位置関係には、製造誤差が許容される。製造誤差は、例えば、パターンずれを含む。

３．３ メモリセルアレイの断面構造
次に、第３実施形態に係るメモリセルアレイの断面構造について説明する。図２９は、第３実施形態に係るメモリセルアレイの断面構造の一例を示す、図２８のＸＸＩＸ―ＸＸＩＸ線に沿った断面図である。図２９では、ワード線ＷＬａに接続される構成が示される。

階層構造Ｌ１は、導電体層４１＿１、４２＿１、４３＿１、４６＿１、４７＿１、４８＿１、４９＿１、５４＿１、５５＿１、及び５６＿１、並びに素子層４４＿１、４５＿１、５０＿１、５１＿１、５２＿１、及び５３＿１を含む。階層構造Ｌ２は、導電体層４１＿２、４２＿２、４３＿２、４６＿２、４７＿２、４８＿２、４９＿２、５４＿２、５５＿２、及び５６＿２、並びに素子層４４＿２、４５＿２、５０＿２、５１＿２、５２＿２、及び５３＿２を含む。

まず、階層構造Ｌ１について説明する。

半導体基板２０の上方には、導電体層４１＿１、４２＿１、及び４３＿１が設けられる。導電体層４１＿１、４２＿１、及び４３＿１の各々は、互いに隣り合う書込み用ビット線ＷＢＬとして使用される。導電体層４１＿１、４２＿１、及び４３＿１の各々は、Ｙ方向に延びる。

導電体層４１＿１及び４３＿１の上面上にはそれぞれ、素子層４４＿１及び４５＿１が設けられる。素子層４４＿１及び４５＿１の各々は、スイッチング素子ＳＥＬ１として使用される。

素子層４４＿１及び４５＿１の上面上にはそれぞれ、導電体層４６＿１及び４７＿１が設けられる。導電体層４６＿１及び４７＿１の各々は、コンタクトとして使用される。素子層４４＿１及び導電体層４６＿１は、縦型構造Ｖ１を構成する。素子層４５＿１及び導電体層４７＿１は、縦型構造Ｖ１を構成する。

なお、導電体層４２＿１の上面上にも縦型構造Ｖ１（図示せず）は構成される。しかしながら、導電体層４２＿１上の縦型構造Ｖ１は、導電体層４１＿１上の縦型構造Ｖ１及び導電体層４３＿１上の縦型構造Ｖ１とはＰ方向に並んでいない。このため、導電体層４２＿１上の縦型構造Ｖ１は、図２９には図示されない。

導電体層４６＿１の上面及び導電体層４７＿１の上面に接するように、Ｐ方向に延びる導電体層４８＿１が設けられる。導電体層４８＿１は、配線ＳＯＴＬとして使用される。導電体層４８＿１のうち、導電体層４６＿１との接続部分及び導電体層４７＿１との接続部分はそれぞれ、配線ＳＯＴＬの第２部分及び第４部分に対応する。

導電体層４８＿１の上面上には、導電体層４９＿１、並びに素子層５０＿１及び５１＿１が設けられる。

導電体層４９＿１は、導電体層４２＿１の上方に設けられる。導電体層４８＿１のうち、導電体層４９＿１との接続部分は、配線ＳＯＴＬの第１部分に対応する。導電体層４９＿１は、コンタクトとして使用される。

素子層５０＿１は、導電体層４６＿１との接続部分と、導電体層４９＿１との接続部分と、の間に設けられる。素子層５１＿１は、導電体層４７＿１との接続部分と、導電体層４９＿１との接続部分と、の間に設けられる。導電体層４８＿１のうち、素子層５０＿１との接続部分及び素子層５１＿１との接続部分はそれぞれ、配線ＳＯＴＬの第３部分及び第５部分に対応する。素子層５０＿１及び５１＿１の各々は、磁気抵抗効果素子ＭＴＪとして使用される。

素子層５０＿１及び５１＿１の上面上にはそれぞれ、素子層５２＿１及び５３＿１が設けられる。素子層５２＿１及び５３＿１の各々は、スイッチング素子ＳＥＬ２として使用される。素子層５０＿１及び素子層５２＿１は、縦型構造Ｖ２を構成する。素子層５１＿１及び素子層５３＿１は、縦型構造Ｖ２を構成する。

素子層５２＿１及び５３＿１の上面上にはそれぞれ、導電体層５４＿１及び５５＿１が設けられる。導電体層５４＿１及び５５＿１の各々は、読出し用ビット線ＲＢＬとして使用される。導電体層５４＿１及び５５＿１の各々は、Ｙ方向に延びる。

導電体層５４＿１及び５５＿１の上方において、導電体層４９＿１の上面上には、導電体層５６＿１が設けられる。導電体層５６＿１は、ワード線ＷＬａとして使用される。導電体層５６＿１は、Ｘ方向に延びる。

以上のような構成により、階層構造Ｌ１内の１本の導電体層４８＿１、２個の縦型構造Ｖ１、２個の縦型構造Ｖ２、及び１個の縦型構造Ｖ３ａは、導電体層４９＿１及び導電体層５６＿１を共有する２個のメモリセルＭＣとして機能する。

階層構造Ｌ２は、階層構造Ｌ１と同等の構成を有する。すなわち、導電体層４１＿２、４２＿２、４３＿２、４６＿２、４７＿２、４８＿２、４９＿２、５４＿２、５５＿２、及び５６＿２、並びに素子層４４＿２、４５＿２、５０＿２、５１＿２、５２＿２、及び５３＿２はそれぞれ、導電体層４１＿１、４２＿１、４３＿１、４６＿１、４７＿１、４８＿１、４９＿１、５４＿１、５５＿１、及び５６＿１、並びに素子層４４＿１、４５＿１、５０＿１、５１＿１、５２＿１、及び５３＿１と同等の構造及び機能を有する。これにより、階層構造Ｌ２内の１本の導電体層４８＿２、２個の縦型構造Ｖ１、２個の縦型構造Ｖ２、及び１個の縦型構造Ｖ３ａは、導電体層４９＿２及び導電体層５６＿２を共有する２個のメモリセルＭＣとして機能する。

図３０は、第３実施形態に係るメモリセルアレイの断面構造の一例を示す、図２８のＸＸＸ―ＸＸＸ線に沿った断面図である。図３０では、ワード線ＷＬｂに接続される構成が示される。

階層構造Ｌ１は、導電体層４３＿１、５７＿１、５８＿１、６１＿１、６２＿１、６３＿１、６４＿１、６５＿１、７０＿１、及び７１＿１、並びに素子層５９＿１、６０＿１、６６＿１、６７＿１、６８＿１、及び６９＿１を含む。階層構造Ｌ２は、導電体層４３＿２、５７＿２、５８＿２、６１＿２、６２＿２、６３＿２、６４＿２、６５＿２、７０＿２、及び７１＿２、並びに素子層５９＿２、６０＿２、６６＿２、６７＿２、６８＿２、及び６９＿２を含む。

まず、階層構造Ｌ１について説明する。

図３０における導電体層４３＿１、５７＿１、５８＿１、６１＿１、６２＿１、６３＿１、７０＿１、及び７１＿１、並びに素子層５９＿１、６０＿１、６６＿１、６７＿１、６８＿１、及び６９＿１の構成は、図２９における導電体層４１＿１、４２＿１、４３＿１、４６＿１、４７＿１、４８＿１、５４＿１、及び５５＿１、並びに素子層４４＿１、４５＿１、５０＿１、５１＿１、５２＿１、及び５３＿１の構成と同等である。

導電体層６３＿１の下面上には、導電体層６４＿１が設けられる。

導電体層６４＿１は、導電体層５７＿１の直上に設けられる。導電体層６３＿１のうち、導電体層６４＿１との接続部分は、配線ＳＯＴＬの第１部分に対応する。導電体層６４＿１は、コンタクトとして使用される。

導電体層５７＿１の上方において、導電体層６４＿１の下面上には、導電体層６５＿１が設けられる。導電体層６５＿１は、ワード線ＷＬｂとして使用される。導電体層６５＿１は、Ｘ方向に延びる。図３０では図示されていないが、導電体層６５＿１は、素子層５９＿１及び導電体層６１＿１を含む縦型構造Ｖ１と、素子層６０＿１及び導電体層６２＿１を含む縦型構造Ｖ１と、の間を通過する。

以上のような構成により、階層構造Ｌ１内の１本の導電体層６３＿１、２個の縦型構造Ｖ１、２個の縦型構造Ｖ２、及び１個の縦型構造Ｖ３ｂは、導電体層６４＿１及び導電体層６５＿１を共有する２個のメモリセルＭＣとして機能する。

階層構造Ｌ２は、階層構造Ｌ１と同等の構成を有する。すなわち、導電体層４３＿２、５７＿２、５８＿２、６１＿２、６２＿２、６３＿２、６４＿２、６５＿２、７０＿２、及び７１＿２、並びに素子層５９＿２、６０＿２、６６＿２、６７＿２、６８＿２、及び６９＿２はそれぞれ、導電体層４３＿１、５７＿１、５８＿１、６１＿１、６２＿１、６３＿１、６４＿１、６５＿１、７０＿１、及び７１＿１、並びに素子層５９＿１、６０＿１、６６＿１、６７＿１、６８＿１、及び６９＿１と同等の構造及び機能を有する。これにより、階層構造Ｌ２内の１本の導電体層６３＿２、２個の縦型構造Ｖ１、２個の縦型構造Ｖ２、及び１個の縦型構造Ｖ３ｂは、導電体層６４＿２及び導電体層６５＿２を共有する２個のメモリセルＭＣとして機能する。

３．４ 第３実施形態に係る効果
第３実施形態によれば、配線ＳＯＴＬ＜ｍ，ｎ－１＾ｎ＞は、第１部分と、第２部分と、第１部分及び第２部分の間の第３部分と、第１部分に対して第２部分と反対側に設けられた第４部分と、第１部分及び第４部分の間の第５部分と、を含む。配線ＳＯＴＬ＜ｍ，ｎ－１＾ｎ＞の第１部分は、ワード線ＷＬａ＜ｍ＞に接続される。配線ＳＯＴＬ＜ｍ，ｎ－１＾ｎ＞の第２部分及び第４部分はそれぞれ、書込み用ビット線ＷＢＬ＜ｎ－１＞及びＷＢＬ＜ｎ＋１＞に接続される。配線ＳＯＴＬ＜ｍ，ｎ－１＾ｎ＞の第３部分及び第５部分はそれぞれ、読出し用ビット線ＲＢＬ＜ｎ－１＞及びＲＢＬ＜ｎ＞に接続される。これにより、２個のメモリセルＭＣ＜ｍ，ｎ－１＞及びＭＣ＜ｍ，ｎ＞は、ワード線ＷＬａ＜ｍ＞を共有することができる。

また、配線ＳＯＴＬ＜ｍ，ｎ＋１＾ｎ＋２＞は、第１部分と、第２部分と、第１部分及び第２部分の間の第３部分と、第１部分に対して第２部分と反対側に設けられた第４部分と、第１部分及び第４部分の間の第５部分と、を含む。配線ＳＯＴＬ＜ｍ，ｎ＋１＾ｎ＋２＞の第１部分は、ワード線ＷＬｂ＜ｍ＞に接続される。配線ＳＯＴＬ＜ｍ，ｎ＋１＾ｎ＋２＞の第２部分及び第４部分はそれぞれ、書込み用ビット線ＷＢＬ＜ｎ＋１＞及びＷＢＬ＜ｎ＋３＞に接続される。配線ＳＯＴＬ＜ｍ，ｎ＋１＾ｎ＋２＞の第３部分及び第５部分はそれぞれ、読出し用ビット線ＲＢＬ＜ｎ＋１＞及びＲＢＬ＜ｎ＋２＞に接続される。これにより、２個のメモリセルＭＣ＜ｍ，ｎ＋１＞及びＭＣ＜ｍ，ｎ＋２＞は、ワード線ＷＬｂ＜ｍ＞を共有することができる。

また、メモリセルアレイ１０は、ワード線ＷＬａ＜ｍ＞及びＷＬｂ＜ｍ＞を含む。ワード線ＷＬａ＜ｍ＞及びＷＬｂ＜ｍ＞は、平面視において重なる位置に配置される。ワード線ＷＬａ＜ｍ＞は、配線ＳＯＴＬ＜ｍ，ｎ－１＾ｎ＞に対して上方に設けられる。ワード線ＷＬｂ＜ｍ＞は、配線ＳＯＴＬ＜ｍ，ｎ＋１＾ｎ＋２＞に対して下方に設けられる。これにより、同一の書込み用ビット線ＷＢＬ＜ｎ＋１＞に接続される２つのメモリセルＭＣ＜ｍ，ｎ＞及びＭＣ＜ｍ，ｎ＋１＞を、独立に選択することができる。

また、配線ＳＯＴＬは、書込み用ビット線ＷＢＬ及び読出し用ビット線に対して角度θ（＝９０－ａｔａｎ（１／３）度）で交差する方向に延びる長辺を有する矩形状である。これにより、ワード線ＷＬａ及びＷＬｂを２個のメモリセルによって共有しつつ、磁気抵抗効果素子ＭＴＪを最密充填で配置することができる。

また、配線ＳＯＴＬを共有する２個の縦型構造Ｖ２は、平面視において、当該配線ＳＯＴＬと同一の軸上に設けられる。これにより、縦型構造Ｖ２が配線ＳＯＴＬと同一の軸上に設けられない場合よりも、磁気抵抗効果素子ＭＴＪと配線ＳＯＴＬとの接触面積を増やすことができる。このため、書込み動作の際、配線ＳＯＴＬは、磁気抵抗効果素子ＭＴＪにより大きなスピン軌道トルクを注入することができる。

なお、第３実施形態に係る磁気メモリデバイスには、第１実施形態の第１変形例、第１実施形態の第２変形例、及び第１実施形態の第３変形例における構成及び動作を適用可能である。この場合、第３実施形態に係る磁気メモリデバイスは、第１実施形態の第１変形例、第１実施形態の第２変形例、及び第１実施形態の第３変形例と同等の効果を奏することができる。

４． 第４実施形態
次に、第４実施形態に係る磁気メモリデバイスについて説明する。第４実施形態では、配線ＳＯＴＬを共有する２個の縦型構造Ｖ２が、当該配線ＳＯＴＬと同一の軸上に設けられない点において、第３実施形態と異なる。以下の説明では、第３実施形態と異なる構成及び動作について主に説明する。第３実施形態と同等の構成及び動作については、適宜説明を省略する。

４．１ メモリセルアレイの平面レイアウト
図３１は、第４実施形態に係るメモリセルアレイの平面レイアウトの一例を示す平面図である。図３１は、第３実施形態における図２８に対応する。

複数の縦型構造Ｖ２は、平面視において、正方格子状に配置される。これにより、配線ＳＯＴＬを共有する２個のメモリセルＭＣにそれぞれ含まれる２個の縦型構造Ｖ２は、Ｘ方向に並ぶ。一方、配線ＳＯＴＬの長辺方向は、Ｐ方向である。このため、平面視において、縦型構造Ｖ２の中心は、配線ＳＯＴＬのＰ方向に沿った対称軸に対して、Ｑ方向にずれる。

４．２ 第４実施形態に係る効果
第４実施形態によれば、複数の縦型構造Ｖ２は、Ｘ方向及びＹ方向のそれぞれについて等間隔に配置することができる。このため、磁気抵抗効果素子ＭＴＪ及びスイッチング素子ＳＥＬ２の加工処理の負荷を低減できる。

なお、第４実施形態に係る磁気メモリデバイスには、第１実施形態の第１変形例、第１実施形態の第２変形例、及び第１実施形態の第３変形例における構成及び動作を適用可能である。この場合、第４実施形態に係る磁気メモリデバイスは、第１実施形態の第１変形例、第１実施形態の第２変形例、及び第１実施形態の第３変形例と同等の効果を奏することができる。

５． 第５実施形態
次に、第５実施形態に係る磁気メモリデバイスについて説明する。第５実施形態では、全てのワード線が配線ＳＯＴＬの上方に設けられる点において、第３実施形態及び第４実施形態と異なる。以下の説明では、第３実施形態と異なる構成及び動作について主に説明する。第３実施形態と同等の構成及び動作については、適宜説明を省略する。

５．１ メモリセルアレイの平面レイアウト
図３２は、第５実施形態に係るメモリセルアレイの平面レイアウトの一例を示す平面図である。図３２は、第３実施形態における図２８に対応する。

メモリセルアレイ１０は、複数のワード線ＷＬａ及びＷＬｂに代えて、複数のワード線ＷＬａ’及びＷＬｂ’を含む。メモリセルアレイ１０は、複数の縦型構造Ｖ３ａ及びＶ３ｂに代えて、複数の縦型構造Ｖ３ａ’及びＶ３ｂ’を更に含む。

複数の読出し用ビット線ＲＢＬの上方に、複数のワード線ＷＬａ’及びＷＬｂ’が設けられる。複数のワード線ＷＬａ’及びＷＬｂ’は、交互にＹ方向に並ぶ。複数のワード線ＷＬａ’及びＷＬｂ’の各々は、Ｘ方向に延びる。複数のワード線ＷＬａ’及びＷＬｂ’のＹ方向の間隔（ピッチ）は、第３実施形態における複数のワード線ＷＬａのＹ方向の間隔、及び複数のワード線ＷＬｂのＹ方向の間隔の半分となる。

複数の縦型構造Ｖ３ａ’は、Ｚ方向に延びる。平面視において、複数の縦型構造Ｖ３ａ’は、円形状を有する。複数の縦型構造Ｖ３ａ’の各々は、対応する１本のワード線ＷＬａ’と１本の配線ＳＯＴＬとの間を接続する。

複数の縦型構造Ｖ３ｂ’は、Ｚ方向に延びる。平面視において、複数の縦型構造Ｖ３ｂ’は、円形状を有する。複数の縦型構造Ｖ３ｂ’の各々は、対応する１本のワード線ＷＬｂ’と１本の配線ＳＯＴＬとの間を接続する。

５．２ 第５実施形態に係る効果
第５実施形態によれば、複数のワード線ＷＬａ’及びＷＬｂ’は、同じ高さに配置することができる。これにより、複数のワード線ＷＬａ’及びＷＬｂ’を同一の工程で形成することができる。このため、メモリセルアレイ１０の製造負荷を低減できる。

なお、第５実施形態に係る磁気メモリデバイスには、第１実施形態の第１変形例、第１実施形態の第２変形例、及び第１実施形態の第３変形例における構成及び動作を適用可能である。この場合、第５実施形態に係る磁気メモリデバイスは、第１実施形態の第１変形例、第１実施形態の第２変形例、及び第１実施形態の第３変形例と同等の効果を奏することができる。

また、第５実施形態に係る磁気メモリデバイスには、第４実施形態の構成を適用可能である。この場合、第５実施形態に係る磁気メモリデバイスは、第４実施形態と同等の効果を奏することができる。

６． 第６実施形態
次に、第６実施形態に係る磁気メモリデバイスについて説明する。第６実施形態では、配線ＳＯＴＬがワード線ＷＬと平行に並ぶように設けられる点において、第３実施形態と異なる。以下の説明では、第３実施形態と異なる構成及び動作について主に説明する。第３実施形態と同等の構成及び動作については、適宜説明を省略する。

６．１ メモリセルアレイの回路構成
図３３は、第６実施形態に係るメモリセルアレイの回路構成の一例を示す回路図である。図３３は、第３実施形態における図２７に対応する。

メモリセルアレイ１０は、複数のメモリセルＭＣ、複数のワード線ＷＬ、複数の読出し用ビット線ＲＢＬ、並びに複数の書込み用ビット線ＷＢＬを含む。図３３の例では、複数のメモリセルＭＣのうち、８個のメモリセルＭＣ＜ｍ，ｎ－１＞、ＭＣ＜ｍ，ｎ＞、ＭＣ＜ｍ，ｎ＋１＞、ＭＣ＜ｍ，ｎ＋２＞、ＭＣ＜ｍ＋１，ｎ－１＞、ＭＣ＜ｍ＋１，ｎ＞、ＭＣ＜ｍ＋１，ｎ＋１＞、及びＭＣ＜ｍ＋１，ｎ＋２＞が示される。複数のワード線ＷＬのうち、２本のワード線ＷＬ＜ｍ＞及びＷＬ＜ｍ＋１＞が示される。複数の読出し用ビット線ＲＢＬのうち、４本の読出し用ビット線ＲＢＬ＜ｎ－１＞、ＲＢＬ＜ｎ＞、ＲＢＬ＜ｎ＋１＞、及びＲＢＬ＜ｎ＋２＞が示される。複数の書込み用ビット線ＷＢＬのうち、４本の書込み用ビット線ＷＢＬ＜ｎ－１＞、ＷＢＬ＜ｎ＞、ＷＢＬ＜ｎ＋１＞、及びＷＢＬ＜ｎ＋２＞が示される。

メモリセルＭＣ＜ｍ，ｎ－１＞は、ワード線ＷＬ＜ｍ＞に接続される第１端と、書込み用ビット線ＷＢＬ＜ｎ－１＞に接続される第２端と、読出し用ビット線ＲＢＬ＜ｎ－１＞に接続される第３端と、を有する。メモリセルＭＣ＜ｍ，ｎ＞は、ワード線ＷＬ＜ｍ＞に接続される第１端と、書込み用ビット線ＷＢＬ＜ｎ＞に接続される第２端と、読出し用ビット線ＲＢＬ＜ｎ＞に接続される第３端と、を有する。メモリセルＭＣ＜ｍ，ｎ－１＞の第１端、及びメモリセルＭＣ＜ｍ，ｎ＞の第１端は、互いに共有される。

メモリセルＭＣ＜ｍ，ｎ＋１＞は、ワード線ＷＬ＜ｍ＞に接続される第１端と、書込み用ビット線ＷＢＬ＜ｎ＋１＞に接続される第２端と、読出し用ビット線ＲＢＬ＜ｎ＋１＞に接続される第３端と、を有する。メモリセルＭＣ＜ｍ，ｎ＋２＞は、ワード線ＷＬ＜ｍ＞に接続される第１端と、書込み用ビット線ＷＢＬ＜ｎ＋２＞に接続される第２端と、読出し用ビット線ＲＢＬ＜ｎ＋２＞に接続される第３端と、を有する。メモリセルＭＣ＜ｍ，ｎ＋１＞の第１端、及びメモリセルＭＣ＜ｍ，ｎ＋２＞の第１端は、互いに共有される。

メモリセルＭＣ＜ｍ＋１，ｎ－１＞は、ワード線ＷＬ＜ｍ＋１＞に接続される第１端と、書込み用ビット線ＷＢＬ＜ｎ－１＞に接続される第２端と、読出し用ビット線ＲＢＬ＜ｎ－１＞に接続される第３端と、を有する。メモリセルＭＣ＜ｍ＋１，ｎ＞は、ワード線ＷＬ＜ｍ＋１＞に接続される第１端と、書込み用ビット線ＷＢＬ＜ｎ＞に接続される第２端と、読出し用ビット線ＲＢＬ＜ｎ＞に接続される第３端と、を有する。メモリセルＭＣ＜ｍ＋１，ｎ－１＞の第１端、及びメモリセルＭＣ＜ｍ＋１，ｎ＞の第１端は、互いに共有される。

メモリセルＭＣ＜ｍ＋１，ｎ＋１＞は、ワード線ＷＬ＜ｍ＋１＞に接続される第１端と、書込み用ビット線ＷＢＬ＜ｎ＋１＞に接続される第２端と、読出し用ビット線ＲＢＬ＜ｎ＋１＞に接続される第３端と、を有する。メモリセルＭＣ＜ｍ＋１，ｎ＋２＞は、ワード線ＷＬ＜ｍ＋１＞に接続される第１端と、書込み用ビット線ＷＢＬ＜ｎ＋２＞に接続される第２端と、読出し用ビット線ＲＢＬ＜ｎ＋２＞に接続される第３端と、を有する。メモリセルＭＣ＜ｍ＋１，ｎ＋１＞の第１端、及びメモリセルＭＣ＜ｍ＋１，ｎ＋２＞の第１端は、互いに共有される。

このような８個のメモリセルＭＣ＜ｍ，ｎ－１＞、ＭＣ＜ｍ，ｎ＞、ＭＣ＜ｍ，ｎ＋１＞、ＭＣ＜ｍ，ｎ＋２＞、ＭＣ＜ｍ＋１，ｎ－１＞、ＭＣ＜ｍ＋，ｎ＞、ＭＣ＜ｍ＋１，ｎ＋１＞、及びＭＣ＜ｍ＋１，ｎ＋２＞の組が行方向及び列方向に繰り返されることにより、メモリセルアレイ１０が構成される。

上述したメモリセルアレイ１０内の複数のメモリセルＭＣのうち、同一のワード線ＷＬに接続されかつ列方向に隣り合う２個のメモリセルＭＣ＜ｍ，ｎ－１＞及びＭＣ＜ｍ，ｎ＞の構成について説明する。メモリセルＭＣ＜ｍ，ｎ－１＞は、スイッチング素子ＳＥＬ１＜ｍ，ｎ－１＞及びＳＥＬ２＜ｍ，ｎ－１＞、並びに磁気抵抗効果素子ＭＴＪ＜ｍ，ｎ－１＞を含む。メモリセルＭＣ＜ｍ，ｎ＞は、スイッチング素子ＳＥＬ１＜ｍ，ｎ＞及びＳＥＬ２＜ｍ，ｎ＞、並びに磁気抵抗効果素子ＭＴＪ＜ｍ，ｎ＞を含む。メモリセルＭＣ＜ｍ，ｎ－１＞及びＭＣ＜ｍ，ｎ＞は、配線ＳＯＴＬ＜ｍ，ｎ－１＾ｎ＞を共有する。

配線ＳＯＴＬ＜ｍ，ｎ－１＾ｎ＞は、第１部分と、第２部分と、第３部分と、第４部分と、第５部分と、を含む。配線ＳＯＴＬ＜ｍ，ｎ－１＾ｎ＞の第３部分は、配線ＳＯＴＬ＜ｍ，ｎ－１＾ｎ＞の第１部分と配線ＳＯＴＬ＜ｍ，ｎ－１＾ｎ＞の第２部分との間に設けられる。配線ＳＯＴＬ＜ｍ，ｎ－１＾ｎ＞の第４部分は、配線ＳＯＴＬ＜ｍ，ｎ－１＾ｎ＞の第１部分に対して配線ＳＯＴＬ＜ｍ，ｎ－１＾ｎ＞の第２部分と反対側に設けられる。配線ＳＯＴＬ＜ｍ，ｎ－１＾ｎ＞の第５部分は、配線ＳＯＴＬ＜ｍ，ｎ－１＾ｎ＞の第１部分と配線ＳＯＴＬ＜ｍ，ｎ－１＾ｎ＞の第４部分との間に設けられる。

配線ＳＯＴＬ＜ｍ，ｎ－１＾ｎ＞の第１部分は、ワード線ＷＬ＜ｍ＞に接続される。配線ＳＯＴＬ＜ｍ，ｎ－１＾ｎ＞の第２部分は、書込み用ビット線ＷＢＬ＜ｎ－１＞に接続される。配線ＳＯＴＬ＜ｍ，ｎ－１＾ｎ＞の第３部分は、読出し用ビット線ＲＢＬ＜ｎ－１＞に接続される。配線ＳＯＴＬ＜ｍ，ｎ－１＾ｎ＞の第４部分は、書込み用ビット線ＷＢＬ＜ｎ＞に接続される。配線ＳＯＴＬ＜ｍ，ｎ－１＾ｎ＞の第５部分は、読出し用ビット線ＲＢＬ＜ｎ＞に接続される。

スイッチング素子ＳＥＬ１＜ｍ，ｎ－１＞は、配線ＳＯＴＬ＜ｍ，ｎ－１＾ｎ＞の第２部分と書込み用ビット線ＷＢＬ＜ｎ－１＞との間に接続される。磁気抵抗効果素子ＭＴＪ＜ｍ，ｎ－１＞は、配線ＳＯＴＬ＜ｍ，ｎ－１＾ｎ＞の第３部分と読出し用ビット線ＲＢＬ＜ｎ－１＞との間に接続される。スイッチング素子ＳＥＬ２＜ｍ，ｎ－１＞は、磁気抵抗効果素子ＭＴＪ＜ｍ，ｎ－１＞と読出し用ビット線ＲＢＬ＜ｎ－１＞との間に接続される。

スイッチング素子ＳＥＬ１＜ｍ，ｎ＞は、配線ＳＯＴＬ＜ｍ，ｎ－１＾ｎ＞の第４部分と書込み用ビット線ＷＢＬ＜ｎ＞との間に接続される。磁気抵抗効果素子ＭＴＪ＜ｍ，ｎ＞は、配線ＳＯＴＬ＜ｍ，ｎ－１＾ｎ＞の第５部分と読出し用ビット線ＲＢＬ＜ｎ＞との間に接続される。スイッチング素子ＳＥＬ２＜ｍ，ｎ＞は、磁気抵抗効果素子ＭＴＪ＜ｍ，ｎ＞と読出し用ビット線ＲＢＬ＜ｎ＞との間に接続される。

６．２ メモリセルアレイの平面レイアウト
図３４は、第６実施形態に係るメモリセルアレイの平面レイアウトの一例を示す平面図である。図３４は、第３実施形態における図２８に対応する。

メモリセルアレイ１０は、複数の縦型構造Ｖ１、複数の縦型構造Ｖ２、並びに複数の縦型構造Ｖ３を含む。複数の縦型構造Ｖ１の各々は、スイッチング素子ＳＥＬ１を含む。複数の縦型構造Ｖ２の各々は、磁気抵抗効果素子ＭＴＪ及びスイッチング素子ＳＥＬ２を含む。

複数のワード線ＷＬは、Ｙ方向に並ぶ。複数のワード線ＷＬの各々は、Ｘ方向に延びる。

複数のワード線ＷＬの上方に、複数の書込み用ビット線ＷＢＬが設けられる。複数の書込み用ビット線ＷＢＬは、Ｘ方向に並ぶ。複数の書込み用ビット線ＷＢＬの各々は、Ｙ方向に延びる。

複数の書込み用ビット線ＷＢＬの上方に、複数の配線ＳＯＴＬが設けられる。平面視において、複数の配線ＳＯＴＬの各々は、矩形状を有する。複数の配線ＳＯＴＬの各々の長辺方向及び短辺方向はそれぞれ、Ｘ方向及びＹ方向と平行である。すなわち、配線ＳＯＴＬの長辺方向は、書込み用ビット線ＷＢＬに対して直交する。平面視において、複数の配線ＳＯＴＬの各々は、１本のワード線ＷＬ、及び隣り合う２本の書込み用ビット線ＷＢＬ及び２本の読出し用ビット線ＲＢＬと重なる位置に設けられる。

複数の配線ＳＯＴＬの上方に、複数の読出し用ビット線ＲＢＬが設けられる。複数の読出し用ビット線ＲＢＬは、Ｘ方向に並ぶ。複数の読出し用ビット線ＲＢＬの各々は、Ｙ方向に延びる。平面視において、隣り合う２本の書込み用ビット線ＷＢＬの間に、２本の読出し用ビット線ＲＢＬが設けられる。

複数の縦型構造Ｖ１は、Ｚ方向に延びる。平面視において、複数の縦型構造Ｖ１は、円形状を有する。複数の縦型構造Ｖ１の各々は、対応する１本の書込み用ビット線ＷＢＬと１本の配線ＳＯＴＬとの間を接続する。

複数の縦型構造Ｖ２は、Ｚ方向に延びる。平面視において、複数の縦型構造Ｖ２は、円形状を有する。複数の縦型構造Ｖ２の各々は、対応する１本の読出し用ビット線ＲＢＬと１本の配線ＳＯＴＬとの間を接続する。

複数の縦型構造Ｖ３は、Ｚ方向に延びる。平面視において、複数の縦型構造Ｖ３は、円形状を有する。複数の縦型構造Ｖ３の各々は、対応する１本のワード線ＷＬと１本の配線ＳＯＴＬとの間を接続する。

以上のような構成のうち、１本の配線ＳＯＴＬ、並びに当該１本の配線ＳＯＴＬに接続された１個の縦型構造Ｖ１、１個の縦型構造Ｖ２、及び１個の縦型構造Ｖ３の組が、１個のメモリセルＭＣとして機能する。そして、１本の配線ＳＯＴＬ及び１個の縦型構造Ｖ３は、２個のメモリセルＭＣによって共有される。

配線ＳＯＴＬを共有する２個のメモリセルＭＣにそれぞれ含まれる２個の縦型構造Ｖ２は、Ｘ方向に並ぶ。そして、平面視において、縦型構造Ｖ２の中心は、配線ＳＯＴＬのＸ方向に沿った対称軸上に位置する。すなわち、配線ＳＯＴＬと、当該配線ＳＯＴＬを共有する２個のメモリセルＭＣにそれぞれ含まれる２個の縦型構造Ｖ２は、Ｘ方向に沿って同一軸上に設けられる。

６．３ 第６実施形態に係る効果
第６実施形態によれば、配線ＳＯＴＬは、書込み用ビット線ＷＢＬ及び読出し用ビット線に対して９０度で交差する方向に延びる長辺を有する矩形状である。これにより、ワード線ＷＬを２個のメモリセルによって共有しつつ、磁気抵抗効果素子ＭＴＪを配置することができる。

また、配線ＳＯＴＬを共有する２個の縦型構造Ｖ２は、平面視において、当該配線ＳＯＴＬと同一の軸上に設けられる。これにより、縦型構造Ｖ２が配線ＳＯＴＬと同一の軸上に設けられない場合よりも、磁気抵抗効果素子ＭＴＪと配線ＳＯＴＬとの接触面積を増やすことができる。このため、第３実施形態と同様に、書込み動作の際、配線ＳＯＴＬは、磁気抵抗効果素子ＭＴＪにより大きなスピン軌道トルクを注入することができる。

なお、第６実施形態に係る磁気メモリデバイスには、第１実施形態の第１変形例、第１実施形態の第２変形例、及び第１実施形態の第３変形例における構成及び動作を適用可能である。この場合、第６実施形態に係る磁気メモリデバイスは、第１実施形態の第１変形例、第１実施形態の第２変形例、及び第１実施形態の第３変形例と同等の効果を奏することができる。

７． その他
上述の第１実施形態乃至第６実施形態、及び第１変形例乃至第３変形例で述べたメモリセルアレイ１０は、半導体基板２０の上方に２個の階層構造Ｌ１及びＬ２が積層される場合が示されたが、これに限られない。例えば、半導体基板２０の上方には、同等の構造を有する３以上の階層構造が積層されていてもよい。また、例えば、半導体基板２０の上方には、１個の階層構造が積層されていてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…磁気メモリデバイス
１０…メモリセルアレイ
１１…ロウ選択回路
１２…カラム選択回路
１３…デコード回路
１４…書込み回路
１５…読出し回路
１６…電圧生成回路
１７…入出力回路
１８…制御回路
２０…半導体基板
２１，２３，２４，２５，２９，３１，３２，３４，３６，３８，４１，４２，４３，４６，４７，４８，４９，５４，５５，５６，５７，５８，６１，６２，６３，６４，６５，７０，７１…導電体層
２２，２７，２８，３３，３５，３７，４４，４５，５０，５１，５２，５３，５９，６０，６６，６７，６８，６９…素子層
２４ａ…反強磁性層
２４ｂ，２７ａ，２７ａ’，２７ｃ，２７ｃ’，２７ｅ，２７ｅ’…強磁性層
２４ｃ，２４ｃ’，２７ｂ，２７ｄ…非磁性層

Claims (22)

1. 第１導電体層と、
   第２導電体層と、
   第３導電体層と、
   前記第１導電体層、前記第２導電体層、及び前記第３導電体層に接続された３端子型の第１メモリセルと、
   を備え、
   前記第１メモリセルは、
   前記第１導電体層と接続された第１部分と、前記第２導電体層と接続された第２部分と、前記第３導電体層と接続されかつ前記第１部分と前記第２部分との間に位置する第３部分と、を有する第４導電体層と、
   前記第３導電体層と前記第４導電体層との間に接続された第１磁気抵抗効果素子と、
   前記第２導電体層と前記第４導電体層との間に接続された２端子型の第１スイッチング素子と、
   前記第１導電体層と前記第３導電体層との間に接続された２端子型の第２スイッチング素子と、
   を含む、
   磁気メモリデバイス。
2. 前記第１スイッチング素子は、スナップバックを伴う電流－電圧特性を有する、
   請求項１記載の磁気メモリデバイス。
3. 前記第２スイッチング素子は、前記第３導電体層と前記第１磁気抵抗効果素子との間に接続された、
   請求項１記載の磁気メモリデバイス。
4. 前記第２スイッチング素子は、スナップバックを伴わない電流－電圧特性を有する、
   請求項３記載の磁気メモリデバイス。
5. 前記第２スイッチング素子は、前記第１導電体層と前記第４導電体層との間に接続された、
   請求項１記載の磁気メモリデバイス。
6. 前記第２スイッチング素子は、スナップバックを伴う電流－電圧特性を有する、
   請求項５記載の磁気メモリデバイス。
7. 第５導電体層と、
   第６導電体層と、
   前記第１導電体層、前記第５導電体層、及び前記第６導電体層に接続された３端子型の第２メモリセルと、
   を更に備え、
   前記第４導電体層は、前記第５導電体層に接続されかつ前記第１部分に対して前記第２部分と反対側に位置する第４部分と、前記第６導電体層に接続されかつ前記第１部分と前記第４部分との間に位置する第５部分と、を有し、
   前記第２メモリセルは、
   前記第４導電体層を前記第１メモリセルと共有し、
   前記第６導電体層と前記第４導電体層との間に接続された第２磁気抵抗効果素子と、
   前記第５導電体層と前記第４導電体層との間に接続された２端子型の第３スイッチング素子と、
   前記第６導電体層と前記第２磁気抵抗効果素子との間に接続された２端子型の第４スイッチング素子と、
   を含む、
   請求項３記載の磁気メモリデバイス。
8. 前記第１導電体層は、第１方向に延び、
   前記第２導電体層、前記第３導電体層、及び前記第４導電体層は、前記第１方向と交差する第２方向に延び、
   前記第１方向及び前記第２方向を含む面と交差する第３方向に見て、
   前記第１磁気抵抗効果素子及び前記第２スイッチング素子は、前記第３導電体層及び前記第４導電体層の各々と重なり、
   前記第１スイッチング素子は、前記第２導電体層及び前記第４導電体層の各々と重なる、
   請求項３記載の磁気メモリデバイス。
9. 前記第１導電体層は、第１方向に延び、
   前記第２導電体層、前記第３導電体層、及び前記第４導電体層は、前記第１方向と交差する第２方向に延び、
   前記第１方向及び前記第２方向を含む面と交差する第３方向に見て、
   前記第１磁気抵抗効果素子は、前記第３導電体層及び前記第４導電体層の各々と重なり、
   前記第１スイッチング素子は、前記第２導電体層及び前記第４導電体層の各々と重なり、
   前記第２スイッチング素子は、前記第１導電体層及び前記第４導電体層の各々と重なる、
   請求項５記載の磁気メモリデバイス。
10. 前記第１導電体層は、第１方向に延び、
    前記第２導電体層、及び前記第３導電体層は、前記第１方向と交差する第２方向に延び、
    前記第４導電体層は、前記第１方向及び前記第２方向を含む面において前記第１方向及び前記第２方向と交差する第４方向に延び、
    前記第１方向及び前記第２方向を含む面と交差する第３方向に見て、
    前記第１磁気抵抗効果素子及び前記第２スイッチング素子は、前記第３導電体層及び前記第４導電体層の各々と重なり、
    前記第１スイッチング素子は、前記第２導電体層及び前記第４導電体層の各々と重なり、
    前記第２磁気抵抗効果素子及び前記第４スイッチング素子は、前記第６導電体層及び前記第４導電体層の各々と重なり、
    前記第３スイッチング素子は、前記第５導電体層及び前記第４導電体層の各々と重なる、
    請求項７記載の磁気メモリデバイス。
11. 前記第２方向と前記第４方向とのなす角は、（９０－ａｔａｎ（１／３））度である、
    請求項１０記載の磁気メモリデバイス。
12. 前記第１磁気抵抗効果素子及び前記第２磁気抵抗効果素子は、前記第４方向に並び、
    前記第３方向に見て、前記第１磁気抵抗効果素子の中心及び前記第２磁気抵抗効果素子の中心は、前記第４導電体層の前記第４方向に沿った中心軸上に実質的に位置する、
    請求項１０記載の磁気メモリデバイス。
13. 前記第１磁気抵抗効果素子及び前記第２磁気抵抗効果素子は、前記第１方向に並ぶ、
    前記第３方向に見て、前記第１磁気抵抗効果素子の中心及び前記第２磁気抵抗効果素子の中心は、前記第４導電体層の前記第４方向に沿った中心軸上からずれる、
    請求項１０記載の磁気メモリデバイス。
14. 前記第１方向に延びる第７導電体層と、
    前記第２方向に延びる第８導電体層と、
    前記第２方向に延びる第９導電体層と、
    前記第２方向に延びる第１０導電体層と、
    前記第７導電体層、前記第５導電体層、及び前記第８導電体層に接続された３端子型の第３メモリセルと、
    前記第７導電体層、前記第９導電体層、及び前記第１０導電体層に接続された３端子型の第４メモリセルと、
    を更に備え、
    前記第３メモリセルは、
    前記第７導電体層と接続された第６部分と、前記第５導電体層と接続された第７部分と、前記第８導電体層と接続されかつ前記第６部分と前記第７部分との間に位置する第８部分と、前記第９導電体層に接続されかつ前記第６部分に対して前記第７部分と反対側に位置する第９部分と、前記第１０導電体層に接続されかつ前記第６部分と前記第９部分との間に位置する第１０部分と、を有し、前記第４方向に延びる第１１導電体層と、
    前記第８導電体層と前記第１１導電体層との間に接続された第３磁気抵抗効果素子と、
    前記第５導電体層と前記第１１導電体層との間に接続された２端子型の第５スイッチング素子と、
    前記第８導電体層と前記第３磁気抵抗効果素子との間に接続された２端子型の第６スイッチング素子と、
    を含み、
    前記第４メモリセルは、
    前記第１１導電体層を前記第３メモリセルと共有し、
    前記第１０導電体層と前記第１１導電体層との間に接続された第４磁気抵抗効果素子と、
    前記第９導電体層と前記第１１導電体層との間に接続された２端子型の第７スイッチング素子と、
    前記第１０導電体層と前記第４磁気抵抗効果素子との間に接続された２端子型の第８スイッチング素子と、
    を含む、
    請求項１０記載の磁気メモリデバイス。
15. 前記第３方向に見て、前記第１導電体層は、前記第４導電体層及び前記第１１導電体層に対して前記第７導電体層と反対側に位置する、
    請求項１４記載の磁気メモリデバイス。
16. 前記第３方向に見て、前記第１導電体層は、前記第４導電体層及び前記第１１導電体層に対して前記第７導電体層と同じ側に位置する、
    請求項１４記載の磁気メモリデバイス。
17. 前記第１導電体層、及び前記第４導電体層は、第１方向に延び、
    前記第２導電体層、及び前記第３導電体層は、前記第１方向と交差する第２方向に延び、
    前記第１方向及び前記第２方向を含む面と交差する第３方向に見て、
    前記第１磁気抵抗効果素子及び前記第２スイッチング素子は、前記第３導電体層及び前記第４導電体層の各々と重なり、
    前記第１スイッチング素子は、前記第２導電体層及び前記第４導電体層の各々と重なり、
    前記第２磁気抵抗効果素子及び前記第４スイッチング素子は、前記第６導電体層及び前記第４導電体層の各々と重なり、
    前記第１スイッチング素子は、前記第５導電体層及び前記第４導電体層の各々と重なる、
    請求項７記載の磁気メモリデバイス。
18. 前記第１磁気抵抗効果素子及び前記第２磁気抵抗効果素子は、前記第１方向に並び、
    前記第３方向に見て、前記第１磁気抵抗効果素子の中心及び前記第２磁気抵抗効果素子の中心は、前記第４導電体層の前記第１方向に沿った中心軸上に実質的に位置する、
    請求項１７記載の磁気メモリデバイス。
19. 前記第１磁気抵抗効果素子は、
    前記面に垂直な磁化方向を有する第１強磁性層と、
    前記面に垂直な磁化方向を有する第２強磁性層と、
    前記第１強磁性層と前記第２強磁性層との間の第１非磁性層と、
    を含み、
    前記第４導電体層は、
    前記第１強磁性層に対して前記第１非磁性層と反対側に位置する第２非磁性層と、
    前記第２非磁性層に対して前記第１強磁性層と反対側に位置する第３強磁性層を含み、
    前記第２非磁性層は、白金（Ｐｔ）、パラジウム（Ｐｄ）、金（Ａｕ）、及び銀（Ａｇ）から選択される少なくとも１つの元素を含む、
    請求項８記載の磁気メモリデバイス。
20. 前記第１磁気抵抗効果素子は、
    前記面に垂直な磁化方向を有する第１強磁性層と、
    前記面に垂直な磁化方向を有する第２強磁性層と、
    前記第１強磁性層と前記第２強磁性層との間の第１非磁性層と、
    を含み、
    前記第４導電体層は、前記第１強磁性層に対して前記第１非磁性層と反対側に位置する第２非磁性層を含み、
    前記第２非磁性層は、白金（Ｐｔ）、パラジウム（Ｐｄ）、金（Ａｕ）、銀（Ａｇ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、及びタングステン（Ｗ）から選択される少なくとも１つの元素を含む、
    請求項８記載の磁気メモリデバイス。
21. 前記第１磁気抵抗効果素子は、
    前記面に平行な磁化方向を有する第１強磁性層と、
    前記面に平行な磁化方向を有する第２強磁性層と、
    前記第１強磁性層と前記第２強磁性層との間の第１非磁性層と、
    を含み、
    前記第４導電体層は、前記第１強磁性層に対して前記第１非磁性層と反対側に位置する第２非磁性層を含み、
    前記第２非磁性層は、白金（Ｐｔ）、パラジウム（Ｐｄ）、金（Ａｕ）、銀（Ａｇ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、及びタングステン（Ｗ）から選択される少なくとも１つの元素を含む、
    請求項８記載の磁気メモリデバイス。
22. 第１２導電体層と、
    第１３導電体層と、
    第１４導電体層と、
    前記第１２導電体層、前記第１３導電体層、及び前記第１４導電体層に接続された３端子型の第５メモリセルと、
    を更に備え、
    前記第５メモリセルは、
    前記第１２導電体層と接続された第１１部分と、前記第１３導電体層と接続された第１２部分と、前記第１４導電体層と接続されかつ前記第１１部分と前記第１２部分との間に位置する第１３部分と、を有する第１５導電体層と、
    前記第１４導電体層と前記第１５導電体層との間に接続された第５磁気抵抗効果素子と、
    前記第１３導電体層と前記第１５導電体層との間に接続された２端子型の第９スイッチング素子と、
    前記第１２導電体層と前記第１４導電体層との間に接続された２端子型の第１０スイッチング素子と、
    を含み、
    前記第５メモリセルは、前記第１メモリセルに対して基板と反対側に設けられた、
    請求項１記載の磁気メモリデバイス。
    

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