JP2022142276A - 磁気記憶装置、及び磁気記憶装置の製造方法 - Google Patents

Abstract

【課題】磁気抵抗効果素子の劣化を抑制しつつ、磁気抵抗効果素子を高アスペクト比で配置する。【解決手段】一実施形態の磁気記憶装置は、第１方向に沿って延びる第１導電体及び第２導電体と、第１導電体及び第２導電体の上方において第２方向に沿って延びる第３導電体及び第４導電体と、第１導電体と第３導電体との間、第１導電体と第４導電体との間、及び第２導電体と第３導電体との間の各々に設けられた第１積層体、第２積層体、及び第３積層体と、を備える。第１積層体、第２積層体、及び第３積層体の各々の断面形状は円形状であり、第１積層体と第３積層体との間の第１部分の上面から第１面までの高さ、及び第２積層体と第３積層体との間の第２部分の上面から第１面までの高さは第１高さの９０％以上１１０％以下の高さであり、第１高さは、第１部分の上面の高さ、及び第２部分の上面の高さの平均の高さである。【選択図】図１５

Description

実施形態は、磁気記憶装置、及び磁気記憶装置の製造方法に関する。

磁気抵抗効果素子を記憶素子として用いた磁気記憶装置（ＭＲＡＭ：Magnetoresistive Random Access Memory）が知られている。

米国特許出願公開第２０２０／００８３２８５号明細書

磁気抵抗効果素子の劣化を抑制しつつ、磁気抵抗効果素子を高アスペクト比で配置する。

実施形態の磁気記憶装置は、第１方向に沿って延び、第２方向に沿って互いに並ぶ第１導電体、及び第２導電体と、上記第１導電体、及び上記第２導電体の上方において、上記第２方向に沿って延び、上記第１方向に沿って互いに並ぶ第３導電体、及び第４導電体と、上記第１導電体と上記第３導電体との間に設けられ、第１磁気抵抗効果素子を含む第１積層体と、上記第１導電体と上記第４導電体との間に設けられ、第２磁気抵抗効果素子を含む第２積層体と、上記第２導電体と上記第３導電体との間に設けられ、第３磁気抵抗効果素子を含む第３積層体と、上記第１積層体、上記第２積層体、及び上記第３積層体の下方において、上記第１導電体と上記第２導電体との間に設けられた絶縁体と、を備える。上記第１方向及び上記第２方向と交差する第３方向からみて、上記第１積層体の断面形状は円形状であり、上記第３方向からみて、上記第２積層体の断面形状は円形状であり、上記第３方向からみて、上記第３積層体の断面形状は円形状であり、上記第１積層体の上面、上記第２積層体の上面、及び上記第３積層体の上面は、上記第１方向及び上記第２方向を含む第１面内にあり、上記絶縁体のうち上記第１積層体と上記第３積層体との間の第１部分の上面から上記第１面までの高さ、及び上記絶縁体のうち上記第２積層体と上記第３積層体との間の第２部分の上面から上記第１面までの高さはそれぞれ、第１高さの９０パーセント以上１１０パーセント以下の範囲の高さであり、上記第１高さは、上記第１部分の上面の高さ、及び上記第２部分の上面の高さの平均の高さである。

実施形態に係る磁気記憶装置の構成を説明するためのブロック図。 実施形態に係る磁気記憶装置のメモリセルアレイの構成を説明するための回路図。 実施形態に係る磁気記憶装置のメモリセルアレイの構成を説明するための平面図。 実施形態に係る磁気記憶装置のメモリセルアレイの構成を説明するための断面図。 実施形態に係る磁気記憶装置のメモリセルアレイの構成を説明するための断面図。 実施形態に係る磁気記憶装置のメモリセルアレイの構成を説明するための断面図。 実施形態に係る磁気記憶装置の磁気抵抗効果素子の構成を説明するための断面図。 実施形態に係る磁気記憶装置におけるメモリセルアレイの製造方法を説明するための断面図。 実施形態に係る磁気記憶装置におけるメモリセルアレイの製造方法を説明するための断面図。 実施形態に係る磁気記憶装置におけるメモリセルアレイの製造方法を説明するための断面図。 実施形態に係る磁気記憶装置におけるメモリセルアレイの製造方法を説明するための断面図。 実施形態に係る磁気記憶装置におけるメモリセルアレイの製造方法を説明するための平面図。 実施形態に係る磁気記憶装置におけるメモリセルアレイの製造方法を説明するための断面図。 実施形態に係る磁気記憶装置におけるメモリセルアレイの製造方法を説明するための模式図。 実施形態に係る磁気記憶装置におけるメモリセルアレイの製造方法を説明するためのイオンビームの射出の強度を示す図。 実施形態に係る磁気記憶装置におけるメモリセルアレイの製造方法を説明するための断面図。 実施形態に係る磁気記憶装置におけるメモリセルアレイの製造方法を説明するための断面図。 実施形態に係る磁気記憶装置におけるメモリセルアレイの製造方法を説明するための断面図。 実施形態に係る磁気記憶装置におけるメモリセルアレイの製造方法を説明するための断面図。 実施形態に係る磁気記憶装置におけるメモリセルアレイの製造方法を説明するための断面図。 変形例に係る磁気記憶装置のメモリセルアレイの構成を説明するための断面図。 変形例に係る磁気記憶装置のメモリセルアレイの構成を説明するための断面図。 変形例に係る磁気記憶装置のメモリセルアレイの構成を説明するための断面図。

以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。ここで、添え字は、下付き文字や上付き文字に限らず、例えば、参照符号の末尾に添加される小文字のアルファベット、及び配列を意味するインデックス等を含む。

１．実施形態
実施形態に係る磁気記憶装置について説明する。実施形態に係る磁気記憶装置は、例えば、磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）によって磁気抵抗効果（Magnetoresistance Effect）を有する素子（ＭＴＪ素子、又はMagnetoresistance Effect Elementとも言う）を抵抗変化素子として用いた、垂直磁化方式による磁気記憶装置を含む。

１．１ 構成
まず、実施形態に係る磁気記憶装置の構成について説明する。

１．１．１ 磁気記憶装置の構成
図１は、実施形態に係る磁気記憶装置の構成を示すブロック図である。図１に示すように、磁気記憶装置１は、メモリセルアレイ１０、ロウ選択回路１１、カラム選択回路１２、デコード回路１３、書込み回路１４、読出し回路１５、電圧生成回路１６、入出力回路１７、及び制御回路１８を備える。

メモリセルアレイ１０は、各々が行（row）、及び列（column）の組に対応付けられた複数のメモリセルＭＣを備える。具体的には、同一行にあるメモリセルＭＣは、同一のワード線ＷＬに接続され、同一列にあるメモリセルＭＣは、同一のビット線ＢＬに接続される。

ロウ選択回路１１は、ワード線ＷＬを介してメモリセルアレイ１０と接続される。ロウ選択回路１１には、デコード回路１３からのアドレスＡＤＤのデコード結果（ロウアドレス）が供給される。ロウ選択回路１１は、アドレスＡＤＤのデコード結果に基づいた行に対応するワード線ＷＬを選択状態に設定する。以下において、選択状態に設定されたワード線ＷＬは、選択ワード線ＷＬと言う。また、選択ワード線ＷＬ以外のワード線ＷＬは、非選択ワード線ＷＬと言う。

カラム選択回路１２は、ビット線ＢＬを介してメモリセルアレイ１０と接続される。カラム選択回路１２には、デコード回路１３からのアドレスＡＤＤのデコード結果（カラムアドレス）が供給される。カラム選択回路１２は、アドレスＡＤＤのデコード結果に基づいた列に対応するビット線ＢＬを選択状態に設定する。以下において、選択状態に設定されたビット線ＢＬは、選択ビット線ＢＬと言う。また、選択ビット線ＢＬ以外のビット線ＢＬは、非選択ビット線ＢＬと言う。

デコード回路１３は、入出力回路１７からのアドレスＡＤＤをデコードする。デコード回路１３は、アドレスＡＤＤのデコード結果を、ロウ選択回路１１、及びカラム選択回路１２に供給する。アドレスＡＤＤは、選択されるカラムアドレス、及びロウアドレスを含む。

書込み回路１４は、メモリセルＭＣへのデータの書込みを行う。書込み回路１４は、例えば、書込みドライバ（図示せず）を含む。

読出し回路１５は、メモリセルＭＣからのデータの読出しを行う。読出し回路１５は、例えば、センスアンプ（図示せず）を含む。

電圧生成回路１６は、磁気記憶装置１の外部（図示せず）から提供された電源電圧を用いて、メモリセルアレイ１０の各種の動作のための電圧を生成する。例えば、電圧生成回路１６は、書込み動作の際に必要な種々の電圧を生成し、書込み回路１４に出力する。また、例えば、電圧生成回路１６は、読出し動作の際に必要な種々の電圧を生成し、読出し回路１５に出力する。

入出力回路１７は、磁気記憶装置１の外部からのアドレスＡＤＤを、デコード回路１３に転送する。入出力回路１７は、磁気記憶装置１の外部からのコマンドＣＭＤを、制御回路１８に転送する。入出力回路１７は、種々の制御信号ＣＮＴを、磁気記憶装置１の外部と、制御回路１８と、の間で送受信する。入出力回路１７は、磁気記憶装置１の外部からのデータＤＡＴを書込み回路１４に転送し、読出し回路１５から転送されたデータＤＡＴを磁気記憶装置１の外部に出力する。

制御回路１８は、制御信号ＣＮＴ及びコマンドＣＭＤに基づいて、磁気記憶装置１内のロウ選択回路１１、カラム選択回路１２、デコード回路１３、書込み回路１４、読出し回路１５、電圧生成回路１６、及び入出力回路１７の動作を制御する。

１．１．２ メモリセルアレイの構成
次に、実施形態に係る磁気記憶装置のメモリセルアレイの構成について図２を用いて説明する。図２は、実施形態に係る磁気記憶装置のメモリセルアレイの構成を示す回路図である。図２では、ワード線ＷＬがインデックス“＜＞”を含む添え字によって分類されて示される。

図２に示すように、メモリセルＭＣは、メモリセルアレイ１０内でマトリクス状に配置され、複数のビット線ＢＬ（ＢＬ＜０＞、ＢＬ＜１＞、…、ＢＬ＜Ｎ＞）のうちの１本と、複数のワード線ＷＬ（ＷＬ＜０＞、ＷＬ＜１＞、…、ＷＬ＜Ｍ＞）のうちの１本と、の組に対応付けられる（Ｍ及びＮは、２以上の自然数）。すなわち、メモリセルＭＣ＜ｉ、ｊ＞（０≦ｉ≦Ｍ、０≦ｊ≦Ｎ）は、ワード線ＷＬ＜ｉ＞とビット線ＢＬ＜ｊ＞との間に接続される。

メモリセルＭＣ＜ｉ、ｊ＞は、直列に接続されたスイッチング素子ＳＥＬ＜ｉ、ｊ＞及び磁気抵抗効果素子ＭＴＪ＜ｉ、ｊ＞を含む。

スイッチング素子ＳＥＬは、対応する磁気抵抗効果素子ＭＴＪへのデータの書込み及び読出し時において、磁気抵抗効果素子ＭＴＪへの電流の供給を制御するスイッチとしての機能を有する。より具体的には、例えば、或るメモリセルＭＣ内のスイッチング素子ＳＥＬは、当該メモリセルＭＣに印加される電圧が閾値電圧Ｖｔｈ未満の場合、抵抗値の大きい絶縁体として電流を遮断し（オフ状態となり）、閾値電圧Ｖｔｈ以上の場合、抵抗値の小さい導電体として電流を流す（オン状態となる）。すなわち、スイッチング素子ＳＥＬは、流れる電流の方向に依らず、メモリセルＭＣに印加される電圧の大きさに応じて、電流を流すか遮断するかを切替え可能な機能を有する。

スイッチング素子ＳＥＬは、例えば２端子型のスイッチング素子であってもよい。２端子間に印加する電圧が閾値未満の場合、そのスイッチング素子は”高抵抗”状態、例えば電気的に非導通状態である。２端子間に印加する電圧が閾値以上の場合、スイッチング素子は”低抵抗”状態、例えば電気的に導通状態に変わる。スイッチング素子は、電圧がどちらの極性でもこの機能を有していてもよい。

磁気抵抗効果素子ＭＴＪは、スイッチング素子ＳＥＬによって制御された電流により、抵抗状態を低抵抗状態と高抵抗状態とに切替わることができる。磁気抵抗効果素子ＭＴＪは、その抵抗状態の変化によってデータを書込み可能であり、書込まれたデータを不揮発に保持し、読出し可能である記憶素子として機能する。

次に、メモリセルアレイ１０におけるメモリセルＭＣの形状、及びビット線ＢＬ及びワード線ＷＬに対するメモリセルＭＣの配置について、図３を用いて説明する。図３は、実施形態に係る磁気記憶装置のメモリセルアレイの構成を説明するための平面図の一例を示す。図３では、メモリセルアレイ１０のうち３本のワード線ＷＬ＜ｍ－１＞、ＷＬ＜ｍ＞、及びＷＬ＜ｍ＋１＞と、３本のビット線ＢＬ＜ｎ－１＞、ＢＬ＜ｎ＞、及びＢＬ＜ｎ＋１＞との間に設けられる複数のメモリセルＭＣが示される（１≦ｍ≦Ｍ－１、１≦ｎ≦Ｎ－１）。なお、説明の便宜上、図３では層間絶縁膜が省略して示される。

図３に示すように、メモリセルアレイ１０は、半導体基板２０の上方に設けられる。以下の説明では、半導体基板２０の表面と平行な面をＸＹ平面とし、ＸＹ平面に垂直な軸をＺ軸とする。Ｚ軸に沿って半導体基板２０に近づく方向を「下方」とし、遠ざかる方向を「上方」とする。ＸＹ平面内において、互いに直交する２つの軸の組の一つをＸ軸及びＹ軸とする。

複数のメモリセルＭＣは、ワード線ＷＬとビット線ＢＬとの間に設けられる。図３の例では、メモリセルＭＣの下方にワード線ＷＬが設けられ、メモリセルＭＣの上方にビット線ＢＬが設けられる場合が示されるが、これに限られず、ワード線ＷＬとビット線ＢＬとの上下関係は、逆であってもよい。

複数のメモリセルＭＣの各々は、ＸＹ断面に沿って円形状を有する（メモリセルＭＣの外径がＸＹ断面内の方向によらず略同一である）。

複数のワード線ＷＬは、Ｘ軸に沿って延び、各々がＹ軸に沿って並ぶ。複数のビット線ＢＬは、Ｙ軸に沿って並び、各々がＸ軸に沿って並ぶ。２本のワード線ＷＬの間の距離と、２本のビット線ＢＬの間の距離とは、例えば、実質的に等しく設定され得る。１本のビット線ＢＬと１本のワード線ＷＬとが交わる部分には、１つのメモリセルＭＣが設けられる。すなわち、同一のビット線ＢＬ又は同一のワード線ＷＬに接して隣り合う２つのメモリセルＭＣ（例えば、メモリセルＭＣ＜ｍ，ｎ＞及びＭＣ＜ｍ，ｎ－１＞、又はメモリセルＭＣ＜ｍ，ｎ＞及びＭＣ＜ｍ－１，ｎ＞）間の距離の長さｄ１は、対角線上に並ぶ２つのメモリセルＭＣ（例えば、メモリセルＭＣ＜ｍ＋１，ｎ＞及びＭＣ＜ｍ，ｎ＋１＞）間の距離の長さｄ２よりも短い。

次に、メモリセルアレイ１０の断面構造について図４、図５、及び図６を用いて説明する。図４、図５、及び図６は、実施形態に係る磁気記憶装置のメモリセルアレイの構成を説明するための断面図の一例を示す。図４、図５、及び図６はそれぞれ、図３におけるＩＶ－ＩＶ線、Ｖ－Ｖ線、及びＶＩ－ＶＩ線に沿った断面図である。

図４、図５、及び図６に示すように、メモリセルアレイ１０は、半導体基板２０の上方に設けられる。

半導体基板２０の上面上には、例えば、複数の導電体２１が設けられる。複数の導電体２１は、各々がＸ軸に沿って延び、Ｙ軸に沿って並ぶ。複数の導電体２１の各々は、導電性を有し、ワード線ＷＬとして機能する。隣り合う２つの導電体２１の間の部分には、絶縁体４１が設けられる。これにより、複数の導電体２１の各々は、互いに絶縁される。なお、図４、図５、及び図６では、複数の導電体２１が半導体基板２０上に設けられる場合について説明したが、これに限られない。例えば、複数の導電体２１は、半導体基板２０に接することなく、半導体基板２０から離れて設けられてもよい。

１つの導電体２１の上面上には、各々が磁気抵抗効果素子ＭＴＪとして機能する複数の素子２２が設けられる。素子２２は、Ｚ軸に沿って高さＬ１を有し、下方から上方に向かってＸＹ平面に沿った断面積が小さくなるテーパ形状を有する。１つの導電体２１の上面上に設けられる複数の素子２２は、例えば、Ｘ軸に沿って並んで設けられる。すなわち、１つの導電体２１の上面には、Ｘ軸に沿って並ぶ複数の素子２２が共通して接続される。なお、素子２２の構成の詳細については、後述する。

絶縁体４１のうち、図４に示される断面に沿って隣り合う２つの素子２２の間の部分４１Ａの上面は、素子２２の下面よりも高さＬ２ａだけ下方に位置する。部分４１Ａの上面の高さは、素子２２からの距離によらず、ほとんど変化しない。

また、絶縁体４１のうち、図５に示される断面に沿って隣り合う２つの素子２２の間の部分４１Ｂの上面は、素子２２の下面よりも高さＬ２ｂだけ下方に位置する。部分４１Ｂの上面の高さは、部分４１Ａの上面と同様に、素子２２からの距離によらず、ほとんど変化しない。

また、導電体２１のうち、図６に示される断面に沿って隣り合う２つの素子２２の間の部分２１Ａの上面は、素子２２の下面よりも高さＬ２ｃだけ下方に位置する。部分２１Ａの上面の高さは、部分４１Ａ及び４１Ｂの上面と同様に、素子２２からの距離によらず、ほとんど変化しない。

複数の素子２２の各々の上面上には、スイッチング素子ＳＥＬとして機能する素子２３が設けられる。素子２３は、素子２２と同様、下方から上方に向かってＸＹ平面に沿った断面積が小さくなるテーパ形状を有する。複数の素子２３の各々の上面は、複数の導電体２４のいずれか１つに接続される。

複数の導電体２４は、各々がＹ軸に沿って延び、Ｘ軸に沿って並ぶ。複数の導電体２４の各々は、導電性を有し、ビット線ＢＬとして機能する。１つの導電体２４には、Ｙ軸に沿って並ぶ複数の素子２３が共通して接続される。なお、図４、図５、及び図６では、複数の素子２３の各々が素子２２上、及び導電体２４上に設けられる場合について説明したが、これに限られない。例えば、複数の素子２３の各々は、導電性のコンタクトプラグ（図示せず）を介して、素子２２、及び導電体２４と接続されていてもよい。

以上のようなメモリセルアレイ１０の構成において、高さＬ２ａ、高さＬ２ｂ、及び高さＬ２ｃは、同程度であるとみなし得る。すなわち、絶縁体４１の部分４１Ａの上面、部分４１Ｂの上面、及び導電体２１の部分２１Ａは、同じ高さに位置するとみなし得る。具体的には、例えば、予め設定される参照高さＬｒｅｆに対する高さ（Ｌ１＋Ｌ２ａ）の比は、０．９以上１．１以下（０．９≦（Ｌ１＋Ｌ２ａ）／Ｌｒｅｆ≦１．１）である。また、上記参照高さＬｒｅｆに対する高さ（Ｌ１＋Ｌ２ｂ）の比は、０．９以上１．１以下（０．９≦（Ｌ１＋Ｌ２ｂ）／Ｌｒｅｆ≦１．１）である。また、上記参照高さＬｒｅｆに対する高さ（Ｌ１＋Ｌ２ｃ）の比は、０．９以上１．１以下（０．９≦（Ｌ１＋Ｌ２ｃ）／Ｌｒｅｆ≦１．１）である。参照高さＬｒｅｆは、例えば高さ（Ｌ１＋Ｌ２ａ）、（Ｌ１＋Ｌ２ｂ）、及び（Ｌ１＋Ｌ２ｃ）の平均の高さ（Ｌ１＋（Ｌ２ａ＋Ｌ２ｂ＋Ｌ２ｃ）／３）であり得る。しかしながら、これに限られず、参照高さＬｒｅｆは、例えば部分４１Ａ、４１Ｂ、及び部分２１Ａから選択され、部分４１Ａ、４１Ｂ、及び部分２１Ａをそれぞれ少なくとも１つずつ含む４つ以上の部分の各々の上面と素子２２の上面との間の高さの平均の高さであってもよい。

なお、以下の説明において、Ｘ軸又はＹ軸に沿った方向に並ぶ２つの素子２２の間の距離に対する素子２２の高さの比は、アスペクト比ＡＲとも呼ぶ。図３～図６の例において、Ｘ軸又はＹ軸に沿った方向に並ぶ２つの素子間の距離の長さを長さｄ１とみなした場合、メモリセルアレイ１０のアスペクト比ＡＲは、例えば、ＡＲ＝Ｌ１／ｄ１により定義される。アスペクト比ＡＲは、１以上に設定されることが望ましく、１．５程度又は１．５以上に設定されることがより望ましい。そして、長さｄ１は、例えば５０ナノメートル（ｎｍ）以下に設定されることが望ましい。

１．１．３ 磁気抵抗効果素子
次に、実施形態に係る磁気装置の磁気抵抗効果素子の構成について図７を用いて説明する。図７は、実施形態に係る磁気装置の磁気抵抗効果素子の構成を示す断面図である。図７（Ａ）では、磁気抵抗効果素子ＭＴＪ内のトンネルバリア層ＴＢをＸＹ平面に沿って切った断面の一例が示される。図７（Ｂ）では、例えば、図４、図５、及び図６に示された磁気抵抗効果素子ＭＴＪをＺ軸に垂直な平面（例えば、ＸＺ平面）に沿って切った断面の一例が示される。

まず、図７（Ａ）を参照して、磁気抵抗効果素子ＭＴＪのＸＹ平面に沿った断面形状について説明する。

図７（Ａ）に示すように、磁気抵抗効果素子ＭＴＪは、上方から見て、例えば、外径が長さｄ３の円形状に設けられる（磁気抵抗効果素子ＭＴＪの外径は、ＸＹ平面内の方向によらず略同一である）。なお、図７（Ａ）では、一例としてトンネルバリア層ＴＢにおけるＸＹ平面に沿った断面の形状について説明したが、磁気抵抗効果素子ＭＴＪ内の他の層の形状についても、その概観は、Ｚ軸に沿ったテーパ形状によるサイズの違いを除いて、図７（Ａ）の場合と同等である。

長さｄ３は、例えば２０ナノメートル（ｎｍ）以下に設定されることが望ましく、当該長さｄ３に対する要求（例えば、ｄ３≦２０ナノメートル）と、上述した長さｄ１に対する要求（例えば、ｄ１≦５０ナノメートル）とは、同時に満たされることが望ましい。

次に、図７（Ｂ）を参照して、磁気抵抗効果素子ＭＴＪのＺ軸に沿った断面形状について説明する。

磁気抵抗効果素子ＭＴＪは、例えば、トップ層ＴＯＰ（Top layer）として機能する非磁性体３１、キャップ層ＣＡＰ（Capping layer）として機能する非磁性体３２、記憶層ＳＬ（Storage layer）として機能する強磁性体３３、トンネルバリア層ＴＢ（Tunnel barrier layer）として機能する非磁性体３４、参照層ＲＬ（Reference layer）として機能する強磁性体３５、スペーサ層ＳＰ（Spacer layer）として機能する非磁性体３６、シフトキャンセル層ＳＣＬ（Shift cancelling layer）として機能する強磁性体３７、及び下地層ＵＬ（Under layer）として機能する非磁性体３８を含む。

磁気抵抗効果素子ＭＴＪは、例えば、ワード線ＷＬ側からビット線ＢＬ側に向けて（Ｚ軸方向に）、非磁性体３８、強磁性体３７、非磁性体３６、強磁性体３５、非磁性体３４、強磁性体３３、非磁性体３２、及び非磁性体３１の順に、複数の膜が積層される。磁気抵抗効果素子ＭＴＪは、例えば、磁気抵抗効果素子ＭＴＪを構成する磁性体の磁化方向が膜面に対して垂直方向を向く、垂直磁化型のＭＴＪ素子として機能する。なお、磁気抵抗効果素子ＭＴＪは、上述の各層３１～３８のうち異なる２つの層の間に、図示しない更なる層を含んでいてもよい。

非磁性体３１は、非磁性の導電体である。非磁性体３１は、磁気抵抗効果素子ＭＴＪの上端とビット線ＢＬ又はワード線ＷＬとの電気的な接続性を向上させる上部電極（top electrode）としての機能を有する。非磁性体３１は、例えば、タングステン（Ｗ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、チタン（Ｔｉ）、及び窒化チタン（ＴｉＮ）から選択される少なくとも１つの元素又は化合物を含む。

非磁性体３２は、非磁性体の層である。非磁性体３２は、強磁性体３３のダンピング定数の上昇を抑制し、書込み電流を低減させる機能を有する。非磁性体３２は、例えば、酸化マグネシウム（ＭｇＯ）、窒化マグネシウム（ＭｇＮ）、窒化ジルコニウム（ＺｒＮ）、窒化ニオブ（ＮｂＮ）、窒化シリコン（ＳｉＮ）、窒化アルミニウム（ＡｌＮ）、窒化ハフニウム（ＨｆＮ）、窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化クロム（ＣｒＮ）、窒化モリブデン（ＭｏＮ）、窒化チタン（ＴｉＮ）、窒化バナジウム（ＶＮ）から選択される少なくとも１つの窒化物又は酸化物を含む。また、非磁性体３２は、これら窒化物又は酸化物の混合物でもよい。すなわち、非磁性体３２は、２種類の元素からなる二元化合物に限らず、３種類の元素からなる三元化合物、例えば、窒化チタンアルミニウム（ＡｌＴｉＮ）等を含み得る。

強磁性体３３は、強磁性を有する。強磁性体３３の磁化容易軸方向は、膜面に垂直な方向である。これにより、強磁性体３３は、Ｚ軸に沿って、ビット線ＢＬ側、ワード線ＷＬ側のいずれかの方向に向かう磁化方向を有する。強磁性体３３は、鉄（Ｆｅ）、コバルト（Ｃｏ）、及びニッケル（Ｎｉ）のうちの少なくともいずれか１つを含み、強磁性体３３は、ボロン（Ｂ）を更に含む。より具体的には、例えば、強磁性体３３は、鉄コバルトボロン（ＦｅＣｏＢ）又はホウ化鉄（ＦｅＢ）を含み、体心立方格子構造を有し得る。

非磁性体３４は、非磁性の絶縁体である。非磁性体３４は、例えば酸化マグネシウム（ＭｇＯ）を含み、ボロン（Ｂ）を更に含み得る。非磁性体３４は、膜面が（００１）面に配向したＮａＣｌ結晶構造を有する。非磁性体３４は、強磁性体３３の結晶化処理において、強磁性体３３との界面から結晶質の膜を成長させるための核となるシード材として機能する。非磁性体３４は、強磁性体３３と強磁性体３５との間に設けられて、これら２つの強磁性体と共に磁気トンネル接合を形成する。

強磁性体３５は、強磁性を有する。強磁性体３５の磁化容易軸方向は、膜面に垂直な方向である。これにより、強磁性体３５は、Ｚ軸に沿って、ビット線ＢＬ側、ワード線ＷＬ側のいずれかの方向に向かう磁化方向を有する。強磁性体３５は、例えば、鉄（Ｆｅ）、コバルト（Ｃｏ）、及びニッケル（Ｎｉ）のうちの少なくともいずれか１つを含む。また、強磁性体３５は、ボロン（Ｂ）を更に含んでいてもよい。より具体的には、例えば、強磁性体３５は、鉄コバルトボロン（ＦｅＣｏＢ）又はホウ化鉄（ＦｅＢ）を含み、体心立方格子構造を有し得る。強磁性体３５の磁化方向は、固定されており、図７の例では、Ｚ軸に沿って、ビット線ＢＬ側の方向を向く。なお、「磁化方向が固定されている」とは、強磁性体３３の磁化方向を反転させ得る大きさの電流によって、磁化方向が変化しないことを意味する。

なお、図７では図示を省略するが、強磁性体３５は、複数の層からなる積層体であってもよい。具体的には例えば、強磁性体３５を構成する積層体は、上述の鉄コバルトボロン（ＦｅＣｏＢ）又はホウ化鉄（ＦｅＢ）を含む層を非磁性体３４との界面層として有しつつ、当該界面層と非磁性体３６との間に、非磁性の導電体を介して、更なる強磁性体が積層される構造であってもよい。強磁性体３５を構成する積層体内の非磁性の導電体は、例えば、タンタル（Ｔａ）、ハフニウム（Ｈｆ）、タングステン（Ｗ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、及びチタン（Ｔｉ）から選択される少なくとも１つの金属を含み得る。強磁性体３５を構成する積層体内の更なる強磁性体は、例えば、コバルト（Ｃｏ）と白金（Ｐｔ）との多層膜（Ｃｏ／Ｐｔ多層膜）、コバルト（Ｃｏ）とニッケル（Ｎｉ）との多層膜（Ｃｏ／Ｎｉ多層膜）、及びコバルト（Ｃｏ）とパラジウム（Ｐｄ）との多層膜（Ｃｏ／Ｐｄ多層膜）から選択される少なくとも１つの多層膜を含み得る。

非磁性体３６は、非磁性の導電体である。非磁性体３６は、例えばルテニウム（Ｒｕ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、バナジウム（Ｖ）、及びクロム（Ｃｒ）から選択される少なくとも１つの元素を含む。

強磁性体３７は、強磁性を有する。強磁性体３７の磁化容易軸方向は、膜面に垂直な方向である。強磁性体３７は、Ｚ軸に沿って、ビット線ＢＬ側、ワード線ＷＬ側のいずれかの方向に向かう磁化方向を有する。強磁性体３７の磁化方向は、強磁性体３５と同様に固定されており、図７の例では、ワード線ＷＬ側の方向を向く。強磁性体３７は、例えばコバルト白金（ＣｏＰｔ）、コバルトニッケル（ＣｏＮｉ）、及びコバルトパラジウム（ＣｏＰｄ）から選択される少なくとも１つの合金を含む。強磁性体３７は、強磁性体３５と同様、複数の層からなる積層体であってもよい。その場合、強磁性体３７は、例えば、コバルト（Ｃｏ）と白金（Ｐｔ）との多層膜（Ｃｏ／Ｐｔ多層膜）、コバルト（Ｃｏ）とニッケル（Ｎｉ）との多層膜（Ｃｏ／Ｎｉ多層膜）、及びコバルト（Ｃｏ）とパラジウム（Ｐｄ）との多層膜（Ｃｏ／Ｐｄ多層膜）から選択される少なくとも１つの多層膜を含み得る。

強磁性体３５及び３７は、非磁性体３６によって反強磁性的に結合される。すなわち、強磁性体３５及び３７は、互いに反平行な磁化方向を有するように結合される。図６の例では、強磁性体３５及び３７の磁化方向は、対向する。このような強磁性体３５、非磁性体３６、及び強磁性体３７の結合構造を、ＳＡＦ（Synthetic Anti-Ferromagnetic）構造という。これにより、強磁性体３７は、強磁性体３５の漏れ磁場が強磁性体３３の磁化方向に与える影響を相殺することができる。このため、強磁性体３５の漏れ磁場等によって強磁性体３３の磁化の反転し易さに非対称性が発生すること（すなわち、強磁性体３３の磁化の方向の反転する際の反転し易さが、一方から他方に反転する場合と、他方から一方に反転する場合とで異なること）が抑制される。

非磁性体３８は、非磁性の導電体である。非磁性体３８は、ビット線ＢＬやワード線ＷＬとの電気的な接続性を向上させる電極としての機能を有する。また、非磁性体３８は、例えば、高融点金属を含む。高融点金属は、例えば、鉄（Ｆｅ）及びコバルト（Ｃｏ）より融点が高い材料である。高融点金属は、例えば、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、タングステン（Ｗ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、チタン（Ｔｉ）、タンタル（Ｔａ）、バナジウム（Ｖ）、ルテニウム（Ｒｕ）、及び白金（Ｐｔ）から選択される少なくとも１つの元素を含む。

実施形態では、このような磁気抵抗効果素子ＭＴＪに書込み電流を流し、この書込み電流によって記憶層ＳＬ及び参照層ＲＬにスピントルクが作用し、記憶層ＳＬの磁化方向及び参照層ＲＬの磁化方向を制御するスピン注入書込み方式を採用する。磁気抵抗効果素子ＭＴＪは、記憶層ＳＬ及び参照層ＲＬの磁化方向の相対関係が平行か反平行かによって、低抵抗状態及び高抵抗状態のいずれかを取り得る。

磁気抵抗効果素子ＭＴＪに、図７における矢印Ａ１の方向、すなわち記憶層ＳＬから参照層ＲＬに向かう方向に、或る大きさの書込み電流Ｉｃ０を流すと、記憶層ＳＬ及び参照層ＲＬの磁化方向の相対関係は、平行になる。この平行状態の場合、磁気抵抗効果素子ＭＴＪの抵抗値は低くなり、磁気抵抗効果素子ＭＴＪは低抵抗状態に設定される。低抵抗状態は、「Ｐ（Parallel）状態」と呼ばれ、例えばデータ“０”の状態と規定される。

また、磁気抵抗効果素子ＭＴＪに、図７における矢印Ａ２の方向、すなわち参照層ＲＬから記憶層ＳＬに向かう方向（Ｚ方向に沿って、矢印Ａ１と反対方向）に、書込み電流Ｉｃ０より大きい書込み電流Ｉｃ１を流すと、記憶層ＳＬ及び参照層ＲＬの磁化方向の相対関係は、反平行になる。この反平行状態の場合、磁気抵抗効果素子ＭＴＪの抵抗値は高くなり、磁気抵抗効果素子ＭＴＪは高抵抗状態に設定される。この高抵抗状態は、「ＡＰ（Anti-Parallel）状態」と呼ばれ、例えばデータ“１”の状態と規定される。

なお、以下の説明では、上述したデータの規定方法に従って説明するが、データ“１”及びデータ“０”の規定の仕方は、上述した例に限られない。例えば、Ｐ状態をデータ“１”と規定し、ＡＰ状態をデータ“０”と規定してもよい。

１．２ メモリセルアレイの製造方法
次に、実施形態に係る磁気記憶装置のメモリセルアレイの製造方法について説明する。以下の説明では、磁気抵抗効果素子ＭＴＪ及びスイッチング素子ＳＥＬを構成する積層構造の詳細については説明を省略する。

図８から図１１、図１３、及び図１６から図２０は、実施形態に係る磁気記憶装置のメモリセルアレイの製造方法を説明するための断面図である。このうち図８、図１１、図１３、図１６、図１９、及び図２０は、図４に対応する断面を示す。図９及び図１７はそれぞれ、図８及び図１６と同じ工程における状態を示す。図８及び図１６は、図５に対応する断面を示す。図１０は、図８及び図９と同じ工程における状態を示し、図１８は、図１６及び図１７と同じ工程における状態を示す。図１０及び図１８は、図６に対応する断面を示す。また、図１２は、メモリセルアレイ１０を上方からみた平面図である。図１２は、図１１と同じ工程における状態を示す。図１４及び図１５は、図１３と同じ工程における状態を示す。また、図１４は、イオンビームを用いたエッチングによって磁気抵抗効果素子ＭＴＪ及びスイッチング素子ＳＥＬを成形する工程を模式的に示したものである。また、図１５は、イオンビームを用いたエッチングの際の、イオンビームの射出の強度を説明するための図である。

図８から図１０に示すように、ウェハＷＦとしての半導体基板２０の上面上に、複数の導電体２１が設けられる。具体的には、まず半導体基板２０の上面上に導電体層が設けられた後、フォトリソグラフィなどによって、ワード線ＷＬに対応する領域を除く部分が開口したマスクが形成される。そして、形成されたマスクを用いた異方性エッチングによって導電体層が分断されて複数の導電体２１が形成されると共に、半導体基板２０に達するホールが形成される。本工程における異方性エッチングは、例えば、ＲＩＥ（Reactive Ion Etching）である。その後、形成されたホール内に絶縁体４１が設けられる。

次に、図１１及び図１２に示すように、導電体２１及び絶縁体４１の上面上に、磁気抵抗効果素子層４２、セレクタ層４３、及びマスク４４がこの順に形成される。

具体的には、まず、導電体２１及び絶縁体４１の上面上に、磁気抵抗効果素子層４２が設けられる。磁気抵抗効果素子層４２は、図７において説明した磁気抵抗効果素子ＭＴＪに含まれる各層がその積層順に平板状に成膜された、積層体である。

続いて、磁気抵抗効果素子層４２の上面上に、セレクタ層４３が設けられる。セレクタ層４３は、スイッチング素子ＳＥＬとして機能するための少なくとも１つの層構造がその積層順に平板状に成膜された、積層体である。

続いて、セレクタ層４３の上面上に、フォトリソグラフィなどによって、磁気抵抗効果素子層４２及びセレクタ層４３のうち磁気抵抗効果素子ＭＴＪ及びスイッチング素子ＳＥＬに対応する領域を除く部分が開口したマスク４４が形成される。マスク４４は、例えば、窒化チタン（ＴｉＮ）を含み、後述するイオンビームエッチングにおいて磁気抵抗効果素子ＭＴＪ及びスイッチング素子ＳＥＬとして機能する部分を保護する。マスク４４は、例えば、セレクタ層４３の上面上において、マトリクス状に並ぶ複数の円柱形状の構造体として設けられ、当該複数の円柱形状の構造体の各々が１つのメモリセルＭＣに対応する領域を保護する。当該円柱の径の大きさは、例えば、図７に示したトンネルバリア層ＴＢの長さｄ３より大きい。

次に、図１３及び図１４に示すように、イオンビームエッチングによって磁気抵抗効果素子層４２及びセレクタ層４３がエッチングされる。これにより、磁気抵抗効果素子層４２及びセレクタ層４３のうち、マスク４４によって保護されない部分が除去され、当該部分の下方に位置する導電体２１及び絶縁体４１が露出する。

イオンビームエッチングに際し、図１２までの工程を終えたウェハＷＦは、図示しないイオンビーム発生装置内において、図示しないステージ上にセットされる。当該ステージは、ウェハＷＦをＺ軸周りに回転可能に支持する。そして、図１３に示すように、イオンビーム発生装置は、ステージＳＴ上のウェハＷＦに対して、所定の入射角αでイオンビームを射出する。ここで、入射角αは、ウェハＷＦ表面とイオンビームとのなす角として定義される。入射角αは、０度よりも大きく、９０度未満の角度である（０度＜α＜９０度）。ステージは、ウェハＷＦをＺ軸周りに所定の角速度で回転させる。図１４に示すように、ウェハＷＦの回転に応じて、軸ＡがＺ軸周りに回転することで、方位角θが変化する。ここで、方位角θとは、ウェハＷＦ表面内の所定の軸Ａ（例えばＸ軸又はＹ軸）と、イオンビームのウェハＷＦ表面への射影と、のなす角として定義される。図１４では、ウェハＷＦ表面内の所定の軸Ａとして、マスク４４が最短距離で並ぶ方向（すなわち、複数の導電体２１の各々が延びる方向、又は複数の導電体２１が並ぶ方向）が設定される。

イオンビームエッチングに際し、イオンビーム発生装置は、図１５に示すように、方位角θに応じてイオンビームの射出の強度を連続的に変化させる。図１５に示す例では、方位角θが、０度から３６０度まで変化する場合のイオンビームの射出の強度の例が示される。イオンビーム発生装置は、例えばイオンビームの射出の強度を、方位角θが０度において最大強度とし、方位角θが４５度変化する毎に最小強度、最大強度、最小強度、最大強度、・・・と周期的に変化させる。すなわち、方位角θが、０度、９０度、１８０度、及び２７０度である場合に、イオンビームの射出の強度は最大強度となる。また、方位角θが、４５度、１３５度、２２５度、及び３１５度である場合に、イオンビームの射出の強度は最小強度となる。換言すると、イオンビーム発生装置は、例えばウェハＷＦの回転の周波数の４倍の周波数で、イオンビームの射出の強度を連続的に変化させる。

以上のようなイオンビームエッチングにより、最終的にマスク４４、並びにマスク４４によって保護されない部分（セレクタ層４３及び磁気抵抗効果素子層４２のうち、除去される予定の部分）がエッチングされる。上述のイオンビームエッチングによれば、エッチング対象領域内のエッチングレートは、エッチング対象領域によらず同等になる。

補足すると、イオンビーム発生装置は、イオンビームを９０度未満（例えば４５度程度）の入射角αで射出する。このため、イオンビームがマスク４４により遮蔽される領域は、方位角θに依存して変化する。すなわち、或るエッチング対象領域のエッチングレートは、イオンビームの射出の強度が一定であっても、方位角θに依存したシャドーイングの影響を受けることによって方位角θに依存して変化する。

本実施形態では、図１５を参照して説明したように、イオンビーム発生装置は、イオンビームの射出の強度を、方位角θに応じて連続的に変化するように制御される。イオンビーム発生装置は、例えばシャドーイングの影響が大きくなる方位角θでは、イオンビームの射出の強度を高くするように制御し、エッチングレートの低下を抑制する。また、イオンビーム発生装置は、例えばシャドーイングの影響が小さくなる方位角θでは、イオンビームの射出の強度を小さくするように制御し、エッチングレートの上昇を抑制する。これにより、イオンビーム発生装置は、シャドーイングの影響を相殺し、エッチング対象領域のエッチング深さを均一にすることができる。

なお、図１５では、図３に示されるように複数のメモリセルＭＣが正方形のメッシュの交点に配置されるレイアウトにおいて、イオンビーム発生装置が、イオンビームの射出の強度を、ウェハＷＦの回転の周波数の４倍の周波数で変化させる例を示したが、これに限られない。イオンビーム発生装置は、イオンビームの射出の強度を、エッチング対象領域内のエッチングレートが同等となるような周波数で変化させればよい。方位角θに依存するシャドーイングの影響は、例えば複数のメモリセルＭＣのレイアウトによって異なる。したがって、イオンビーム発生装置は、イオンビームの射出の強度を、複数のメモリセルＭＣのレイアウトに応じて、ウェハＷＦの回転の周波数の４倍以外の周波数で変化させてもよい。

なお、イオンビームを射出する際に、ステージは、ウェハＷＦの回転の角速度やイオンビームの強度等に応じて、磁気抵抗効果素子層４２を複数の素子２２に分断するまで、任意の回数、ウェハＷＦを回転させる。

上述したイオンビームエッチングによって、磁気抵抗効果素子層４２及びセレクタ層４３から、各々が素子２２及び２３を含む、複数の積層体が形成される。

なお、磁気抵抗効果素子層４２を複数の素子２２に確実に分断するため、上述したイオンビームエッチングによって、磁気抵抗効果素子層４２の下方の導電体２１及び絶縁体４１の一部がエッチングされる。図１６に示されるように、マスク４４が高さＬ３だけエッチングされてマスク４４Ａとなる間に、セレクタ層４３、磁気抵抗効果素子層４２、及び絶縁体４１の部分４１Ａは、合計で高さ（Ｌ１＋Ｌ２ａ）だけエッチングされる。図１７に示されるように、マスク４４が高さＬ３だけエッチングされてマスク４４Ａとなる間に、セレクタ層４３、磁気抵抗効果素子層４２、及び絶縁体４１の部分４１Ｂは、合計で高さ（Ｌ１＋Ｌ２ｂ）だけエッチングされる。図１８に示されるように、マスク４４が高さＬ３だけエッチングされてマスク４４Ａとなる間に、セレクタ層４３、磁気抵抗効果素子層４２、及び導電体２１の部分２１Ａは、合計で高さ（Ｌ１＋Ｌ２ｃ）だけエッチングされる。

上述したイオンビームエッチングによれば、高さ（Ｌ１＋Ｌ２ａ）、高さ（Ｌ１＋Ｌ２ｂ）、及び高さ（Ｌ１＋Ｌ２ｃ）を、同程度にすることができる。具体的には、上述した参照高さＬｒｅｆに対する高さ（Ｌ１＋Ｌ２ａ）の比を、０．９以上１．１以下にすることができる（０．９≦（Ｌ１＋Ｌ２ａ）／Ｌｒｅｆ≦１．１）。また、参照高さＬｒｅｆに対する高さ（Ｌ１＋Ｌ２ｂ）の比を、０．９以上１．１以下にすることができる（０．９≦（Ｌ１＋Ｌ２ｂ）／Ｌｒｅｆ≦１．１）。また、参照高さＬｒｅｆに対する高さ（Ｌ１＋Ｌ２ｃ）の比を、０．９以上１．１以下にすることができる（０．９≦（Ｌ１＋Ｌ２ｃ）／Ｌｒｅｆ≦１．１）。

なお、図示しないが、上述したイオンビームの強度を方位角θに応じて連続的に変化させるイオンビームエッチングによって、マスク４４Ａ、及びマスク４４Ａの下方の素子２２及び２３は、上方から見て略円形状となる（ＸＹ平面内において、およそ等方的にエッチングされる）。

次に、図１９に示すように、マスク４４Ａが除去された後、磁気抵抗効果素子層４２及びセレクタ層４３がイオンビームによってエッチングされた空間が絶縁体４５によって埋め込まれる。

次に、図２０に示すように、素子２３及び絶縁体４５の上面上に、Ｘ軸に沿って並ぶ複数の導電体２４が設けられる。具体的には、まず素子２３及び絶縁体４５の上面上に導電体層が設けられた後、フォトリソグラフィなどによって、ビット線ＢＬに対応する領域を除く部分が開口したマスクが形成される。そして、形成されたマスクを用いた異方性エッチングによって導電体層が分断されて複数の導電体２１が形成されると共に、絶縁体４５に達するホールが形成される。本工程における異方性エッチングは、例えば、ＲＩＥである。その後、形成されたホール内に図示しない絶縁体が設けられる。

以上により、メモリセルアレイ１０に相当する構成がウェハＷＦ上に形成される。最終的に、ウェハＷＦは、チップ単位にダイシングされ、磁気記憶装置１が形成される。

１．３． 本実施形態に係る効果
実施形態によれば、イオンビームエッチングの工程に際して、イオンビーム発生装置は、ウェハＷＦをＺ軸周りに回転させる。これにより、ウェハＷＦとイオンビームとのなす方位角θは、連続的に変化する。すなわち、イオンビーム発生装置は、イオンビームを、方位角θに依存せず、ウェハＷＦに対して等方的に射出する。これにより、イオンビーム発生装置が、イオンビームをウェハＷＦに対して射出する際の方位角θを離散的に変化させる場合と異なり、磁気抵抗効果素子ＭＴＪの断面形状は、円形状に形成される。これにより、例えば矩形状のＸＹ断面を有する磁気抵抗効果素子ＭＴＪと比較して、ＸＹ断面の形状が中心軸に関してより対称となる。このため、ＸＹ断面における特定の箇所（例えば、矩形状の角付近等）における電界集中の発生等を抑制し、磁気抵抗効果素子ＭＴＪの劣化を抑制することができる。

また、イオンビームエッチングの工程に際して、イオンビーム発生装置は、イオンビームの射出の強度を、方位角θに応じて連続的に変化させる。上述したように、シャドーイングの影響は方位角θに依存して変化する。図３に示されるように複数のメモリセルＭＣが正方形のメッシュの交点に配置されるレイアウトの場合、方位角θが、０度、９０度、１８０度、及び２７０度である場合に、シャドーイングの影響は大きくなる。また、方位角θが、４５度、１３５度、２２５度、及び３１５度である場合に、シャドーイングの影響は小さくなる。イオンビーム発生装置は、イオンビームの射出の強度を、ウェハの回転の周波数の４倍の周波数で連続的に変化させる。これにより、イオンビームエッチングの際に、磁気抵抗効果素子層４２のエッチング対象領域とマスク４４との幾何学的関係に基づくシャドーイングの影響を緩和することができる。このため、イオンビームエッチングの工程に際して、導電体２１及び絶縁体４１がエッチングされる深さを、エッチング対象領域内の場所によらず同等とすることができる。

補足すると、エッチングレートは、マスク４４の配置とイオンビームの入射方向（すなわち、方位角θ）との位置関係に依存して変化する。具体的には、イオンビームがＸ軸に沿った方向から射出された場合、エッチング対象領域のうち、マトリクス状に配置された複数のマスク４４のうちＸ軸に沿って並ぶ２つのマスク４４の間の領域は、対角線上に並ぶ２つのマスク４４の間の領域、及びＹ軸に沿って並ぶ２つのマスク４４の間の領域よりもエッチングレートが低下する。同様に、イオンビームがＹ軸に沿った方向から射出された場合、エッチング対象領域のうち、マトリクス状に配置された複数のマスク４４のうちＹ軸に沿って並ぶ２つのマスク４４の間の領域は、対角線上に並ぶ２つのマスク４４の間の領域、及びＸ軸に沿って並ぶ２つのマスク４４の間の領域よりもエッチングレートが低下する。一方、イオンビームのウェハＷＦへの射影がＸ軸及びＹ軸のいずれとも交差する場合、Ｘ軸又はＹ軸に沿って並ぶ２つのマスク４４の間のエッチング対象領域におけるエッチングレートは、上述の２例より向上する。これらのことから、イオンビームエッチングに際して、ウェハＷＦを回転させつつ、イオンビームの射出の強度を方位角θに依存せず一定とした場合に、Ｘ軸及びＹ軸に沿って並ぶ２つのマスク４４の間の領域は、対角線上に並ぶ２つのマスク４４の間の領域に比べて、シャドーイングの影響により、エッチングレートが低下してしまう。

実施形態によれば、ウェハＷＦに対するイオンビームの射出の強度は、Ｘ軸又はＹ軸に沿って並ぶ２つのマスク４４の間の領域のエッチングレートが低下する方位角θ（＝０度、９０度、１８０度、及び２７０度）において、最大強度を有するように設定される。これにより、Ｘ軸及びＹ軸に沿って並ぶ２つのマスク４４の間のエッチング対象領域におけるエッチングレートの低下を抑制することができる。このため、イオンビームの強度が方位角θに依存しない場合と比べて、エッチング対象領域内におけるエッチングレートのムラを平滑化することができる。したがって、磁気抵抗効果素子ＭＴＪのアスペクト比ＡＲが１～１．５を超える稠密な配置においても、長さｄ１が５０ナノメートル（ｎｍ）以下、かつ長さｄ３が２０ナノメートル（ｎｍ）以下を満たすメモリセルアレイ１０を製造することができる。

２． 変形例等
なお、上述の実施形態に限らず、種々の変形が適用可能である。

上述の実施形態では、磁気抵抗効果素子層４２がセレクタ層４３の下方に形成される場合について説明したが、これに限られない。例えば、磁気抵抗効果素子層は、セレクタ層の上方に形成されてもよい。この場合、セレクタ層及び磁気抵抗効果素子層は、イオンビームエッチングによってエッチングされてもよいし、磁気抵抗効果素子層のみがイオンビームエッチングによってエッチングされてもよい。

図２１、図２２、及び図２３は、変形例に係る磁気記憶装置のメモリセルアレイの構成を説明するための断面図の一例を示す。図２０、図２２、及び図２３はそれぞれ、実施形態における図４、図５、及び図６に対応し、磁気抵抗効果素子層４２がセレクタ層４３の上方に設けられる場合のメモリセルアレイ１０Ａが示される。

図２１、図２２、及び図２３に示すように、メモリセルアレイ１０Ａは、半導体基板２０の上方に設けられる。

半導体基板２０の上面上には、例えば、複数の導電体２１が設けられる。複数の導電体２１の各々は、導電性を有し、ワード線ＷＬとして機能する。

１つの導電体２１の上面上には、各々がスイッチング素子ＳＥＬとして機能する複数の素子２３が設けられる。素子２３は、下方から上方に向かってＸＹ平面に沿った断面積が小さくなるテーパ形状を有する。１つの導電体２１の上面上に設けられる複数の素子２３は、例えば、Ｘ軸に沿って並んで設けられる。すなわち、１つの導電体２１の上面には、Ｘ軸に沿って並ぶ複数の素子２３が共通して接続される。隣り合う２つの素子２３の間の部分には、絶縁体４６が設けられる。これにより、複数の素子２３の各々は、互いに絶縁される。

絶縁体４６のうち、図２１に示される断面に沿って隣り合う２つの素子２２の間の部分４６Ａの上面は、素子２３の下面よりも高さＬ２ａ’だけ下方に位置する。部分４６Ａの上面の高さは、素子２３からの距離によらず、ほとんど変化しない。

また、絶縁体４６のうち、図２２に示される断面に沿って隣り合う２つの素子２３の間の部分４６Ｂの上面は、素子２３の下面よりも高さＬ２ｂ’だけ下方に位置する。部分４６Ｂの上面の高さは、部分４６Ａの上面と同様に、素子２３からの距離によらず、ほとんど変化しない。

また、絶縁体４６のうち、図２３に示される断面に沿って隣り合う２つの素子２３の間の部分４６Ｃの上面は、素子２３の下面よりも高さＬ２ｃ’だけ下方に位置する。部分４６Ｃの上面の高さは、部分４６Ａ及び４６Ｂの各々の上面と同様に、素子２３からの距離によらず、ほとんど変化しない。

複数の素子２３の各々の上面上には、磁気抵抗効果素子ＭＴＪとして機能する素子２２が設けられる。素子２２は、Ｚ軸に沿って高さＬ１を有し、素子２３と同様、下方から上方に向かってＸＹ平面に沿った断面積が小さくなるテーパ形状を有する。複数の素子２２の各々の上面は、複数の導電体２４のいずれか１つに接続される。

複数の導電体２４は、導電性を有し、ビット線ＢＬとして機能する。１つの導電体２４には、Ｙ軸に沿って並ぶ複数の素子２２が共通して接続される。

以上のようなメモリセルアレイ１０Ａの構成において、高さＬ２ａ’、高さＬ２ｂ’、及び高さＬ２ｃ’は、同程度であるとみなし得る。すなわち、絶縁体４６の部分４６Ａの上面、部分４６Ｂの上面、及び部分４６Ｃの上面とは、同じ高さに位置するとみなし得る。具体的には、例えば、予め設定された参照高さＬｒｅｆ’に対する高さ（Ｌ１＋Ｌ２ａ’）の比は、０．９以上１．１以下（０．９≦（Ｌ１＋Ｌ２ａ’）／Ｌｒｅｆ’≦１．１）である。また、上記参照高さＬｒｅｆ’に対する高さ（Ｌ１＋Ｌ２ｂ’）の比は、０．９以上１．１以下（０．９≦（Ｌ１＋Ｌ２ｂ’）／Ｌｒｅｆ’≦１．１）である。また、上記参照高さＬｒｅｆ’に対する高さ（Ｌ１＋Ｌ２ｃ’）の比は、０．９以上１．１以下（０．９≦（Ｌ１＋Ｌ２ｃ’）／Ｌｒｅｆ’≦１．１）である。参照高さＬｒｅｆ’は、例えば高さ（Ｌ１＋Ｌ２ａ’）、（Ｌ１＋Ｌ２ｂ’）、及び（Ｌ１＋Ｌ２ｃ’）の平均の高さ（Ｌ１＋（Ｌ２ａ’＋Ｌ２ｂ’＋Ｌ２ｃ’）／３）であり得る。しかしながら、これに限られず、参照高さＬｒｅｆ’は、部分４６Ａ、４６Ｂ、及び部分４６Ｃから選択され、部分４６Ａ、４６Ｂ、及び部分４６Ｃをそれぞれ少なくとも１つずつ含む４つ以上の部分の各々の上面と素子２２の上面との間の高さの平均の高さであり得る。

以上のように構成することにより、マスク４４と素子２２との間の距離を短くすることができる。このため、イオンビームエッチングの際に、シャドーイングの影響を低減することができる。

また、上述の実施形態では、磁気抵抗効果素子層４２とセレクタ層４３とが同時にイオンビームエッチングされる場合について説明したが、これに限られない。例えば、セレクタ層４３は、ＲＩＥ等によって先にエッチングされた後、磁気抵抗効果素子層４２のみをイオンビームエッチングしてもよい。

また、上述の実施形態では、記憶層ＳＬが参照層ＲＬの上方に設けられるトップフリー型の磁気抵抗効果素子ＭＴＪについて説明したが、これに限られない。例えば、磁気抵抗効果素子ＭＴＪは、記憶層ＳＬが参照層ＲＬの下方に設けられるボトムフリー型であってもよい。

また、上述の実施形態では、全てのメモリセルＭＣが同一の層内に設けられるメモリセルアレイ１０について説明したが、これに限られない。例えば、メモリセルアレイ１０は、ビット線ＢＬの下方に設けられたワード線ＷＬｄと、ビット線ＢＬの上方に設けられたワード線ＷＬｕと、を有し、かつワード線ＷＬｄとビット線ＢＬとの間に設けられた複数のメモリセルＭＣｄと、ワード線ＷＬｕとビット線ＢＬとの間に設けられた複数のメモリセルＭＣｕと、を有していてもよい。すなわち、Ｚ軸に沿って積層されるメモリセルＭＣの積層数は２つに限られず、任意の積層数に設計可能である。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…磁気記憶装置、１０…メモリセルアレイ、１１…ロウ選択回路、１２…カラム選択回路、１３…デコード回路、１４…書込み回路、１５…読出し回路、１６…電圧生成回路、１７…入出力回路、１８…制御回路、２０…半導体基板、２１，２４…導電体、２２，２３…素子、３１，３２，３４，３６…非磁性体、３３，３５，３７…強磁性体、４１，４５，４６…絶縁体、４２…磁気抵抗効果素子層、４３…セレクタ層、４４，４４Ａ…マスク。

Claims (16)

1. 第１方向に沿って延び、前記第1方向と交差する第２方向に沿って互いに間隔を設け並ぶ第１導電体、及び第２導電体と、
   前記第１導電体、及び前記第２導電体の上方において、前記第２方向に沿って延び、前記第１方向に沿って互いに間隔を設けて並ぶ第３導電体、及び第４導電体と、
   前記第１導電体と前記第３導電体との間に設けられ、第１磁気抵抗効果素子を含む第１積層体と、
   前記第１導電体と前記第４導電体との間に設けられ、第２磁気抵抗効果素子を含む第２積層体と、
   前記第２導電体と前記第３導電体との間に設けられ、第３磁気抵抗効果素子を含む第３積層体と、
   前記第１積層体、前記第２積層体、及び前記第３積層体の下方において、前記第１導電体と前記第２導電体との間に設けられた絶縁体と、
   を備え、
   前記第１方向及び前記第２方向と交差する第３方向からみて、前記第１積層体の断面形状は円形状であり、
   前記第３方向からみて、前記第２積層体の断面形状は円形状であり、
   前記第３方向からみて、前記第３積層体の断面形状は円形状であり、
   前記第１積層体の上面、前記第２積層体の上面、及び前記第３積層体の上面は、前記第１方向及び前記第２方向を含む第１面内にあり、
   前記絶縁体のうち前記第１積層体と前記第３積層体との間の第１部分の上面から前記第１面までの高さ、及び前記絶縁体のうち前記第２積層体と前記第３積層体との間の第２部分の上面から前記第１面までの高さはそれぞれ、第１高さの９０パーセント以上１１０パーセント以下の範囲の高さであり、
   前記第１高さは、前記第１部分の上面の高さ、及び前記第２部分の上面の高さの平均の高さである、
   磁気記憶装置。
2. 前記第１導電体は、前記第１積層体と前記第２積層体との間において第３部分を含み、
   前記第３部分の上面から前記第１面までの高さは、前記第１高さの９０パーセント以上１１０パーセント以下の範囲の高さである、
   請求項１記載の磁気記憶装置。
3. 前記絶縁体は、前記第１導電体の上方において、前記第１積層体と前記第２積層体との間に設けられた第３部分を含み、
   前記第３部分の上面から前記第１面までの高さは、前記第１高さの９０パーセント以上１１０パーセント以下の範囲の高さである、
   請求項１記載の磁気記憶装置。
4. 前記第１積層体と前記第２積層体との間の距離は、５０ナノメートル（ｎｍ）以下である、
   請求項１乃至請求項３のいずれか一項記載の磁気記憶装置。
5. 前記第１磁気抵抗効果素子は、第１強磁性層と、第２強磁性層と、前記第１強磁性層と前記第２強磁性層との間の非磁性層と、を含み、
   前記非磁性層における前記円形状の外径の長さは、２０ナノメートル（ｎｍ）以下である、
   請求項４記載の磁気記憶装置。
6. 前記非磁性層は、マグネシウム（Ｍｇ）の酸化物を含む、
   請求項５記載の磁気記憶装置。
7. 前記第１強磁性層及び前記第２強磁性層は、鉄（Ｆｅ）、コバルト（Ｃｏ）、及びニッケル（Ｎｉ）から選択される少なくとも１つの元素を含む、
   請求項６記載の磁気記憶装置。
8. 前記第１強磁性層は、
   前記第１強磁性層から前記第２強磁性層への第１電流に応じて第１抵抗値となり、
   前記第２強磁性層から前記第１強磁性層への第２電流に応じて第２抵抗値となる、
   請求項７記載の磁気記憶装置。
9. 前記第１抵抗値は、前記第２抵抗値より小さい、
   請求項８記載の磁気記憶装置。
10. 前記第１積層体は、前記第１磁気抵抗効果素子に直列接続されたスイッチング素子を更に含む、
    請求項１記載の磁気記憶装置。
11. 第１層と、前記第１層の上面上の第２層と、を含む積層体を基板の上方に形成することと、
    各々が円柱形状を有する複数のマスクを前記積層体の上面上に形成した後、前記積層体をエッチングすることと、
    を備え、
    前記第１層は、各々が第１方向に沿って延び、かつ互いに第２方向に沿って並ぶ第１導電膜及び第２導電膜と、前記第１導電膜と前記第２導電膜との間の絶縁膜と、を含み、
    前記第２層は、磁気抵抗効果素子層を含み、
    前記エッチングすることは、
    所定の第４方向から射出されるイオンビームによって前記磁気抵抗効果素子層をエッチングすることと、
    前記イオンビームが射出される間、前記基板を第１周波数で回転させつつ、前記イオンビームの射出の強度を第２周波数で連続的に変化させることと、
    を含む、
    磁気記憶装置の製造方法。
12. 前記第２周波数は、前記第１周波数、及び前記複数のマスクの配置に基づいて決定される、
    請求項１１記載の磁気記憶装置の製造方法。
13. 前記第２周波数は、前記第１周波数以上の周波数に決定される、
    請求項１１又は請求項１２記載の磁気記憶装置の製造方法。
14. 前記イオンビームによる前記積層体のエッチング深さは、前記基板の表面に沿った前記複数のマスクからの距離に依らない、
    請求項１１乃至請求項１３のいずれか一項記載の製造方法。
15. 前記イオンビームによってエッチングすることは、前記磁気抵抗効果素子層が前記複数のマスクに対応する複数の磁気抵抗効果素子に分離されるまで行われる、
    請求項１１乃至請求項１４のいずれか一項記載の製造方法。
16. 前記複数の磁気抵抗効果素子の各々は、第１強磁性層と、第２強磁性層と、前記第１強磁性層と前記第２強磁性層との間の非磁性層と、を含む、
    請求項１５記載の製造方法。

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